JPH1074145A - 命令供給装置 - Google Patents
命令供給装置Info
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- JPH1074145A JPH1074145A JP23052996A JP23052996A JPH1074145A JP H1074145 A JPH1074145 A JP H1074145A JP 23052996 A JP23052996 A JP 23052996A JP 23052996 A JP23052996 A JP 23052996A JP H1074145 A JPH1074145 A JP H1074145A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30178—Runtime instruction translation, e.g. macros of compressed or encrypted instructions
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Abstract
(57)【要約】
【課題】 プログラム容量、及び命令メモリ容量を削減
することが命令供給装置を提供する。 【解決手段】 命令供給装置は、命令メモリ部２１が、
命令メモリ２２、命令長メモリ２３、加算器２４、バッ
ファ２５及びデコーダ２６を備え、１つ、又は、最大命
令実行部数までの複数個の並列実行可能な要素命令のみ
で構成される可変長のＶＬＩＷ命令を、１つの語、ある
いは、連続する２つの語にまたがり、余す所なく格納す
る命令メモリ２２、及び各可変長のＶＬＩＷ命令を構成
する要素命令の数を格納する命令長メモリ２３に対し
て、与えられた要素命令を単位とする命令アドレスによ
り、命令メモリ２２、及び命令長メモリ２３とを同時に
読み出し、命令メモリ２２より読み出した１語あるいは
２語にまたがる命令実行部数に等しい数の要素命令のう
ち、命令長メモリ２３より読み出した要素命令数で指定
される並列実行可能な要素命令、すなわち、読み出し対
象とするＶＬＩＷ命令のみを選択し、これらを対応する
１つ、又は、複数個の命令実行部１２に供給する。
することが命令供給装置を提供する。 【解決手段】 命令供給装置は、命令メモリ部２１が、
命令メモリ２２、命令長メモリ２３、加算器２４、バッ
ファ２５及びデコーダ２６を備え、１つ、又は、最大命
令実行部数までの複数個の並列実行可能な要素命令のみ
で構成される可変長のＶＬＩＷ命令を、１つの語、ある
いは、連続する２つの語にまたがり、余す所なく格納す
る命令メモリ２２、及び各可変長のＶＬＩＷ命令を構成
する要素命令の数を格納する命令長メモリ２３に対し
て、与えられた要素命令を単位とする命令アドレスによ
り、命令メモリ２２、及び命令長メモリ２３とを同時に
読み出し、命令メモリ２２より読み出した１語あるいは
２語にまたがる命令実行部数に等しい数の要素命令のう
ち、命令長メモリ２３より読み出した要素命令数で指定
される並列実行可能な要素命令、すなわち、読み出し対
象とするＶＬＩＷ命令のみを選択し、これらを対応する
１つ、又は、複数個の命令実行部１２に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、並列計算機におけ
る命令供給装置に係り、詳細には、ＶＬＩＷ型並列計算
機（Very Long Instruction Word：超長形式機械命令型
並列計算機）における命令供給装置に関する。
る命令供給装置に係り、詳細には、ＶＬＩＷ型並列計算
機（Very Long Instruction Word：超長形式機械命令型
並列計算機）における命令供給装置に関する。
【０００２】
【従来の技術】１クロック・サイクル当たり複数の命令
を発行する方法がある。この方法により、命令実行速度
がクロック速度を超えることが可能になる。
を発行する方法がある。この方法により、命令実行速度
がクロック速度を超えることが可能になる。
【０００３】ＶＬＩＷ型並列計算機（Very Long Instru
ction Word：超長形式機械命令型並列計算機）は、真に
同時発行可能な命令をまとめて１つの超長形式機械命令
とするところまでコンパイラが責任を持って行うので、
ハードウェアは命令の同時実行可能性に関して何も迷う
必要はない。
ction Word：超長形式機械命令型並列計算機）は、真に
同時発行可能な命令をまとめて１つの超長形式機械命令
とするところまでコンパイラが責任を持って行うので、
ハードウェアは命令の同時実行可能性に関して何も迷う
必要はない。
【０００４】例えば、この種の並列計算機として「ヘネ
シー＆パターソン コンピュータ・アーキテクチャ −
設計・実現・評価の定量的アプローチ−」（日経ＢＰ
社、１９９２、ｐｐ３１２〜３２３）に記載されたもの
がある。
シー＆パターソン コンピュータ・アーキテクチャ −
設計・実現・評価の定量的アプローチ−」（日経ＢＰ
社、１９９２、ｐｐ３１２〜３２３）に記載されたもの
がある。
【０００５】図３は従来のＶＬＩＷ型並列計算機の構成
を示す図であり、この図において、ＶＬＩＷ型並列計算
機は、命令メモリ部１１、実行部１２（実行部１〜
Ｎ）、及びレジスタファイル１３から構成される。
を示す図であり、この図において、ＶＬＩＷ型並列計算
機は、命令メモリ部１１、実行部１２（実行部１〜
Ｎ）、及びレジスタファイル１３から構成される。
【０００６】上記命令メモリ部１１は、実行部１〜Ｎに
対して毎命令実行サイクルにそれぞれＶＬＩＷ命令を構
成する各要素命令（以下、単に要素命令という）を供給
する。このため、命令メモリ部から一度に読み出される
命令長は、各実行部に与える要素命令長×Ｎとなる。そ
れぞれの実行部に与える要素命令長は、通常の一般的な
計算機と同様に３２ビット程度である。
対して毎命令実行サイクルにそれぞれＶＬＩＷ命令を構
成する各要素命令（以下、単に要素命令という）を供給
する。このため、命令メモリ部から一度に読み出される
命令長は、各実行部に与える要素命令長×Ｎとなる。そ
れぞれの実行部に与える要素命令長は、通常の一般的な
計算機と同様に３２ビット程度である。
【０００７】したがって、命令メモリ部から読み出され
る命令長は、３２×Ｎビットとなり、非常に長くなる。
これが、ＶＬＩＷ型並列計算機と呼ばれる理由である。
各実行部は、命令実行サイクル毎に、命令メモリ部から
供給される要素命令を実行する。
る命令長は、３２×Ｎビットとなり、非常に長くなる。
これが、ＶＬＩＷ型並列計算機と呼ばれる理由である。
各実行部は、命令実行サイクル毎に、命令メモリ部から
供給される要素命令を実行する。
【０００８】一方、オペランドデータは、レジスタファ
イル１３から入力（又はレジスタファイル１３に出力）
される。全ての実行部が、レジスタファイル１３内の任
意のレジスタを必ず参照（又はレジスタに必ず書き込
み）できるためには、各実行部が２つの入カオペランド
に対して演算を行い、１つの出力オペランドをレジスタ
に書き込むことを考えると、２×Ｎ出力、Ｎ入力の多ポ
ートレジスタファイルが必要となる。
イル１３から入力（又はレジスタファイル１３に出力）
される。全ての実行部が、レジスタファイル１３内の任
意のレジスタを必ず参照（又はレジスタに必ず書き込
み）できるためには、各実行部が２つの入カオペランド
に対して演算を行い、１つの出力オペランドをレジスタ
に書き込むことを考えると、２×Ｎ出力、Ｎ入力の多ポ
ートレジスタファイルが必要となる。
【０００９】命令メモリ部１１は、ＶＬＩＷ命令長（要
素命令×Ｎ）のデータ幅をもつ。それぞれのＶＬＩＷ命
令は、必ずＮ個の要素命令で構成される。プログラムを
コンパイルした結果、並列実行可能な要素命令数がＮ個
に満たない場合には、全ての実行部において、要素命令
を実行することはできない。この場合には、要素命令を
実行しない実行部に対して、何ら処理を行わないため
の、ＮΟΡ命令（Non OPeration命令）を、要素命令と
して同一ＶＬＩＷ命令に埋め込み、命令メモリ部の同一
語に格納しておく。したがって、並列実行できる要素命
令数が少ないプログラムに対しては、ＮＯＰ命令の数は
多くなる。
素命令×Ｎ）のデータ幅をもつ。それぞれのＶＬＩＷ命
令は、必ずＮ個の要素命令で構成される。プログラムを
コンパイルした結果、並列実行可能な要素命令数がＮ個
に満たない場合には、全ての実行部において、要素命令
を実行することはできない。この場合には、要素命令を
実行しない実行部に対して、何ら処理を行わないため
の、ＮΟΡ命令（Non OPeration命令）を、要素命令と
して同一ＶＬＩＷ命令に埋め込み、命令メモリ部の同一
語に格納しておく。したがって、並列実行できる要素命
令数が少ないプログラムに対しては、ＮＯＰ命令の数は
多くなる。
【００１０】図４は要素命令のフォーマットを示す図で
ある。
ある。
【００１１】図４に示すように、一般的なＶＬＩＷ型並
列計算機における要素命令としては、基本的にデータ処
理を行うための演算命令、及び、処理の流れの制御を行
うための分岐命令とがある。演算命令は、ソースオペラ
ンド１で指定されるレジスタの値、及び、ソースオペラ
ンド２で指定されるレジスタの値を、それぞれレジスタ
ファイルから読み出し、これらを実行部において演算
し、結果データをデスティネーションオペランドで指定
されるレジスタに格納するものである。また、分岐命令
は、分岐指定で示される分岐条件を評価し、これが満た
される場合には、分岐アドレスに分岐を行い、分岐条件
が満足されない場合には、分岐命令の次の命令を逐次的
に実行するものである。ＶＬＩＷ型並列計算機では、演
算命令は１つ、又は、複数同時に実行されるが、分岐命
令は１つのみが、同時に実行される。このため、分岐命
令を要素命令として含むＶＬＩＷ命令は、１つの分岐命
令とＮ−１個のＮＯＰ命令で構成される。
列計算機における要素命令としては、基本的にデータ処
理を行うための演算命令、及び、処理の流れの制御を行
うための分岐命令とがある。演算命令は、ソースオペラ
ンド１で指定されるレジスタの値、及び、ソースオペラ
ンド２で指定されるレジスタの値を、それぞれレジスタ
ファイルから読み出し、これらを実行部において演算
し、結果データをデスティネーションオペランドで指定
されるレジスタに格納するものである。また、分岐命令
は、分岐指定で示される分岐条件を評価し、これが満た
される場合には、分岐アドレスに分岐を行い、分岐条件
が満足されない場合には、分岐命令の次の命令を逐次的
に実行するものである。ＶＬＩＷ型並列計算機では、演
算命令は１つ、又は、複数同時に実行されるが、分岐命
令は１つのみが、同時に実行される。このため、分岐命
令を要素命令として含むＶＬＩＷ命令は、１つの分岐命
令とＮ−１個のＮＯＰ命令で構成される。
【００１２】図５は従来のＶＬＩＷ型並列計算機の命令
メモリ部１１の構成を示す図である。
メモリ部１１の構成を示す図である。
【００１３】図５において、命令メモリ部１１は、要素
命令×Ｎの読み出しデータ幅をもち、与えられる命令ア
ドレスで、該当するＶＬＩＷ命令を読み出し、これを各
実行部に供給する。ＶＬＩＷ命令は、必ず、要素命令×
Ｎの長さでなければならないため、並列実行できる要素
命令数がＮに満たない場合には、予め、必要数のＮＯＰ
を命令メモリ部１１に格納しておく必要がある。この図
５では、ＶＬＩＷ命令１、ＶＬＩＷ命令２、及びＶＬＩ
Ｗ命令３共にハッチング部分で示される部分のＮＯＰ命
令を含む。
命令×Ｎの読み出しデータ幅をもち、与えられる命令ア
ドレスで、該当するＶＬＩＷ命令を読み出し、これを各
実行部に供給する。ＶＬＩＷ命令は、必ず、要素命令×
Ｎの長さでなければならないため、並列実行できる要素
命令数がＮに満たない場合には、予め、必要数のＮＯＰ
を命令メモリ部１１に格納しておく必要がある。この図
５では、ＶＬＩＷ命令１、ＶＬＩＷ命令２、及びＶＬＩ
Ｗ命令３共にハッチング部分で示される部分のＮＯＰ命
令を含む。
【００１４】図６は従来のＶＬＩＷ型並列計算機の命令
アドレス生成部を示す図である。
アドレス生成部を示す図である。
【００１５】図６において、上記命令メモリ部１１に命
令アドレスを供給する命令アドレス生成部１４は、定数
１を加算する加算器１５、加算器１５出力と分岐アドレ
スを選択するセレクタ１６、及びセレクタ１６出力に従
って命令アドレスを出力する命令アドレスレジスタ１７
から構成される。
令アドレスを供給する命令アドレス生成部１４は、定数
１を加算する加算器１５、加算器１５出力と分岐アドレ
スを選択するセレクタ１６、及びセレクタ１６出力に従
って命令アドレスを出力する命令アドレスレジスタ１７
から構成される。
【００１６】命令アドレスは、ＶＬＩＷ命令を計数単位
とする。演算命令のみのＶＬＩＷ命令実行の場合には、
次の命令アドレスはそのＶＬＩＷ命令の次、すなわち、
１だけ大きな値となり、また、分岐命令を含むＶＬＩＷ
命令実行の場合には、分岐条件が満たされ、分岐指定が
アサート（論理“１”となる）された場合には、分岐ア
ドレスが次の命令アドレスとなり、分岐条件が満たされ
ない場合には、その命令アドレスより１だけ大きな値
が、次の命令アドレスとして出力される。
とする。演算命令のみのＶＬＩＷ命令実行の場合には、
次の命令アドレスはそのＶＬＩＷ命令の次、すなわち、
１だけ大きな値となり、また、分岐命令を含むＶＬＩＷ
命令実行の場合には、分岐条件が満たされ、分岐指定が
アサート（論理“１”となる）された場合には、分岐ア
ドレスが次の命令アドレスとなり、分岐条件が満たされ
ない場合には、その命令アドレスより１だけ大きな値
が、次の命令アドレスとして出力される。
【００１７】
【発明が解決しようとする課題】このような従来のＶＬ
ＩＷ型並列計算機では、毎命令実行サイクルにそれぞれ
の実行部に対して、別々の命令を与える必要があるた
め、ＶＬＩＷ命令長（要素命令×Ｎ）のデータ幅をも
つ。それぞれのＶＬＩＷ命令は、必ずＮ個の要素命令で
構成される。プログラムをコンパイルした結果、並列実
行可能な要素命令数がＮ個に満たない場合には、全ての
実行部において、要素命令を実行することはできない。
この場合には、要素命令を実行しない実行部に対して、
何ら処理を行わないための、ＮＯＰ命令（Non OPeratio
n命令）を、要素命令として同一ＶＬＩＷ命令に埋め込
み、命令メモリ部の同一語に格納しておく。したがっ
て、並列実行できる要素命令数が少ないプログラムに対
しては、ＮＯＰ命令の数は多くなる。
ＩＷ型並列計算機では、毎命令実行サイクルにそれぞれ
の実行部に対して、別々の命令を与える必要があるた
め、ＶＬＩＷ命令長（要素命令×Ｎ）のデータ幅をも
つ。それぞれのＶＬＩＷ命令は、必ずＮ個の要素命令で
構成される。プログラムをコンパイルした結果、並列実
行可能な要素命令数がＮ個に満たない場合には、全ての
実行部において、要素命令を実行することはできない。
この場合には、要素命令を実行しない実行部に対して、
何ら処理を行わないための、ＮＯＰ命令（Non OPeratio
n命令）を、要素命令として同一ＶＬＩＷ命令に埋め込
み、命令メモリ部の同一語に格納しておく。したがっ
て、並列実行できる要素命令数が少ないプログラムに対
しては、ＮＯＰ命令の数は多くなる。
【００１８】このため、一般的なプログラムにおいて
は、ＶＬＩＷ型並列計算機でこれを実行する場合には、
ＮＯＰ命令比率が相当程度高く、プログラム容量が膨大
となってしまうことが、問題となっている。
は、ＶＬＩＷ型並列計算機でこれを実行する場合には、
ＮＯＰ命令比率が相当程度高く、プログラム容量が膨大
となってしまうことが、問題となっている。
【００１９】本発明は、プログラム容量、及び命令メモ
リ容量を削減することが命令供給装置を提供することを
目的とする。
リ容量を削減することが命令供給装置を提供することを
目的とする。
【００２０】
【課題を解決するための手段】本発明に係る命令供給装
置は、命令メモリ部、複数の命令実行部及びレジスタフ
ァイルを備えた並列計算機に命令を供給する命令供給装
置であって、命令メモリ部は、命令メモリ、及び命令長
メモリを備え、１つ、又は、最大命令実行部数までの複
数個の並列実行可能な要素命令のみで構成される可変長
のＶＬＩＷ命令を、１つの語、あるいは、連続する２つ
の語にまたがり、余す所なく格納する命令メモリに対し
て、与えられた要素命令を単位とする命令アドレスによ
り、命令メモリ、及び命令長メモリとを同時に読み出
し、命令メモリより読み出した命令実行部数に等しい数
の要素命令のうち、命令長メモリより読み出した要素命
令数で指定される並列実行可能な要素命令のみを選択
し、これらを対応する１つ、又は、複数個の命令実行部
に供給するように構成する。
置は、命令メモリ部、複数の命令実行部及びレジスタフ
ァイルを備えた並列計算機に命令を供給する命令供給装
置であって、命令メモリ部は、命令メモリ、及び命令長
メモリを備え、１つ、又は、最大命令実行部数までの複
数個の並列実行可能な要素命令のみで構成される可変長
のＶＬＩＷ命令を、１つの語、あるいは、連続する２つ
の語にまたがり、余す所なく格納する命令メモリに対し
て、与えられた要素命令を単位とする命令アドレスによ
り、命令メモリ、及び命令長メモリとを同時に読み出
し、命令メモリより読み出した命令実行部数に等しい数
の要素命令のうち、命令長メモリより読み出した要素命
令数で指定される並列実行可能な要素命令のみを選択
し、これらを対応する１つ、又は、複数個の命令実行部
に供給するように構成する。
【００２１】また、本発明に係る命令供給装置は、命令
メモリ部、複数の命令実行部及びレジスタファイルを備
えた並列計算機に命令を供給する命令供給装置であっ
て、命令メモリ部は、命令メモリ、及び命令長メモリを
備え、１つ、又は、最大命令実行部数までの複数個の並
列実行可能な要素命令のみで構成される可変長のＶＬＩ
Ｗ命令を、１つの語、あるいは、連続する２つの語にま
たがり、余す所なく格納する命令メモリ、及び各可変長
のＶＬＩＷ命令を構成する要素命令の数を格納する命令
長メモリに対して、与えられた要素命令を単位とする命
令アドレスにより、命令メモリ、及び命令長メモリとを
同時に読み出し、命令メモリより読み出した１語あるい
は２語にまたがる命令実行部数に等しい数の要素命令の
うち、命令長メモリより読み出した要素命令数で指定さ
れる並列実行可能な要素命令のみを選択し、これらを対
応する１つ、又は、複数個の命令実行部に供給するよう
に構成する。
メモリ部、複数の命令実行部及びレジスタファイルを備
えた並列計算機に命令を供給する命令供給装置であっ
て、命令メモリ部は、命令メモリ、及び命令長メモリを
備え、１つ、又は、最大命令実行部数までの複数個の並
列実行可能な要素命令のみで構成される可変長のＶＬＩ
Ｗ命令を、１つの語、あるいは、連続する２つの語にま
たがり、余す所なく格納する命令メモリ、及び各可変長
のＶＬＩＷ命令を構成する要素命令の数を格納する命令
長メモリに対して、与えられた要素命令を単位とする命
令アドレスにより、命令メモリ、及び命令長メモリとを
同時に読み出し、命令メモリより読み出した１語あるい
は２語にまたがる命令実行部数に等しい数の要素命令の
うち、命令長メモリより読み出した要素命令数で指定さ
れる並列実行可能な要素命令のみを選択し、これらを対
応する１つ、又は、複数個の命令実行部に供給するよう
に構成する。
【００２２】上記命令長メモリより読み出した要素命令
数で指定される並列実行可能な要素命令は、読み出し対
象とするＶＬＩＷ命令であるこってもよい。
数で指定される並列実行可能な要素命令は、読み出し対
象とするＶＬＩＷ命令であるこってもよい。
【００２３】上記命令供給装置は、ＮＯＰ命令（Non OP
eration命令）を挿入することなく、処理を伴う要素命
令のみで構成されるＶＬＩＷ命令列を、連続して命令メ
モリに格納するようにしてもよい。
eration命令）を挿入することなく、処理を伴う要素命
令のみで構成されるＶＬＩＷ命令列を、連続して命令メ
モリに格納するようにしてもよい。
【００２４】上記並列計算機は、同時に複数の命令実行
部において、それぞれ独立した処理を行う並列計算機で
あってもよく、上記並列計算機は、ＶＬＩＷ（Very Lon
g Instruction Word：超長形式機械命令）型並列計算機
であってもよい。
部において、それぞれ独立した処理を行う並列計算機で
あってもよく、上記並列計算機は、ＶＬＩＷ（Very Lon
g Instruction Word：超長形式機械命令）型並列計算機
であってもよい。
【００２５】
【発明の実施の形態】本発明に係る命令供給装置は、並
列計算機における命令供給装置に適用することができ
る。
列計算機における命令供給装置に適用することができ
る。
【００２６】本実施形態のＶＬＩＷ型並列計算機は、命
令メモリ部、及び命令アドレス生成部が、従来例による
ＶＬＩＷ型並列計算機と異なる。また、命令アドレス
は、従来例によるＶＬＩＷ型並列計算機では、ＶＬＩＷ
命令を単位として与えらるのに対し、本実施形態のＶＬ
ＩＷ型並列計算機では、要素命令を単位として与えられ
る点が異なる。
令メモリ部、及び命令アドレス生成部が、従来例による
ＶＬＩＷ型並列計算機と異なる。また、命令アドレス
は、従来例によるＶＬＩＷ型並列計算機では、ＶＬＩＷ
命令を単位として与えらるのに対し、本実施形態のＶＬ
ＩＷ型並列計算機では、要素命令を単位として与えられ
る点が異なる。
【００２７】図１は本発明の実施形態に係る命令供給装
置を備えるＶＬＩＷ型並列計算機の命令メモリ部を示す
図である。
置を備えるＶＬＩＷ型並列計算機の命令メモリ部を示す
図である。
【００２８】図１において、ＶＬＩＷ型並列計算機の命
令メモリ部２１は、ＶＬＩＷ命令を格納する命令メモリ
２２、各ＶＬＩＷ命令の長さ、すなわち、要素命令数を
示す命令長メモリ２３と、命令メモリアドレスを計算す
るための加算器２４と、命令メモリ２２から読み出した
命令コード１〜Ｎを、要素命令１〜Ｎとして供給するた
めのバッファ２５（バッファ１〜Ｎ）と、バッファ１〜
Ｎのそれぞれの駆動許可を与える、イネーブル１〜Ｎを
生成するためのデコーダ２６とから構成される。
令メモリ部２１は、ＶＬＩＷ命令を格納する命令メモリ
２２、各ＶＬＩＷ命令の長さ、すなわち、要素命令数を
示す命令長メモリ２３と、命令メモリアドレスを計算す
るための加算器２４と、命令メモリ２２から読み出した
命令コード１〜Ｎを、要素命令１〜Ｎとして供給するた
めのバッファ２５（バッファ１〜Ｎ）と、バッファ１〜
Ｎのそれぞれの駆動許可を与える、イネーブル１〜Ｎを
生成するためのデコーダ２６とから構成される。
【００２９】図２は上記ＶＬＩＷ型並列計算機の命令ア
ドレス生成部の構成を示す図である。
ドレス生成部の構成を示す図である。
【００３０】図２において、命令アドレス生成部３１
は、次の命令アドレスを計算するための加算器３２と、
逐次的命令アドレス、及び分岐アドレスとから次命令ア
ドレスを選択するためのセレクタ３３と、次命令アドレ
スを保持するための命令アドレスレジスタ３４とから構
成される。
は、次の命令アドレスを計算するための加算器３２と、
逐次的命令アドレス、及び分岐アドレスとから次命令ア
ドレスを選択するためのセレクタ３３と、次命令アドレ
スを保持するための命令アドレスレジスタ３４とから構
成される。
【００３１】以下、上述のように構成された命令供給装
置を備えた並列計算機の動作を説明する。
置を備えた並列計算機の動作を説明する。
【００３２】図２に示すＶＬＩＷ型並列計算機の命令ア
ドレス生成部３１において、クロックサイクル毎に次命
令アドレスが更新され、次に読み出すべきＶＬＩＷ命令
のアドレスが命令メモリ部２１に与えられる。命令アド
レスは、命令アドレス１〜ｍのｍビットの信号で構成さ
れ、このうち、命令アドレス１〜ｎが、命令メモリ２２
内の要素命令の先頭位置を示し、命令アドレスｎ＋１〜
ｍが、命令メモリ２２のワードアドレスとなる。つま
り、命令アドレスｎ＋１〜ｍは、次に読み出すべきＶＬ
ＩＷ命令を格納している、命令メモリ２２内のワードを
指定し、また、命令アドレス１〜ｎは、読み出すワード
内のＶＬＩＷ命令の先頭位置を示す信号である。
ドレス生成部３１において、クロックサイクル毎に次命
令アドレスが更新され、次に読み出すべきＶＬＩＷ命令
のアドレスが命令メモリ部２１に与えられる。命令アド
レスは、命令アドレス１〜ｍのｍビットの信号で構成さ
れ、このうち、命令アドレス１〜ｎが、命令メモリ２２
内の要素命令の先頭位置を示し、命令アドレスｎ＋１〜
ｍが、命令メモリ２２のワードアドレスとなる。つま
り、命令アドレスｎ＋１〜ｍは、次に読み出すべきＶＬ
ＩＷ命令を格納している、命令メモリ２２内のワードを
指定し、また、命令アドレス１〜ｎは、読み出すワード
内のＶＬＩＷ命令の先頭位置を示す信号である。
【００３３】実行部の数がＮで、ＶＬＩＷ命令の最大長
が、要素命令×Ｎの場合には、 Ｎ＝２n である。
が、要素命令×Ｎの場合には、 Ｎ＝２n である。
【００３４】また、命令アドレス生成部３１において、
加算器３２は、入力される命令長、すなわち、直前の命
令アドレスに格納されるＶＬＩＷ命令の要素命令数を、
直前の命令アドレス１〜ｍとを加算して、逐次的な次命
令アドレスを生成する。
加算器３２は、入力される命令長、すなわち、直前の命
令アドレスに格納されるＶＬＩＷ命令の要素命令数を、
直前の命令アドレス１〜ｍとを加算して、逐次的な次命
令アドレスを生成する。
【００３５】セレクタ３３では、この逐次的な次命令ア
ドレスと、入力される分岐アドレスとを、入力される分
岐指示信号の値により選択して、正しい次命令アドレス
を出力する。分岐指示信号が１の場合には、分岐先アド
レスを選択し、また、分岐指示信号が０の場合には、逐
次的な次命令アドレスを選択することになる。
ドレスと、入力される分岐アドレスとを、入力される分
岐指示信号の値により選択して、正しい次命令アドレス
を出力する。分岐指示信号が１の場合には、分岐先アド
レスを選択し、また、分岐指示信号が０の場合には、逐
次的な次命令アドレスを選択することになる。
【００３６】命令アドレスレジスタ３４では、クロック
サイクル毎に、セレクタ３３から与えられる次命令アド
レスを更新し、１クロックサイクルの間、その値を保持
する。
サイクル毎に、セレクタ３３から与えられる次命令アド
レスを更新し、１クロックサイクルの間、その値を保持
する。
【００３７】一方、図１に示すＶＬＩＷ型並列計算機の
命令メモリ部２１において、命令メモリ２２は、要素命
令×Ｎ（Ｎ＝２n）の読み出しデータ幅をもち、２(m-n)
語の容量をもつ。更に、命令メモリ２２は命令コード１
〜Ｎ／２を格納するバンク（以下、バンク１という）
と、命令コードＮ／２＋１〜Ｎを格納するバンク（以
下、バンク２という）の２つで構成され、それぞれ、命
令メモリアドレス１、及び、命令メモリアドレス２に対
して、独立に読み出しを行うことが可能である。
命令メモリ部２１において、命令メモリ２２は、要素命
令×Ｎ（Ｎ＝２n）の読み出しデータ幅をもち、２(m-n)
語の容量をもつ。更に、命令メモリ２２は命令コード１
〜Ｎ／２を格納するバンク（以下、バンク１という）
と、命令コードＮ／２＋１〜Ｎを格納するバンク（以
下、バンク２という）の２つで構成され、それぞれ、命
令メモリアドレス１、及び、命令メモリアドレス２に対
して、独立に読み出しを行うことが可能である。
【００３８】命令メモリ２２には、可変長のＶＬＩＷ命
令、すなわち、１つからＮ個までの任意の要素命令で構
成される、ＶＬＩＷ命令が余す所なく格納されている。
つまり、同一語内であっても複数のＶＬＩＷ命令を格納
する部分もあれば、１つのＶＬＩＷ命令が連続する２語
にまたがって格納されている部分も有り得る。
令、すなわち、１つからＮ個までの任意の要素命令で構
成される、ＶＬＩＷ命令が余す所なく格納されている。
つまり、同一語内であっても複数のＶＬＩＷ命令を格納
する部分もあれば、１つのＶＬＩＷ命令が連続する２語
にまたがって格納されている部分も有り得る。
【００３９】図１において、ＶＬＩＷ命令１は、バンク
１内に格納され、ＶＬＩＷ命令２は、バンク１とバンク
２にまたがって格納され、また、ＶＬＩＷ命令３はバン
ク１とバンク２にまたがって格納され、更に、このとき
のバンク１はバンク２の次の語に位置する。
１内に格納され、ＶＬＩＷ命令２は、バンク１とバンク
２にまたがって格納され、また、ＶＬＩＷ命令３はバン
ク１とバンク２にまたがって格納され、更に、このとき
のバンク１はバンク２の次の語に位置する。
【００４０】このような格納形態を許容することによ
り、可変長のＶＬＩＷ命令を連続して格納することが可
能になる。
り、可変長のＶＬＩＷ命令を連続して格納することが可
能になる。
【００４１】また、命令長メモリ２３は、命令アドレス
で指定される命令メモリ２２上の位置に格納されてい
る、ＶＬＩＷ命令を構成する要素命令数を格納するもの
で、２m語×ｎビットの容量をもつ。このような構成の
命令メモリ２２、及び命令長メモリ２３に対して、図２
の命令アドレス生成部３１から命令アドレスが与えられ
る。命令長メモリ２３では、この命令アドレスで指定さ
れるＶＬＩＷ命令の要素命令数を読み出し、命令長とし
て出力する。
で指定される命令メモリ２２上の位置に格納されてい
る、ＶＬＩＷ命令を構成する要素命令数を格納するもの
で、２m語×ｎビットの容量をもつ。このような構成の
命令メモリ２２、及び命令長メモリ２３に対して、図２
の命令アドレス生成部３１から命令アドレスが与えられ
る。命令長メモリ２３では、この命令アドレスで指定さ
れるＶＬＩＷ命令の要素命令数を読み出し、命令長とし
て出力する。
【００４２】一方、命令メモリ２２に対しては、上記命
令アドレスのうち、命令メモリ２２の語アドレスである
命令アドレスｎ＋１〜ｍを基に、バンク１に対する命令
メモリアドレス１、及びバンク２に対する命令メモリア
ドレス２を生成する。ＶＬＩＷ命令の先頭要素命令がバ
ンク１に格納されている場合には、命令メモリアドレス
１と命令メモリアドレス２は、同一アドレスで、命令ア
ドレス制御部から入力される命令アドレスｎ＋１〜ｍそ
のものである。
令アドレスのうち、命令メモリ２２の語アドレスである
命令アドレスｎ＋１〜ｍを基に、バンク１に対する命令
メモリアドレス１、及びバンク２に対する命令メモリア
ドレス２を生成する。ＶＬＩＷ命令の先頭要素命令がバ
ンク１に格納されている場合には、命令メモリアドレス
１と命令メモリアドレス２は、同一アドレスで、命令ア
ドレス制御部から入力される命令アドレスｎ＋１〜ｍそ
のものである。
【００４３】バンク１、及びバンク２を同時に読み出
し、この中から該当ＶＬＩＷ命令を構成する要素命令を
抽出する。ＶＬＩＷ命令の先頭要素命令がバンク２に格
納されている場合には、バンク２には与えられた命令ア
ドレスｎ＋１〜ｍそのものを供給し、また、バンク１に
はその次の語アドレスである（命令アドレスｎ＋１〜
ｍ）＋１を供給する。
し、この中から該当ＶＬＩＷ命令を構成する要素命令を
抽出する。ＶＬＩＷ命令の先頭要素命令がバンク２に格
納されている場合には、バンク２には与えられた命令ア
ドレスｎ＋１〜ｍそのものを供給し、また、バンク１に
はその次の語アドレスである（命令アドレスｎ＋１〜
ｍ）＋１を供給する。
【００４４】これにより、バンク２と、その次の語のバ
ンク１とを同時に読み出し、これらの中から該当ＶＬＩ
Ｗ命令を構成する要素命令を抽出する。
ンク１とを同時に読み出し、これらの中から該当ＶＬＩ
Ｗ命令を構成する要素命令を抽出する。
【００４５】また、図１の加算器２４は、命令メモリア
ドレス１を生成するもので、命令アドレスｎの値が１、
すなわち、該当ＶＬＩＷ命令の先頭要素命令がバンク２
に格納されている場合に、命令アドレスｎ＋１〜ｍに１
を加え、命令メモリアドレス１とする。
ドレス１を生成するもので、命令アドレスｎの値が１、
すなわち、該当ＶＬＩＷ命令の先頭要素命令がバンク２
に格納されている場合に、命令アドレスｎ＋１〜ｍに１
を加え、命令メモリアドレス１とする。
【００４６】デコーダ２６では、与えられる命令アドレ
ス１〜ｎ、すなわち、命令メモリ２２内の該当ＶＬＩＷ
命令の先頭要素命令位置と、命令長メモリ２３から読み
出した該当ＶＬＩＷ命令の要素命令数とから、イネーブ
ル１〜Ｎを生成する。バッファ１〜Ｎのうち、イネーブ
ル１〜Ｎのうち１である信号を入力するバッファのみ
が、命令メモリ２２から読み出した命令コード１〜Ｎを
出力する。一方、イネーブル１〜Ｎのうち１でない信号
を入力するバッファは、駆動を行わない。
ス１〜ｎ、すなわち、命令メモリ２２内の該当ＶＬＩＷ
命令の先頭要素命令位置と、命令長メモリ２３から読み
出した該当ＶＬＩＷ命令の要素命令数とから、イネーブ
ル１〜Ｎを生成する。バッファ１〜Ｎのうち、イネーブ
ル１〜Ｎのうち１である信号を入力するバッファのみ
が、命令メモリ２２から読み出した命令コード１〜Ｎを
出力する。一方、イネーブル１〜Ｎのうち１でない信号
を入力するバッファは、駆動を行わない。
【００４７】バッファ２５により駆動がされない場合に
は、出力である要素命令はＮＯＰを示す値となるべく回
路が構成される。これは、例えば、全てのバッファの出
力信号に、プルダウン素子を接続し、バッファが駆動さ
れない場合には、全て０となるような回路を構成する。
一方、この例ではＮＯＰを示す命令コードは全て０であ
るという設定をすることにより、実現することが可能で
ある。
は、出力である要素命令はＮＯＰを示す値となるべく回
路が構成される。これは、例えば、全てのバッファの出
力信号に、プルダウン素子を接続し、バッファが駆動さ
れない場合には、全て０となるような回路を構成する。
一方、この例ではＮＯＰを示す命令コードは全て０であ
るという設定をすることにより、実現することが可能で
ある。
【００４８】結果として、該当ＶＬＩＷ命令の要素命令
を、該当箇所から読み出すと共に、要素命令の格納され
ていない部分に対しては、ＮＯΡを生成し、これらを合
わせて、Ｎ個の要素命令（要素命令１〜Ｎ）として、実
行部に供給することで、毎クロックサイクルにＮ個の要
素命令を、Ｎ個の実行部にそれぞれ与えることができ
る。
を、該当箇所から読み出すと共に、要素命令の格納され
ていない部分に対しては、ＮＯΡを生成し、これらを合
わせて、Ｎ個の要素命令（要素命令１〜Ｎ）として、実
行部に供給することで、毎クロックサイクルにＮ個の要
素命令を、Ｎ個の実行部にそれぞれ与えることができ
る。
【００４９】以上説明したように、本実施形態に係る命
令供給装置は、命令メモリ部２１、複数の命令実行部１
２及びレジスタファイル１３を備えた並列計算機に命令
を供給する命令供給装置であって、命令メモリ部２１
は、命令メモリ２２、命令長メモリ２３、加算器２４、
バッファ２５（バッファ１〜Ｎ）及びデコーダ２６を備
え、１つ、又は、最大命令実行部数までの複数個の並列
実行可能な要素命令のみで構成される可変長のＶＬＩＷ
命令を、１つの語、あるいは、連続する２つの語にまた
がり、余す所なく格納する命令メモリ２２、及び各可変
長のＶＬＩＷ命令を構成する要素命令の数を格納する命
令長メモリ２３に対して、与えられた要素命令を単位と
する命令アドレスにより、命令メモリ２２、及び命令長
メモリ２３とを同時に読み出し、命令メモリ２２より読
み出した１語あるいは２語にまたがる命令実行部数に等
しい数の要素命令のうち、命令長メモリ２３より読み出
した要素命令数で指定される並列実行可能な要素命令、
すなわち、読み出し対象とするＶＬＩＷ命令のみを選択
し、これらを対応する１つ、又は、複数個の命令実行部
１２に供給するようにしているので、ＮＯＰ命令を挿入
することなく、処理を伴う要素命令のみで構成されるＶ
ＬＩＷ命令列を、連続して命令メモリ２２に格納するこ
とにより、プログラム容量、及び、命令メモリ容量を削
減することが可能できる。
令供給装置は、命令メモリ部２１、複数の命令実行部１
２及びレジスタファイル１３を備えた並列計算機に命令
を供給する命令供給装置であって、命令メモリ部２１
は、命令メモリ２２、命令長メモリ２３、加算器２４、
バッファ２５（バッファ１〜Ｎ）及びデコーダ２６を備
え、１つ、又は、最大命令実行部数までの複数個の並列
実行可能な要素命令のみで構成される可変長のＶＬＩＷ
命令を、１つの語、あるいは、連続する２つの語にまた
がり、余す所なく格納する命令メモリ２２、及び各可変
長のＶＬＩＷ命令を構成する要素命令の数を格納する命
令長メモリ２３に対して、与えられた要素命令を単位と
する命令アドレスにより、命令メモリ２２、及び命令長
メモリ２３とを同時に読み出し、命令メモリ２２より読
み出した１語あるいは２語にまたがる命令実行部数に等
しい数の要素命令のうち、命令長メモリ２３より読み出
した要素命令数で指定される並列実行可能な要素命令、
すなわち、読み出し対象とするＶＬＩＷ命令のみを選択
し、これらを対応する１つ、又は、複数個の命令実行部
１２に供給するようにしているので、ＮＯＰ命令を挿入
することなく、処理を伴う要素命令のみで構成されるＶ
ＬＩＷ命令列を、連続して命令メモリ２２に格納するこ
とにより、プログラム容量、及び、命令メモリ容量を削
減することが可能できる。
【００５０】すなわち、従来例によるＶＬＩＷ型並列計
算機では、要素命令数を命令実行部数と同一とし、固定
長としていた。全ての実行部において並列に命令実行が
なされる場合には、そのＶＬＩＷ命令に含まれる要素命
令は全て意味のある処理を行うことができる。しかし、
並列実行できる要素命令数が、実行部数に満たない場合
には、ＮＯＰ命令を要素命令として、ＶＬＩＷ命令内に
埋め込む必要があった。このＮＯＰ命令は意味のない処
理であり本来不要な命令コードである。このことがＶＬ
ＩＷ型並列計算機におけるプログラムサイズを肥大化さ
せる問題となっている。例えば、分岐処理は同時に１つ
のみが実行可能であるため、実行部数がＮ個のＶＬＩＷ
型並列計算機においては、分岐処理を行うＶＬＩＷ命令
は、（Ｎ−１）／Ｎが冗長となってしまう。
算機では、要素命令数を命令実行部数と同一とし、固定
長としていた。全ての実行部において並列に命令実行が
なされる場合には、そのＶＬＩＷ命令に含まれる要素命
令は全て意味のある処理を行うことができる。しかし、
並列実行できる要素命令数が、実行部数に満たない場合
には、ＮＯＰ命令を要素命令として、ＶＬＩＷ命令内に
埋め込む必要があった。このＮＯＰ命令は意味のない処
理であり本来不要な命令コードである。このことがＶＬ
ＩＷ型並列計算機におけるプログラムサイズを肥大化さ
せる問題となっている。例えば、分岐処理は同時に１つ
のみが実行可能であるため、実行部数がＮ個のＶＬＩＷ
型並列計算機においては、分岐処理を行うＶＬＩＷ命令
は、（Ｎ−１）／Ｎが冗長となってしまう。
【００５１】これに対して、本実施形態に係る命令供給
装置を備えるＶＬＩＷ型並列計算機では、ＶＬＩＷ命令
を格納する命令メモリ部２１と、各ＶＬＩＷ命令の要素
命令数を格納する命令長メモリ２３を設置することで、
ＮＯＰ命令を含まない可変長のＶＬＩＷ命令を、余すと
ころなく連続して命令メモリ２２に格納することができ
るため、プログラムサイズを縮小し、命令メモリ容量を
削減する効果がある。
装置を備えるＶＬＩＷ型並列計算機では、ＶＬＩＷ命令
を格納する命令メモリ部２１と、各ＶＬＩＷ命令の要素
命令数を格納する命令長メモリ２３を設置することで、
ＮＯＰ命令を含まない可変長のＶＬＩＷ命令を、余すと
ころなく連続して命令メモリ２２に格納することができ
るため、プログラムサイズを縮小し、命令メモリ容量を
削減する効果がある。
【００５２】例えば、Ｎ個の実行部をそなえるＶＬＩＷ
型並列計算機において、Ｍ個のＶＬＩＷ命令で構成され
るプログラムを実行する場合では、平均並列実行要素命
令数Ｐとしたとき、 従来例によるＶＬＩＷ型並列計算機の場合： 命令メモリ容量＝Ｍ×Ｎ［要素命令長］ 本実施形態によるＶＬＩＷ型並列計算機の場合： 命令メモリ容量＝Ｍ×Ｐ［要素命令長］、及び、 命令長メモリ容量＝Ｍ×Ｎ×ｌｏｇ2Ｎ［ビット］ となる。ここで、Ｍ＝１０，０００、Ｎ＝８、要素命令
長＝３２ビット、Ｐ／Ｎ＝０．５程度の典型的な例で
は、 従来例によるＶＬＩＷ型並列計算機の場合： １０，０００×８×３２＝２５．６メガビット 本実施形態によるＶＬＩＷ型並列計算機の場合： １０，０００×４×３２＋１０，０００×８×３＝１
５．２メガビット となり、約４０％のプログラムサイズ、及び、命令メモ
リの削減となる。
型並列計算機において、Ｍ個のＶＬＩＷ命令で構成され
るプログラムを実行する場合では、平均並列実行要素命
令数Ｐとしたとき、 従来例によるＶＬＩＷ型並列計算機の場合： 命令メモリ容量＝Ｍ×Ｎ［要素命令長］ 本実施形態によるＶＬＩＷ型並列計算機の場合： 命令メモリ容量＝Ｍ×Ｐ［要素命令長］、及び、 命令長メモリ容量＝Ｍ×Ｎ×ｌｏｇ2Ｎ［ビット］ となる。ここで、Ｍ＝１０，０００、Ｎ＝８、要素命令
長＝３２ビット、Ｐ／Ｎ＝０．５程度の典型的な例で
は、 従来例によるＶＬＩＷ型並列計算機の場合： １０，０００×８×３２＝２５．６メガビット 本実施形態によるＶＬＩＷ型並列計算機の場合： １０，０００×４×３２＋１０，０００×８×３＝１
５．２メガビット となり、約４０％のプログラムサイズ、及び、命令メモ
リの削減となる。
【００５３】また、本実施形態に係る命令供給装置は、
１つ、又は、複数の要素命令を同時に並列実行するＶＬ
ＩＷ型並列計算機において、複数個の命令実行部に前置
され、並列実行可能な数のみの要素命令で構成される、
１つ、又は、複数の要素命令で構成される可変長のＶＬ
ＩＷ命令を供給する装置であって、従来例によるＶＬＩ
Ｗ型並列計算機における命令供給装置に、置換して設置
することが可能であり、これにより、プログラムサイ
ズ、及び、必要な命令メモリ容量の削減が可能となる。
１つ、又は、複数の要素命令を同時に並列実行するＶＬ
ＩＷ型並列計算機において、複数個の命令実行部に前置
され、並列実行可能な数のみの要素命令で構成される、
１つ、又は、複数の要素命令で構成される可変長のＶＬ
ＩＷ命令を供給する装置であって、従来例によるＶＬＩ
Ｗ型並列計算機における命令供給装置に、置換して設置
することが可能であり、これにより、プログラムサイ
ズ、及び、必要な命令メモリ容量の削減が可能となる。
【００５４】なお、上記実施形態では、ＶＬＩＷ型並列
計算機への適応例を示したが、命令長が特に制限を与え
るものでもなくかつ、同時に複数の命令実行部におい
て、それぞれ独立した処理を行う並列計算機であれば適
応可能である。また、上記命令供給装置が計算機等に組
み込まれる回路の一部であってもよいことは言うまでも
ない。
計算機への適応例を示したが、命令長が特に制限を与え
るものでもなくかつ、同時に複数の命令実行部におい
て、それぞれ独立した処理を行う並列計算機であれば適
応可能である。また、上記命令供給装置が計算機等に組
み込まれる回路の一部であってもよいことは言うまでも
ない。
【００５５】また、上記各制御部等を構成するバッフ
ァ、レジスタ、デコーダ等の数、種類接続状態などは上
記実施形態に限られないことは言うまでもない。
ァ、レジスタ、デコーダ等の数、種類接続状態などは上
記実施形態に限られないことは言うまでもない。
【００５６】
【発明の効果】本発明に係る命令供給装置では、命令メ
モリ部、複数の命令実行部及びレジスタファイルを備え
た並列計算機に命令を供給する命令供給装置であって、
命令メモリ部は、命令メモリ、及び命令長メモリを備
え、１つ、又は、最大命令実行部数までの複数個の並列
実行可能な要素命令のみで構成される可変長のＶＬＩＷ
命令を、１つの語、あるいは、連続する２つの語にまた
がり、余す所なく格納する命令メモリ、及び各可変長の
ＶＬＩＷ命令を構成する要素命令の数を格納する命令長
メモリに対して、与えられた要素命令を単位とする命令
アドレスにより、命令メモリ、及び命令長メモリとを同
時に読み出し、命令メモリより読み出した１語あるいは
２語にまたがる命令実行部数に等しい数の要素命令のう
ち、命令長メモリより読み出した要素命令数で指定され
る並列実行可能な要素命令のみを選択し、これらを対応
する１つ、又は、複数個の命令実行部に供給するように
構成したので、プログラム容量、及び命令メモリ容量を
削減することができる。
モリ部、複数の命令実行部及びレジスタファイルを備え
た並列計算機に命令を供給する命令供給装置であって、
命令メモリ部は、命令メモリ、及び命令長メモリを備
え、１つ、又は、最大命令実行部数までの複数個の並列
実行可能な要素命令のみで構成される可変長のＶＬＩＷ
命令を、１つの語、あるいは、連続する２つの語にまた
がり、余す所なく格納する命令メモリ、及び各可変長の
ＶＬＩＷ命令を構成する要素命令の数を格納する命令長
メモリに対して、与えられた要素命令を単位とする命令
アドレスにより、命令メモリ、及び命令長メモリとを同
時に読み出し、命令メモリより読み出した１語あるいは
２語にまたがる命令実行部数に等しい数の要素命令のう
ち、命令長メモリより読み出した要素命令数で指定され
る並列実行可能な要素命令のみを選択し、これらを対応
する１つ、又は、複数個の命令実行部に供給するように
構成したので、プログラム容量、及び命令メモリ容量を
削減することができる。
【図１】本発明を適用した実施形態に係る命令供給装置
の命令メモリ部の構成を示す図である。
の命令メモリ部の構成を示す図である。
【図２】上記命令供給装置の命令アドレス生成部の構成
を示す図である。
を示す図である。
【図３】従来の命令供給装置を備えるＶＬＩＷ型並列計
算機の全体構成を示す図である。
算機の全体構成を示す図である。
【図４】従来の命令供給装置の要素命令のフォーマット
を示す図である。
を示す図である。
【図５】従来の命令供給装置の命令メモリ部の構成を示
す図である。
す図である。
【図６】従来の命令供給装置の命令アドレス生成部の構
成を示す図である。
成を示す図である。
２１ 命令メモリ部、２２ 命令メモリ、２３ 命令長
メモリ、２４，３２加算器、２５ バッファ（バッファ
１〜Ｎ）、２６ デコーダ、３１ 命令アドレス生成
部、３３ セレクタ、３４ 命令アドレスレジスタ
メモリ、２４，３２加算器、２５ バッファ（バッファ
１〜Ｎ）、２６ デコーダ、３１ 命令アドレス生成
部、３３ セレクタ、３４ 命令アドレスレジスタ
Claims (6)
- 【請求項１】 命令メモリ部、複数の命令実行部及びレ
ジスタファイルを備えた並列計算機に命令を供給する命
令供給装置であって、 前記命令メモリ部は、命令メモリ、及び命令長メモリを
備え、 １つ、又は、最大命令実行部数までの複数個の並列実行
可能な要素命令のみで構成される可変長のＶＬＩＷ命令
を、１つの語、あるいは、連続する２つの語にまたが
り、余す所なく格納する前記命令メモリに対して、与え
られた要素命令を単位とする命令アドレスにより、前記
命令メモリ、及び前記命令長メモリとを同時に読み出
し、 前記命令メモリより読み出した命令実行部数に等しい数
の要素命令のうち、前記命令長メモリより読み出した要
素命令数で指定される並列実行可能な要素命令のみを選
択し、これらを対応する１つ、又は、複数個の命令実行
部に供給するように構成したことを特徴とする命令供給
装置。 - 【請求項２】 命令メモリ部、複数の命令実行部及びレ
ジスタファイルを備えた並列計算機に命令を供給する命
令供給装置であって、 前記命令メモリ部は、命令メモリ、及び命令長メモリを
備え、 １つ、又は、最大命令実行部数までの複数個の並列実行
可能な要素命令のみで構成される可変長のＶＬＩＷ命令
を、１つの語、あるいは、連続する２つの語にまたが
り、余す所なく格納する前記命令メモリ、及び各可変長
のＶＬＩＷ命令を構成する要素命令の数を格納する前記
命令長メモリに対して、与えられた要素命令を単位とす
る命令アドレスにより、前記命令メモリ、及び前記命令
長メモリとを同時に読み出し、 前記命令メモリより読み出した１語あるいは２語にまた
がる命令実行部数に等しい数の要素命令のうち、前記命
令長メモリより読み出した要素命令数で指定される並列
実行可能な要素命令のみを選択し、これらを対応する１
つ、又は、複数個の命令実行部に供給するように構成し
たことを特徴とする命令供給装置。 - 【請求項３】 前記命令長メモリより読み出した要素命
令数で指定される並列実行可能な要素命令は、読み出し
対象とするＶＬＩＷ命令であることを特徴とする請求項
１又は２の何れかに記載の命令供給装置。 - 【請求項４】 上記請求項１又は２の何れかに記載の命
令供給装置において、 ＮＯＰ命令（Non OPeration命令）を挿入することな
く、処理を伴う要素命令のみで構成されるＶＬＩＷ命令
列を、連続して前記命令メモリに格納することを特徴と
する命令供給装置。 - 【請求項５】 前記並列計算機は、同時に複数の命令実
行部において、それぞれ独立した処理を行う並列計算機
であることを特徴とする請求項１又は２の何れかに記載
の記載の命令供給装置。 - 【請求項６】 前記並列計算機は、ＶＬＩＷ（Very Lon
g Instruction Word：超長形式機械命令）型並列計算機
であることを特徴とする請求項１又は２の何れかに記載
の記載の命令供給装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23052996A JPH1074145A (ja) | 1996-08-30 | 1996-08-30 | 命令供給装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23052996A JPH1074145A (ja) | 1996-08-30 | 1996-08-30 | 命令供給装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074145A true JPH1074145A (ja) | 1998-03-17 |
Family
ID=16909180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23052996A Withdrawn JPH1074145A (ja) | 1996-08-30 | 1996-08-30 | 命令供給装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689717B1 (ko) * | 1999-10-01 | 2007-03-09 | 후지쯔 가부시끼가이샤 | 병렬 처리 프로세서 |
-
1996
- 1996-08-30 JP JP23052996A patent/JPH1074145A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689717B1 (ko) * | 1999-10-01 | 2007-03-09 | 후지쯔 가부시끼가이샤 | 병렬 처리 프로세서 |
| US7401204B1 (en) | 1999-10-01 | 2008-07-15 | Fujitsu Limited | Parallel Processor efficiently executing variable instruction word |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |