JPH1074166A - 多重レベル・ダイナミック・セット予測方法および装置 - Google Patents
多重レベル・ダイナミック・セット予測方法および装置Info
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- JPH1074166A JPH1074166A JP9076701A JP7670197A JPH1074166A JP H1074166 A JPH1074166 A JP H1074166A JP 9076701 A JP9076701 A JP 9076701A JP 7670197 A JP7670197 A JP 7670197A JP H1074166 A JPH1074166 A JP H1074166A
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- G—PHYSICS
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/608—Details relating to cache mapping
- G06F2212/6082—Way prediction in set-associative cache
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 多数のトレースまたはピンあるいはその両方
を必要とせずに、（オンチップまたはオフチップの）二
次レベル・キャッシュでセットアソシアティブ構造を使
用する。 【解決手段】 一次レベル・キャッシュ・ミスの場合、
二次レベル・セット予測情報を使用して、Ｎウェイ・オ
フチップ・セットアソシアティブ・キャッシュ内のセッ
トを選択する。セット予測を使用するので、予測誤りま
たは二次レベル・キャッシュのミスがない場合、正しい
セットを予測したかを判断するための比較に要するその
後のアクセス時間が最長タイミング経路にはない。
を必要とせずに、（オンチップまたはオフチップの）二
次レベル・キャッシュでセットアソシアティブ構造を使
用する。 【解決手段】 一次レベル・キャッシュ・ミスの場合、
二次レベル・セット予測情報を使用して、Ｎウェイ・オ
フチップ・セットアソシアティブ・キャッシュ内のセッ
トを選択する。セット予測を使用するので、予測誤りま
たは二次レベル・キャッシュのミスがない場合、正しい
セットを予測したかを判断するための比較に要するその
後のアクセス時間が最長タイミング経路にはない。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュ・メモ
リ・システムに関し、具体的にはキャッシュ・メモリの
予測アクセスに係わる。
リ・システムに関し、具体的にはキャッシュ・メモリの
予測アクセスに係わる。
【０００２】
【従来の技術】コンピュータ・システムのパフォーマン
スを向上させるために、小さく迅速にアクセス可能なキ
ャッシュ・メモリが使用されている。最も普及している
２つのタイプのキャッシュ・メモリは、ダイレクトマッ
プ・キャッシュ・メモリとセットアソシアティブ・キャ
ッシュ・メモリである。さらに、複数レベルのキャッシ
ュ・メモリを使用することができ、一次レベル・キャッ
シュをマイクロプロセッサと同じ半導体チップ上に設
け、二次レベルのキャッシュ・メモリをＳＲＡＭなどの
別個のチップ内に設けることができる。これらのキャッ
シュ・メモリは、命令とデータの両方を保持する統合キ
ャッシュとすることも、命令キャッシュとデータ・キャ
ッシュを別々に使用することもできる。さらに、ページ
ングを含むアドレス変換を使用するシステムでは、ペー
ジ・テーブルの小部分のキャッシュが一般にマイクロプ
ロセッサ・チップ上で使用され、アドレス変換バッファ
（ＴＬＢ）と呼ばれる。
スを向上させるために、小さく迅速にアクセス可能なキ
ャッシュ・メモリが使用されている。最も普及している
２つのタイプのキャッシュ・メモリは、ダイレクトマッ
プ・キャッシュ・メモリとセットアソシアティブ・キャ
ッシュ・メモリである。さらに、複数レベルのキャッシ
ュ・メモリを使用することができ、一次レベル・キャッ
シュをマイクロプロセッサと同じ半導体チップ上に設
け、二次レベルのキャッシュ・メモリをＳＲＡＭなどの
別個のチップ内に設けることができる。これらのキャッ
シュ・メモリは、命令とデータの両方を保持する統合キ
ャッシュとすることも、命令キャッシュとデータ・キャ
ッシュを別々に使用することもできる。さらに、ページ
ングを含むアドレス変換を使用するシステムでは、ペー
ジ・テーブルの小部分のキャッシュが一般にマイクロプ
ロセッサ・チップ上で使用され、アドレス変換バッファ
（ＴＬＢ）と呼ばれる。
【０００３】４種類のキャッシュがある。その４種類と
は、ダイレクトマップ、フルアソシアティブ、セットア
ソシアティブ、および予測セットアソシアティブであ
る。以下に、これらについて簡単に説明する。
は、ダイレクトマップ、フルアソシアティブ、セットア
ソシアティブ、および予測セットアソシアティブであ
る。以下に、これらについて簡単に説明する。
【０００４】図１に、典型的な従来技術のＴＬＢ６０と
ダイレクトマップ・キャッシュ６２を示す。キャッシュ
が物理アドレス・キャッシュである場合、レジスタ６６
内の物理アドレスによってアドレスされることになる。
仮想アドレス・キャッシュである場合は、仮想アドレス
によって直接アドレスすることができる。図１に物理ア
ドレス・キャッシュを示す。レジスタ６４内の仮想アド
レスは、オフセット部分とページ部分を有する。ページ
部分はＴＬＢ６０に供給され、ページがＴＬＢ内のタグ
と比較されて、そのページが存在するかどうかを識別す
る。存在する場合は、変換された物理ページが物理アド
レス・レジスタ６６に送られる。レジスタ６６は変換さ
れたページを仮想アドレス・レジスタ６４からのオフセ
ットと結合する。その後でこのアドレスをキャッシュ・
メモリに送ることができる。ＴＬＢ自体がキャッシュで
あり、ダイレクトマップまたはセットアソシアティブあ
るいは他の構造とすることができる。ＴＬＢでミスだっ
た場合は、たとえば二次レベル・キャッシュである外部
メモリ内のページ・テーブル全体にアクセスすることが
できる。ページ・テーブルも多重レベルのページ・テー
ブルとすることができ、セグメンテーション方式または
その他のアドレス指定方式と組み合わせてメモリ空間を
区分化することができる。
ダイレクトマップ・キャッシュ６２を示す。キャッシュ
が物理アドレス・キャッシュである場合、レジスタ６６
内の物理アドレスによってアドレスされることになる。
仮想アドレス・キャッシュである場合は、仮想アドレス
によって直接アドレスすることができる。図１に物理ア
ドレス・キャッシュを示す。レジスタ６４内の仮想アド
レスは、オフセット部分とページ部分を有する。ページ
部分はＴＬＢ６０に供給され、ページがＴＬＢ内のタグ
と比較されて、そのページが存在するかどうかを識別す
る。存在する場合は、変換された物理ページが物理アド
レス・レジスタ６６に送られる。レジスタ６６は変換さ
れたページを仮想アドレス・レジスタ６４からのオフセ
ットと結合する。その後でこのアドレスをキャッシュ・
メモリに送ることができる。ＴＬＢ自体がキャッシュで
あり、ダイレクトマップまたはセットアソシアティブあ
るいは他の構造とすることができる。ＴＬＢでミスだっ
た場合は、たとえば二次レベル・キャッシュである外部
メモリ内のページ・テーブル全体にアクセスすることが
できる。ページ・テーブルも多重レベルのページ・テー
ブルとすることができ、セグメンテーション方式または
その他のアドレス指定方式と組み合わせてメモリ空間を
区分化することができる。
【０００５】図１の例には、ダイレクトマップ・キャッ
シュが図示されている。物理アドレスがバス６８でキャ
ッシュのアドレス入力端子に送られ、キャッシュ項目を
見つけ出すことができる１つの記憶場所が下位ビットを
使って直接選択される。比較器７０で、上位ビットを持
つタグを物理アドレスの上位ビットと比較し、ヒット
（キャッシュ内の正しいアドレス）があるかどうかを調
べる。しかし、キャッシュ項目はタグ比較を待たずにた
だちに入手することができる。ミス標識を使用して、キ
ャッシュから取り出された命令を後で無効化することが
できる。
シュが図示されている。物理アドレスがバス６８でキャ
ッシュのアドレス入力端子に送られ、キャッシュ項目を
見つけ出すことができる１つの記憶場所が下位ビットを
使って直接選択される。比較器７０で、上位ビットを持
つタグを物理アドレスの上位ビットと比較し、ヒット
（キャッシュ内の正しいアドレス）があるかどうかを調
べる。しかし、キャッシュ項目はタグ比較を待たずにた
だちに入手することができる。ミス標識を使用して、キ
ャッシュから取り出された命令を後で無効化することが
できる。
【０００６】おわかりのように、ダイレクトマップ・キ
ャッシュは常に特定の範囲のアドレスをキャッシュ内の
特定の物理領域に送る。その結果、特定のプログラムの
メモリ・アクセスが１つまたは２つの範囲内に集中し、
その範囲がキャッシュの同一領域にマップされることに
なる、非効率的なキャッシュになる可能性がある。その
代わり、物理アドレスと同じ時点で選択情報が供給され
るのでアクセス時間がより速い。
ャッシュは常に特定の範囲のアドレスをキャッシュ内の
特定の物理領域に送る。その結果、特定のプログラムの
メモリ・アクセスが１つまたは２つの範囲内に集中し、
その範囲がキャッシュの同一領域にマップされることに
なる、非効率的なキャッシュになる可能性がある。その
代わり、物理アドレスと同じ時点で選択情報が供給され
るのでアクセス時間がより速い。
【０００７】図２に、図１のダイレクトマップ・キャッ
シュの代わりに使用することができる４ウェイ・セット
アソシアティブ・キャッシュを示す。例として４ウェイ
・キャッシュを選定したに過ぎず、Ｎウェイ・キャッシ
ュとして異なる数も使用可能であることに留意された
い。図２には４つのセットが図示されているが、各セッ
トは別々の項目部分７４とタグ部分７２を有する。特定
のアドレス範囲からのデータが４つのセットのいずれに
も記憶することができ、ダイレクトマップ・キャッシュ
のようにキャッシュの１つの特定の領域には制限されな
い。したがって、特定のプログラムが、ダイレクトマッ
プ・キャッシュなら単一領域に限定されることになる１
つのアドレス領域内のデータにアクセスする場合、その
同じデータを４つのキャッシュ・セットのうちいずれに
も供給することができ、したがってヒットの確率が高く
なる。その代わり、１つ１つのタグを物理アドレスから
の線７６上の上位ビットと比較して、どのセットを使用
するかを決定しなければならない（比較器７１）。次
に、比較器７１の出力によってマルチプレクサ７０から
特定のセットが選択される。おわかりのように、マルチ
プレクサ７０を介した出力データを可能にする前に、比
較ステップを行わなければならないため、これによって
キャッシュのアクセス時間が遅くなる。ＬＲＵ情報６７
も記憶される。以上の図１および図２の例は、特定の従
来技術の実施形態の例に過ぎず、他の物理構成を使用し
てダイレクトマップ方式またはセットアソシアティブ方
式のキャッシュを実施することもできる。
シュの代わりに使用することができる４ウェイ・セット
アソシアティブ・キャッシュを示す。例として４ウェイ
・キャッシュを選定したに過ぎず、Ｎウェイ・キャッシ
ュとして異なる数も使用可能であることに留意された
い。図２には４つのセットが図示されているが、各セッ
トは別々の項目部分７４とタグ部分７２を有する。特定
のアドレス範囲からのデータが４つのセットのいずれに
も記憶することができ、ダイレクトマップ・キャッシュ
のようにキャッシュの１つの特定の領域には制限されな
い。したがって、特定のプログラムが、ダイレクトマッ
プ・キャッシュなら単一領域に限定されることになる１
つのアドレス領域内のデータにアクセスする場合、その
同じデータを４つのキャッシュ・セットのうちいずれに
も供給することができ、したがってヒットの確率が高く
なる。その代わり、１つ１つのタグを物理アドレスから
の線７６上の上位ビットと比較して、どのセットを使用
するかを決定しなければならない（比較器７１）。次
に、比較器７１の出力によってマルチプレクサ７０から
特定のセットが選択される。おわかりのように、マルチ
プレクサ７０を介した出力データを可能にする前に、比
較ステップを行わなければならないため、これによって
キャッシュのアクセス時間が遅くなる。ＬＲＵ情報６７
も記憶される。以上の図１および図２の例は、特定の従
来技術の実施形態の例に過ぎず、他の物理構成を使用し
てダイレクトマップ方式またはセットアソシアティブ方
式のキャッシュを実施することもできる。
【０００８】フルアソシアティブ・キャッシュは、項目
を４つの異なるセット（またはＮウェイ・セットアソシ
アティブ・キャッシュの場合はＮ個の異なるセット）内
の指定された場所だけでなく、キャッシュ内のどこにで
も置くことができるようにする。フルアソシアティブ・
キャッシュの欠点は、Ｎウェイ・セットアソシアティブ
・キャッシュの場合のようにＮ個のタグだけでなく、各
タグをアドレスと比較しなければならないことである。
を４つの異なるセット（またはＮウェイ・セットアソシ
アティブ・キャッシュの場合はＮ個の異なるセット）内
の指定された場所だけでなく、キャッシュ内のどこにで
も置くことができるようにする。フルアソシアティブ・
キャッシュの欠点は、Ｎウェイ・セットアソシアティブ
・キャッシュの場合のようにＮ個のタグだけでなく、各
タグをアドレスと比較しなければならないことである。
【０００９】
【発明が解決しようとする課題】発明者が予測セットア
ソシアティブ・キャッシュと呼ぶ他のタイプのキャッシ
ュ構造が、米国特許第５３９２４１４号に記載されてい
る。このキャッシュは論理的には複数ウェイであるが、
物理的にはダイレクトマップ方式である。これは、アク
セス速度がダイレクトマップ・キャッシュに匹敵するＮ
ウェイ予測セットアソシアティブ・キャッシュである。
これは、各項目について次の項目がどのセットに入れら
れているかに関する予測情報を組み込むことによって実
現された。したがって、項目が取り出された場合、予測
情報はラッチに格納され、ラッチの出力を使用して次の
アクセスのためのセットが選択されることになる。予測
情報が誤っていた場合、図２に示す比較器でのタグ比較
のためのアクセス速度を犠牲にしなければならなくなる
が、そのような場合は希である（ヒットを確認するため
にタグ比較が常に行われるが、ヒットのためのアクセス
を停止させることはない）。
ソシアティブ・キャッシュと呼ぶ他のタイプのキャッシ
ュ構造が、米国特許第５３９２４１４号に記載されてい
る。このキャッシュは論理的には複数ウェイであるが、
物理的にはダイレクトマップ方式である。これは、アク
セス速度がダイレクトマップ・キャッシュに匹敵するＮ
ウェイ予測セットアソシアティブ・キャッシュである。
これは、各項目について次の項目がどのセットに入れら
れているかに関する予測情報を組み込むことによって実
現された。したがって、項目が取り出された場合、予測
情報はラッチに格納され、ラッチの出力を使用して次の
アクセスのためのセットが選択されることになる。予測
情報が誤っていた場合、図２に示す比較器でのタグ比較
のためのアクセス速度を犠牲にしなければならなくなる
が、そのような場合は希である（ヒットを確認するため
にタグ比較が常に行われるが、ヒットのためのアクセス
を停止させることはない）。
【００１０】多くのコンピュータ・システムは、マイク
ロプロセッサ・チップ自体にある一次キャッシュと、
（外部キャッシュである場合が多い）二次キャッシュの
両方を実装する。典型的な例では、一次キャッシュはセ
ットアソシアティブ、ダイレクトマップ、またはフルア
ソシアティブ方式のキャッシュであり、外部キャッシュ
はダイレクトマップ方式である。二次キャッシュを制御
する論理回路はマイクロプロセッサ・チップ自体または
別のメモリ管理チップに設けることができる。この論理
回路は、たとえばマルチプレクサと比較論理回路を含
む。おわかりのように、図２のセットアソシアティブ・
キャッシュのマルチプレクサおよび比較論理回路は、多
くのデータ線とアドレス線を必要とする。１メガバイト
のキャッシュの場合、データ、アドレス、および制御に
必要な線の数は、Ｎウェイ・キャッシュの各セットにつ
いて２００〜３００ピンになる可能性がある。したがっ
て、２ウェイ・キャッシュは４００ピンを必要とし、４
ウェイ・キャッシュは８００ピンを必要とする可能性が
ある。たとえば、１メガバイト・キャッシュは１５ビッ
トのアドレスと、６４ビット、１２８ビットまたは２５
６ビットものデータとパリティと、タグのために２５ビ
ット以上（それに加えて電源ピンと接地ピン）を必要と
する可能性がある。明らかに、このようなピン数は今日
のパッケージング技術では回避すべきであり、したがっ
て現在実装されるどのようなかなりのサイズの二次キャ
ッシュもダイレクトマップ・キャッシュとして実装され
る。これは、図１に示すようなダイレクトマップ・キャ
ッシュは、すべてのアドレス線を比較器まで設ける必要
がないためである。
ロプロセッサ・チップ自体にある一次キャッシュと、
（外部キャッシュである場合が多い）二次キャッシュの
両方を実装する。典型的な例では、一次キャッシュはセ
ットアソシアティブ、ダイレクトマップ、またはフルア
ソシアティブ方式のキャッシュであり、外部キャッシュ
はダイレクトマップ方式である。二次キャッシュを制御
する論理回路はマイクロプロセッサ・チップ自体または
別のメモリ管理チップに設けることができる。この論理
回路は、たとえばマルチプレクサと比較論理回路を含
む。おわかりのように、図２のセットアソシアティブ・
キャッシュのマルチプレクサおよび比較論理回路は、多
くのデータ線とアドレス線を必要とする。１メガバイト
のキャッシュの場合、データ、アドレス、および制御に
必要な線の数は、Ｎウェイ・キャッシュの各セットにつ
いて２００〜３００ピンになる可能性がある。したがっ
て、２ウェイ・キャッシュは４００ピンを必要とし、４
ウェイ・キャッシュは８００ピンを必要とする可能性が
ある。たとえば、１メガバイト・キャッシュは１５ビッ
トのアドレスと、６４ビット、１２８ビットまたは２５
６ビットものデータとパリティと、タグのために２５ビ
ット以上（それに加えて電源ピンと接地ピン）を必要と
する可能性がある。明らかに、このようなピン数は今日
のパッケージング技術では回避すべきであり、したがっ
て現在実装されるどのようなかなりのサイズの二次キャ
ッシュもダイレクトマップ・キャッシュとして実装され
る。これは、図１に示すようなダイレクトマップ・キャ
ッシュは、すべてのアドレス線を比較器まで設ける必要
がないためである。
【００１１】
【課題を解決するための手段】本発明は、別個の二次キ
ャッシュにセット予測情報を供給するキャッシュ構造を
提供する。一次キャッシュ・ミスの場合、二次セット予
測情報を使用してＮウェイ・オフチップ・セットアソシ
アティブ・キャッシュ内のセットを選択する。これによ
って、多くのトレースまたはピンあるいはその両方を必
要とせずに、（オンチップまたはオフチップの）二次キ
ャッシュでセットアソシアティブ構造を使用することが
できるようになる。セット予測を使用するので、予測誤
りまたは二次キャッシュのミスがない場合、正しいセッ
トを予測したかを判断するための比較に要するその後の
アクセス時間が最長タイミング経路にはない。
ャッシュにセット予測情報を供給するキャッシュ構造を
提供する。一次キャッシュ・ミスの場合、二次セット予
測情報を使用してＮウェイ・オフチップ・セットアソシ
アティブ・キャッシュ内のセットを選択する。これによ
って、多くのトレースまたはピンあるいはその両方を必
要とせずに、（オンチップまたはオフチップの）二次キ
ャッシュでセットアソシアティブ構造を使用することが
できるようになる。セット予測を使用するので、予測誤
りまたは二次キャッシュのミスがない場合、正しいセッ
トを予測したかを判断するための比較に要するその後の
アクセス時間が最長タイミング経路にはない。
【００１２】好ましい実施態様では、オンチップ一次キ
ャッシュが、一次キャッシュのセット予測情報を二次キ
ャッシュのセット予測情報と共に記憶する。アクセスの
たびに、この２つのセット予測子が異なるラッチに格納
され、第１のラッチは現行一次キャッシュ・アクセスに
使用され、第２のラッチに格納されている二次レベルの
セット予測子は一次キャッシュ・ミスの場合にのみ使用
される。
ャッシュが、一次キャッシュのセット予測情報を二次キ
ャッシュのセット予測情報と共に記憶する。アクセスの
たびに、この２つのセット予測子が異なるラッチに格納
され、第１のラッチは現行一次キャッシュ・アクセスに
使用され、第２のラッチに格納されている二次レベルの
セット予測子は一次キャッシュ・ミスの場合にのみ使用
される。
【００１３】本発明は、マルチスレッド・プログラムの
パフォーマンスを向上させる。小規模なシングル・スレ
ッド・プログラムにはダイレクトマップ二次レベル・キ
ャッシュで十分な場合が多い。しかし、大量のデータま
たはプログラム命令が同じアドレス範囲でスワップ・イ
ンおよびスワップ・アウトされるマルチスレッドのマル
チプログラム・アプリケーションの場合は、ダイレクト
マップ・キャッシュはすぐに非効率的になり、そのよう
なアプリケーションにおけるパフォーマンス向上のため
にはセットアソシアティブ二次レベル・キャッシュが好
ましい。
パフォーマンスを向上させる。小規模なシングル・スレ
ッド・プログラムにはダイレクトマップ二次レベル・キ
ャッシュで十分な場合が多い。しかし、大量のデータま
たはプログラム命令が同じアドレス範囲でスワップ・イ
ンおよびスワップ・アウトされるマルチスレッドのマル
チプログラム・アプリケーションの場合は、ダイレクト
マップ・キャッシュはすぐに非効率的になり、そのよう
なアプリケーションにおけるパフォーマンス向上のため
にはセットアソシアティブ二次レベル・キャッシュが好
ましい。
【００１４】本発明の他の態様では、キャッシュ・メモ
リをＭ個のセットに区分化し、Ｍはセットのサイズがペ
ージのサイズ以下になるように選定する。これは、１メ
ガバイト以上の大容量キャッシュを使用する場合に特に
実用的である。これによって、物理アドレス・タグ・キ
ャッシュのアクセス速度がさらに向上し、ＴＬＢ変換と
並列でキャッシュ・アクセスが可能になり、キャッシュ
のための順次アクセス経路からＴＬＢがなくなる。セッ
トのサイズがページ・サイズを超えないため、キャッシ
ュ索引ビットの変換が不要である。キャッシュ・ヒット
があったかミスがあったかを判断するために後で変換が
必要になるが、その間に、セット予測情報を使用して可
能性の高いキャッシュ項目にアクセスすることができ
る。
リをＭ個のセットに区分化し、Ｍはセットのサイズがペ
ージのサイズ以下になるように選定する。これは、１メ
ガバイト以上の大容量キャッシュを使用する場合に特に
実用的である。これによって、物理アドレス・タグ・キ
ャッシュのアクセス速度がさらに向上し、ＴＬＢ変換と
並列でキャッシュ・アクセスが可能になり、キャッシュ
のための順次アクセス経路からＴＬＢがなくなる。セッ
トのサイズがページ・サイズを超えないため、キャッシ
ュ索引ビットの変換が不要である。キャッシュ・ヒット
があったかミスがあったかを判断するために後で変換が
必要になるが、その間に、セット予測情報を使用して可
能性の高いキャッシュ項目にアクセスすることができ
る。
【００１５】
【発明の実施の形態】本発明の性質および利点をよりよ
く理解することができるように、添付図面と共に以下の
説明を参照されたい。
く理解することができるように、添付図面と共に以下の
説明を参照されたい。
【００１６】図３は、本発明を組み込むように修正され
たＵｌｔｒａＳｐａｒｃ（ＴＭ）マイクロプロセッサ１
０を示すブロック図である。命令キャッシュ１２がデコ
ード・ユニット１４に命令を送る。命令キャッシュはそ
の命令をプリフェッチ・ユニット１６から受け取ること
ができ、プリフェッチ・ユニット１６は分岐ユニット１
８から命令を受け取るか、または命令ＴＬＢ（アドレス
変換バッファ）２０に仮想アドレスを送り、それによっ
てキャッシュ制御／システム・インタフェース２２を介
してオフチップ・キャッシュから命令がフェッチされ
る。オフチップ・キャッシュからフェッチされた命令は
プリデコード・ユニット２４に送られ、分岐命令かどう
かなどの特定の情報が命令キャッシュ１２に送られる。
たＵｌｔｒａＳｐａｒｃ（ＴＭ）マイクロプロセッサ１
０を示すブロック図である。命令キャッシュ１２がデコ
ード・ユニット１４に命令を送る。命令キャッシュはそ
の命令をプリフェッチ・ユニット１６から受け取ること
ができ、プリフェッチ・ユニット１６は分岐ユニット１
８から命令を受け取るか、または命令ＴＬＢ（アドレス
変換バッファ）２０に仮想アドレスを送り、それによっ
てキャッシュ制御／システム・インタフェース２２を介
してオフチップ・キャッシュから命令がフェッチされ
る。オフチップ・キャッシュからフェッチされた命令は
プリデコード・ユニット２４に送られ、分岐命令かどう
かなどの特定の情報が命令キャッシュ１２に送られる。
【００１７】デコード・ユニット１４から命令は命令バ
ッファ２６に送られ、そこでディスパッチ・ユニット２
８によってアクセスされる。ディスパッチ・ユニット２
８は一度に４つのデコード済み命令をバス３０に送り、
各命令は８個の機能ユニット３２〜４６のうちの１つに
送られる。ディスパッチ・ユニットは、データ依存関係
と適切な機能ユニットの可用性の検査を条件として、各
サイクルに４つのこのような命令をディスパッチする。
ッファ２６に送られ、そこでディスパッチ・ユニット２
８によってアクセスされる。ディスパッチ・ユニット２
８は一度に４つのデコード済み命令をバス３０に送り、
各命令は８個の機能ユニット３２〜４６のうちの１つに
送られる。ディスパッチ・ユニットは、データ依存関係
と適切な機能ユニットの可用性の検査を条件として、各
サイクルに４つのこのような命令をディスパッチする。
【００１８】最初の３つの機能ユニットであるロード／
ストア・ユニット３２と２つの整数ＡＬＵユニット３４
および３６は、１組の整数レジスタ４８を共用する。浮
動小数点レジスタ５０は、浮動小数点ユニット３８、４
０、および４２とグラフィカル・ユニット４４および４
６によって共用される。整数機能ユニット・グループお
よび浮動小数点機能ユニット・グループのそれぞれのグ
ループは、それぞれ対応する完了ユニット５２および５
４を有する。マイクロプロセッサは、オンチップ・デー
タ・キャッシュ５６とデータＴＬＢ５８も備える。最後
に、後述する本発明の１実施形態による任意選択のオン
チップ二次キャッシュ・タグ・メモリ５５が図示されて
いる。
ストア・ユニット３２と２つの整数ＡＬＵユニット３４
および３６は、１組の整数レジスタ４８を共用する。浮
動小数点レジスタ５０は、浮動小数点ユニット３８、４
０、および４２とグラフィカル・ユニット４４および４
６によって共用される。整数機能ユニット・グループお
よび浮動小数点機能ユニット・グループのそれぞれのグ
ループは、それぞれ対応する完了ユニット５２および５
４を有する。マイクロプロセッサは、オンチップ・デー
タ・キャッシュ５６とデータＴＬＢ５８も備える。最後
に、後述する本発明の１実施形態による任意選択のオン
チップ二次キャッシュ・タグ・メモリ５５が図示されて
いる。
【００１９】図４は、図３のプロセッサ１０を含むチッ
プセットのブロック図である。二次レベル・キャッシュ
・タグ・メモリ８０と二次レベル・キャッシュ・データ
・メモリ８２も図示されている。さらに、システム・デ
ータ・バス８６に接続するデータ・バッファ８４が図示
されている。図の例では、１６ビットのアドレス・バス
８８がプロセッサ１０とタグ・メモリ８０とを接続し、
タグ・データが２８ビットのタグ・データ・バス８９で
送られる。１８ビットのアドレス・バス９０がデータ・
キャッシュ８２に接続し、１４４ビットのデータ・バス
９２でキャッシュ・データの読取りまたは書込みが行わ
れる。おわかりのように、複数セットのＮウェイ・セッ
トアソシアティブ二次レベル・キャッシュのためにこの
線数を倍々にすれば、必要ピン数が劇的に増加すること
になる。したがって、このような二次レベル・キャッシ
ュ実装にはダイレクトマップ・キャッシュが一般的に使
用される。しかし、マルチスレッドのマルチプログラム
・アプリケーションに適切に対応するために、本発明を
実施して二次レベル・セット予測を実現すれば、予測セ
ットアソシアティブ二次キャッシュまたはそれ以上のレ
ベルのキャッシュを使用することができる。
プセットのブロック図である。二次レベル・キャッシュ
・タグ・メモリ８０と二次レベル・キャッシュ・データ
・メモリ８２も図示されている。さらに、システム・デ
ータ・バス８６に接続するデータ・バッファ８４が図示
されている。図の例では、１６ビットのアドレス・バス
８８がプロセッサ１０とタグ・メモリ８０とを接続し、
タグ・データが２８ビットのタグ・データ・バス８９で
送られる。１８ビットのアドレス・バス９０がデータ・
キャッシュ８２に接続し、１４４ビットのデータ・バス
９２でキャッシュ・データの読取りまたは書込みが行わ
れる。おわかりのように、複数セットのＮウェイ・セッ
トアソシアティブ二次レベル・キャッシュのためにこの
線数を倍々にすれば、必要ピン数が劇的に増加すること
になる。したがって、このような二次レベル・キャッシ
ュ実装にはダイレクトマップ・キャッシュが一般的に使
用される。しかし、マルチスレッドのマルチプログラム
・アプリケーションに適切に対応するために、本発明を
実施して二次レベル・セット予測を実現すれば、予測セ
ットアソシアティブ二次キャッシュまたはそれ以上のレ
ベルのキャッシュを使用することができる。
【００２０】図５は、セット・サイズがページ・サイズ
以下の本発明を使用したキャッシュ項目のデータ形式を
示す図である。この形式は、各キャッシュ項目または各
キャッシュ・ラインに使用することができる。あるい
は、命令キャッシュとデータ・キャッシュに別々に使用
することも統合キャッシュ構造に使用することもでき
る。命令自体またはデータ自体は、格納場所９４に格納
され、それに対応するタグは格納場所９６に格納され
る。ＬＲＵ（最長時間未使用）情報が格納場所９８に格
納され、新しいキャッシュ項目を追加するときにどのキ
ャッシュ項目を書き直すべきかを判断するために使用さ
れる。あるいは、ＬＲＵ情報は１ラインごとに１回、１
セットごとに１回、または複数セットについて１つの場
所に格納することもできる。最後にセット予測ビットが
格納場所１００に格納される。この形式の使用によっ
て、物理アドレス指定キャッシュの順次アクセス経路か
らＴＬＢを省くことができる。仮想アドレス指定キャッ
シュの場合は、アドレス変換がまったく不要であること
に留意されたい。その代わりに、セット・サイズによっ
て、予測されたセットを指すセット予測子を使用して、
キャッシュ項目を直接アドレスするのに十分なビット数
が存在するように保証される。ＴＬＢは並列して動作す
ることができ、後で実変換されたアドレスをキャッシュ
・タグと比較して、セット予測が正しかったかどうか
と、キャッシュ・ヒットがあるかどうかを判断する。こ
の形式は一次レベル・キャッシュか、または一次レベル
・キャッシュと二次レベル・キャッシュ（またはそれ以
上のレベル）の両方に使用することができる。
以下の本発明を使用したキャッシュ項目のデータ形式を
示す図である。この形式は、各キャッシュ項目または各
キャッシュ・ラインに使用することができる。あるい
は、命令キャッシュとデータ・キャッシュに別々に使用
することも統合キャッシュ構造に使用することもでき
る。命令自体またはデータ自体は、格納場所９４に格納
され、それに対応するタグは格納場所９６に格納され
る。ＬＲＵ（最長時間未使用）情報が格納場所９８に格
納され、新しいキャッシュ項目を追加するときにどのキ
ャッシュ項目を書き直すべきかを判断するために使用さ
れる。あるいは、ＬＲＵ情報は１ラインごとに１回、１
セットごとに１回、または複数セットについて１つの場
所に格納することもできる。最後にセット予測ビットが
格納場所１００に格納される。この形式の使用によっ
て、物理アドレス指定キャッシュの順次アクセス経路か
らＴＬＢを省くことができる。仮想アドレス指定キャッ
シュの場合は、アドレス変換がまったく不要であること
に留意されたい。その代わりに、セット・サイズによっ
て、予測されたセットを指すセット予測子を使用して、
キャッシュ項目を直接アドレスするのに十分なビット数
が存在するように保証される。ＴＬＢは並列して動作す
ることができ、後で実変換されたアドレスをキャッシュ
・タグと比較して、セット予測が正しかったかどうか
と、キャッシュ・ヒットがあるかどうかを判断する。こ
の形式は一次レベル・キャッシュか、または一次レベル
・キャッシュと二次レベル・キャッシュ（またはそれ以
上のレベル）の両方に使用することができる。
【００２１】図６は、一次レベルと二次レベルの両方の
セット予測のための本発明によるキャッシュ項目形式を
示す図である。図５に示すように、命令／データ・ビッ
ト、タグ・ビットおよびＬＲＵビットが含まれている。
さらに、フィールド１０２に一次レベル・キャッシュ・
セット予測子が含まれ、フィールド１０４に二次レベル
・セット予測子が含まれている。この形式は、データ・
キャッシュと命令キャッシュの両方に使用される。この
形式は、命令またはデータを記憶することができる統合
キャッシュ構造に使用することができる。
セット予測のための本発明によるキャッシュ項目形式を
示す図である。図５に示すように、命令／データ・ビッ
ト、タグ・ビットおよびＬＲＵビットが含まれている。
さらに、フィールド１０２に一次レベル・キャッシュ・
セット予測子が含まれ、フィールド１０４に二次レベル
・セット予測子が含まれている。この形式は、データ・
キャッシュと命令キャッシュの両方に使用される。この
形式は、命令またはデータを記憶することができる統合
キャッシュ構造に使用することができる。
【００２２】図７に、データ・キャッシュと命令キャッ
シュが別々の場合の本発明による形式を示す。上記と同
様に、命令／データ・フィールド、タグ・フィールド、
およびＬＲＵフィールドを使用する。しかし、各レベル
に１セットの予測子ではなく、２セットの予測子を使用
する。命令の一次レベル・セット予測子はフィールド１
０６に入れられ、データの一次レベル・セット予測子は
フィールド１０８に入れられる。同様に命令の二次レベ
ル・セット予測子はフィールド１１０に格納され、デー
タの二次レベル・セット予測子はフィールド１１２に格
納される。次のフェッチが命令かデータか不明のため、
それぞれのセット予測子を格納する必要がある。このよ
うな統合構造にはいくつかの利点がある。たとえば、フ
ェッチが命令とデータとの間で変わる場合、当該情報が
命令と共に記憶されていれば次のデータ項目のセットを
予測するために最後のデータ項目に戻って見直す必要が
ない。同様に、同じ分析はデータにも当てはまる。した
がって、次のフェッチが命令の場合、命令予測子を使用
し、次のフェッチがデータの場合はデータ・セット予測
子を使用する。データ・キャッシュと命令キャッシュの
別々のキャッシュを使用すると、データ・セット予測子
は命令キャッシュまたはデータ・キャッシュに記憶する
ことができる。命令キャッシュに記憶した場合、そのデ
ータ・セット予測子が関連づけられている命令がデータ
・キャッシュにアクセスしたとき、それを使用すること
ができる。データＳＰをマイクロプロセッサのロード／
ストア・ユニットに送って、必要なデータにアクセスす
る際に使用することができる。
シュが別々の場合の本発明による形式を示す。上記と同
様に、命令／データ・フィールド、タグ・フィールド、
およびＬＲＵフィールドを使用する。しかし、各レベル
に１セットの予測子ではなく、２セットの予測子を使用
する。命令の一次レベル・セット予測子はフィールド１
０６に入れられ、データの一次レベル・セット予測子は
フィールド１０８に入れられる。同様に命令の二次レベ
ル・セット予測子はフィールド１１０に格納され、デー
タの二次レベル・セット予測子はフィールド１１２に格
納される。次のフェッチが命令かデータか不明のため、
それぞれのセット予測子を格納する必要がある。このよ
うな統合構造にはいくつかの利点がある。たとえば、フ
ェッチが命令とデータとの間で変わる場合、当該情報が
命令と共に記憶されていれば次のデータ項目のセットを
予測するために最後のデータ項目に戻って見直す必要が
ない。同様に、同じ分析はデータにも当てはまる。した
がって、次のフェッチが命令の場合、命令予測子を使用
し、次のフェッチがデータの場合はデータ・セット予測
子を使用する。データ・キャッシュと命令キャッシュの
別々のキャッシュを使用すると、データ・セット予測子
は命令キャッシュまたはデータ・キャッシュに記憶する
ことができる。命令キャッシュに記憶した場合、そのデ
ータ・セット予測子が関連づけられている命令がデータ
・キャッシュにアクセスしたとき、それを使用すること
ができる。データＳＰをマイクロプロセッサのロード／
ストア・ユニットに送って、必要なデータにアクセスす
る際に使用することができる。
【００２３】図８は、本発明の一実施形態を示すブロッ
ク図である。この特定の実施形態では、統合構造ではな
い４ウェイ予測セットアソシアティブ・キャッシュを使
用する。この例は、単純化のために選定したものであっ
て、Ｎウェイ予測セットアソシアティブ・キャッシュに
は任意のＮ値を使用することができ、前述のように統合
構造を使用することもできることを理解されたい。キャ
ッシュ１２８は物理的にはダイレクトマップ方式である
が、論理的には４つのセットに分割される。各キャッシ
ュ・ラインはデータ部分１１４とタグ部分１１２と一次
レベル・セット予測子１１４と、二次レベル・セット予
測子１１６とを含む。ＬＲＵ情報１５０も含まれる。キ
ャッシュからのデータ（または命令）は、Ｉ／Ｏバス１
１８でマイクロプロセッサの実行ユニットに送られる。
データは、アドレス・レジスタ１３２からのアドレス・
ビットとラッチ１２０内の最後のアクセスからの一次レ
ベル・セット予測子との組合せによって選択される。次
に、選択されたキャッシュ項目の一次レベル・セット予
測子はラッチ１２０に送られ、直前の項目を上書きし、
次のキャッシュ・アクセスが実行可能になる。これと同
時に、二次レベル・セット予測子がラッチ１２６に送ら
れる。
ク図である。この特定の実施形態では、統合構造ではな
い４ウェイ予測セットアソシアティブ・キャッシュを使
用する。この例は、単純化のために選定したものであっ
て、Ｎウェイ予測セットアソシアティブ・キャッシュに
は任意のＮ値を使用することができ、前述のように統合
構造を使用することもできることを理解されたい。キャ
ッシュ１２８は物理的にはダイレクトマップ方式である
が、論理的には４つのセットに分割される。各キャッシ
ュ・ラインはデータ部分１１４とタグ部分１１２と一次
レベル・セット予測子１１４と、二次レベル・セット予
測子１１６とを含む。ＬＲＵ情報１５０も含まれる。キ
ャッシュからのデータ（または命令）は、Ｉ／Ｏバス１
１８でマイクロプロセッサの実行ユニットに送られる。
データは、アドレス・レジスタ１３２からのアドレス・
ビットとラッチ１２０内の最後のアクセスからの一次レ
ベル・セット予測子との組合せによって選択される。次
に、選択されたキャッシュ項目の一次レベル・セット予
測子はラッチ１２０に送られ、直前の項目を上書きし、
次のキャッシュ・アクセスが実行可能になる。これと同
時に、二次レベル・セット予測子がラッチ１２６に送ら
れる。
【００２４】タグ比較器１３０がレジスタ１３２からバ
ス１３４で送られた実入力アドレスをキャッシュからの
タグと比較する。これを使用して、まず、適切なセット
が正しく予測されたかを判断する。正しく予測されなか
った場合は、線１２１上のミス信号がプリフェッチ・ユ
ニット１２２に送られる。キャッシュ項目が命令だった
場合は、すでに命令バッファにロードされている命令が
無効化される。キャッシュ項目がデータだった場合は、
キャッシュの内容がデータ・レジスタにロードされたデ
ータだったデータ・レジスタが、ミス信号を使用して無
効化される。
ス１３４で送られた実入力アドレスをキャッシュからの
タグと比較する。これを使用して、まず、適切なセット
が正しく予測されたかを判断する。正しく予測されなか
った場合は、線１２１上のミス信号がプリフェッチ・ユ
ニット１２２に送られる。キャッシュ項目が命令だった
場合は、すでに命令バッファにロードされている命令が
無効化される。キャッシュ項目がデータだった場合は、
キャッシュの内容がデータ・レジスタにロードされたデ
ータだったデータ・レジスタが、ミス信号を使用して無
効化される。
【００２５】次に、比較器１３０はアドレスをキャッシ
ュ内の他の論理セットのタグと比較する。これは、さら
に３回（または、それより前の比較の１つでヒットがあ
った場合はそれ以下）のアクセスで行うか、または複数
の比較器を設けて一次レベル・セット予測ミスに要する
時間を削減することができる。これは物理的に、キャッ
シュ命令またはデータが出力されるのと同時に行うこと
ができ、一次レベル・セット予測ヒットがある場合には
使用されない。予測が誤りであって、データが実際には
キャッシュ内の別の論理セット内にあった場合は、正し
い命令（またはデータ）がＩ／Ｏバス１１８に送られ
る。しかし、データがまったくキャッシュ内になかった
場合は、一次レベル・キャッシュ・ミスを示し、二次レ
ベル・ラッチ１２６から二次レベル・セット予測子が線
１２３でプリフェッチ・ユニットに送られて、二次レベ
ル・キャッシュからデータが取り出される。
ュ内の他の論理セットのタグと比較する。これは、さら
に３回（または、それより前の比較の１つでヒットがあ
った場合はそれ以下）のアクセスで行うか、または複数
の比較器を設けて一次レベル・セット予測ミスに要する
時間を削減することができる。これは物理的に、キャッ
シュ命令またはデータが出力されるのと同時に行うこと
ができ、一次レベル・セット予測ヒットがある場合には
使用されない。予測が誤りであって、データが実際には
キャッシュ内の別の論理セット内にあった場合は、正し
い命令（またはデータ）がＩ／Ｏバス１１８に送られ
る。しかし、データがまったくキャッシュ内になかった
場合は、一次レベル・キャッシュ・ミスを示し、二次レ
ベル・ラッチ１２６から二次レベル・セット予測子が線
１２３でプリフェッチ・ユニットに送られて、二次レベ
ル・キャッシュからデータが取り出される。
【００２６】二次レベル・セット予測ミスの場合、レジ
スタ１３２からの実アドレスが二次レベル・キャッシュ
制御論理回路２２（図３）に送られ、二次レベル・キャ
ッシュ内のタグと比較されて、データが実際にそこにあ
るかどうかが判断される。この制御回路は、図８の一次
レベル読取り回路と同じチップ上に置くことも別のチッ
プ上に置くこともできる。ピン数が限られているため、
二次レベル・キャッシュ内の各タグと比較するのに数回
のアクセスを要する可能性がある。しかし、これはまれ
にしか起こらず、セットアソシアティブ・キャッシュの
使用により強化されたパフォーマンスを大幅に低下させ
ることはない。
スタ１３２からの実アドレスが二次レベル・キャッシュ
制御論理回路２２（図３）に送られ、二次レベル・キャ
ッシュ内のタグと比較されて、データが実際にそこにあ
るかどうかが判断される。この制御回路は、図８の一次
レベル読取り回路と同じチップ上に置くことも別のチッ
プ上に置くこともできる。ピン数が限られているため、
二次レベル・キャッシュ内の各タグと比較するのに数回
のアクセスを要する可能性がある。しかし、これはまれ
にしか起こらず、セットアソシアティブ・キャッシュの
使用により強化されたパフォーマンスを大幅に低下させ
ることはない。
【００２７】おわかりのように、二次レベル・セット予
測子によって、外部キャッシュに直接アクセスすること
が可能になり、タグと比較してどのセットを選択すべき
かを判断しなくても済むようになる。これによって、比
較時間だけでなく、すべてのタグとデータを比較のため
にマイクロプロセッサ・チップに送る帯域幅の問題が回
避される。ただし、タグは後で正しいヒットを検証する
ために比較する必要はある。他の実施形態では、二次レ
ベル・キャッシュのタグはマイクロプロセッサ・チップ
上の別個の記憶域に記憶される。図３に、オンチップ二
次キャッシュ・タグのための別個の記憶域５５を示す。
二次レベル・キャッシュ項目は外部メモリ・チップに記
憶される。この手法は、マイクロプロセッサを単一チッ
プ上により多く集積することができるが、二次レベル・
キャッシュ全体を集積するには十分ではないときに使用
することができる。あるいは、二次レベル・キャッシュ
をマイクロプロセッサ・チップ上に完全に集積すること
ができる場合であっても、この手法によって二次レベル
・キャッシュ・ヒット・レートを向上させることができ
る。セット予測はその場合も使用することができ、オン
チップ・タグによってその後のヒット検証が高速化され
る。
測子によって、外部キャッシュに直接アクセスすること
が可能になり、タグと比較してどのセットを選択すべき
かを判断しなくても済むようになる。これによって、比
較時間だけでなく、すべてのタグとデータを比較のため
にマイクロプロセッサ・チップに送る帯域幅の問題が回
避される。ただし、タグは後で正しいヒットを検証する
ために比較する必要はある。他の実施形態では、二次レ
ベル・キャッシュのタグはマイクロプロセッサ・チップ
上の別個の記憶域に記憶される。図３に、オンチップ二
次キャッシュ・タグのための別個の記憶域５５を示す。
二次レベル・キャッシュ項目は外部メモリ・チップに記
憶される。この手法は、マイクロプロセッサを単一チッ
プ上により多く集積することができるが、二次レベル・
キャッシュ全体を集積するには十分ではないときに使用
することができる。あるいは、二次レベル・キャッシュ
をマイクロプロセッサ・チップ上に完全に集積すること
ができる場合であっても、この手法によって二次レベル
・キャッシュ・ヒット・レートを向上させることができ
る。セット予測はその場合も使用することができ、オン
チップ・タグによってその後のヒット検証が高速化され
る。
【００２８】本発明の一実施形態によると、セット・サ
イズがページ・サイズ以下になるように一次または二次
レベル・キャッシュを区分化した場合、ＴＬＢ変換と並
列してキャッシュにアクセスすることができる。そのよ
うな実施形態の場合、キャッシュ・サイズはページ・サ
イズよりもはるかに大きくなる。
イズがページ・サイズ以下になるように一次または二次
レベル・キャッシュを区分化した場合、ＴＬＢ変換と並
列してキャッシュにアクセスすることができる。そのよ
うな実施形態の場合、キャッシュ・サイズはページ・サ
イズよりもはるかに大きくなる。
【００２９】図９は、本発明による一次レベル・キャッ
シュ・フィル動作を示すフローチャートである。ステッ
プＡで、キャッシュ内の空のセットまたは最長時間未使
用（ＬＲＵ）セットが選択される。セットを選択するた
めのその他の機構も使用可能である。空のセットはキャ
ッシュがいっぱいになる前に選択され、キャッシュがい
っぱいになった後は、ＬＲＵアルゴリズムまたはその他
の方式を使用して、上書きするキャッシュ・ラインを選
択することができる。
シュ・フィル動作を示すフローチャートである。ステッ
プＡで、キャッシュ内の空のセットまたは最長時間未使
用（ＬＲＵ）セットが選択される。セットを選択するた
めのその他の機構も使用可能である。空のセットはキャ
ッシュがいっぱいになる前に選択され、キャッシュがい
っぱいになった後は、ＬＲＵアルゴリズムまたはその他
の方式を使用して、上書きするキャッシュ・ラインを選
択することができる。
【００３０】次に、データまたは命令とそれに対応する
タグおよびその他の情報が、選択されたセット内のアド
レスに書き込まれる（ステップＢ）。次のアクセスが同
じセットであると仮定し、それを使用して一次レベル・
セット予測フィールドに書き込む（ステップＣ）。ある
いは、次のセットを予測する他の方法を使用することも
できる。キャッシュ・ラインが二次キャッシュから供給
される場合、その供給元のセットが二次レベル・セット
予測子として使用される（ステップＤ）。あるいは、デ
ータをメイン・メモリから取り出す場合は、デフォルト
値を使用することができる。これらの初期セット予測値
は両方とも推測され、誤っていた場合には後でミス時に
修正される。
タグおよびその他の情報が、選択されたセット内のアド
レスに書き込まれる（ステップＢ）。次のアクセスが同
じセットであると仮定し、それを使用して一次レベル・
セット予測フィールドに書き込む（ステップＣ）。ある
いは、次のセットを予測する他の方法を使用することも
できる。キャッシュ・ラインが二次キャッシュから供給
される場合、その供給元のセットが二次レベル・セット
予測子として使用される（ステップＤ）。あるいは、デ
ータをメイン・メモリから取り出す場合は、デフォルト
値を使用することができる。これらの初期セット予測値
は両方とも推測され、誤っていた場合には後でミス時に
修正される。
【００３１】セット予測子による予測誤りがある場合、
セット予測子は正しいセットに更新される。セット予測
子が更新された後は、その予測子は当該項目がキャッシ
ュ内にある限り、将来のアクセスについて常に正しいこ
とになる。この結果、全体的なヒット・レートが高くな
る。
セット予測子は正しいセットに更新される。セット予測
子が更新された後は、その予測子は当該項目がキャッシ
ュ内にある限り、将来のアクセスについて常に正しいこ
とになる。この結果、全体的なヒット・レートが高くな
る。
【００３２】好ましい実施形態において初期予測値を決
定する好ましい方法は、現行命令／データと同じセット
を使用することである。あるいは、他の実施態様を使用
することもできる。たとえば、現在の項目がデータであ
る統合キャッシュ構造の場合、命令とデータが交互のセ
ットであるという仮定のもとに、データ・セット予測子
は同じセットを予測することができ、命令セット予測子
は次のセットを予測することができる。アプリケーショ
ンに応じて、予測確度を最適化するその他の方式も考案
することができる。
定する好ましい方法は、現行命令／データと同じセット
を使用することである。あるいは、他の実施態様を使用
することもできる。たとえば、現在の項目がデータであ
る統合キャッシュ構造の場合、命令とデータが交互のセ
ットであるという仮定のもとに、データ・セット予測子
は同じセットを予測することができ、命令セット予測子
は次のセットを予測することができる。アプリケーショ
ンに応じて、予測確度を最適化するその他の方式も考案
することができる。
【００３３】図１０は、一次レベル・セット予測ミス時
の、本発明の実施形態による動作を示すフローチャート
である。一次レベル・セット予測ミスの場合、まず、一
次レベル・キャッシュにヒットがあったかどうかの判断
が行われる（ステップＥ）。ヒットがある場合、任意選
択で分岐履歴アルゴリズムを調べてセット予測子を修正
すべきかどうかが判断される（ステップＦ）。たとえ
ば、特定の分岐履歴アルゴリズムは、ミスが２回あった
後で分岐予測情報を変更することを要求し、したがって
セット予測を変更するためには同じ２回のミスが必要で
ある。分岐履歴が、変更を行うべきであることを示して
いる場合、または分岐履歴を調べない場合、正しい一次
レベル・セット予測が直前のアドレスに書き込まれる
（ステップＧ）。直前のアドレスは、この目的のために
図８に図示されている直前アドレス・レジスタ１３１で
維持される。
の、本発明の実施形態による動作を示すフローチャート
である。一次レベル・セット予測ミスの場合、まず、一
次レベル・キャッシュにヒットがあったかどうかの判断
が行われる（ステップＥ）。ヒットがある場合、任意選
択で分岐履歴アルゴリズムを調べてセット予測子を修正
すべきかどうかが判断される（ステップＦ）。たとえ
ば、特定の分岐履歴アルゴリズムは、ミスが２回あった
後で分岐予測情報を変更することを要求し、したがって
セット予測を変更するためには同じ２回のミスが必要で
ある。分岐履歴が、変更を行うべきであることを示して
いる場合、または分岐履歴を調べない場合、正しい一次
レベル・セット予測が直前のアドレスに書き込まれる
（ステップＧ）。直前のアドレスは、この目的のために
図８に図示されている直前アドレス・レジスタ１３１で
維持される。
【００３４】一次レベル・キャッシュにミスがある場
合、図８のラッチ１２６からの二次レベル・セット予測
を使用して二次レベル・キャッシュからのキャッシュ・
フィルが行われる（ステップＨ）。並列してタグも比較
され、二次レベル・キャッシュ内の二次レベル・セット
予測にヒットがあるかどうかが判断される（ステップ
Ｉ）。ヒットがない場合、他のタグが比較され（ステッ
プＪ）、二次レベル・ヒットがあるかどうかが判断され
る（ステップＫ）。二次レベル・ヒットがある場合、分
岐履歴を調べて二次レベル・セット予測を修正すべきか
どうかを判断することができ（ステップＬ）、肯定の場
合は正しい二次レベル・セット予測を直前のアドレスに
書き込むことができる（ステップＭ）。ヒットがない場
合、図９のキャッシュ・フィル・アルゴリズムを使用し
てメイン・メモリ・フェッチが使用される。（ステップ
Ｎ）
合、図８のラッチ１２６からの二次レベル・セット予測
を使用して二次レベル・キャッシュからのキャッシュ・
フィルが行われる（ステップＨ）。並列してタグも比較
され、二次レベル・キャッシュ内の二次レベル・セット
予測にヒットがあるかどうかが判断される（ステップ
Ｉ）。ヒットがない場合、他のタグが比較され（ステッ
プＪ）、二次レベル・ヒットがあるかどうかが判断され
る（ステップＫ）。二次レベル・ヒットがある場合、分
岐履歴を調べて二次レベル・セット予測を修正すべきか
どうかを判断することができ（ステップＬ）、肯定の場
合は正しい二次レベル・セット予測を直前のアドレスに
書き込むことができる（ステップＭ）。ヒットがない場
合、図９のキャッシュ・フィル・アルゴリズムを使用し
てメイン・メモリ・フェッチが使用される。（ステップ
Ｎ）
【００３５】図１１に、一実施形態において、別のバス
・サイクルを必要とせずに二次レベル・セット予測を更
新することができる様子を示す。図のように、サイクル
１で一次レベル・ミスがある。サイクル２で二次レベル
・セット予測とアドレスを使用して二次レベル・キャッ
シュにアクセスする。ヒットがあると仮定して、サイク
ル３で二次レベル・データ（データ０）の先頭部分がそ
のデータ（命令）のタグおよびセット予測と共に一次レ
ベル・キャッシュに書き込まれる。データ・フィールド
（命令またはデータが入っている）はきわめて長いた
め、それを書き込むのに２サイクル以上を必要とする可
能性がある。これをサイクル４に示し、このサイクルで
はフィールドのデータ１部分が二次レベル・キャッシュ
から一次レベル・キャッシュに書き込まれる。このキャ
ッシュ・ラインのためにセット予測がすでに書き込まれ
ているため、直前アドレスのセット予測を同時に書き込
むことができる。これは、図８に示すようなレジスタ１
３７内のセット予測アドレスによってアドレス指定され
る、一次レベル・キャッシュのセット予測部分のための
別個のアドレス指定入力があるために可能である。
・サイクルを必要とせずに二次レベル・セット予測を更
新することができる様子を示す。図のように、サイクル
１で一次レベル・ミスがある。サイクル２で二次レベル
・セット予測とアドレスを使用して二次レベル・キャッ
シュにアクセスする。ヒットがあると仮定して、サイク
ル３で二次レベル・データ（データ０）の先頭部分がそ
のデータ（命令）のタグおよびセット予測と共に一次レ
ベル・キャッシュに書き込まれる。データ・フィールド
（命令またはデータが入っている）はきわめて長いた
め、それを書き込むのに２サイクル以上を必要とする可
能性がある。これをサイクル４に示し、このサイクルで
はフィールドのデータ１部分が二次レベル・キャッシュ
から一次レベル・キャッシュに書き込まれる。このキャ
ッシュ・ラインのためにセット予測がすでに書き込まれ
ているため、直前アドレスのセット予測を同時に書き込
むことができる。これは、図８に示すようなレジスタ１
３７内のセット予測アドレスによってアドレス指定され
る、一次レベル・キャッシュのセット予測部分のための
別個のアドレス指定入力があるために可能である。
【００３６】あるいは、一次または二次レベル・セット
予測のためのセット予測ビットの修正を、プリフェッチ
・ユニット１２２内のライトバック・バッファに送るこ
ともできる。ライトバック・バッファには、その修正が
前のアドレス・レジスタ１３１から取り出されたその修
正に付随するアドレスと共に格納され、後で空サイクル
が使用可能になったときに一次レベル・キャッシュにラ
イトバックされる。さらに、好ましい実施形態では、セ
ット予測は特定の項目の分岐予測が変更される時点で随
時修正される。
予測のためのセット予測ビットの修正を、プリフェッチ
・ユニット１２２内のライトバック・バッファに送るこ
ともできる。ライトバック・バッファには、その修正が
前のアドレス・レジスタ１３１から取り出されたその修
正に付随するアドレスと共に格納され、後で空サイクル
が使用可能になったときに一次レベル・キャッシュにラ
イトバックされる。さらに、好ましい実施形態では、セ
ット予測は特定の項目の分岐予測が変更される時点で随
時修正される。
【００３７】当業者ならわかるように、本発明は本発明
の精神または本質的特性から逸脱することなく他の特定
の態様でも実施することができる。たとえば、セット予
測情報をキャッシュの各ラインについて記憶すること
も、あるいは各項目について、またはラインのグループ
について記憶することもできる。他の実施形態では、本
発明は三次レベルまたはＮ次レベル・キャッシュにも適
用可能である。さらに、本発明は、キャッシュとして特
にラベル付けされていない他のデータ構造体にも適用可
能である。上記の方法は、様々な実施態様に合わせて変
更することができる。たとえば、セット予測を常に変更
して、分岐予測検査を省くことができる。あるいは、分
岐予測を一次レベル・キャッシュと二次レベル・キャッ
シュに別々に使用して、一方には書込みを行い、他方に
は行わないようにしたり、その逆にしたりすることが可
能である。したがって、好ましい実施形態の説明は例示
的なものであり、本発明の範囲は特許請求の範囲に記載
されている。
の精神または本質的特性から逸脱することなく他の特定
の態様でも実施することができる。たとえば、セット予
測情報をキャッシュの各ラインについて記憶すること
も、あるいは各項目について、またはラインのグループ
について記憶することもできる。他の実施形態では、本
発明は三次レベルまたはＮ次レベル・キャッシュにも適
用可能である。さらに、本発明は、キャッシュとして特
にラベル付けされていない他のデータ構造体にも適用可
能である。上記の方法は、様々な実施態様に合わせて変
更することができる。たとえば、セット予測を常に変更
して、分岐予測検査を省くことができる。あるいは、分
岐予測を一次レベル・キャッシュと二次レベル・キャッ
シュに別々に使用して、一方には書込みを行い、他方に
は行わないようにしたり、その逆にしたりすることが可
能である。したがって、好ましい実施形態の説明は例示
的なものであり、本発明の範囲は特許請求の範囲に記載
されている。
【図１】 従来技術のＴＬＢおよびダイレクトマップ・
キャッシュを示すブロック図である。
キャッシュを示すブロック図である。
【図２】 従来技術の４ウェイ・セットアソシアティブ
・キャッシュを示すブロック図である。
・キャッシュを示すブロック図である。
【図３】 本発明を組み込んだマイクロプロセッサのロ
ック図である。
ック図である。
【図４】 本発明によるプロセッサへの接続を示すチッ
プセットのブロック図である。
プセットのブロック図である。
【図５】 本発明によるキャッシュ項目の３つの実施形
態のデータ・フィールドを示す図である。
態のデータ・フィールドを示す図である。
【図６】 本発明によるキャッシュ項目の３つの実施形
態のデータ・フィールドを示す図である。
態のデータ・フィールドを示す図である。
【図７】 本発明によるキャッシュ項目の３つの実施形
態のデータ・フィールドを示す図である。
態のデータ・フィールドを示す図である。
【図８】 本発明によるキャッシュ読取り機構を示すブ
ロック図である。
ロック図である。
【図９】 本発明によるキャッシュ・フィル動作を示す
フローチャートである。
フローチャートである。
【図１０】 本発明による、一次レベル・キャッシュ・
ミスの場合に採るステップを示すフローチャートであ
る。
ミスの場合に採るステップを示すフローチャートであ
る。
【図１１】 Ｌ１キャッシュ・フィル中のＬ２セット予
測修正を示すタイミング図である。
測修正を示すタイミング図である。
１２ 命令キャッシュ、 １４ デコード・ユニット、
１６ プリフェッチ・ユニット、 １８ 分岐ユニッ
ト、 ２０ アドレス変換バッファ、 ２２キャッシュ
制御／システム・インタフェース、 ２４ プリデコー
ド・ユニット、 ２６ 命令バッファ、 ２８ ディス
パッチ・ユニット、 ３２ ロード／ストア・ユニッ
ト、 ３４ 整数ＡＬＵユニット ３８ 浮動小数点ユ
ニット、４４ グラフィカル・ユニット、 ４８ 整数
レジスタ、 ５２ 完了ユニット、 ５６ オンチップ
・データ・キャッシュ、 ５８ データＴＬＢ、 ８０
二次レベル・キャッシュ・タグ・メモリ、 ８２ 二次
レベル・キャッシュ・データ・メモリ、 ８４ データ
・バッファ、 ８６ システム・データ・バス、 ８８
アドレス・バス、 １２０、１２６ ラッチ、 １２
２ プリフェッチ・ユニット、 １２８ キャッシュ、
１３０ タグ比較器、 １３２ アドレス・レジスタ
１６ プリフェッチ・ユニット、 １８ 分岐ユニッ
ト、 ２０ アドレス変換バッファ、 ２２キャッシュ
制御／システム・インタフェース、 ２４ プリデコー
ド・ユニット、 ２６ 命令バッファ、 ２８ ディス
パッチ・ユニット、 ３２ ロード／ストア・ユニッ
ト、 ３４ 整数ＡＬＵユニット ３８ 浮動小数点ユ
ニット、４４ グラフィカル・ユニット、 ４８ 整数
レジスタ、 ５２ 完了ユニット、 ５６ オンチップ
・データ・キャッシュ、 ５８ データＴＬＢ、 ８０
二次レベル・キャッシュ・タグ・メモリ、 ８２ 二次
レベル・キャッシュ・データ・メモリ、 ８４ データ
・バッファ、 ８６ システム・データ・バス、 ８８
アドレス・バス、 １２０、１２６ ラッチ、 １２
２ プリフェッチ・ユニット、 １２８ キャッシュ、
１３０ タグ比較器、 １３２ アドレス・レジスタ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.
Claims (23)
- 【請求項１】 複数の項目と、 各タグが前記項目の１つに対応する複数のタグと、 各第２のセット予測子が前記項目の１つに対応し、次に
アクセスする予測された項目が見つけ出されると予測さ
れる第２のキャッシュ・メモリ内のセットを識別する、
複数の第２のセット予測子とを含む第１のキャッシュ・
メモリ・システム。 - 【請求項２】 各第１のセット予測子が前記項目の１つ
に対応し、次にアクセスする予測された項目が見つけ出
されると予測される前記第１のキャッシュ・メモリ内の
セットを識別する、複数の第１のセット予測子をさらに
含む、請求項１に記載のメモリ・システム。 - 【請求項３】 複数の前記項目がデータであることを特
徴とする請求項１に記載のメモリ・システム。 - 【請求項４】 複数の前記項目が命令であることを特徴
とする請求項１に記載のメモリ・システム。 - 【請求項５】 複数の前記項目がそれぞれ複数のデータ
・ワードを含むことを特徴とする請求項１に記載のメモ
リ・システム。 - 【請求項６】 複数の前記項目がそれぞれ複数の命令を
含むことを特徴とする請求項１に記載のメモリ・システ
ム。 - 【請求項７】 前記第２のキャッシュ・メモリが二次レ
ベル・キャッシュであることを特徴とする請求項１に記
載のメモリ・システム。 - 【請求項８】 前記第２のキャッシュ・メモリがＮ次レ
ベル・キャッシュであることを特徴とする請求項１に記
載のメモリ・システム。 - 【請求項９】 前記第１のキャッシュ・メモリがマイク
ロプロセッサ内の一次レベル・キャッシュであることを
特徴とする請求項１に記載のメモリ・システム。 - 【請求項１０】 前記第２のキャッシュ・メモリが前記
マイクロプロセッサの外部にあるＮ次レベル・キャッシ
ュであることを特徴とする請求項１に記載のメモリ・シ
ステム。 - 【請求項１１】 前記外部Ｎ次レベル・キャッシュのた
めのタグを記憶する前記マイクロプロセッサ上のＮ次レ
ベル・キャッシュ・タグ・メモリをさらに含む、請求項
１０に記載のメモリ・システム。 - 【請求項１２】 前記第２のキャッシュ・メモリ内の各
論理セットが、記憶空間のページのサイズ以下のサイズ
を有することを特徴とする請求項１に記載のメモリ・シ
ステム。 - 【請求項１３】 最後にアクセスされた項目に対応する
前記第２のセット予測子の１つを記憶する第２のキャッ
シュ・ラッチをさらに含む、請求項１に記載のメモリ・
システム。 - 【請求項１４】 現行アドレスのセット予測子を更新す
る際に使用するために、最後にアクセスされたアドレス
を記憶する直前アドレス・ラッチをさらに含むことを特
徴とする請求項１に記載のメモリ・システム。 - 【請求項１５】 複数の項目と、 各タグが前記項目の１つに対応する複数のタグと、 各第２のセット予測子が前記項目の１つに対応し、次に
アクセスする予測された項目が見つけ出されると予測さ
れる第２のキャッシュ・メモリ内のセットを識別する、
複数の第２のセット予測子と、 各第１のセット予測子が前記項目の１つに対応し、次に
アクセスする予測された項目が見つけ出されると予測さ
れる第１のキャッシュ・メモリ内のセットを識別する、
複数の第１のセット予測子とを含む、第１のキャッシュ
・メモリ・システム。 - 【請求項１６】 前記第１のキャッシュ・メモリがマイ
クロプロセッサ内の一次レベル・キャッシュであること
を特徴とする請求項１５に記載のメモリ・システム。 - 【請求項１７】 前記第２のキャッシュ・メモリがマイ
クロプロセッサの外部にある二次レベル・キャッシュで
あることを特徴とする請求項１５に記載のメモリ・シス
テム。 - 【請求項１８】 前記題２のキャッシュ・メモリ内の各
セットが記憶空間のページのサイズ以下のサイズを有す
ることを特徴とする請求項１５に記載のメモリ・システ
ム。 - 【請求項１９】 複数の項目と、 各タグが前記項目の１つに対応する複数のタグと、 各セット予測子が前記項目の１つに対応し、次にアクセ
スする予測された項目が見つけ出されると予測されるキ
ャッシュ・メモリ内のセットを識別する複数のセット予
測子とを含み、各セットがメモリのページのサイズ以下
のサイズを有することを特徴とするキャッシュ・メモリ
・システム。 - 【請求項２０】 システム・メモリと、 一次レベル・キャッシュ・メモリを含むマイクロプロセ
ッサと、 前記マイクロプロセッサに結合された二次レベル・キャ
ッシュ・メモリとを含み、 前記一次レベル・キャッシュ・メモリは、 複数の項目と、 各タグが前記項目の１つに対応する複数のタグと、 各第２のセット予測子が前記項目の１つに対応し、次に
アクセスする予測された項目が見つけ出されると予測さ
れる二次レベル・キャッシュ内のセットを識別する、複
数の第２のセット予測子とを含むコンピュータ・システ
ム。 - 【請求項２１】 単一の半導体チップ上に集積されたマ
イクロプロセッサであって、 一次レベル・キャッシュと、 アドレスをＮ次レベル・キャッシュ・タグと比較するよ
うに構成された比較論理回路を含むＮ次レベル・キャッ
シュ・コントローラと、 外部Ｎ次レベル・キャッシュのためにタグを記憶するＮ
次レベル・キャッシュ・タグ・メモリとを含むマイクロ
プロセッサ。 - 【請求項２２】 第２のキャッシュ・メモリ・システム
のアクセスを改良する方法であって、 複数の項目を記憶するステップと、 各タグが前記項目の１つに対応する複数のタグを記憶す
るステップと、 各第２のセット予測子が前記項目の１つに対応し、次に
アクセスする予測された項目が見つけ出されると予測さ
れる第２のキャッシュ・メモリ内のセットを識別する、
複数の第２のセット予測子を記憶するステップとを含む
方法。 - 【請求項２３】 各第１のセット予測子が前記項目の１
つに対応し、次にアクセスする予測された項目が見つけ
出されると予測される第１のキャッシュ・メモリ内のセ
ットを識別する、複数の第１のセット予測子を記憶する
ステップをさらに含む請求項２２に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/615,662 US5918245A (en) | 1996-03-13 | 1996-03-13 | Microprocessor having a cache memory system using multi-level cache set prediction |
| US08/615662 | 1996-03-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074166A true JPH1074166A (ja) | 1998-03-17 |
Family
ID=24466328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9076701A Pending JPH1074166A (ja) | 1996-03-13 | 1997-03-13 | 多重レベル・ダイナミック・セット予測方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5918245A (ja) |
| EP (1) | EP0795828B1 (ja) |
| JP (1) | JPH1074166A (ja) |
| KR (1) | KR970066887A (ja) |
| DE (1) | DE69721368T2 (ja) |
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- 1997-02-21 DE DE69721368T patent/DE69721368T2/de not_active Expired - Fee Related
- 1997-03-10 KR KR1019970007872A patent/KR970066887A/ko not_active Ceased
- 1997-03-13 JP JP9076701A patent/JPH1074166A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010509680A (ja) * | 2006-11-03 | 2010-03-25 | クゥアルコム・インコーポレイテッド | ワーキング・グローバル・ヒストリ・レジスタを備えるシステム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5918245A (en) | 1999-06-29 |
| DE69721368T2 (de) | 2004-02-26 |
| EP0795828A2 (en) | 1997-09-17 |
| EP0795828A3 (en) | 1997-12-29 |
| DE69721368D1 (de) | 2003-06-05 |
| KR970066887A (ko) | 1997-10-13 |
| EP0795828B1 (en) | 2003-05-02 |
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