JPH1075466A - データ圧縮及び画面メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 DPCM及びライン補間技術を用いて圧縮効率が
優れ、簡単なハードウェアの構成を有するデータ圧縮及
び画面メモリ装置を提供するものである。 【解決手段】 輝度信号から同期信号及びフィールド信
号を分離する同期分離部と、制御信号発生部と、奇数フ
ィールド信号の８ビットの輝度信号と色信号をDPCM及び
量子化し４ビットで出力するDPCM及び量子化部と、４ビ
ットの輝度信号と色信号を８ビットに変換するビット変
換部と、ビット変換部の出力を格納及び出力するメモリ
と、８ビットの輝度信号と色信号を４ビットに変換する
ビット変換部と、ビット変換部の出力を逆DPCM及び逆量
子化し奇数フィールド信号を出力する逆DPCM及び量子化
部と、奇数フィールド信号から偶数フィールド信号を生
成する補間部と、奇数フィールド信号と偶数フィールド
信号とを混合して８ビットの輝度信号及び色信号を出力
するマルチプレクサと、により構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ圧縮及び画
面メモリ装置に係るもので、特に差分パルスコード変調
（DPCM：Differential Pulse Code Modulation）及びラ
イン補間技術を用いて優れた圧縮率を実現し、簡単なハ
ードウェアで具現し得るデータ圧縮及び画面メモリ装置
に関する。

【０００２】

【従来の技術】映像圧縮技法は、広範囲な分野に用いら
れ、その中でテレビジョンと関連した分野では直接放送
衛星（Direct Broadcast Satelite ; DBS)による映像デ
ータの伝送に用いられている。このとき、用いられた圧
縮技術としてはＭＰＥＧIIがあり、該ＭＰＥＧIIは他の
圧縮技術よりも相対的に映像データの圧縮効率が高く、
解像度が優れているとして知られている。

【０００３】さらに、前記映像圧縮技法はテレビジョン
受像機自体に内蔵された記憶装置を用いて映像データの
所定部分を格納するのに用いられ、その中でも代表的な
ものはさざ波(wavelet）方式の圧縮技術を用いた松下社
の再生内蔵テレビジョンがある。しかし、前記さざ波方
式は圧縮効率は優れているが、多解像度分解の技術を用
いるため、非常に多くのフローティング演算が必要とさ
れ、ハードウェアが複雑になるという欠点を有してい
る。

【０００４】一方、差分パルスコード変調（以下、DPCM
と称する）技術は、ビデオ信号の隣接画素間に存在する
冗長成分を除去してビデオ信号を圧縮するものであっ
て、圧縮率はさほどでもないが、ハードウェアの構成が
簡単であるので多様な分野に利用されている。ここで、
前記DPCMを用いてデータを圧縮することは、米国特許第
４，１７３，７７１号に提示されており、入力データを
変換してメモリにリード／ライトする技術は米国特許第
４，１０１，９２６号及び米国特許第４，１３４，１３
１号に提示されている。

【０００５】従来、映像信号キャプチャシステムにおい
ては、図１９に示すように、ビデオ信号から同期信号を
分離する同期分離器１１と、該同期分離器１１の同期信
号によりクロック信号を発生するクロック発生器１２
と、入力したビデオ信号をデジタル変換するＡ／Ｄ変換
器１３と、該変換器１３のデジタルデータを前記同期分
離器１１の同期信号によりライン単位にインターリーブ
するインターリーバ(interleaver）１４と、該インター
リーバ１４の出力を予測符号化して伝送チャンネルに出
力する予測エンコーダー１５と、該伝送チャンネルを通
して入力した予測符号化されたデータからタイミング信
号を分離するタイミング信号分離器１６と、該タイミン
グ信号分離器１６のタイミング信号によりクロック信号
を発生するクロック発生器１７と、伝送チャンネルを通
して入力した予測符号化されたデータを復号化する予測
デコーダー１８と、該予測デコーダー１８の出力を逆イ
ンターリーブする逆インターリーバ１９と、該逆インタ
ーリーバ１９の出力をアナログ変換するＤ／Ａ変換器２
０と、から構成されていた。

【０００６】この場合、標本周波数ｆｓを有するクロッ
ク発生器１２のクロック信号は、Ａ／Ｄ変換器１３、イ
ンターリーバ１４、及び予測エンコーダー１５に共通に
入力され、前記標本周波数ｆｓを有するクロック発生器
１７のクロック信号は予測デコーダー１８、逆インター
リーバ１９、及びＤ／Ａ変換器２０に共通に入力され
る。

【０００７】このように構成された従来の映像信号キャ
プチャシステムの動作を以下に説明する。ビデオ信号が
入力すると、同期分離器１１は該ビデオ信号から同期信
号（水平又は垂直同期信号）を分離してクロック発生器
１２及びインターリーバ１４に夫々出力し、前記クロッ
ク発生器１２は該同期信号に同期してクロック信号を発
生し、Ａ／Ｄ変換器１３、インターリーバ１４、及び予
測エンコーダー１５に夫々出力する。

【０００８】その結果、入力されたビデオ信号は前記Ａ
／Ｄ変換器１３でデジタルビデオ信号に変換された後、
インターリーバ１４でライン単位にインターリーブさ
れ、該インターリーブされたデータは予測エンコーダー
１５で符号化されて伝送チャンネルに出力される。この
とき、インターリーバ１４は予測エンコーディングに必
要なライン遅延を行いながら２つのラインを１つに混合
する。

【０００９】そして、伝送チャンネルを通して入力した
予測符号化されたデータは前述の逆過程を行ってビデオ
信号に復調される。即ち、タイミング信号分離器１６は
伝送チャンネルを通って伝送された予測符号化されたデ
ータからタイミング信号を分離してクロック発生器１７
及び逆インターリーバ１９に夫々出力し、該クロック発
生器１７は前記タイミング信号によりクロック信号を生
成して予測デコーダー１８、逆インターリーバ１９、及
びＤ／Ａ変換器２０に夫々出力する。

【００１０】従って、伝送チャンネルを通って伝送され
た予測符号化されたデータは予測デコーダー１８でデコ
ーディングされ、該デコーディングされたデータが逆イ
ンターリーバ１９で逆インターリーブされた後Ｄ／Ａ変
換器２０でアナログ変換されてビデオ信号として出力さ
れる。このとき、前記逆インターリーバ１９は２つのラ
インの混合されたデータを本来の状態に作る。

【００１１】

【発明が解決しようとする課題】然るに、従来の映像信
号キャプチャシステムにおいては、単純にDPCM技術のみ
を用いるため、圧縮効率が低下するという問題があっ
た。そこで、このような問題点を解決するために、本発
明の目的は、DPCM及びライン補間技術を用いて圧縮効率
が優れ、簡単なハードウェア構成を有するデータ圧縮及
び画面メモリ装置を提供しようとするものである。

【００１２】

【課題を解決するための手段】このような目的を達成す
るため本発明に係るデータ圧縮及び画面メモリ装置は、
輝度信号から同期信号及びフィールド信号を分離する同
期分離部と、該同期分離部の出力により制御動作を行う
制御信号発生部と、該制御信号発生部のクロック信号に
より奇数フィールド信号の８ビットの輝度信号と色信号
をDPCM及び量子化して４ビットの輝度信号と色信号を出
力するDPCM及び量子化部と、該DPCM及び量子化された４
ビットの輝度信号と色信号を夫々８ビットに変換するビ
ット変換部と、前記制御信号発生部のリード／ライト信
号によりビット変換部の出力を格納及び出力するメモリ
と、該メモリから出力された８ビットの輝度信号と色信
号を夫々４ビットに変換するビット変換部と、前記クロ
ック信号によりビット変換部の出力を逆DPCM及び逆量子
化して奇数フィールド信号を出力する逆DPCM及び量子化
部と、前記クロック信号により逆DPCM及び量子化部で出
力された奇数フィールド信号から偶数フィールド信号を
生成する補間部と、制御信号発生部から出力された制御
信号ＣＴにより前記奇数フィールド信号と偶数フィール
ド信号とを混合して８ビットの輝度信号及び色信号を出
力するマルチプレクサと、により構成される。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
にそって説明する。本発明に係るデータ圧縮及び画面メ
モリ装置は、図１に示すように、輝度信号Ｙから同期信
号及びフィールド信号を分離する同期分離部１００と、
該分離された同期信号及びフィールド信号により全般の
制御動作を行う制御信号発生部１０１と、該制御信号発
生部１０１のクロック信号ＣＫ１によりDPCM方式を用い
て８ビットの輝度信号Ｙ及び色信号Ｃの奇数フィールド
信号を夫々４ビットの信号に量子化するDPCM及び量子化
部１０２と、該DPCM及び量子化された４ビットの輝度信
号Ｙ及び色信号Ｃを夫々８ビットに変換するビット変換
部１０３と、前記制御信号発生部１０１のリード／ライ
ト信号ＲＤ，ＷＲにより該ビット変換部１０３の出力を
格納及び出力するメモリ１０４と、該メモリ１０４から
出力された８ビットの輝度信号Ｙ及び色信号Ｃを夫々４
ビットに変換するビット変換部１０５と、前記制御信号
発生部１０１のクロック信号ＣＫ１により該ビット変換
部１０５の出力をDPCM及び逆量子化して奇数フィールド
信号として出力する逆DPCM及び量子化部１０６と、前記
制御信号発生部１０１のクロック信号ＣＫ１により逆DP
CM及び量子化部１０６から出力された奇数フィールド信
号から偶数フィールド信号を生成する補間部１０７と、
前記制御信号発生部１０１のクロック信号ＣＫ１により
前記奇数フィールド信号と偶数フィールド信号とを混合
して８ビットの輝度信号Ｙ及び色信号Ｃを出力するマル
チプレクサ１０８と、により構成されている。

【００１４】このように構成された本発明の動作を以下
に説明する。先ず、本発明において映像データの処理単
位は、図２に示すように、２２８（ライン／フィール
ド）×６７２（ピクセル／ライン）である。図１におい
て、８ビットの輝度信号Ｙ及び色信号Ｃが入力される
と、同期分離部１００は該輝度信号Ｙから同期信号を分
離し、且つ４ｆｓｃのクロック周波数及びフィールド信
号を制御信号発生部１０１に出力し、該制御信号発生部
１０１は該分離された同期信号及びクロック周波数によ
りクロック信号ＣＫ１、リード信号ＲＤ、及びライト信
号を夫々出力し、又、DPCM及び量子化部１０２は前記ク
ロック信号ＣＫ１により奇数フィールドの輝度信号Ｙ及
び色信号ＣをDPCM及び量子化過程により２倍に圧縮した
後、４ビットの輝度信号Ｙ及び色信号Ｃをビット変換部
１０３に出力する。

【００１５】次に、該ビット変換部１０３は８ビット単
位に入出力するメモリ１０４をアクセスするため、前記
クロック信号ＣＫ１により４ビットの輝度信号Ｙ及び色
信号Ｃを８ビットに変換した後、制御信号発生部１０１
のライト信号ＷＲにより８ビットの輝度信号Ｙ及び色信
号Ｃをメモリ１０４に格納する。このとき、前記クロッ
ク信号ＣＬＫ１は約３．５８MHz のカラー副搬送周波数
ｆｓｃの４倍（４ｆｓｃ：１４．３MHz)になる。

【００１６】次に、前記制御信号発生部１０１から出力
されたリード信号ＲＤによりメモリ１０４から８ビット
の輝度信号Ｙ及び色信号Ｃが出力されると、ビット変換
部１０５は８ビットの輝度信号Ｙ及び色信号Ｃを再び４
ビットの輝度信号Ｙ及び色信号Ｃに変換して逆DPCM及び
量子化部１０６に出力し、該逆DPCM及び量子化部１０６
は該入力された４ビットの輝度信号Ｙ及び色信号Ｃを逆
DPCM及び量子化により８ビットの奇数フィールドの輝度
信号Ｙ Ｏ及び奇数フィールドの色信号Ｃ Ｏを出力
し、補間部１０７は前記奇数フィールドの輝度信号Ｙ
Ｏ及び色信号Ｃ Ｏをライン補間して８ビットの偶数フィ
ールドの輝度信号Ｙ Ｅ及び色信号Ｃ Ｅを生成する。

【００１７】よって、マルチプレクサ１０８は前記クロ
ック信号ＣＫ１により奇数フィールド及び偶数フィール
ドの輝度信号Ｙ Ｅ及び色信号Ｃ Ｅを交互に選択し
て、完全な８ビットの輝度信号Ｙ及び色信号Ｃを出力す
る。以下、この動作をより詳しく説明する。一般に、DP
CMは、図３に示すようなハードウェアで具現される。即
ち、DPCM及び量子化部１０２はクロック信号ＣＫ１によ
り入力された奇数フィールドのフィード信号Ｙ及び色信
号ＣをDPCM及び量子化し、該DPCM及び量子化された信号
をコーディングして出力する。

【００１８】次に、減算器２１は予測エラー値と適当な
加重値とを積算した値により求めた予測値ｐ（ｎ）から
コーディングされた入力信号ｘ（ｎ）を減算し、該減算
値ｅ（ｎ）は量子化器２２を通して量子化されて出力さ
れる。このとき、前記量子化器２２は２５６×８bit の
大きさのＲＯＭにより簡単に構成され、前記減算値ｅ
（ｎ）をアドレスに受けて該アドレス値に対応する量子
化値が出力されるようになっている。

【００１９】例えば、 （１０１ａ），２２５＞ｅ（ｎ）＞６３＝７２→０１１
１ （１０１ｂ），６３＞ｅ（ｎ）＞２９＝４５→０１１０ （１０１ｃ），２９＞ｅ（ｎ）＞２１＝２４→０１０１ （１０１ｄ），２１＞ｅ（ｎ）＞１５＝１７→０１００ （１０１ｅ），１５＞ｅ（ｎ）＞１０＝１２→００１１ （１０１ｆ），１０＞ｅ（ｎ）＞６＝８→００１０ （１０１ｇ），６＞ｅ（ｎ）＞３＝４→０００１ （１０１ｈ），３＞ｅ（ｎ）＞１＝２→００００ （１０１ｉ），０．１＝０→１０００ （１０１ｊ），−２５５＞ｅ（ｎ）＞−６２＝−７１→
１１１１ （１０１ｋ），−６２＞ｅ（ｎ）＞−２８＝−４４→１
１１０ （１０１ｌ），−２８＞ｅ（ｎ）＞−２０＝−２３→１
１０１ （１０１ｍ），−２０＞ｅ（ｎ）＞−１４＝−１６→１
１００ （１０１ｎ），−１４＞ｅ（ｎ）＞−９＝−１１→１０
１１ （１０１ｏ），−９＞ｅ（ｎ）＞−５＝−７→１０１０ （１０１ｐ），−５＞ｅ（ｎ）＞−２＝−３→１００１
になる。

【００２０】即ち、差成分のｅ（ｎ）が２２５と６３間
にある場合、前記ｅ（ｎ）が量子化されると７２にな
り、“０１１１”に表現される。従って、出力信号ｙ
（ｎ）は差成分のｅ（ｎ）と該差成分のｅ（ｎ）を量子
化して発生される量子化エラーｑ（ｎ）の和により求
め、この過程を数式に表現すると次のようである。

【００２１】 （１０２ａ），ｙ（ｎ）＝ｅ（ｎ）＋ｑ（ｎ） （１０２ｂ），ｐ（ｎ）−ｘ（ｎ−Ｌ−１）＋ｑ（ｎ−
Ｌ＋１）／２＋（ｘ（ｎ−Ｌ）＋ｑ（ｎ−Ｌ）−ｘ（ｎ
−Ｌ＋１）＋ｑ（ｎ−Ｌ＋１）／４ （１０２ｃ），ｅ（ｎ）＝ｘ（ｎ）−ｐ（ｎ） （１０２ｄ），ｑ（ｎ）−Ｑ〔ｅ（ｎ）〕−ｅ（ｎ） このとき、前記式（１０２ｄ）のＱ〔ｅ（ｎ）〕は差成
分のｅ（ｎ）の量子化値で、式（１０２ｂ）でＬはライ
ン遅延を意味し、ｘ（ｎ−Ｌ−１），ｘ（ｎ−Ｌ＋１）
は、図４に示すように、各予測位置での入力値を示す。

【００２２】図５は前記予測器２４の詳細構成図であっ
て、加算器３３はライン遅延器３１を経た入力信号ｘ
（ｎ）＋ｑ（ｎ）とライン遅延器３１及び遅延器３２を
経て順次サンプリング及び遅延された入力信号ｘ（ｎ）
＋ｑ（ｎ）とを加算し、シフトレジスタ３４は前記加算
信号から最下位ビットＬＳＢ(Least Significant Bit）
及びその次のＬＳＢを除去して入力信号ｘ（ｎ）＋ｑ
（ｎ）を４で割った効果を有する値を出力する。

【００２３】又、入力信号ｘ（ｎ）＋ｑ（ｎ）は遅延器
３５を経てサンプリング及び遅延された後、シフトレジ
スタ３６でＬＳＢが除去されて、入力信号ｘ（ｎ）＋ｑ
（ｎ）を２で割った効果を有する値を出力する。その結
果、加算器３７はシフトレジスタ３４，３６の各出力を
加算して予測値ｐ（ｎ）として出力する。以後、DPCMが
終了すると、DPCM及び量子化部１０２は量子化器２２か
ら出力された出力信号ｙ（ｎ）をコーディングし、この
とき、前記量子化器２２から出力された値は８ビットで
あるが、実は１６個の値中の１つに固定されており、こ
れは４ビットに表現できる。

【００２４】従って、前記式１０１ａ−１０１ｐに示し
たように、量子化器２２から出力された８ビットの出力
信号ｙ（ｎ）をロジック・フォーコンバーター(Logic-f
or-converter）（図示せず）で４ビットに変換して１６
×４ビットメモリ（図示せず）のアドレスに使用するこ
とにより、メモリ（図示せず）からアドレスに対応する
コーディングされた４ビットの輝度信号Ｙ及び色信号Ｃ
が出力される。

【００２５】このような過程によりDPCM及び量子化部１
０２から４ビットの輝度信号Ｙ及び色信号Ｃが出力する
と、ビット変換部１０３は制御信号発生部１０１から出
力されたクロック信号ＣＫ１によりそれら輝度信号Ｙ及
び色信号Ｃを８ビット単位のデータに変換した後メモリ
１０４にライトする。即ち、図６に示すように、分配器
３８が図７（Ａ）に示したような４ｆｓｃのクロック周
波数を有するクロック信号ＣＫ１を分周して、図７
（Ｆ）に示したようなクロック信号ＣＫ２を出力する
と、フリップフロップ３９，４０は前記クロック信号Ｃ
Ｋ２又は反転されたクロック信号ＣＫ３により図７
（Ｂ）に示すような入力データＤＩＮをラッチして、図
７（Ｃ），（Ｄ）に示すようなデータＤＴ１，ＤＴ２を
出力し、フリップフロップ４１，４２は前記クロック信
号ＣＫ２によりフリップフロップ３９，４０から出力さ
れた４ビットのデータＤＴ１，ＤＴ２をラッチして、図
７（Ｅ）に示すようなデータＤＴ３を出力することによ
り、図７（Ｈ）に示すようなクロック信号ＣＫ４により
８ビットのデータが出力される。

【００２６】従って、メモリ１０４は前記制御信号発生
部１０１から出力されたライト信号ＷＲによりビット変
換部１０３から出力された８ビットの輝度信号Ｙ及び色
信号Ｃをライトする。このとき、制御信号発生部１０１
は同期分離部１００から図８（Ａ）に示すようなフィー
ルド信号を受けて、図８（Ｂ）に示すように、奇数フィ
ールドの選択区間の間、図２に示した２４０ライン×１
Ｈ（７３６ピクセル／ライン）のデータを処理するため
のライト信号ＷＲを出力する。

【００２７】そして、リード動作になると、メモリ１０
４は前記奇数フィールドの選択区間の間、制御信号発生
部１０１から出力された図８（Ｅ）に示すようなリード
信号ＲＤにより既に格納された８ビットの輝度信号Ｙ及
び色信号Ｃをライトする。次いで、ビット変換部１０５
は制御信号発生部１０１から出力されたクロック信号Ｃ
Ｋ１により、メモリ１０４でリードされた８ビットの輝
度信号Ｙ及び色信号Ｃを４ビットの輝度信号Ｙ及び色信
号Ｃに変換して逆DPCM及び量子化部１０６に出力する。

【００２８】即ち、図９に示すように、逓倍器４３が、
図１０（Ａ）に示すような４ｆｓｃのクロック周波数を
有するクロック信号ＣＫ１を逓倍して、図１０（Ｆ）に
示すようなクロック信号ＣＫ２′を出力すると、ＮＡＮ
Ｄゲート４４，４５は該クロック信号ＣＫ２′又は反転
されたクロック信号ＣＫ３′により図１０（Ｂ）に示す
ような８ビットの入力データＤＩＮから、図１０
（Ｃ），（Ｄ）に示すようなデータＤＴ１，ＤＴ２を夫
々出力し、ＯＲゲート４６はそれらデータＤＴ１，ＤＴ
２を論理和して図１０（Ｅ）に示すようなデータＤＴ３
を出力する。

【００２９】次いで、フリップフロップ４７はクロック
信号ＣＫ１によりＯＲゲート４６の出力を４ビットずつ
ラッチして出力（ＤＯＵＴ）する。このとき、前記ビッ
ト変換部１０５から出力されたデータはDPCMされた値で
ないため、逆DPCM及び量子化部１０６はビット変換部１
０５から出力された４ビットのデータをＲＯＭ（１６×
８ビット）のアドレスに用いて各アドレスに該当する８
ビットのＯＤＤデータを出力し、デコーディング動作に
よりｅ（ｎ）＋ｑ（ｎ）を出力する。

【００３０】例えば、 （１０３ａ），０１１１＝７２ （１０３ｂ），０１１０＝４５ （１０３ｃ），０１０１＝２４ （１０３ｄ），０１００＝１７ （１０３ｅ），００１１＝１２ （１０３ｆ），００１０＝８ （１０３ｇ），０００１＝４ （１０３ｈ），００００＝２ （１０３ｉ），１０００＝０ （１０３ｊ），１１１１＝−７１ （１０３ｋ），１１１０＝−４４ （１０３ｌ），１１０１＝−２３ （１０３ｍ），１１００＝−１６ （１０３ｎ），１０１１＝−１１ （１０３ｏ），１０１０＝−７ （１０３ｐ），１００１＝−３になる。

【００３１】次いで、逆DPCM及び量子化部１０６は、図
１１に示したDPCMのブロックを通して８ビットの奇数フ
ィールドの輝度信号Ｙ Ｏ及び色信号Ｃ Ｏを生成す
る。即ち、加算器４８はデコーディングの過程により生
成されたｅ（ｎ）＋ｑ（ｎ）と予測値ｐ（ｎ）とを加算
して本来の信号ｘ（ｎ）である奇数フィールドの輝度信
号Ｙ Ｏ及び色信号Ｃ Ｏを出力する。この過程を数式
に表現すると次のようである。

【００３２】（１０４ａ），ｘ（ｎ）＝ｅ（ｎ）＋ｑ
（ｎ）＋ｐ（ｎ） （１０４ｂ），ｐ（ｎ）＝ｘ（ｎ−Ｌ−１）／２＋（ｘ
（ｎ−Ｌ）＋ｘ（ｎ−Ｌ＋１））／４ このとき、Ｌはライン遅延、ｘ（ｎ−Ｌ−１），ｘ（ｎ
−Ｌ），ｘ（ｎ−Ｌ＋１）は各予測位置での入力値を示
す。

【００３３】そして、図１２に示した予測器４８の構成
は、図３に示した予測器２４の構成と同様である。一
方、補間部１０７は前記逆DPCM及び量子化部１０６から
出力された奇数フィールドの輝度信号Ｙ Ｏ及び色信号
Ｃ Ｏを受けて次の式により偶数フィールドを生成す
る。

【００３４】即ち、図１３に示すように、逆DPCM及び量
子化部１０６から奇数フィールドの輝度信号Ｙ Ｏ及び
色信号Ｃ ＯのＸｏｄｄ（ｎ）が入力すると、加算器５
８は遅延器５７で、サンプリング及び遅延された信号Ｘ
ｏｄｄ（ｎ−Ｌ）と前記信号Ｘｏｄｄ（ｎ）とを加算
し、シフトレジスタ５９は前記加算信号からＬＳＢ及び
その次のＬＳＢを除去して４で割った効果を有する値を
出力して、偶数フィールド信号Ｘｅｖｅｎを生成する。
これを式で表現すると以下のようである。

【００３５】（１０５ａ），Ｘｅｖｅｎ＝（Ｘｏｄｄｎ
（ｎ）＋Ｘｏｄｄ（ｎ−Ｌ）／４ 従って、マルチプレクサ１０８は制御信号発生部１０１
から出力された図１４（Ｂ）に示すような制御信号ＣＴ
により、逆DPCM及び量子化部１０６から出力された奇数
フィールドの信号と補間部１０７から出力された偶数フ
ィールドの信号を交互に選択して、図１５に示すよう
に、完全な８ビットの輝度信号Ｙ及び色信号Ｃを出力す
る。このとき、図１５（Ｃ）は１つのライン上のデータ
を示す。

【００３６】そして、本発明において出力される映像デ
ータの大きさは１／９ＰＩＰ（Picture-in-Picture）モ
ードを基準にするから、ＰＩＰモードの解像度以上のデ
ータは無意味となる。そこで、デシメーション（decima
tion）過程により、DPCM及び量子化部１０２に入力され
た輝度信号及び色信号をＰＩＰ（１／９）モードに適合
するように垂直方向に３倍、水平方向に２倍のデシメー
ション過程を行う。

【００３７】ここで、「水平デシメーション」とは、１
ライン上に位置する７３６個の画素をクロック信号によ
り選択して画素の数を減らすことであって、例えば、２
倍の水平デシメーションは分周されたクロック信号によ
り７３６個の画素から３６６個の画素のみ選択すること
を指す。また、「垂直デシメーション」とは、２４０ラ
インをクロック信号により選択してラインの数を減らす
ことであって、例えば、３倍の垂直デシメーションは分
周されたクロック信号により２４０ラインから８０ライ
ンのみを選択することを指す。このように、「デシメー
ション」は「抜き出し」と同様な意味に使用される。

【００３８】即ち、図１６に示すように、水平デシメー
ション部１１０の加算器６２は遅延器６０の出力と遅延
器６２の出力とを加算し、シフトレジスタ６３は該加算
値からＬＳＢを除去して、水平軸に２倍のデシメーショ
ンを行う。又、垂直デシメーション部１１１の加算器６
６は、前記水平デシメーション１１０の出力を遅延器６
４を経て３３５ピクセルだけ遅延した値と前記遅延器６
４の出力を再び３３６ピクセルだけ遅延した値とを加算
し、該加算値は夫々シフトレジスタ６７〜６９で除去さ
れる。

【００３９】よって、加算器７２は前記シフトレジスタ
６７及び遅延器７０を経て３ピクセルだけ遅延した値と
シフトレジスタ６８及び遅延器７１を経て１ピクセルだ
け遅延した値と、シフトレジスタ６９の出力値とを加算
して、垂直軸に３倍のデシメーションを行う。その結
果、３ライン毎に１ラインのデータが出力され、１ライ
ンから１ピクセル置きに１つのデータが出力される。

【００４０】その後、前記水平デシメーション部１１０
と同様な回路の構成を有する水平デシメーション部１１
２を通して水平軸に２倍のデシメーションの過程をさら
に一度行うと、該過程で水平軸への解像度の損失が問題
になるが、２つのピクセル遅延器及び割算のための１つ
のシフトレジスタにより構成して前記問題点を解決す
る。

【００４１】このように、DPCM及び量子化部１０２に入
力されたデータの量を減少させてデータの圧縮率を向上
させることができる。一方、本発明に係るデータ圧縮及
び画面メモリ装置の他の実施形態においては、図１７に
示すように、図１に示したデータ圧縮及び画面メモリ装
置で、制御信号発生部１０１の制御によりマルチプレク
サ１０８から出力された差分信号を逆DPCM過程により本
来の８ビット輝度信号Ｙ及び色信号Ｃを出力する逆DPCM
部１０９を追加して構成している。

【００４２】そして、その動作は図１に示したデータ圧
縮及び画面メモリ装置と同様であり、逆DPCM及び量子化
部１０６で復号化の過程を経ていない差分信号を逆DPCM
部１０９で処理して、８ビット輝度信号Ｙ及び色信号Ｃ
を出力する。又、本発明に係るデータ圧縮及び画面メモ
リ装置の他の実施形態においては、図１８に示すよう
に、アナログの輝度信号Ｙ及び色信号Ｃを８ビットの輝
度信号Ｙ及び色信号Ｃに変換するＡ／Ｄ変換器１１２
と、ＰＩＰサイズのため該Ａ／Ｄ変換器１１２から出力
された８ビットの輝度信号Ｙ及び色信号Ｃを水平方向に
２倍、垂直方向に３倍のデシメーションを行う水平及び
垂直デシメーション部１１３と、該水平及び垂直デシメ
ーション部１１３の出力を水平方向に２倍のデシメーシ
ョンを行う水平デシメーション部１１４と、該水平デシ
メーション部１１４の出力をDPCMして４ビットのデータ
にコーディングするDPCM及びコーディング部１１５と、
該DPCM及びコーディング部１１５の出力を８ビットに変
換するビット変換器１１６と、該ビット変換器１１６の
出力を格納するメモリ１１７と、該メモリ１１７から出
力された８ビットのデータを４ビットに変換するビット
変換器１１８と、該ビット変換器１１８の出力を逆DPCM
及びコーディングする逆DPCM及びデコーディング部１１
９と、該DPCM及びデコーディング部１１９の出力を受け
て前記水平及び垂直デシメーションに対応して水平軸と
垂直軸の補間を行って奇数フィールドの輝度信号Ｙ及び
色信号Ｃを出力する水平及び垂直補間部１２０と、該水
平及び垂直補間部１２０の出力を垂直補間して偶数フィ
ールドを生成する偶数フィールド生成部１２１と、前記
水平及び垂直補間部１２０の奇数フィールドと偶数フィ
ールド生成部１２１の偶数フィールドとを混合して８ビ
ットの輝度信号Ｙ及び色信号Ｃを出力するマルチプレク
サ１２２と、該マルチプレクサ１２２の出力をアナログ
信号に変換するＤ／Ａ変換器１２３と、から構成されて
いる。

【００４３】このように構成された本発明に係る他の実
施形態の動作は、Ａ／Ｄ変換器１１２から出力された標
本化された８ビットの輝度信号Ｙ及び色信号ＣをＰＩＰ
モードに適合するように水平に２倍、垂直方向に３倍の
デシメーションを行い、再び水平方向に２倍のデシメー
ションを行ってデータの量を減少させた後、ＰＩＰサイ
ズのため復号化端で前記水平及び垂直デシメーションに
対応して水平軸と水平軸の補間を行う。

【００４４】

【発明の効果】以上説明したように、本発明に係るデー
タ圧縮及び画面メモリ装置においては、DPCM及びライン
補間技術を混合して用いて、既存の方法よりも圧縮率を
２倍程度に向上し、テレビジョン受像機のような映像シ
ステムで画面メモリの装置に使用し得るという効果があ
る。

【図面の簡単な説明】

【図１】本発明に係るデータ圧縮及び画面メモリ装置を
示したブロック図である。

【図２】本発明の映像データの処理単位を示した図であ
る。

【図３】DPCMのハードウェアを示した構成図である。

【図４】図３のデータの予測入力位置を示した図であ
る。

【図５】図３の予測器を示した構成図である。

【図６】図１のビット変換部（４→８ビット）を示した
構成図である。

【図７】図６のビット変換部の入出力タイミング図であ
る。

【図８】図２のメモリの入出力タイミング図である。

【図９】図１のビット変換部（８→４ビット）を示した
構成図である。

【図１０】図９のデータの入出力タイミング図である。

【図１１】本発明に係る逆DPCMのハードウェアの構成図
である。

【図１２】図１１の予測器を示した構成図である。

【図１３】図１の補間部を示した構成図である。

【図１４】図１のマルチプレクサの入出力タイミング図
である。

【図１５】本発明において、補間される位置及びマルチ
プレクサから出力された完全な８ビットの輝度信号Ｙと
色信号Ｃを示した図である。

【図１６】本発明の水平デシメーション及び垂直デシメ
ーションを示したブロック図である。

【図１７】本発明に係るデータ圧縮及び画面メモリ装置
の他の実施形態を示した図である。

【図１８】本発明に係るデータ圧縮及び画面メモリ装置
の又他の実施形態を示した図である。

【図１９】従来の映像信号キャプチャシステムを示した
ブロック図である。

【符号の説明】

２１…減算器 ２２…DPCM及び量子化器 ２３，３３，２７，４８，５２，５６，５８，６２，６
６，７２…加算器 ２４，４９…予測器 ３１，５０…ライン遅延器 ３２，３５，５１，５４，５７，６０，６１，６４，６
５，７０，７１…遅延器 ３４，３６，５３，５５，５９，６３，６７，６８，６
９…シフトレジスタ ３８…分配器 ４４，４５…ＡＮＤゲート ４６…ＯＲゲート ４３…逓倍器 １００…同期分離部 １０１…制御信号発生部 １０２…DPCM及び量子化部 １０３，１０５…ビット変換部 １０４…メモリ １０６…逆DPCM及び量子化部 １０７…補間部 １０８…マルチプレクサ １０９…逆DPCM及び量子化部 １１０…水平デシメーション部 １１１…垂直デシメーション部

Claims (12)

【特許請求の範囲】
1. 【請求項１】 輝度信号（Ｙ）から同期信号及びフィー
   ルド信号を分離する同期分離部（１００）と、 該同期分離部（１００）の出力により制御動作を行う制
   御信号発生部（１０１）と、 該制御信号発生部（１０１）のクロック信号（ＣＫ１）
   により奇数フィールド信号の８ビットの輝度信号（Ｙ）
   及び色信号（Ｃ）を差分パルスコード変調及び量子化し
   て４ビットの輝度信号（Ｙ）及び色信号（Ｃ）を出力す
   る差分パルスコード変調及び量子化部（１０２）と、 該差分パルスコード変調及び量子化された４ビットの輝
   度信号（Ｙ）及び色信号（Ｃ）を夫々８ビットに変換す
   るビット変換部（１０３）と、 前記制御信号発生部（１０１）のリード／ライト信号
   （ＲＤ，ＷＲ）により該ビット変換部（１０３）の出力
   を格納及び出力するメモリ（１０４）と、 該メモリ（１０４）から出力された８ビットの輝度信号
   （Ｙ）及び色信号（Ｃ）を夫々４ビットに変換するビッ
   ト変換部（１０５）と、 前記制御信号発生部（１０１）のクロック信号（ＣＫ
   １）により該ビット変換部（１０５）の出力を差分パル
   スコード変調及び逆量子化して奇数フィールド信号とし
   て出力する逆差分パルスコード変調及び量子化部（１０
   ６）と、 前記制御信号発生部（１０１）のクロック信号（ＣＫ
   １）により逆差分パルスコード変調及び量子化部（１０
   ６）から出力された奇数フィールド信号から偶数フィー
   ルド信号を生成する補間部（１０７）と、 前記制御信号発生部（１０１）のクロック信号（ＣＫ
   １）により前記奇数フィールド信号と偶数フィールド信
   号とを混合して８ビットの輝度信号（Ｙ）及び色信号
   （Ｃ）を出力するマルチプレクサ（１０８）と、を備え
   て構成されることを特徴とするデータ圧縮及び画面メモ
   リ装置。
2. 【請求項２】 前記量子化部１０２は、コーディングさ
   れた奇数フィールドの輝度信号（Ｙ）及び色信号（Ｃ）
   から予測値（ｐ（ｎ））を減算する減算器（２１）と、
   該減算器（２１）の出力を量子化する量子化器（２２）
   と、該量子化器（２２）の出力と前記予測値（ｐ
   （ｎ））とを加算する加算器（２３）と、該加算器（２
   ３）の各出力に加重値を積算した値の和により予測値
   （ｐ（ｎ））を出力する予測器（２４）と、を備えたこ
   とを特徴とする請求項１に記載のデータ圧縮及び画面メ
   モリ装置。
3. 【請求項３】 前記量子化器（２２）は、２５６×８ビ
   ットの大きさのＲＯＭにより構成され、減算値（ｅ
   （ｎ））をアドレスに受けて該アドレス値に対応する値
   を出力することを特徴とする請求項２に記載のデータ圧
   縮及び画面メモリ装置。
4. 【請求項４】 前記予測器（２４）は、前記加算器（２
   ３）の出力をライン遅延するライン遅延器（３１）と、
   該遅延器（３１）の出力をサンプリング及び遅延する遅
   延器（３２）と、前記ライン遅延器（３１）及び遅延器
   （３２）の各出力を加算する加算器（３３）と、該加算
   器（３３）の出力から最下位ビット（ＬＳＢ）及びその
   次の最下位ビットを除去するシフトレジスタ（３４）
   と、前記加算器（２３）の出力をサンプリング及び遅延
   する遅延器（３５）と、該遅延器（３５）の出力から最
   下位ビットを除去するシフトレジスタ（３６）と、シフ
   トレジスタ（３４，３６）の各出力を加算する加算器
   （３７）と、を備えたことを特徴とする請求項２に記載
   のデータ圧縮及び画面メモリ装置。
5. 【請求項５】 前記ビット変換部（１０５）は、前記制
   御信号発生部（１０１）から出力された４ｆｓｃのクロ
   ック周波数を有するクロック信号（ＣＫ１）を分周する
   分配器（３８）と、該分配器（３８）から出力されたク
   ロック信号（ＣＫ２）により前記差分パルスコード変調
   及び量子化部（１０２）の出力を夫々ラッチするフリッ
   プフロップ（３９，４０）と、前記クロック信号（ＣＫ
   ２）によりフリップフロップ（３９，４０）から出力さ
   れた４ビットのデータをラッチして８ビットのデータを
   ラッチするフリップフロップ（４１，４２）と、を備え
   たことを特徴とする請求項１に記載のデータ圧縮及び画
   面メモリ装置。
6. 【請求項６】 前記逆差分パルスコード変調及び量子化
   部（１０６）は、前記ビット変換部（１０５）の出力と
   予測値（ｐ（ｎ））とを加算する加算器（４８）と、該
   加算器（４８）の各出力に加重値を積算した値の和によ
   り予測値（ｐ（ｎ））を出力する予測器（４９）と、を
   備えたことを特徴とする請求項１に記載のデータ圧縮及
   び画面メモリ装置。
7. 【請求項７】 前記補間部（１０７）は、前記逆差分パ
   ルスコード変調及び量子化部（１０６）の出力をサンプ
   リング及び遅延する遅延器（５７）と、該遅延器（５
   ７）の出力と前記逆差分パルスコード変調及び量子化部
   （１０６）の出力とを加算する加算器（５８）と、該加
   算器（５８）の出力から最下位ビット及びその次の最下
   位ビットを除去して偶数フィールド信号を生成するシフ
   トレジスタ（５９）と、を備えたことを特徴とする請求
   項１に記載のデータ圧縮及び画面メモリ装置。
8. 【請求項８】 輝度信号（Ｙ）から同期信号及びフィー
   ルド信号を分離する同期分離部（１００）と、 該同期分離部（１００）の出力により制御動作を行う制
   御信号発生部（１０１）と、 該制御信号発生部（１０１）のクロック信号（ＣＫ１）
   により奇数フィールド信号の８ビットの輝度信号（Ｙ）
   及び色信号（Ｃ）を差分パルスコード変調及び量子化し
   て４ビットの輝度信号（Ｙ）及び色信号（Ｃ）を出力す
   る差分パルスコード変調及び量子化部（１０２）と、 該差分パルスコード変調及び量子化された４ビットの輝
   度信号（Ｙ）及び色信号（Ｃ）を夫々８ビットに変換す
   るビット変換部（１０３）と、 前記制御信号発生部（１０１）のリード／ライト信号
   （ＲＤ，ＷＲ）のより該ビット変換部（１０３）の出力
   を格納及び出力するメモリ（１０４）と、 該メモリ（１０４）から出力された８ビットの輝度信号
   （Ｙ）及び色信号（Ｃ）を夫々４ビットに変換するビッ
   ト変換部（１０５）と、 前記制御信号発生部（１０１）のクロック信号（ＣＫ
   １）により該ビット変換部（１０５）の出力を差分パル
   スコード変調及び逆量子化して奇数フィールド信号とし
   て出力する逆差分パルスコード変調及び量子化部（１０
   ６）と、 前記制御信号発生部（１０１）のクロック信号（ＣＫ
   １）により逆差分パルスコード変調及び量子化部（１０
   ６）から出力された奇数フィールド信号から偶数フィー
   ルド信号を生成する補間部（１０７）と、 前記制御信号発生部（１０１）のクロック信号（ＣＫ
   １）により前記奇数フィールド信号と偶数フィールド信
   号とを混合して８ビットの輝度信号（Ｙ）及び色信号
   （Ｃ）を出力するマルチプレクサ（１０８）と、 該マルチプレクサ（１０８）から出力された差分信号を
   差分パルスコード変調処理して８ビットの輝度信号
   （Ｙ）及び色信号（Ｃ）を出力する逆差分パルスコード
   変調部と、を備えて構成されることを特徴とするデータ
   圧縮及び画面メモリ装置。
9. 【請求項９】 標本化された８ビットの輝度信号（Ｙ）
   及び色信号（Ｃ）をピクチャ・イン・ピクチャ（ＰＩ
   Ｐ）モードに適合するように水平方向に２倍、垂直方向
   に３倍のデシメーションを行う水平デシメーション部
   （１１０）及び垂直デシメーション部（１１１）と、前
   記水平及び垂直デシメーション部（１１０，１１１）の
   出力を再び水平方向に２倍にデシメーションする水平デ
   シメーション部（１１２）と、 輝度信号（Ｙ）から同期信号及びフィールド信号を分離
   する同期分離部（１００）と、 該同期分離部の出力により制御動作を行う制御信号発生
   部（１０１）と、 制御信号発生部（１０１）のクロック信号（ＣＫ１）に
   より奇数フィールド信号の８ビットの輝度信号（Ｙ）及
   び色信号（Ｃ）を差分パルスコード変調及び量子化して
   ４ビットの輝度信号（Ｙ）及び色信号（Ｃ）を出力する
   差分パルスコード変調及び量子化部（１０２）と、 量子化された４ビットの輝度信号（Ｙ）及び色信号
   （Ｃ）を夫々８ビットに変換するビット変換部（１０
   ３）と、 制御信号発生部（１０１）のリード／ライト信号（Ｒ
   Ｄ，ＷＲ）によりビット変換部（１０３）の出力を格納
   及び出力するメモリ（１０４）と、 該メモリ（１０４）から出力された８ビットの輝度信号
   （Ｙ）及び色信号（Ｃ）を夫々４ビットに変換させるビ
   ット変換部（１０５）と、 前記クロック信号（ＣＫ１）によりビット変換部（１０
   ５）の出力を逆差分パルスコード変調及び量子化して奇
   数フィールド信号を出力する逆差分パルスコード変調及
   び量子化部（１０６）と、 前記クロック信号（ＣＫ１）により逆差分パルスコード
   変調及び量子化部（１０６）から出力された奇数フィー
   ルド信号から偶数フィールド信号を生成する補間部（１
   ０７）と、 前記制御信号発生部（１０１）から出力された制御信号
   （ＣＴ）により前記奇数フィールド信号と偶数フィール
   ド信号とを混合して８ビットの輝度信号（Ｙ）及び色信
   号（Ｃ）を出力するマルチプレクサ（１０８）と、を備
   えて構成されることを特徴とするデータ圧縮及び画面メ
   モリ装置。
10. 【請求項１０】 前記水平デシメーション部（１１０）
    は、標本化された８ビットの輝度信号（Ｙ）及び色信号
    （Ｃ）を１ピクセルだけ遅延する２つの遅延器（６０，
    ６１）と、前記２つの遅延器（６０，６１）の各出力を
    加算する加算器（６２）と、該加算器（６２）の出力で
    最下位ビットを除去するシフトレジスタと、を備えたこ
    とを特徴とする請求項９に記載のデータ圧縮及び画面メ
    モリ装置。
11. 【請求項１１】 前記垂直デシメーション部（１１１）
    は、水平デシメーション部（１１０）の出力を３３６ピ
    クセルだけ遅延する２つの遅延器（６４，６５）と、前
    記２つの遅延器（６４，６５）の各出力と前記水平デシ
    メーション部（１１０）の出力とを加算する加算器（６
    ６）と、該加算器（６６）の出力で夫々最下位ビットを
    除去するシフトレジスタ（６７−６９）と、該シフトレ
    ジスタ（６７）の出力を３ピクセルだけ遅延する遅延器
    （７０）と、前記シフトレジスタ（６８）の出力を１ピ
    クセルだけ遅延する遅延器（７１）と、前記シフトレジ
    スタ（６９）の出力と前記２つの遅延器（７０，７１）
    の各出力とを加算する加算器（７２）と、を備えたこと
    を特徴とする請求項９に記載のデータ圧縮及び画面メモ
    リ装置。
12. 【請求項１２】 標本化された８ビットの輝度信号
    （Ｙ）及び色信号（Ｃ）を水平方向に２倍、垂直方向に
    ３倍のデシメーションを行う水平及び垂直デシメーショ
    ン部（１１３）と、 該水平及び垂直デシメーション部（１１３）の出力を再
    び水平方向に２倍のデシメーションを行う水平デシメー
    ション部（１１４）と、 該水平デシメーション部（１１４）の出力を差分パルス
    コード変調して４ビットのデータにコーディングする差
    分パルスコード変調及びコーディング部（１１５）と、 該差分パルスコード変調及びコーディング部（１１５）
    の出力を８ビットに変換するビット変換器（１１６）
    と、 該ビット変換器（１１６）の出力を格納するメモリ（１
    １７）と、 該メモリ（１１７）から出力された８ビットのデータを
    ４ビットに変換するビット変換器（１１８）と、 該ビット変換器（１１８）の出力を逆差分パルスコード
    変調及びコーディングする逆差分パルスコード変調及び
    コーディング部（１１９）と、 該差分パルスコード変調及びコーディング部（１１９）
    の出力を受けて前記水平及び垂直デシメーションに対応
    して水平軸と垂直軸の補間を行い奇数フィールドの輝度
    信号（Ｙ）及び色信号（Ｃ）を出力する水平及び垂直補
    間部（１２０）と、 該水平及び垂直補間部（１２０）の出力を垂直補間して
    偶数フィールドを生成する偶数フィールド生成部（１２
    １）と、 前記水平及び垂直補間部（１２０）の奇数フィールドと
    偶数フィールド生成部（１２１）の偶数フィールドとを
    混合して８ビットの輝度信号（Ｙ）及び色信号（Ｃ）を
    出力するマルチプレクサ（１２２）と、を備えて構成さ
    れたことを特徴とするデータ圧縮及び画面メモリ装置。