JPH1075568A

JPH1075568A - 電源回路

Info

Publication number: JPH1075568A
Application number: JP23073696A
Authority: JP
Inventors: Akira Ri; 明李
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-08-30
Filing date: 1996-08-30
Publication date: 1998-03-17

Abstract

(57)【要約】【課題】昇圧時に基板バイアス効果による昇圧電圧の
ロスを回避でき、昇圧段数を低減でき、立ち上がり時間
を短縮できる電源回路を実現する。【解決手段】昇圧段を構成するｎＭＯＳトランジスタ
NU₁，NU₂，NU₃のゲートにハイレベル時に電源電圧Ｖ
_CCより高いレベルに保持されるクロック信号CLK₁を印加
し、ｎＭＯＳトランジスタNL₁，NL₂，NL₃のゲートに
クロック信号CLK₂を供給し、各昇圧段間に接続された転
送ゲートとしてのｐＭＯＳトランジスタPT ₁，PT₂，PT
₃のゲートにクロック信号CLK₃を印加し、クロック信号
CLK₁およびCLK₂をハイレベルに保持し、各昇圧段のキャ
パシタC₁，C₂，C₃を電源電圧Ｖ_CCレベルに充電した後、
クロック信号CLK₁，CLK₂をローレベルに、クロック信号
CLK₃をハイレベルに切り換え、出力端子Ｔ_OUTに昇圧電
圧Ｖ_OUTを出力するので、昇圧時に基板バイアス効果に
よる昇圧電圧のロスがなく、昇圧段数を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、内部電源
電圧を外部電源電圧から昇圧あるいは降圧して生成する
電源回路に関するものである。

【０００２】

【従来の技術】ＥＥＰＲＯＭ、フラッシュメモリ等の電
気的に書き換え可能な読み出し専用メモリの消去および
書込みには、供給電圧よりも高い電圧が必要であり、そ
のために種々の電源回路が工夫されている。図１２は昇
圧回路により構成された従来の電源回路の代表的な一例
を示す回路図である。

【０００３】図示のように、従来例の電源回路は、１個
のキャパシタ、例えばＣ２と１個のｎＭＯＳトランジス
タ、例えばＭ２とからなる部分回路（昇圧段）が複数段
直列に接続して構成されている。昇圧段を構成するキャ
パシタＣ２〜Ｃ４の一方の電極はｎＭＯＳトランジスタ
のゲート電極とドレイン拡散層との共通の接続点に接続
され、キャパシタＣ２〜Ｃ４の他方の電極は交互にクロ
ックφ１、φ２の何れか一方に接続される。昇圧段を構
成するダイオード接続されたｎＭＯＳトランジスタのゲ
ート電極とドレイン拡散層との共通の接続点は前段の昇
圧段のｎＭＯＳトランジスタのソース拡散層に接続さ
れ、ソース拡散層は次段のダイオード接続されたｎＭＯ
Ｓトランジスタのゲート電極とドレイン拡散層との共通
の接続点に接続されている。また、クロックφ１、φ２
の接続順序は昇圧段の奇数番目はクロックφ１に、偶数
番目はクロックφ２に接続されている。なお図１２にお
いてＭ１〜Ｍ４はｎチャネルＭＯＳトランジスタ、Ｃ_L
は負荷キャパシタである。

【０００４】このように構成された従来の電源回路は、
クロックφ１、φ２を逆位相で与えることにより電源電
圧Ｖ_CCおよび本回路が形成されている半導体基板から電
荷を吸い上げ、出力端子Ｔ_OUTに昇圧電圧Ｖ_OUTを供給
するものである。

【０００５】

【発明が解決しようとする課題】ところで、上述した従
来の電源回路では、上記ダイオード接続されたトランジ
スタはｎＭＯＳトランジスタのしきい値電圧Ｖ_TNに相当
する順方向電圧降下が生じるため、所望の高電圧を得る
のに多くの段数を必要とする。特に電源回路の出力端子
Ｔ_OUTに近くなるにつれてソースと基板の逆方向電位差
が拡大することにより基板バイアス効果が大きくなり、
トランジスタのしきい値電圧Ｖ_TNが上昇し、段数を重ね
ても昇圧効率は著しく低下するという問題がある。

【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、所望の高電圧を得るために必要
な段数を低減でき、チップ面積当たりの出力電流を大き
くでき、立上り時間を短縮できる電源回路を提供するこ
とにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１のノードと第２のノードとの間に接
続された容量素子と、上記第１のノードと第１の電源と
の間に接続された第１のスイッチ手段と、上記第２のノ
ードと第２の電源との間に接続された第２のスイッチ手
段とを有する昇圧段を少なくとも１段を有し、初段の上
記昇圧段の上記第２のノードに接続され、当該ノードを
定電位に保持するバイアス手段と、上記各昇圧段間に前
段の上記第１のノードと後段の上記第２のノードとの間
に接続され、上記第１および第２のスイッチ手段が非導
通時に導通状態に設定される第３のスイッチ手段と、最
終段の上記第１のノードと昇圧電圧出力端子との間に接
続された整流素子とを有し、上記第１および第２のスイ
ッチ手段を導通状態に設定することにより上記容量素子
を充電させ、上記第１および第２のスイッチ手段を非導
通状態に設定し、上記第３のスイッチ手段を導通状態に
設定することにより上記容量素子を放電させ、上記出力
端子に昇圧電圧を出力する。

【０００８】また、本発明では、上記第１の電源は正の
電源、上記第２の電源は負の電源であり、上記定電位は
上記第１の電源の電位であり、上記バイアス手段は、上
記第１の電源から上記初段の昇圧段の上記第２のノード
に向かって、順方向となるように接続されている整流素
子であり、上記整流素子は上記最終段の昇圧段の上記第
１のノードから上記出力端子に向かって、順方向となる
ように接続され、上記出力端子に正の昇圧電圧を供給す
る。

【０００９】また、本発明では、上記第１の電源は負の
電源、上記第２の電源は正の電源であり、上記定電位は
上記第１の電源の電位であり、上記バイアス手段は、上
記初段の昇圧段の上記第２のノードから上記第１の電源
に向かって、順方向となるように接続されている整流素
子であり、上記整流素子は上記出力端子から上記最終段
の昇圧段の上記第１のノードに向かって、順方向となる
ように接続され、上記出力端子に負の昇圧電圧を供給す
る。

【００１０】さらに、本発明では、上記第１のスイッチ
手段はゲート電極が第１のクロックの入力端子に接続さ
れ、一方の拡散層が上記第１の電源に接続され、他方の
拡散層が上記昇圧段の第１のノードに接続された第１導
電形絶縁ゲート型電界効果トランジスタにより構成さ
れ、上記第２のスイッチ手段はゲート電極が第２のクロ
ックの入力端子に接続され、一方の拡散層が上記第２の
電源に接続され、他方の拡散層が上記昇圧段の第２のノ
ードに接続された第１導電形絶縁ゲート型電界効果トラ
ンジスタにより構成され、上記第３のスイッチ手段およ
び上記バイアス手段を構成するスイッチ手段はゲート電
極が第３のクロックの入力端子に接続された第２導電形
絶縁ゲート型電界効果トランジスタにより構成されてい
る。

【００１１】本発明によれば、第１のスイッチ手段、第
２のスイッチ手段および容量素子により昇圧段を構成
し、初段の昇圧段がバイアス手段により、定電位に保持
される。また、第３のスイッチ手段を介して、各昇圧段
の容量素子が定電位と電源回路の出力端子との間に直列
に接続されている。第１および第２のスイッチ手段を導
通状態に設定し、第３のスイッチ手段を非導通状態に設
定することにより、各昇圧段の容量素子を第１の電源と
第２の電源との差電圧レベルに充電し、その後、第１お
よび第２のスイッチ手段を非導通状態に切り換え、第３
のスイッチ手段を導通状態に切り換えることにより、充
電された容量素子が定電位と電源回路の出力端子との間
に直列に接続され、電源回路の出力端子に正または負の
昇圧電圧が出力される。

【００１２】このため、昇圧電圧のロスは最終段と出力
端子との間に接続された整流素子の電圧降下のみとな
り、基板バイアス効果によるしきい値電圧の上昇に伴う
昇圧効率の低下を回避でき、所望の高電圧を得るための
昇圧段数の低減と昇圧電圧の立ち上がり時間の短縮を図
れる。

【００１３】

【発明の実施の形態】第１実施形態図１は本発明に係る電源回路の第１の実施形態を示す回
路図である。図１において、ＣＬＫ₁，ＣＬＫ₂，ＣＬ
Ｋ₃はクロック信号、Ｔ_CLK1，Ｔ_CL _K2，Ｔ_CLK3はクロッ
ク信号入力端子、ＰＴ₁はバイアス手段としてのｐＭＯ
Ｓトランジスタ、ＰＴ₂，ＰＴ₃は第３のスイッチ手段
としてのｐＭＯＳトランジスタ、ＰＴ_Lはダイオード接
続されたｐＭＯＳトランジスタ、ＮＵ₁，ＮＵ₂，ＮＵ
₃は第１のスイッチ手段としてのｎＭＯＳトランジス
タ、ＮＬ₁，ＮＬ₂，ＮＬ₃は第２のスイッチ手段とし
てのｎＭＯＳトランジスタ、Ｋ₁，Ｋ₂，Ｋ₃，Ｌ₁，
Ｌ₂，Ｌ₃は昇圧段のノード、Ｃ₁，Ｃ₂，Ｃ₃は昇圧
用容量素子（キャパシタ）、Ｃ_Lは負荷の寄生容量、Ｔ
_OUTは昇圧電圧Ｖ_OUTの出力端子をそれぞれ示してい
る。

【００１４】なお、図１に示す電源回路は、図２に示す
昇圧段により構成されている。ここで、図２に示す昇圧
段をｉ段目の昇圧段として、その構成を説明する。図示
のように、ｉ段目の昇圧段はキャパシタＣ_i，ノードＫ
_i，Ｌ_i、ｎＭＯＳトランジスタＮＵ_i，ＮＬ_iにより
構成されている。

【００１５】キャパシタＣ_iはノードＫ_iとノードＬ_i
との間に接続されている。ｎＭＯＳトランジスタＮＵ_i
のゲート電極はクロック信号ＣＬＫ₁の入力端子に接続
され、一方の拡散層が電源電圧Ｖ_CCの供給線に接続さ
れ、他方の拡散層がノードＬ_iに接続されている。ｎＭ
ＯＳトランジスタＮＬ_iのゲート電極はクロック信号Ｃ
ＬＫ₂の入力端子に接続され、一方の拡散層がノードＫ
_iに接続され、他方の拡散層が接地線に接続されてい
る。

【００１６】図１に示す電源回路は、図２に示す昇圧段
が３段直列に接続されて構成されている。図示のよう
に、１段目の昇圧段のノードＫ₁がｐＭＯＳトランジス
タＰＴ₁を介して、電源電圧Ｖ_CCの供給線に接続されて
いる。即ち、ｐＭＯＳトランジスタＰＴ₁のソース電極
が電源電圧Ｖ_CCの供給線に接続され、ドレイン電極がノ
ードＫ₁に接続されている。ｐＭＯＳトランジスタＰＴ
₁のゲート電極がクロック信号ＣＬＫ₃の入力端子Ｔ
_CLK3に接続されている。

【００１７】１段目の昇圧段のノードＬ₁がｐＭＯＳト
ランジスタＰＴ₂を介して、２段目の昇圧段のノードＫ
₂に接続されている。即ち、ｐＭＯＳトランジスタＰＴ
₂のソース電極が１段目の昇圧段のノードＬ₁に接続さ
れ、ドレイン電極が２段目の昇圧段のノードＫ₂に接続
されている。ｐＭＯＳトランジスタＰＴ₂のゲート電極
がクロック信号ＣＬＫ₃の入力端子Ｔ_CLK3に接続されて
いる。

【００１８】２段目の昇圧段のノードＬ₂がｐＭＯＳト
ランジスタＰＴ₃を介して、３段目の昇圧段のノードＫ
₃に接続されている。即ち、ｐＭＯＳトランジスタＰＴ
₃のソース電極が２段目の昇圧段のノードＬ₂に接続さ
れ、ドレイン電極が３段目の昇圧段のノードＫ₃に接続
されている。ｐＭＯＳトランジスタＰＴ₃のゲート電極
がクロック信号ＣＬＫ₃の入力端子Ｔ_CLK3に接続されて
いる。

【００１９】３段目の昇圧段のノードＬ₃がｐＭＯＳト
ランジスタＰＴ_Lを介して、電源回路の出力端子Ｔ_OUT
に接続されている。即ち、ｐＭＯＳトランジスタＰＴ_L
のソース電極が３段目の昇圧段のノードＬ₃に接続さ
れ、ドレイン電極が電源回路の出力端子Ｔ_OUTに接続さ
れている。

【００２０】ｐＭＯＳトランジスタＰＴ_Lのゲート電極
がドレイン電極と共通に出力端子Ｔ _OUTに接続されてい
る。即ち、ｐＭＯＳトランジスタＰＴ_Lがダイオード接
続されている。また、出力端子Ｔ_OUTが負荷キャパシタ
Ｃ_Lを介して接地されている。

【００２１】なお、図１に示す電源回路においては、バ
イアス手段としてのｐＭＯＳトランジスタＰＴ₁が、例
えば、電源回路の周辺回路を構成する他のトランジスタ
と同一のウェルに形成され、第３のスイッチ手段として
ｐＭＯＳトランジスタＰＴ₂，ＰＴ₃がそれぞれ独立し
たウェルの中に形成されている。

【００２２】以下、図３のタイミングチャートを参照し
ながら、上述した構成を有する電源回路の昇圧動作につ
いて説明する。昇圧動作時に、各昇圧段を構成するｎＭ
ＯＳトランジスタＮＵ₁，ＮＵ₂，ＮＵ₃のゲート電極
にクロック信号ＣＬＫ₁が印加される。図３に示すよう
に、クロック信号ＣＬＫ₁のハイレベルが電源電圧Ｖ_CC
より高いレベル、例えば、（Ｖ _CC＋Ｖ_TN）の電位に保持
される。なお、ここで、Ｖ_TNは、ｎＭＯＳトランジスタ
ＮＵ₁，ＮＵ₂，ＮＵ₃のしきい値電圧である。

【００２３】このため、クロック信号ＣＬＫ₁がハイレ
ベルに保持されているとき、各昇圧段を構成するｎＭＯ
ＳトランジスタＮＵ₁，ＮＵ₂，ＮＵ₃のゲート電極に
電源電圧Ｖ_CCより高い電圧、例えば、（Ｖ_CC＋Ｖ_TN）の
電圧が印加され、これらのトランジスタのドレイン電極
が電源電圧Ｖ_CCと同レベルの電位に保持される。

【００２４】各昇圧段を構成するｎＭＯＳトランジスタ
ＮＬ₁，ＮＬ₂，ＮＬ₃のゲート電極に印加されたクロ
ック信号ＣＬＫ₂がクロック信号ＣＬＫ₁と同期してハ
イレベルおよびローレベルに保持される。なお、クロッ
ク信号ＣＬＫ₂のハイレベルが、例えば、電源電圧Ｖ_CC
レベルに保持される。

【００２５】クロック信号ＣＬＫ₁およびクロック信号
ＣＬＫ₂がともにハイレベルに保持されているとき、各
昇圧段を構成するｎＭＯＳトランジスタＮＵ₁，Ｎ
Ｕ₂，ＮＵ₃およびＮＬ₁，ＮＬ₂，ＮＬ₃がすべて導
通状態に設定され、また、各昇圧段の間に接続されてい
るｐＭＯＳトランジスタＰＴ₁，ＰＴ₂，ＰＴ₃のゲー
ト電極に印加されたクロック信号ＣＬＫ₃がハイレベ
ル、例えば、電源電圧Ｖ_CCレベルに保持されているの
で、これらのｐＭＯＳトランジスタＰＴ₁，ＰＴ₂，Ｐ
Ｔ₃がすべて非導通状態に保持されている。

【００２６】これにより、例えば、図３に示す時間ｔ₀
から時間ｔ₁までの間に、クロック信号ＣＬＫ₁および
クロック信号ＣＬＫ₂がハイレベルに保持され、各昇圧
段にあるキャパシタＣ₁，Ｃ₂，Ｃ₃が、例えば、電源
電圧Ｖ_CCレベルに充電される。時間ｔ₁において、クロ
ック信号ＣＬＫ₁およびクロック信号ＣＬＫ₂がともに
ローレベルに切り換えられるので、各昇圧段を構成する
ｎＭＯＳトランジスタＮＵ₁，ＮＵ₂，ＮＵ₃およびＮ
Ｌ₁，ＮＬ₂，ＮＬ₃が時間ｔ₂において、すべて非導
通状態に設定される。

【００２７】次に、時間ｔ₂において、クロック信号Ｃ
ＬＫ₃がハイレベルからローレベル、例えば、接地電位
ＧＮＤに切り換えられる。これに応じて、ｐＭＯＳトラ
ンジスタＰＴ₁，ＰＴ₂，ＰＴ₃がすべて導通状態に切
り換えられる。これにより、すべて電源電圧Ｖ_CCレベル
に充電されたキャパシタＣ₁，Ｃ₂，Ｃ₃が、１段目の
ノードＫ₁と電源回路の出力端子Ｔ_OUTとの間に直列に
接続され、電源電圧を（昇圧段数＋１）倍した電圧が最
終段のキャパシタの一端に得られる。

【００２８】ここで、電源回路の昇圧段数をｎ、最終段
の昇圧段のノードＬ_nと出力端子Ｔ _OUTとの間にダイオ
ード接続されたｐＭＯＳトランジスタＰＴ_Lのしきい値
電圧をＶ_TPとすると、電源回路により得られた昇圧電圧
Ｖ_OUTは次式により求められる。

【００２９】

【数１】Ｖ_OUT＝（ｎ＋１）×Ｖ_CC−Ｖ_TP …（１）

【００３０】図３に示すように、ｐＭＯＳトランジスタ
ＰＴ₁，ＰＴ₂，ＰＴ₃がすべて導通状態に切り換えら
れた後、１段目の昇圧段のノードＫ₁が電源電圧Ｖ_CCレ
ベルに保持され、ノードＬ₁が２Ｖ_CCレベルに保持され
る。２段目のノードＫ₂が１段目のノードＬ₁と同様
に、２Ｖ_CCに保持され、２段目のノードＬ₂が３Ｖ_CCに
保持される。３段目のノードＫ₃が２段目のノードＬ₂
と同様に、３Ｖ_CCに保持され、３段目のノードＬ₃が４
Ｖ_CCに保持される。

【００３１】ｐＭＯＳトランジスタＰＴ_Lがダイオード
接続され、３段目のノードＬ₃から出力端子Ｔ_OUTに向
かって準方向となるように接続されているので、ノード
Ｌ₃の電圧が出力端子Ｔ_OUTに出力される。これによ
り、キャパシタＣ_Lが充電され、出力端子Ｔ_OUTに、略
４Ｖ_CCの昇圧電圧Ｖ_OUTが出力される。

【００３２】図４は図１に示す電源回路に供給されたク
ロック信号ＣＬＫ₁，ＣＬＫ₂およびＣＬＫ₃の発生回
路の一例を示すクロック生成回路の回路図である。図示
のように、本例のクロック生成回路はＲＳフリップフロ
ップＲＦＦ₁，ＲＦＦ₂，ＲＦＦ₃，ＲＦＦ₄，ＲＦＦ
₅，ＲＦＦ₆、クロック発生器１０および遅延回路ＤＬ
Ｙ₁，ＤＬＹ₂により構成されている。

【００３３】クロック発生器１０の一構成例は図５に示
している。図示のように、クロック発生器１０はｎＭＯ
ＳトランジスタＮＡ，ＮＢ，ＮＣ，ＮＤおよびキャパシ
タＣ_CKにより構成されている。ｎＭＯＳトランジスタＮ
Ｂの一方の拡散層が電源電圧Ｖ_CCの供給線に接続され、
他方の拡散層がノードＮＤ₁に接続され、ゲート電極が
クロック信号Ｂの入力端子に接続されている。ｎＭＯＳ
トランジスタＮＡの一方の拡散層がノードＮＤ₁に接続
され、他方の拡散層が接地され、ゲート電極がクロック
信号Ａの入力端子に接続されている。

【００３４】ｎＭＯＳトランジスタＮＤの一方の拡散層
が電源電圧Ｖ_CCの供給線に接続され、他方の拡散層がノ
ードＮＤ₂に接続され、ゲート電極がクロック信号Ｄの
入力端子に接続されている。ｎＭＯＳトランジスタＮＣ
の一方の拡散層がノードＮＤ₂に接続され、他方の拡散
層が接地され、ゲート電極がクロック信号Ｃの入力端子
に接続されている。ノードＮＤ₁とノードＮＤ₂との間
に、キャパシタＣ_CKが接続され、ノードＮＤ₂がクロッ
ク信号ＣＬＫ₁の出力端子Ｔ₁に接続されている。

【００３５】昇圧動作時に、クロック発生器１０に図６
に示すクロック信号Ａ，Ｂ，Ｃ，Ｄが入力される。これ
を受けて、クロック発生器１０により、ハイレベル時に
電源電圧Ｖ_CCより高いレベルに保持されるクロック信号
ＣＬＫ₁が発生される。

【００３６】図４に示すように、ＲＳフリップフロップ
ＲＦＦ₁のセット信号入力端子ＳはＲＳフリップフロッ
プＲＦＦ₅の反転出力端子に接続され、リセット信号入
力端子ＲがＲＳフリップフロップＲＦＦ₂の反転出力端
子に接続されている。ＲＳフリップフロップＲＦＦ₁の
出力端子がＲＳフリップフロップＲＦＦ₂のセット信号
入力端子Ｓに接続され、反転出力端子がＲＳフリップフ
ロップＲＦＦ ₆のリセット信号入力端子Ｒに接続されて
いる。また、ＲＳフリップフロップＲＦＦ₁の反転出力
信号がクロック信号Ｃとしてクロック発生器１０に供給
される。

【００３７】ＲＳフリップフロップＲＦＦ₂のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ₃の反転
出力端子に接続され、出力端子がＲＳフリップフロップ
ＲＦＦ₃のセット信号入力端子Ｓに接続されている。ま
た、ＲＳフリップフロップＲＦＦ₂の出力信号がクロッ
ク信号Ｄとしてクロック発生器１０に供給される。

【００３８】ＲＳフリップフロップＲＦＦ₃のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ₄の反転
出力端子に接続され、出力端子がＲＳフリップフロップ
ＲＦＦ₄のセット信号入力端子Ｓに接続されている。ま
た、ＲＳフリップフロップＲＦＦ₃の反転出力信号がク
ロック信号Ａとしてクロック発生器１０に供給される。

【００３９】ＲＳフリップフロップＲＦＦ₄のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ₅の出力
端子に接続され、出力端子が遅延回路ＤＬＹ₁を介して
ＲＳフリップフロップＲＦＦ₅のセット信号入力端子Ｓ
に接続されている。また、ＲＳフリップフロップＲＦＦ
₄の出力信号がクロック信号Ｂとしてクロック発生器１
０に供給される。

【００４０】ＲＳフリップフロップＲＦＦ₅のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ₆の出力
端子に接続され、反転出力端子がクロック信号ＣＬＫ₂
の出力端子Ｔ₂に接続されている。

【００４１】ＲＳフリップフロップＲＦＦ₆のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ₁の反転
出力端子に接続され、セット信号入力端子Ｓは遅延回路
ＤＬＹ₂の出力端子に接続され、遅延回路ＤＬＹ₂の入
力端子はＲＳフリップフロップＲＦＦ₆の反転出力端子
に接続されている。ＲＳフリップフロップＲＦＦ₆の出
力端子がクロック信号ＣＬＫ₃の出力端子Ｔ₃に接続さ
れている。

【００４２】以下、図６に示すタイミングチャートを参
照しながら、上述した構成を有するクロック生成回路の
動作を説明する。図４に示すクロック生成回路により、
図６に示すクロック信号Ａ，Ｂ，Ｃ，Ｄおよびクロック
信号ＣＬＫ₁，ＣＬＫ₂，ＣＬＫ₃が発生される。な
お、クロック信号Ａ，Ｂ，Ｃ，Ｄはハイレベル、例え
ば、電源電圧Ｖ_CCレベルとローレベル、例えば、接地電
位ＧＮＤレベルを相互にとるクロック信号である。同様
に、クロック信号ＣＬＫ₂，ＣＬＫ₃はハイレベル、例
えば、電源電圧Ｖ _CCレベルとローレベル、例えば、接地
電位ＧＮＤレベルを相互にとるクロック信号である。

【００４３】クロック信号Ａ，Ｂ，Ｃ，Ｄがクロック発
生器１０に入力され、クロック発生器１０により、ハイ
レベル時に、電源電圧Ｖ_CC以上にレベルに保持され、ロ
ーレベル、例えば、接地電位ＧＮＤレベルに保持される
クロック信号ＣＬＫ₁が発生される。

【００４４】図５に示すように、クロック信号Ｄおよび
クロック信号Ａがともにハイレベル、クロック信号Ｂお
よびクロック信号Ｃがともにローレベルに保持されてい
るとき、ｎＭＯＳトランジスタＮＡおよびＮＤが導通状
態に保持され、ｎＭＯＳトランジスタＮＢおよびＮＣが
非導通状態に保持される。これにより、ノードＮＤ₁が
接地電位ＧＮＤレベルに保持され、ノードＮＤ₂側が電
源電圧Ｖ_CCよりｎＭＯＳトランジスタＮＤのしきい値電
圧Ｖ_TNだけ低下した電圧に保持されるので、キャパシタ
Ｃ_CKが（Ｖ_CC−Ｖ_TN）に充電される。また、このとき、
クロック信号ＣＬＫ₁の出力端子Ｔ₁に（Ｖ_CC−Ｖ_TN）
レベルの電圧が出力される。

【００４５】そして、図６に示す時間ｔ₀において、ク
ロック信号Ｂがローレベルからハイレベルに切り換えら
れる。また、このとき、クロックＡとクロックＣがとも
にローレベルに保持され、ｎＭＯＳトランジスタＮＡ，
ＮＣが非導通状態に設定されている。これに応じて、ｎ
ＭＯＳトランジスタＮＢが導通状態に切り換えられ、ノ
ードＮＤ₁が電源電圧Ｖ_CCよりｎＭＯＳトランジスタＮ
Ｂのしきい値電圧Ｖ_TNだけ低下した電圧、即ち、（Ｖ_CC
−Ｖ_TN）に保持される。これにより、ノードＮＤ₂が２
（Ｖ_CC−Ｖ_TN）に保持される。このとき、図６に示すよ
うに、クロック信号ＣＬＫ₁の出力端子Ｔ₁の電圧が一
段上昇し、２（Ｖ_CC−Ｖ_TN）になり、即ち、電源電圧Ｖ
_CCより高いレベルに保持される。

【００４６】次いで、時間ｔ₀’において、クロック信
号Ｂがハイレベルからローレベルに切り換えられ、これ
に応じて、クロック信号Ａがローレベルからハイレベル
に切り換えられる。さらにこれに応じて、クロック信号
Ｃがハイレベルに切り換えられ、クロック信号Ｄがロー
レベルに切り換えられる。

【００４７】このため、時間ｔ₁において、ノードＮＤ
₁およびＮＤ₂の電位が接地電位に切り換えられ、クロ
ック信号ＣＬＫ₁の出力端子Ｔ₁が接地電位に保持され
る。そして、時間ｔ₂において、クロック信号ＣＬＫ₃
がハイレベルからローレベルに切り換えられる。

【００４８】時間ｔ₃において、クロック信号ＣＬＫ₂
およびクロック信号ＣＬＫ₃がローレベルからハイレベ
ルに切り換えられ、これに応じて、クロック信号Ｃがロ
ーレベルに切り換えられ、クロック信号Ｄがハイレベル
に切り換えられるので、キャパシタＣ_CKがふたたび（Ｖ
_CC−Ｖ_TN）に充電される。

【００４９】このように、図４に示すクロック生成回路
により、ハイレベル時に２（Ｖ_CC−Ｖ_TN）レベルに保持
され、ローレベル時に接地電位に保持されるクロック信
号ＣＬＫ₁およびハイレベル時に電源電圧Ｖ_CCレベルに
保持され、ローレベル時に接地電位に保持されるクロッ
ク信号ＣＬＫ₂およびクロック信号ＣＬＫ₃が発生さ
れ、図１に示す電源回路に供給される。

【００５０】以上説明したように、本実施形態によれ
ば、昇圧段を構成するｎＭＯＳトランジスタＮＵ₁，Ｎ
Ｕ₂，ＮＵ₃のゲート電極にハイレベル時に電源電圧Ｖ
_CCより高いレベルに保持されるクロック信号ＣＬＫ₁を
印加し、ｎＭＯＳトランジスタＮＬ₁，ＮＬ₂，ＮＬ₃
のゲート電極にクロック信号ＣＬＫ₂を供給し、各昇圧
段の間に接続されたｐＭＯＳトランジスタＰＴ₁，ＰＴ
₂，ＰＴ₃のゲート電極にクロック信号ＣＬＫ₃を印加
し、クロック信号ＣＬＫ₁およびＣＬＫ₃をハイレベル
に保持し、各昇圧段のキャパシタＣ₁，Ｃ₂，Ｃ₃を電
源電圧Ｖ_CCレベルに充電したあと、クロック信号ＣＬＫ
₁，ＣＬＫ₂をローレベルに切り換え、クロック信号Ｃ
ＬＫ₃をハイレベルに切り換え、電源回路の出力端子Ｔ
_OUTに昇圧電圧Ｖ_OUTを供給するので、昇圧時に基板バ
イアス効果により昇圧電圧のロスがなく、所望の高電圧
を得るために必要な段数を低減でき、チップ面積当たり
の出力電流を大きくでき、立上り時間を短縮できる。

【００５１】第２実施形態図７は本発明に係る電源回路の第２の実施形態を示す回
路図である。図示のように、図７は電源電圧Ｖ_CCより負
の昇圧電圧を発生する負の昇圧回路の一例を示す電源回
路の回路図である。

【００５２】図７において、ＣＬＫ_B2，ＣＬＫ_B3は図１
に示すクロック信号ＣＬＫ₂，ＣＬＫ₃の反転信号、Ｃ
ＬＫ_B1はクロック信号ＣＬＫ_B2と同期して、ハイレベル
時に電源電圧Ｖ_CCレベルに保持され、ローレベル時に接
地電位ＧＮＤより低いレベルに、即ち、負の電位に保持
されるクロック信号である。Ｔ_CLKB1，Ｔ_CLKB2，Ｔ
_CLKB3はクロック信号ＣＬＫ_B1，ＣＬＫ_B2，ＣＬＫ_B3入
力端子、ＮＴ₁はバイアス手段としてのｎＭＯＳトラン
ジスタ、ＮＴ₂，ＮＴ ₃は第３のスイッチ手段としての
ｎＭＯＳトランジスタ、ＮＴ_Lはダイオード接続された
ｎＭＯＳトランジスタ、ＰＬ₁，ＰＬ₂，ＰＬ₃は第１
のスイッチ手段としてのｐＭＯＳトランジスタ、Ｐ
Ｕ₁，ＰＵ₂，ＰＵ₃は第２のスイッチ手段としてのｐ
ＭＯＳトランジスタ、ＫＢ₁，ＫＢ₂，ＫＢ₃，Ｌ
Ｂ₁，ＬＢ₂，ＬＢ₃は昇圧段のノード、Ｃ₁，Ｃ₂，
Ｃ₃は昇圧用キャパシタ、Ｃ_Lは負荷の寄生容量、Ｔ
_OUTBは負の昇圧電圧Ｖ_OUTBの出力端子をそれぞれ示して
いる。

【００５３】図示のように、本例の電源回路はｐＭＯＳ
トランジスタＰＵ₁，ＰＵ₂，ＰＵ ₃，ＰＬ₁，Ｐ
Ｌ₂，ＰＬ₃およびキャパシタＣ₁，Ｃ₂，Ｃ₃により
構成された三つの昇圧段により構成された。ここで、一
般性を失わずに、図８を参照しつつ、ｐＭＯＳトランジ
スタＰＵ_i、ＰＬ_iおよびキャパシタＣ_iにより構成さ
れたｉ段目の昇圧段の構成を説明する。

【００５４】図８に示すように、ｐＭＯＳトランジスタ
ＰＵ_iのゲート電極がクロック信号ＣＬＫ_B2の入力端子
に接続され、ソース電極が電源電圧Ｖ_CCの供給線に接続
され、ドレイン電極が昇圧段のノードＫＢ_iに接続され
ている。ｐＭＯＳトランジスタＰＬ_iのゲート電極がク
ロック信号ＣＬＫ_B1の入力端子に接続され、ソース電極
がノードＬＢ_iに接続され、ドレイン電極が接地されて
いる。キャパシタＣ_iの一方の電極がノードＫＢ_iに接
続され、他方の電極がノードＬＢ_iに接続されている。

【００５５】図９はクロック信号ＣＬＫ_B1，ＣＬＫ_B2，
ＣＬＫ_B3、各昇圧段の昇圧ノードＫＢ₁，ＬＢ₁，ＫＢ
₂，ＬＢ₂，ＫＢ₃，ＬＢ₃の電圧および出力電圧Ｖ
_OUTBの波形図である。図９に示すように、クロック信号
ＣＬＫ_B1とクロック信号ＣＬＫ_B2が同期する。クロック
信号ＣＬＫ_B1がハイレベル時に、電源電圧Ｖ_CCレベルに
保持され、ローレベル時に、接地電位ＧＮＤより低いレ
ベル、即ち、負の電位に保持される。クロック信号ＣＬ
Ｋ_B2がハイレベル時に、電源電圧Ｖ_CCレベルに保持さ
れ、ローレベル時に、接地電位ＧＮＤレベルに保持され
る。

【００５６】以下、図９に示す波形図を参照しつつ、本
発明の負の昇圧回路の動作について説明する。図９に示
すように、時間ｔ₀において、クロック信号ＣＬＫ_B1，
ＣＬＫ_B2がハイレベルからローレベルに切り換えられ
る。クロック信号ＣＬＫ_B1が負の電位に保持され、クロ
ック信号ＣＬＫ_B2が接地電位ＧＮＤレベルに保持され
る。

【００５７】クロック信号ＣＬＫ_B1およびクロック信号
ＣＬＫ_B2がローレベルに保持されている間に、ｐＭＯＳ
トランジスタＰＵ₁，ＰＵ₂，ＰＵ₃およびｐＭＯＳト
ランジスタＰＬ₁，ＰＬ₂，ＰＬ₃が導通状態に保持さ
れ、キャパシタＣ₁，Ｃ₂，Ｃ₃が充電される。

【００５８】このため、各昇圧段において、ノードＬＢ
₁，ＬＢ₂，ＬＢ₃が接地電位ＧＮＤレベルに保持さ
れ、ノードＫＢ₁，ＫＢ₂，ＫＢ₃が電源電圧Ｖ_CCレベ
ルに保持され、キャパシタＣ₁，Ｃ₂，Ｃ₃が電源電圧
Ｖ_CCレベルに充電される。

【００５９】時間ｔ₁において、クロック信号ＣＬ
Ｋ_B1，ＣＬＫ_B2がローレベルからハイレベルに切り換え
られ、ｐＭＯＳトランジスタＰＵ₁，ＰＵ₂，ＰＵ₃お
よびｐＭＯＳトランジスタＰＬ₁，ＰＬ₂，ＰＬ₃が非
導通状態に切り換えられる。

【００６０】さらに時間ｔ₂において、クロック信号Ｃ
ＬＫ_B3がローレベルからハイレベルに切り換えられ、こ
れに応じて、ｎＭＯＳトランジスタＮＴ₁，ＮＴ₂，Ｎ
Ｔ₃が導通状態に切り換えられる。これに応じて、初段
の昇圧段において、ノードＫＢ₁が接地電位ＧＮＤレベ
ルに保持され、ノードＬＢ₁が−Ｖ_CCレベルに保持され
る。２段目の昇圧段においては、ノードＫＢ₂がノード
ＬＢ₁と同様に、−Ｖ_CCレベルに保持され、ノードＫＢ
₂が−２Ｖ_CCレベルに保持される。３段目の昇圧段にお
いては、ノードＫＢ₃がノードＬＢ₂と同様に、−２Ｖ
_CCレベルに保持され、ノードＬＢ₃が−３Ｖ_CCレベルに
保持される。

【００６１】ノードＬＢ₃の電位がダイオード接続され
たｎＭＯＳトランジスタＮＴ_Lを介して、出力端子Ｔ
_OUTBに出力される。ここで、ｎＭＯＳトランジスタＮＴ
_Lのしきい値電圧をＶ_TNとすると、出力端子Ｔ_OUTBに出
力された負の昇圧電圧Ｖ_OUTBが−（３Ｖ_CC−Ｖ_TN）とな
る。

【００６２】一般的に、ｎ段の昇圧段により構成された
負の昇圧回路により得られた昇圧電圧Ｖ_OUTBは次式によ
り求められる。

【数２】Ｖ_OUTB＝−（ｎ×Ｖ_CC−Ｖ_TN） …（２）

【００６３】このように、図７に示す負の昇圧回路によ
り得られた昇圧電圧Ｖ_OUTBの電圧ロスは最終段と出力端
子Ｔ_OUTBとの間に接続されたダイオードにおける電圧降
下のみであり、電源回路の効率の向上を図れる。

【００６４】なお、本実施形態の負の昇圧回路におい
て、図１に示す正の昇圧回路と同様に、ｎＭＯＳトラン
ジスタＮＴ₁が、例えば、負の昇圧回路の周辺回路を構
成する他のトランジスタと同一のウェルに形成され、ｎ
ＭＯＳトランジスタＮＴ₂，ＮＴ₃がそれぞれ独立した
ウェルの中に形成されている。

【００６５】図１０は第２の実施形態におけるクロック
信号ＣＬＫ_B1の発生器１０ａの一例を示す回路図であ
る。図示のように、クロック発生器１０ａはｎＭＯＳト
ランジスタＮＡ_B，ＮＢ_B，ＮＣ_B，ＮＤ_Bおよびキャ
パシタＣ_CKにより構成されている。ｎＭＯＳトランジス
タＮＢ_Bの一方の拡散層が電源電圧Ｖ_CCの供給線に接続
され、他方の拡散層がノードＮＤ₁に接続され、ゲート
電極がクロック信号Ｂ_Bの入力端子に接続されている。
ｎＭＯＳトランジスタＮＡ_Bの一方の拡散層がノードＮ
Ｄ₁に接続され、他方の拡散層が接地され、ゲート電極
がクロック信号Ａ_Bの入力端子に接続されている。

【００６６】ｎＭＯＳトランジスタＮＤ_Bの一方の拡散
層が電源電圧Ｖ_CCの供給線に接続され、他方の拡散層が
ノードＮＤ₂に接続され、ゲート電極がクロック信号Ｄ
_Bの入力端子に接続されている。ｎＭＯＳトランジスタ
ＮＣ_Bの一方の拡散層がノードＮＤ₂に接続され、他方
の拡散層が接地され、ゲート電極がクロック信号Ｃ_Bの
入力端子に接続されている。ノードＮＤ₁とノードＮＤ
₂との間に、キャパシタＣ_CKが接続され、ノードＮＤ₂
がクロック信号ＣＬＫ_B1の出力端子Ｔ_B1に接続されてい
る。

【００６７】昇圧動作時に、クロック発生器１０ａに図
１１に示すクロック信号Ａ_B，Ｂ_B，Ｃ_B，Ｄ_Bが入力
される。これらのクロック信号を受けて、クロック発生
器１０ａにより、ハイレベル時に電源電圧Ｖ_CC、ローレ
ベル時に、接地電位ＧＮＤより低いレベルに保持される
クロック信号ＣＬＫ_B1が発生される。

【００６８】以下、図１１に示すクロック信号Ａ_B，Ｂ
_B，Ｃ_B，Ｄ_Bおよびクロック信号ＣＬＫ_B1の波形図を
参照しつつ、図１０に示すクロック信号ＣＬＫ_B1の発生
器１０ａの動作について説明する。

【００６９】図１１に示すように、時間ｔ₀’におい
て、クロック信号Ｂ_B，Ｃ_Bがハイレベル、例えば、電
源電圧Ｖ_CCレベルに切り換えられる。なお、このとき、
クロック信号Ａ_B，Ｄ_Bがともにローレベル、例えば、
接地電位ＧＮＤに保持されている。これに応じて、クロ
ック発生器１０ａにおいて、ｎＭＯＳトランジスタＮＡ
_B，ＮＤ_Bが非導通状態に設定され、ｎＭＯＳトランジ
スタＮＢ_B，ＮＣ_Bがともに導通状態に設定されてい
る。

【００７０】このため、キャパシタＣ_CKが充電され、ノ
ードＮＤ₁が電源電圧Ｖ_CCよりｎＭＯＳトランジスタＮ
Ｂ_Bのしきい値電圧Ｖ_TNだけ低下した電圧、即ち、（Ｖ
_CC−Ｖ_TN）に保持される。

【００７１】そして、時間ｔ₀において、クロック信号
Ｂ_B，Ｃ_Bがローレベルに切り換えられ、クロック信号
Ａ_Bがハイレベル、例えば、電源電圧Ｖ_CCレベルに立ち
上げられる。なお、このとき、クロック信号Ｄ_Bがロー
レベルのままに保持されている。

【００７２】これに応じて、ｎＭＯＳトランジスタＮＢ
_B，ＮＣ_Bがともに非導通状態に切り換えられ、ｎＭＯ
ＳトランジスタＮＡ_Bが導通状態に切り換えられる。ま
た、ｎＭＯＳトランジスタＮＤ_Bが非導通状態に保持さ
れたままである。このため、ノードＮＤ₁が接地電位Ｇ
ＮＤに保持され、ノードＮＤ₂が負の電位、例えば、−
（Ｖ_CC−Ｖ_TN）に保持される。

【００７３】次いで、時間ｔ₁において、クロック信号
Ａ_Bがローレベルに切り換えられ、クロック信号Ｄ
_Bが、ハイレベル、例えば、電源電圧Ｖ_CCレベルに立ち
上げられる。これに応じて、ｎＭＯＳトランジスタＮＡ
_Bが非導通状態に切り換えられ、ｎＭＯＳトランジスタ
ＮＤ_Bが導通状態に切り換えられる。

【００７４】なお、このとき、クロック信号Ｂ_B，Ｃ_B
がローレベルに保持され、ｎＭＯＳトランジスタＮ
Ｂ_B，ＮＣ_Bがともに非導通状態に保持されているた
め、ノードＮＤ₂が電源電圧Ｖ_CCレベルに保持される。
そして、時間ｔ₄において、クロック信号Ｄ_Bがローレ
ベルに切り換えられ、クロック信号Ｂ_B，Ｃ_Bがともに
ハイレベルに立ち上げられるので、ｎＭＯＳトランジス
タＮＢ_B，ＮＣ_Bがともに導通状態に設定され、キャパ
シタＣ_CKが充電され、ノードＮＤ₁が（Ｖ_CC−Ｖ_TN）レ
ベルに保持される。

【００７５】上述した動作が繰り返して行われるので、
図１０に示すクロック発生器１０ａにより、ローレベル
区間に接地電位ＧＮＤより低いレベルに、ハイレベル区
間に電源電圧Ｖ_CCレベルに保持されるクロック信号ＣＬ
Ｋ_B1が発生され、出力端子Ｔ _B1から出力される。そし
て、このクロック信号ＣＬＫ_B1が図７に示す負の昇圧回
路に供給され、負の昇圧電圧Ｖ_OUTBが発生される。

【００７６】以上説明したように、本実施形態によれ
ば、昇圧段を構成するｐＭＯＳトランジスタＰＵ₁，Ｐ
Ｕ₂，ＰＵ₃のゲート電極にクロック信号ＣＬＫ_B2を印
加し、ｐＭＯＳトランジスタＰＬ₁，ＰＬ₂，ＰＬ₃の
ゲート電極にハイレベル時に電源電圧Ｖ_CCに保持され、
ローレベル時に負の電位に保持されるクロック信号ＣＬ
Ｋ_B1を印加し、各昇圧段の間に接続されたｎＭＯＳトラ
ンジスタＮＴ₁，ＮＴ₂，ＮＴ₃のゲート電極にクロッ
ク信号ＣＬＫ_B3を印加し、クロック信号ＣＬＫ_B1および
ＣＬＫ_B2をローレベルに保持し、各昇圧段のキャパシタ
Ｃ₁，Ｃ₂，Ｃ₃を電源電圧Ｖ_CCレベルに充電した後、
クロック信号ＣＬＫ_B1，ＣＬＫ_B2をハイレベルに切り換
え、クロック信号ＣＬＫ_B3をハイレベルに切り換え、出
力端子Ｔ_OU _TBに負の昇圧電圧Ｖ_OUTBを出力するので、昇
圧時に基板バイアス効果による昇圧電圧のロスがなく、
所望の負電圧を得るために必要な段数を低減でき、チッ
プ面積当たりの出力電流を大きくでき、立上り時間を短
縮できる。

【００７７】

【発明の効果】以上説明したように、本発明の電源回路
によれば、昇圧時に基板バイアス効果による昇圧電圧の
ロスを回避でき、所望の高電圧を得るために必要な段数
を低減でき、チップ面積当たりの出力電流を大きくで
き、立上り時間を短縮できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る電源回路の第１の実施形態を示す
回路図である。

【図２】本発明に係る電源回路の昇圧段の構成を示す回
路図である。

【図３】第１の実施形態のタイミングチャートである。

【図４】クロック生成回路の一例を示す回路図である。

【図５】昇圧クロック発生用クロック発生器の一例を示
す回路図である。

【図６】クロック生成回路のタイミングチャートであ
る。

【図７】本発明に係る電源回路の第２の実施形態を示す
回路図である。

【図８】第２の実施形態の昇圧段の構成を示す回路図で
ある。

【図９】第２の実施形態のタイミングチャートである。

【図１０】第２の実施形態におけるクロック生成回路の
一例を示す回路図である。

【図１１】クロック生成回路のタイミングチャートであ
る。

【図１２】従来の電源回路の構成を示す回路図である。

【符号の説明】

１０，１０ａ…クロック発生器、ＣＬＫ₁，ＣＬＫ₂，
ＣＬＫ₃，ＣＬＫ_B1，ＣＬＫ_B2，ＣＬＫ_B3…クロック信
号、Ａ，Ｂ，Ｃ，Ｄ，Ａ_B，Ｂ_B，Ｃ_B，Ｄ_B…クロッ
ク信号、Ｔ_CLK1，Ｔ_CLK2，Ｔ_CLK3，Ｔ_CLKB1，
Ｔ_CLKB2，Ｔ_CLKB3…クロック信号入力端子、ＰＴ₁，
ＰＴ₂，ＰＴ₃，ＰＴ_L，ＰＵ₁，ＰＵ₂，ＰＵ ₃，Ｐ
Ｌ₁，ＰＬ₂，ＰＬ₃…ｐＭＯＳトランジスタ、Ｎ
Ｕ₁，ＮＵ₂，ＮＵ₃，ＮＬ₁，ＮＬ₂，ＮＬ₃，ＮＴ
₁，ＮＴ₂，ＮＴ₃，ＮＴ_L，ＮＡ，ＮＢ，ＮＣ，Ｎ
Ｄ，ＮＡ_B，ＮＢ_B，ＮＣ_B，ＮＤ_B…ｎＭＯＳトラン
ジスタ、Ｋ₁，Ｋ ₂，Ｋ₃，Ｌ₁，Ｌ₂，Ｌ₃，…昇圧
段のノード、ＫＢ₁，ＫＢ₂，ＫＢ₃，ＬＢ₁，Ｌ
Ｂ₂，ＬＢ₃…昇圧段のノード、Ｃ₁，Ｃ₂，Ｃ₃，Ｃ
_L，Ｃ_CK…キャパシタ、Ｔ_OUT…正の昇圧電圧Ｖ_OUTの
出力端子、Ｔ_OUTB…負の昇圧電圧Ｖ_OUTBの出力端子、Ｆ
Ｆ₁，ＲＦＦ₂，ＲＦＦ₃，ＲＦＦ₄，ＲＦＦ₅，ＲＦ
Ｆ₆…ＲＳフリップフロップ、ＤＬＹ₁，ＤＬＹ₂…遅
延回路、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】第１のノードと第２のノードとの間に接
続された容量素子と、上記第１のノードと第１の電源との間に接続された第１
のスイッチ手段と、上記第２のノードと第２の電源との間に接続された第２
のスイッチ手段とを有する昇圧段を少なくとも２段を有
し、初段の上記昇圧段の上記第２のノードに接続され、当該
ノードを定電位に保持するバイアス手段と、上記各昇圧段間に前段の上記第１のノードと後段の上記
第２のノードとの間に接続され、上記第１および第２の
スイッチ手段が非導通時に導通状態に設定される第３の
スイッチ手段と、最終段の上記第１のノードと昇圧電圧出力端子との間に
接続された整流素子とを有し、上記第１および第２のスイッチ手段を導通状態に設定す
ることにより上記容量素子を充電させ、上記第１および
第２のスイッチ手段を非導通状態に設定し、上記第３の
スイッチ手段を導通状態に設定することにより上記容量
素子を放電させ、上記出力端子に昇圧電圧を出力する電
源回路。
【請求項２】上記バイアス手段は、上記第１および第
２のスイッチ手段が非導通時に導通状態に設定されるス
イッチ手段により構成されている請求項１記載の電源回
路。
【請求項３】上記第１の電源は正の電源、上記第２の
電源は負の電源であり、上記定電位は上記第１の電源の電位であり、上記バイアス手段は、上記第１の電源から上記初段の昇
圧段の上記第２のノードに向かって、順方向となるよう
に接続されている整流素子であり、上記整流素子は上記最終段の昇圧段の上記第１のノード
から上記出力端子に向かって、順方向となるように接続
され、上記出力端子に正の昇圧電圧を供給する請求項１
記載の電源回路。
【請求項４】上記第１の電源は負の電源、上記第２の
電源は正の電源であり、上記定電位は上記第１の電源の電位であり、上記バイアス手段は、上記初段の昇圧段の上記第２のノ
ードから上記第１の電源に向かって、順方向となるよう
に接続されている整流素子であり、上記整流素子は上記出力端子から上記最終段の昇圧段の
上記第１のノードに向かって、順方向となるように接続
され、上記出力端子に負の昇圧電圧を供給する請求項１
記載の電源回路。
【請求項５】上記第１のスイッチ手段はゲート電極が
第１のクロックの入力端子に接続され、一方の拡散層が
上記第１の電源に接続され、他方の拡散層が上記昇圧段
の第１のノードに接続された第１導電形絶縁ゲート型電
界効果トランジスタにより構成されている請求項１記載
の電源回路。
【請求項６】上記第２のスイッチ手段はゲート電極が
第２のクロックの入力端子に接続され、一方の拡散層が
上記第２の電源に接続され、他方の拡散層が上記昇圧段
の第２のノードに接続された第１導電形絶縁ゲート型電
界効果トランジスタにより構成されている請求項１記載
の電源回路。
【請求項７】上記第３のスイッチ手段はゲート電極が
第３のクロックの入力端子に接続された第２導電形絶縁
ゲート型電界効果トランジスタにより構成されている請
求項１記載の電源回路。
【請求項８】上記バイアス手段を構成するスイッチ手
段はゲート電極が第３のクロックの入力端子に接続され
た第２導電形絶縁ゲート型電界効果トランジスタにより
構成されている請求項２記載の電源回路。
【請求項９】上記第１のクロックの振幅は上記第１の
電源と上記第２の電源との電位差より大きく設定されて
いる請求項５に記載の電源回路。
【請求項１０】上記第１の電源は正の電源、かつ、上
記第１の導電形絶縁ゲート型電界効果トランジスタはｎ
ＭＯＳトランジスタにより構成され、上記第１のクロッ
クのハイレベル区間に、上記第１の電源電圧より高いレ
ベルに保持される請求項５記載の電源回路。
【請求項１１】上記第１の電源は正の電源、かつ、上
記第１の導電形絶縁ゲート型電界効果トランジスタはｎ
ＭＯＳトランジスタにより構成され、上記第１のクロッ
クのハイレベル区間に、上記第１の電源電圧より高いレ
ベルに保持される請求項６記載の電源回路。
【請求項１２】上記第１の電源は負の電源、かつ、上
記第１の導電形絶縁ゲート型電界効果トランジスタはｐ
ＭＯＳトランジスタにより構成され、上記第１のクロッ
クのローレベル区間に、上記第２の電源電圧より低いレ
ベルに保持される請求項５記載の電源回路。
【請求項１３】上記第１の電源は負の電源、かつ、上
記第１の導電形絶縁ゲート型電界効果トランジスタはｐ
ＭＯＳトランジスタにより構成され、上記第１のクロッ
クのローレベル区間に、上記第２の電源電圧より低いレ
ベルに保持される請求項６記載の電源回路。
【請求項１４】上記第３のスイッチ手段を構成する第
２導電形絶縁ゲート型電界効果トランジスタはそれぞれ
独立したウェルに形成されている請求項７記載の電源回
路。
【請求項１５】上記バイアス手段を構成するスイッチ
手段を形成する第２導電形絶縁ゲート型電界効果トラン
ジスタは外部回路を構成する他のトランジスタと同一の
ウェルに形成されている請求項８記載の電源回路。
【請求項１６】第１のノードと第２のノードとの間に
接続された容量素子と、上記第１のノードと第１の電源
との間に接続された第１のスイッチ手段と、上記第２の
ノードと第２の電源との間に接続された第２のスイッチ
手段とを有する昇圧段と、上記昇圧段の上記第２のノードに接続され、当該ノード
を定電位に保持するバイアス手段と、上記昇圧段の上記第１のノードと昇圧電圧出力端子との
間に接続された整流素子とを有し、上記第１および第２のスイッチ手段を導通状態および非
導通状態に繰り返し設定することにより、上記出力端子
に昇圧電圧を出力する電源回路。