JPH1078919A - 不正アクセス防止装置 - Google Patents
不正アクセス防止装置Info
- Publication number
- JPH1078919A JPH1078919A JP8234899A JP23489996A JPH1078919A JP H1078919 A JPH1078919 A JP H1078919A JP 8234899 A JP8234899 A JP 8234899A JP 23489996 A JP23489996 A JP 23489996A JP H1078919 A JPH1078919 A JP H1078919A
- Authority
- JP
- Japan
- Prior art keywords
- access
- address
- memory
- unauthorized access
- processor unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001514 detection method Methods 0.000 claims abstract description 26
- 230000002265 prevention Effects 0.000 claims description 6
- 230000005856 abnormality Effects 0.000 abstract 1
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】
【課題】 プロセッサ部の不正処理ばかりでなく、不正
データの書き込みや外部装置の不正動作をも防止でき
る、不正アクセス防止装置を得る。 【解決手段】 参照メモリー部５には不正アクセス検出
データを格納する。メモリー部３及びＩ／Ｏ部４のアク
セスチェックは、アドレスあるいはコマンド等と、不正
アクセス検出データとを比較し、リードの許可／禁止、
ライトの許可／禁止、未使用エリアへのアクセス、アド
レスの正常／異常等をチェックする。アクセスが正常の
場合は、メモリー部３あるいはＩ／Ｏ部４のゲート３−
３あるいは４−３を開き、アクセスを可能にする。不正
アクセスが発生した場合、ゲート３−３あるいは４−３
は閉じたままとなり、メモリー部３あるいはＩ／Ｏ部４
への不正アクセスは禁止される。
データの書き込みや外部装置の不正動作をも防止でき
る、不正アクセス防止装置を得る。 【解決手段】 参照メモリー部５には不正アクセス検出
データを格納する。メモリー部３及びＩ／Ｏ部４のアク
セスチェックは、アドレスあるいはコマンド等と、不正
アクセス検出データとを比較し、リードの許可／禁止、
ライトの許可／禁止、未使用エリアへのアクセス、アド
レスの正常／異常等をチェックする。アクセスが正常の
場合は、メモリー部３あるいはＩ／Ｏ部４のゲート３−
３あるいは４−３を開き、アクセスを可能にする。不正
アクセスが発生した場合、ゲート３−３あるいは４−３
は閉じたままとなり、メモリー部３あるいはＩ／Ｏ部４
への不正アクセスは禁止される。
Description
【０００１】
【発明の属する技術分野】本発明は不正アクセス防止装
置に関し、特にコンピュータシステムの不正アクセス防
止装置に関する。
置に関し、特にコンピュータシステムの不正アクセス防
止装置に関する。
【０００２】
【従来の技術】コンピュータシステムのプロセッサ部
（ＣＰＵ）はバスラインを通じて、ＲＯＭ（リードオン
リーメモリー）やＲＡＭ（ランダムアクセスメモリー）
で構成されるメモリーシステム、Ｉ／Ｏインタフェース
を介して入出力装置や周辺装置等の外部装置をアクセス
して制御する。プロセッサ部からのアクセスはそれぞれ
のアドレスを基準に行われる。例えば使用されていない
メモリーシステムのアドレスや、周辺装置等が接続され
ていないＩ／Ｏインタフェースのアドレスを、アクセス
することを不正（アドレス）アクセスと呼ぶ。この不正
アクセスは、ソフトウエアのバグやパルス性のノイズ等
に起因して発生し、プロセッサ部（ＣＰＵ）の暴走の原
因となる。
（ＣＰＵ）はバスラインを通じて、ＲＯＭ（リードオン
リーメモリー）やＲＡＭ（ランダムアクセスメモリー）
で構成されるメモリーシステム、Ｉ／Ｏインタフェース
を介して入出力装置や周辺装置等の外部装置をアクセス
して制御する。プロセッサ部からのアクセスはそれぞれ
のアドレスを基準に行われる。例えば使用されていない
メモリーシステムのアドレスや、周辺装置等が接続され
ていないＩ／Ｏインタフェースのアドレスを、アクセス
することを不正（アドレス）アクセスと呼ぶ。この不正
アクセスは、ソフトウエアのバグやパルス性のノイズ等
に起因して発生し、プロセッサ部（ＣＰＵ）の暴走の原
因となる。
【０００３】特開平４−２１０４０号公報には、参照メ
モリーに予め検出すべき全ての不正アドレスを格納して
おく。そして、実際にデバイスのアクセス時に出力され
るアドレスを監視し、参照メモリーの内容と比較し、不
正アクセスが発生したとき、プロセッサに割り込みを通
知する。プロセッサは、この割り込みによって処理を停
止する。方法が提案されている。
モリーに予め検出すべき全ての不正アドレスを格納して
おく。そして、実際にデバイスのアクセス時に出力され
るアドレスを監視し、参照メモリーの内容と比較し、不
正アクセスが発生したとき、プロセッサに割り込みを通
知する。プロセッサは、この割り込みによって処理を停
止する。方法が提案されている。
【０００４】
【発明が解決しようとする課題】特開平４−２１０４０
号公報記載の提案の場合、不正アドレスアクセスによっ
て、不正データが読みとられた場合は、不正アクセスの
検出による割り込みでのプロセッサの処理の停止によっ
て、プロセッサの不正な処理は防止されるが、不正アド
レスアクセスによって、不正データが書き込まれる危険
や、外部装置（入出力装置、周辺装置等）が不正な動作
をすることまでは防止できない。
号公報記載の提案の場合、不正アドレスアクセスによっ
て、不正データが読みとられた場合は、不正アクセスの
検出による割り込みでのプロセッサの処理の停止によっ
て、プロセッサの不正な処理は防止されるが、不正アド
レスアクセスによって、不正データが書き込まれる危険
や、外部装置（入出力装置、周辺装置等）が不正な動作
をすることまでは防止できない。
【０００５】本発明の目的は、不正アドレスアクセスに
よるプロセッサ部の不正処理ばかりでなく、不正データ
の書き込みや外部装置の不正動作をも防止できる、不正
アクセス防止装置を提供することである。
よるプロセッサ部の不正処理ばかりでなく、不正データ
の書き込みや外部装置の不正動作をも防止できる、不正
アクセス防止装置を提供することである。
【０００６】
【課題を解決するための手段】本発明によるコンピュー
タを含むプロセッサ部が、バスラインを介して、第一の
メモリーあるいは外部装置のアドレスをアクセスしなが
ら制御するコンピュータシステムの不正アクセス防止装
置は、前記バスラインに接続され前記アドレスに対応す
る不正アクセス検出データを予め格納した第二のメモリ
ーと、前記バスラインと前記第一のメモリーあるいは外
部装置のとの間に挿入されたゲート回路と、前記プロセ
ッサ部がアクセスしようとするアドレスとそのアドレス
に対応する前記不正アクセス検出データとを照合して不
正アクセスでないことが検出された場合のみ前記ゲート
回路を開いて前記プロセッサ部にアクセスさせるように
制御するアクセス制御手段とを含むことを特徴とする。
タを含むプロセッサ部が、バスラインを介して、第一の
メモリーあるいは外部装置のアドレスをアクセスしなが
ら制御するコンピュータシステムの不正アクセス防止装
置は、前記バスラインに接続され前記アドレスに対応す
る不正アクセス検出データを予め格納した第二のメモリ
ーと、前記バスラインと前記第一のメモリーあるいは外
部装置のとの間に挿入されたゲート回路と、前記プロセ
ッサ部がアクセスしようとするアドレスとそのアドレス
に対応する前記不正アクセス検出データとを照合して不
正アクセスでないことが検出された場合のみ前記ゲート
回路を開いて前記プロセッサ部にアクセスさせるように
制御するアクセス制御手段とを含むことを特徴とする。
【０００７】本発明の作用は次の通りである。図１にお
いて、参照メモリー部５には、あらかじめメモリー部３
及びＩ／Ｏ部４のアクセスの際の不正アクセス検出デー
タが格納されている。参照メモリー部５は、プロセッサ
部１が出力するアドレスに応じて、不正アクセス検出デ
ータを出力する。
いて、参照メモリー部５には、あらかじめメモリー部３
及びＩ／Ｏ部４のアクセスの際の不正アクセス検出デー
タが格納されている。参照メモリー部５は、プロセッサ
部１が出力するアドレスに応じて、不正アクセス検出デ
ータを出力する。
【０００８】メモリー部３及びＩ／Ｏ部４のアクセスチ
ェックは、メモリー部３及びＩ／Ｏ部４をアクセスする
アドレス、リードあるいはライト等のコマンド等と、参
照メモリー部５から出力される不正アクセス検出データ
とを比較し、リードの許可／禁止、ライトの許可／禁
止、未使用エリアへのアクセス、アドレスの正常／異常
等をチェックする。アクセスが正常の場合は、メモリー
部３あるいはＩ／Ｏ部４のゲート３−３あるいは４−３
を開き、アクセスを可能にする。
ェックは、メモリー部３及びＩ／Ｏ部４をアクセスする
アドレス、リードあるいはライト等のコマンド等と、参
照メモリー部５から出力される不正アクセス検出データ
とを比較し、リードの許可／禁止、ライトの許可／禁
止、未使用エリアへのアクセス、アドレスの正常／異常
等をチェックする。アクセスが正常の場合は、メモリー
部３あるいはＩ／Ｏ部４のゲート３−３あるいは４−３
を開き、アクセスを可能にする。
【０００９】ソフトウエアのバグあるいはハードウエア
上の障害等による不正アクセスが発生した場合、アドレ
ス及びコマンドと不正アクセス検出データとの間で不整
合が生じるため、ゲート３−３あるいは４−３は閉じた
ままとなり、メモリー部３あるいはＩ／Ｏ部４への不正
アクセスは禁止される。また、不正アクセス発生時は、
直ちにプロセッサ部１に不正アクセス発生を通知６す
る。
上の障害等による不正アクセスが発生した場合、アドレ
ス及びコマンドと不正アクセス検出データとの間で不整
合が生じるため、ゲート３−３あるいは４−３は閉じた
ままとなり、メモリー部３あるいはＩ／Ｏ部４への不正
アクセスは禁止される。また、不正アクセス発生時は、
直ちにプロセッサ部１に不正アクセス発生を通知６す
る。
【００１０】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１１】図１は本発明によるの実施例の構成を示す
ブロック図である。図１において、プロセッサ部（ＣＰ
Ｕ）１は、マイクロプロセッサ等から構成され、メモリ
ー部３に格納されているプログラム（ソフトウエア）に
従い、データの入力、処理及び出力を制御する。
ブロック図である。図１において、プロセッサ部（ＣＰ
Ｕ）１は、マイクロプロセッサ等から構成され、メモリ
ー部３に格納されているプログラム（ソフトウエア）に
従い、データの入力、処理及び出力を制御する。
【００１２】メモリー部３は、半導体メモリー等からな
るメモリー３−１、アクセスエラーチェック回路３−
２、ゲート３−３より構成される。メモリー３−１はプ
ロセッサ部１が実行するプログラムにより、入力あるい
は出力するデータ等を格納する。アクセスエラーチェッ
ク回路３−２は、参照メモリー部５から出力される不正
アクセス検出データを基に、メモリー３−１への不正ア
クセス（リードの許可／禁止、ライトの許可／禁止、未
使用エリアへのアクセス、アドレスの正常／異常）をチ
ェックする。
るメモリー３−１、アクセスエラーチェック回路３−
２、ゲート３−３より構成される。メモリー３−１はプ
ロセッサ部１が実行するプログラムにより、入力あるい
は出力するデータ等を格納する。アクセスエラーチェッ
ク回路３−２は、参照メモリー部５から出力される不正
アクセス検出データを基に、メモリー３−１への不正ア
クセス（リードの許可／禁止、ライトの許可／禁止、未
使用エリアへのアクセス、アドレスの正常／異常）をチ
ェックする。
【００１３】アクセス正常時は、ゲート３−３に対し、
ゲートを開くように指示することにより、メモリー３−
１へのアクセスが可能となる。また、不正アクセス時
は、ゲート３−３を閉じたままとすることにより、メモ
リー３−１へのアクセスを禁止し、プロセッサ部１に対
して、不正アクセスを通知する。ゲート３−３は、アク
セスエラーチェック回路３−２からの制御信号により、
メモリー３−１へのアクセスを制御する。
ゲートを開くように指示することにより、メモリー３−
１へのアクセスが可能となる。また、不正アクセス時
は、ゲート３−３を閉じたままとすることにより、メモ
リー３−１へのアクセスを禁止し、プロセッサ部１に対
して、不正アクセスを通知する。ゲート３−３は、アク
セスエラーチェック回路３−２からの制御信号により、
メモリー３−１へのアクセスを制御する。
【００１４】Ｉ／Ｏ部４は、外部装置（入出力装置、周
辺装置等）とのＩ／Ｏインタフェース４−１、アクセス
エラーチェック回路４−２、ゲート４−３により構成さ
れるが、動作は基本的にメモリー部３と同一のため、動
作説明は省略する。
辺装置等）とのＩ／Ｏインタフェース４−１、アクセス
エラーチェック回路４−２、ゲート４−３により構成さ
れるが、動作は基本的にメモリー部３と同一のため、動
作説明は省略する。
【００１５】参照メモリー部５は半導体メモリー等から
構成され、アクセスエラーチェック回路３−２あるいは
４−２が不正アクセスを検出するための不正アクセス検
出データを格納する。そして、バスライン２のアドレス
線２−１を監視し、アドレスに対応した不正アクセス検
出データを、アクセスエラーチェック線２−５に出力す
る。
構成され、アクセスエラーチェック回路３−２あるいは
４−２が不正アクセスを検出するための不正アクセス検
出データを格納する。そして、バスライン２のアドレス
線２−１を監視し、アドレスに対応した不正アクセス検
出データを、アクセスエラーチェック線２−５に出力す
る。
【００１６】バスライン２は、アドレス線２−１、デー
タ線２−２、コマンド線２−３、レディ線２−４、アク
セスエラーチェック線２−５から構成される。アドレス
線２−１は、プロセッサ部１から出力されるアドレス信
号を伝送する。データ線２−２は、プロセッサ部１、メ
モリー部３、Ｉ／Ｏ部４から／へ入出力されるデータを
伝送する。コマンド線２−３は、プロセッサ部１から出
力される所定のコマンドを伝送する。
タ線２−２、コマンド線２−３、レディ線２−４、アク
セスエラーチェック線２−５から構成される。アドレス
線２−１は、プロセッサ部１から出力されるアドレス信
号を伝送する。データ線２−２は、プロセッサ部１、メ
モリー部３、Ｉ／Ｏ部４から／へ入出力されるデータを
伝送する。コマンド線２−３は、プロセッサ部１から出
力される所定のコマンドを伝送する。
【００１７】レディ線２−４は、アクセスを許容する際
に、メモリー部３あるいはＩ／Ｏ部４から出力されるレ
ディ信号を伝送する。アクセスエラーチェック線２−５
は、参照メモリー部５から出力される不正アクセス検出
データを伝送する。
に、メモリー部３あるいはＩ／Ｏ部４から出力されるレ
ディ信号を伝送する。アクセスエラーチェック線２−５
は、参照メモリー部５から出力される不正アクセス検出
データを伝送する。
【００１８】図２にメモリー３−１のメモリーマップを
示す。例えば図示のように、メモリー３−１へのアクセ
スは、000000Hから00FFFFHのワークエリアはリード及び
ライト許可、010000Hから01FFFFHのプログラムエリアは
リードのみ許可、020000Hから02FFFFHのデータ記録エリ
アはライトのみ許可、030000HからFFFFFFHの未使用エリ
アはリード及びライトを禁止とする。
示す。例えば図示のように、メモリー３−１へのアクセ
スは、000000Hから00FFFFHのワークエリアはリード及び
ライト許可、010000Hから01FFFFHのプログラムエリアは
リードのみ許可、020000Hから02FFFFHのデータ記録エリ
アはライトのみ許可、030000HからFFFFFFHの未使用エリ
アはリード及びライトを禁止とする。
【００１９】図３に示すように、参照メモリー部５に、
不正アクセス検出データとして、アドレスエラー検出デ
ータ、リード許可／禁止ステータス、ライト許可／禁止
ステータスを全てのアドレスに対しセットする。なお、
アドレスエラー検出データには、１ビットのパリティあ
るいは複数ビット構成のエラー訂正データ等を付加する
ことが考えられるが、本実施例の場合は、１ビットのパ
リティを付加するものとして説明する。
不正アクセス検出データとして、アドレスエラー検出デ
ータ、リード許可／禁止ステータス、ライト許可／禁止
ステータスを全てのアドレスに対しセットする。なお、
アドレスエラー検出データには、１ビットのパリティあ
るいは複数ビット構成のエラー訂正データ等を付加する
ことが考えられるが、本実施例の場合は、１ビットのパ
リティを付加するものとして説明する。
【００２０】参照メモリー部５には、まず000000Hから0
0FFFFHにリード許可、ライト許可、及びアドレスパリテ
ィを格納する。以下同様に、010000HからFFFFFFHにデー
タを格納する。
0FFFFHにリード許可、ライト許可、及びアドレスパリテ
ィを格納する。以下同様に、010000HからFFFFFFHにデー
タを格納する。
【００２１】参照メモリー部５にセットするデータを次
のように定義する。ビット１（Ｄ0）は、リード許可／
禁止ステータスをセットし、０：許可、１：禁止とす
る。ビット２（Ｄ1）は、ライト許可／禁止ステータス
をセットし、０：許可、１：禁止とする。ビット３（Ｄ
3）は、アドレスパリティをセットし、各アドレスに０
または１をセットする。
のように定義する。ビット１（Ｄ0）は、リード許可／
禁止ステータスをセットし、０：許可、１：禁止とす
る。ビット２（Ｄ1）は、ライト許可／禁止ステータス
をセットし、０：許可、１：禁止とする。ビット３（Ｄ
3）は、アドレスパリティをセットし、各アドレスに０
または１をセットする。
【００２２】プログラム実行後、プロセッサ部１はバス
ライン２を介して、メモリー部３及びＩ／Ｏ部４へアク
セスを行う。プロセッサ部１がメモリー部３をアクセス
する場合、プロセッサ部１からアドレス線２−１を介し
てアドレス信号が出力され、同時にデータ読み出し等の
コマンドが、コマンド線２−３を介してメモリー部３に
向け出力される。
ライン２を介して、メモリー部３及びＩ／Ｏ部４へアク
セスを行う。プロセッサ部１がメモリー部３をアクセス
する場合、プロセッサ部１からアドレス線２−１を介し
てアドレス信号が出力され、同時にデータ読み出し等の
コマンドが、コマンド線２−３を介してメモリー部３に
向け出力される。
【００２３】この時、アドレス線２−１を監視している
参照メモリー部５は、アドレスに対応した不正アクセス
検出データを、アクセスエラーチェック線２−５を介し
てメモリー部３へ出力する。例えばプロセッサ部１が、
メモリー部３（のメモリー３−１）の000000H番地（図
２参照）にアクセスする場合は、参照メモリー部５の00
0000H番地（図３参照）のデータを出力する。
参照メモリー部５は、アドレスに対応した不正アクセス
検出データを、アクセスエラーチェック線２−５を介し
てメモリー部３へ出力する。例えばプロセッサ部１が、
メモリー部３（のメモリー３−１）の000000H番地（図
２参照）にアクセスする場合は、参照メモリー部５の00
0000H番地（図３参照）のデータを出力する。
【００２４】メモリー部３では、アドレス線２−１、コ
マンド線２−３及びアクセスエラーチェック線２−５を
介して送られたアドレス、コマンド及び不正アクセス検
出データをアクセスエラーチェック回路３−２に入力
し、不正アクセスをチェックする。この不正アクセスチ
ェックは、次のようにアドレスデータ及びコマンド（リ
ード、ライト等）のチェックを行う。
マンド線２−３及びアクセスエラーチェック線２−５を
介して送られたアドレス、コマンド及び不正アクセス検
出データをアクセスエラーチェック回路３−２に入力
し、不正アクセスをチェックする。この不正アクセスチ
ェックは、次のようにアドレスデータ及びコマンド（リ
ード、ライト等）のチェックを行う。
【００２５】プロセッサ部１が正常なアクセスを行う場
合、アクセスエラーチェック回路３−２はアクセス正常
と判断し、ゲート３−３に対しイネーブルを出力し、ゲ
ート３−３を開けてメモリー３−１より該当するアドレ
スから、データ線２−２に対しデータを出力する。メモ
リー部３のアクセス終了後、アクセス終了を示すレディ
信号をレディ線２−４を介して、プロセッサ部１に出力
する。なお、説明の都合上、レディ信号は常にオン（ア
クセス終了）とする。
合、アクセスエラーチェック回路３−２はアクセス正常
と判断し、ゲート３−３に対しイネーブルを出力し、ゲ
ート３−３を開けてメモリー３−１より該当するアドレ
スから、データ線２−２に対しデータを出力する。メモ
リー部３のアクセス終了後、アクセス終了を示すレディ
信号をレディ線２−４を介して、プロセッサ部１に出力
する。なお、説明の都合上、レディ信号は常にオン（ア
クセス終了）とする。
【００２６】プロセッサ部１が、メモリー３−１の0000
00H番地（ワークエリア）にアクセスしようとしたと
き、ハードウエア上の障害等により、バスライン２のア
ドレス線２−１に異常が生じ、アドレスが例えば000001
H番地に変化した場合は、アクセスエラーチェック回路
３−２が、不正アクセス検出データのアドレスパリティ
と比較して、パリティエラーを検出し、ゲート３−３は
閉じたままとなり、メモリー３−１へのアクセスは禁止
され、データを保護する。同時に、プロセッサ部１に不
正アクセス通知線６を介して、不正アクセスが通知され
る。
00H番地（ワークエリア）にアクセスしようとしたと
き、ハードウエア上の障害等により、バスライン２のア
ドレス線２−１に異常が生じ、アドレスが例えば000001
H番地に変化した場合は、アクセスエラーチェック回路
３−２が、不正アクセス検出データのアドレスパリティ
と比較して、パリティエラーを検出し、ゲート３−３は
閉じたままとなり、メモリー３−１へのアクセスは禁止
され、データを保護する。同時に、プロセッサ部１に不
正アクセス通知線６を介して、不正アクセスが通知され
る。
【００２７】プロセッサ部１が、プログラムのバグ等に
より、メモリー３−１のリードのみ許可された010000H
番地（プログラムエリア）へライトしようとしたとき、
アクセスエラーチェック回路３−２は、不正アクセス検
出データのライト許可／禁止ステータスが禁止になって
いるため、不正アクセスを検出する。そしてゲート３−
３は閉じたままとなり、メモリー３−１へのアクセスは
禁止され、データを保護する。同時に、プロセッサ部１
に不正アクセス通知線６を介して、不正アクセスが通知
される。
より、メモリー３−１のリードのみ許可された010000H
番地（プログラムエリア）へライトしようとしたとき、
アクセスエラーチェック回路３−２は、不正アクセス検
出データのライト許可／禁止ステータスが禁止になって
いるため、不正アクセスを検出する。そしてゲート３−
３は閉じたままとなり、メモリー３−１へのアクセスは
禁止され、データを保護する。同時に、プロセッサ部１
に不正アクセス通知線６を介して、不正アクセスが通知
される。
【００２８】プロセッサ部１が、プログラムのバグ等に
より、メモリー３−１のライトのみ許可された020000H
番地（データ記録エリア）をリードしようとしたとき、
アクセスエラーチェック回路３−２は、不正アクセス検
出データのリード許可／禁止ステータスが禁止になって
いるため、不正アクセスを検出する。そしてゲート３−
３は閉じたままとなり、メモリー３−１へのアクセスは
禁止され、データを保護する。同時に、プロセッサ部１
に不正アクセス通知線６を介して、不正アクセスが通知
される。
より、メモリー３−１のライトのみ許可された020000H
番地（データ記録エリア）をリードしようとしたとき、
アクセスエラーチェック回路３−２は、不正アクセス検
出データのリード許可／禁止ステータスが禁止になって
いるため、不正アクセスを検出する。そしてゲート３−
３は閉じたままとなり、メモリー３−１へのアクセスは
禁止され、データを保護する。同時に、プロセッサ部１
に不正アクセス通知線６を介して、不正アクセスが通知
される。
【００２９】プロセッサ部１が、プログラムのバグ等に
より、メモリー３−１のリード／ライト禁止の030000H
番地（未使用エリア）へアクセスしたとき、アクセスエ
ラーチェック回路３−２は、不正アクセス検出データの
リード許可／禁止ステータス、ライト許可／禁止ステー
タスが共に禁止になっているため、不正アクセスを検出
する。そしてゲート３−３は閉じたままとなり、メモリ
ー３−１へのアクセスは禁止される。同時に、プロセッ
サ部１に不正アクセス通知線６を介して、不正アクセス
が通知される。
より、メモリー３−１のリード／ライト禁止の030000H
番地（未使用エリア）へアクセスしたとき、アクセスエ
ラーチェック回路３−２は、不正アクセス検出データの
リード許可／禁止ステータス、ライト許可／禁止ステー
タスが共に禁止になっているため、不正アクセスを検出
する。そしてゲート３−３は閉じたままとなり、メモリ
ー３−１へのアクセスは禁止される。同時に、プロセッ
サ部１に不正アクセス通知線６を介して、不正アクセス
が通知される。
【００３０】それぞれのケースにおいて、プロセッサ部
１に不正アクセスが通知された場合、プロセッサ部１は
不正アクセスに対する処理（外部への不正アクセス発生
の通知、処理の通知等）を行う。
１に不正アクセスが通知された場合、プロセッサ部１は
不正アクセスに対する処理（外部への不正アクセス発生
の通知、処理の通知等）を行う。
【００３１】図４のタイミングチャートに示すように、
プロセッサ部１からアドレスａが出力され、同時に、一
定のコマンド（メモリーリード、メモリーライト、Ｉ／
Ｏリード、Ｉ／Ｏライト等）ｂが出力される。データラ
イト時には、メモリー部３やＩ／Ｏ部４へデータ線２−
２にデータｃが出力される。また、データリード時に
は、メモリー部３やＩ／Ｏ部４からデータ線２−２にデ
ータｄが出力される。
プロセッサ部１からアドレスａが出力され、同時に、一
定のコマンド（メモリーリード、メモリーライト、Ｉ／
Ｏリード、Ｉ／Ｏライト等）ｂが出力される。データラ
イト時には、メモリー部３やＩ／Ｏ部４へデータ線２−
２にデータｃが出力される。また、データリード時に
は、メモリー部３やＩ／Ｏ部４からデータ線２−２にデ
ータｄが出力される。
【００３２】また、説明の都合上、レディ信号（レディ
線２−４）ｅはオンのままとする。プロセッサ部１から
アドレスａが出力されると、参照メモリー５より、不正
アクセス検出データｆが、アクセスエラーチェック線２
−５に出力される。不正アクセスが発生した場合、不正
アクセス通知線６を介して、不正アクセスがプロセッサ
部１に通知ｇされる。
線２−４）ｅはオンのままとする。プロセッサ部１から
アドレスａが出力されると、参照メモリー５より、不正
アクセス検出データｆが、アクセスエラーチェック線２
−５に出力される。不正アクセスが発生した場合、不正
アクセス通知線６を介して、不正アクセスがプロセッサ
部１に通知ｇされる。
【００３３】
【発明の効果】以上説明したように本発明は、プログラ
ムのバグ等に起因する不正アクセス（リードの異常、ラ
イトの異常）及び、ハードウエア上の障害等によるアド
レス異常を検出し、かつメモリー及びＩ／Ｏを通じての
外部機器（入出力装置、周辺装置等）への不正アクセス
を防止し、データの保護と外部機器の不正動作の防止が
できる効果がある。
ムのバグ等に起因する不正アクセス（リードの異常、ラ
イトの異常）及び、ハードウエア上の障害等によるアド
レス異常を検出し、かつメモリー及びＩ／Ｏを通じての
外部機器（入出力装置、周辺装置等）への不正アクセス
を防止し、データの保護と外部機器の不正動作の防止が
できる効果がある。
【図１】本発明の実施例のブロック図である。
【図２】メモリー部のメモリーマップである。
【図３】参照メモリーのデータ格納例の図である。
【図４】本発明の実施例のタイミングチャートである。
１ プロセッサ部 ２ バスライン ２−１ アドレス線 ２−２ データ線 ２−３ コマンド線 ２−４ レディ線 ２−５ アクセスエラーチェック線 ３ メモリー部 ３−１ メモリー ３−２，４−２ アクセスエラーチェック回路 ３−３，４−３ ゲート ４ Ｉ／Ｏ部 ４−１ Ｉ／Ｏインタフェース ５ 参照メモリー部 ６ 不正アクセス通知線
Claims (3)
- 【請求項１】 コンピュータを含むプロセッサ部が、バ
スラインを介して、第一のメモリーあるいは外部装置の
アドレスをアクセスしながら制御するコンピュータシス
テムの不正アクセス防止装置であって、前記バスライン
に接続され前記アドレスに対応する不正アクセス検出デ
ータを予め格納した第二のメモリーと、前記バスライン
と前記第一のメモリーあるいは外部装置のとの間に挿入
されたゲート回路と、前記プロセッサ部がアクセスしよ
うとするアドレスとそのアドレスに対応する前記不正ア
クセス検出データとを照合して不正アクセスでないこと
が検出された場合のみ前記ゲート回路を開いて前記プロ
セッサ部にアクセスさせるように制御するアクセス制御
手段とを含むことを特徴とする不正アクセス防止装置。 - 【請求項２】 前記アクセス制御手段は、不正アクセス
であることを検出した場合に、前記プロセッサ部に不正
アクセス発生を通知することを特徴とする請求項１記載
の不正アクセス防止装置。 - 【請求項３】 前記不正アクセス検出データが、アドレ
スエラー検出データ、リード許可／禁止ステータス、ラ
イト許可／禁止ステータスを含むことを特徴とする請求
項１あるいは２記載の不正アクセス防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234899A JPH1078919A (ja) | 1996-09-05 | 1996-09-05 | 不正アクセス防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234899A JPH1078919A (ja) | 1996-09-05 | 1996-09-05 | 不正アクセス防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1078919A true JPH1078919A (ja) | 1998-03-24 |
Family
ID=16978053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8234899A Withdrawn JPH1078919A (ja) | 1996-09-05 | 1996-09-05 | 不正アクセス防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1078919A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065287A1 (fr) * | 2001-02-16 | 2002-08-22 | Sony Corporation | Procede de traitement de donnees et appareil correspondant |
| JP2002244921A (ja) * | 2001-02-19 | 2002-08-30 | Sony Corp | データ処理装置 |
| JP2006178867A (ja) * | 2004-12-24 | 2006-07-06 | Nec Saitama Ltd | フラッシュメモリを用いたｃｐｕシステム、フラッシュメモリ保護回路およびそのフラッシュメモリ保護方法 |
| US7712084B2 (en) * | 2000-07-26 | 2010-05-04 | Robert Bosch Gmbh | Method for monitoring a program execution using a debug logic |
| JP2013149342A (ja) * | 2013-04-15 | 2013-08-01 | Mega Chips Corp | 半導体記憶装置 |
| JP2016059792A (ja) * | 2015-06-22 | 2016-04-25 | 山佐株式会社 | 遊技機用制御装置 |
-
1996
- 1996-09-05 JP JP8234899A patent/JPH1078919A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7712084B2 (en) * | 2000-07-26 | 2010-05-04 | Robert Bosch Gmbh | Method for monitoring a program execution using a debug logic |
| WO2002065287A1 (fr) * | 2001-02-16 | 2002-08-22 | Sony Corporation | Procede de traitement de donnees et appareil correspondant |
| US7240345B2 (en) | 2001-02-16 | 2007-07-03 | Sony Corporation | Data processing apparatus and associated method |
| US8141057B2 (en) | 2001-02-16 | 2012-03-20 | Sony Corporation | Data processing apparatus and associated method |
| JP2002244921A (ja) * | 2001-02-19 | 2002-08-30 | Sony Corp | データ処理装置 |
| JP2006178867A (ja) * | 2004-12-24 | 2006-07-06 | Nec Saitama Ltd | フラッシュメモリを用いたｃｐｕシステム、フラッシュメモリ保護回路およびそのフラッシュメモリ保護方法 |
| JP2013149342A (ja) * | 2013-04-15 | 2013-08-01 | Mega Chips Corp | 半導体記憶装置 |
| JP2016059792A (ja) * | 2015-06-22 | 2016-04-25 | 山佐株式会社 | 遊技機用制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5396609A (en) | Method of protecting programs and data in a computer against unauthorized access and modification by monitoring address regions | |
| JP2708427B2 (ja) | マイクロプロセツサ | |
| JPH1078919A (ja) | 不正アクセス防止装置 | |
| JP7079558B2 (ja) | Ｓｐｉフラッシュ用安全装置 | |
| JPH05307488A (ja) | データ転送の異常検出装置 | |
| JPS62160554A (ja) | メモリの不正アクセス防止装置 | |
| JPS59231800A (ja) | 主記憶装置への不正書込防止装置 | |
| JPH0822419A (ja) | 誤書込防止方式 | |
| JPS6250863B2 (ja) | ||
| JP3918089B2 (ja) | メモリ保護回路 | |
| JPH08153045A (ja) | メモリ制御回路 | |
| JPH0954710A (ja) | Ｉｃカード | |
| JP3110222B2 (ja) | マイクロコンピュータ | |
| JPH0844629A (ja) | メモリアクセス異常監視装置 | |
| JP3047839B2 (ja) | シングルチップ・マイクロコンピュータ | |
| JPH04289558A (ja) | ディスク装置における電源瞬断時の書き込みデータ保護方式 | |
| JPS6232544A (ja) | 情報処理装置の異常検出回路 | |
| JPH05241966A (ja) | メモリ制御装置 | |
| JPH04180142A (ja) | メモリアクセス制御回路 | |
| JPS63156261A (ja) | メモリアクセス条件の判定方式 | |
| JP2000172535A (ja) | 制御装置 | |
| JPS5839321A (ja) | 記憶装置 | |
| JPH02183821A (ja) | 外部情報記憶装置 | |
| JPS5928299A (ja) | キ−・エラ−制御方式 | |
| JPH0553790A (ja) | コントローラメモリの保護方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |