JPH1079199A - センスアンプのレリーズを遅延させるためのクロック遅延回路及び方法 - Google Patents
センスアンプのレリーズを遅延させるためのクロック遅延回路及び方法Info
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- JPH1079199A JPH1079199A JP15708597A JP15708597A JPH1079199A JP H1079199 A JPH1079199 A JP H1079199A JP 15708597 A JP15708597 A JP 15708597A JP 15708597 A JP15708597 A JP 15708597A JP H1079199 A JPH1079199 A JP H1079199A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【課題】 センスアンプのレリーズを遅延させるための
クロック遅延回路において、プログラマブル素子を用い
ることなく、トリミングの必要性を無くし、電源電圧等
が変化してもメモリアレイ内の信号変化の時間に追従す
る遅延を生成すること。 【解決手段】 電源電圧に結合される電流源３４と、該
電流源の出力端となるノードＢとグランドの間に結合さ
れるメモリセル３６と、ノードＢとグランドの間に結合
され、メモリアレイ５６におけるビット線の容量性負荷
をエミュレートするエミュレータ３８，４０とを備え、
発生される遅延を、メモリセル３６とエミュレータ３
８，４０の並列的な組み合わせによって規定される時定
数によって決定すると共に、温度、電源電圧等の変動に
対してメモリアレイ５６の信号変化の時間に追従させる
ようにする。
クロック遅延回路において、プログラマブル素子を用い
ることなく、トリミングの必要性を無くし、電源電圧等
が変化してもメモリアレイ内の信号変化の時間に追従す
る遅延を生成すること。 【解決手段】 電源電圧に結合される電流源３４と、該
電流源の出力端となるノードＢとグランドの間に結合さ
れるメモリセル３６と、ノードＢとグランドの間に結合
され、メモリアレイ５６におけるビット線の容量性負荷
をエミュレートするエミュレータ３８，４０とを備え、
発生される遅延を、メモリセル３６とエミュレータ３
８，４０の並列的な組み合わせによって規定される時定
数によって決定すると共に、温度、電源電圧等の変動に
対してメモリアレイ５６の信号変化の時間に追従させる
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、より詳細には、センスアンプ（Ｓ／Ａ）のレリ
ーズを遅延させるためのクロック遅延回路に関する。
に係り、より詳細には、センスアンプ（Ｓ／Ａ）のレリ
ーズを遅延させるためのクロック遅延回路に関する。
【０００２】
【従来の技術】典型的なクロック制御型半導体メモリの
設計では、主メモリアレイ、Ｘデコーダ、Ｙデコーダ、
センスアンプ及び出力バッファが含まれる。アドレスが
デコーダに入力されると、該デコーダは（そのメモリ装
置がバイト単位のメモリである場合には）特定の８ビッ
トのアドレス指定を行うように機能し、その後しばらく
してデータがセンスアンプの入力端に得られる。センス
アンプの出力は出力バッファに入力され、該出力バッフ
ァはそのデータをバイト単位で出力する。メモリは、Ｘ
デコーダにより選択されるワード線とＹデコーダにより
選択されるビット線とによってアドレス指定される。Ｘ
デコーダはワード線信号を発生するように機能し、Ｙデ
コーダはビット線信号を発生するように機能する。
設計では、主メモリアレイ、Ｘデコーダ、Ｙデコーダ、
センスアンプ及び出力バッファが含まれる。アドレスが
デコーダに入力されると、該デコーダは（そのメモリ装
置がバイト単位のメモリである場合には）特定の８ビッ
トのアドレス指定を行うように機能し、その後しばらく
してデータがセンスアンプの入力端に得られる。センス
アンプの出力は出力バッファに入力され、該出力バッフ
ァはそのデータをバイト単位で出力する。メモリは、Ｘ
デコーダにより選択されるワード線とＹデコーダにより
選択されるビット線とによってアドレス指定される。Ｘ
デコーダはワード線信号を発生するように機能し、Ｙデ
コーダはビット線信号を発生するように機能する。
【０００３】クロック回路は、Ｘデコーダがワード線を
選択している間に全てのビット線をプリチャージしイコ
ライズするように機能する。典型的には、ビット線は、
ワード線に先立って駆動される。従って、ワード線が選
択されて活性化された時点では、ビット線は既にプリチ
ャージされイコライズされている。クロック制御型メモ
リの設計において、イコライズ動作は、ワード線が活性
化されている時は停止されるべきである。これは、蓄積
されたビットの値に応じて信号を変化させ始めるのに適
当な時間である。もしそのビットが“１”ならばビット
線上の電荷は放電し始めるであろうし、もしそのビット
が“０”ならばビット線電圧はそのままの状態を維持す
るであろう。クロック制御型メモリの設計では、センス
アンプもイコライズされる。これは、ビット線上の信号
が変化するのを待っている中間状態にそのセンスアンプ
の入力が保持されることを意味する。いったん信号が変
化すると、センスアンプの入力はレリーズ状態とされ、
その入力信号は増幅され、出力バッファに伝達される。
選択している間に全てのビット線をプリチャージしイコ
ライズするように機能する。典型的には、ビット線は、
ワード線に先立って駆動される。従って、ワード線が選
択されて活性化された時点では、ビット線は既にプリチ
ャージされイコライズされている。クロック制御型メモ
リの設計において、イコライズ動作は、ワード線が活性
化されている時は停止されるべきである。これは、蓄積
されたビットの値に応じて信号を変化させ始めるのに適
当な時間である。もしそのビットが“１”ならばビット
線上の電荷は放電し始めるであろうし、もしそのビット
が“０”ならばビット線電圧はそのままの状態を維持す
るであろう。クロック制御型メモリの設計では、センス
アンプもイコライズされる。これは、ビット線上の信号
が変化するのを待っている中間状態にそのセンスアンプ
の入力が保持されることを意味する。いったん信号が変
化すると、センスアンプの入力はレリーズ状態とされ、
その入力信号は増幅され、出力バッファに伝達される。
【０００４】上述したタイプの典型的なクロック制御型
メモリの設計に関わる問題点は、ワード線が活性化され
た時から、センスアンプを何時レリーズ状態とし、その
信号を何時出力バッファに伝達するかである。読み出し
専用メモリ（ＲＯＭ）、電気的にプログラム可能な読み
出し専用メモリ（ＥＰＲＯＭ）、電気的に消去及びプロ
グラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）或い
はフラッシュ型ＥＥＰＲＯＭ（ＦＬＡＳＨ）において、
得ようとしてアドレス指定されているアレイ内のビット
に対する信号変化時間は、ＣＭＯＳ用クロックによって
追従され得るにすぎない。これは、ＣＭＯＳプロセス技
術の変化がメモリセルアレイのプロセス技術の変化に追
従していないという事実に起因する。ＣＭＯＳプロセス
技術の変化は、典型的にはＲＯＭ／ＥＰＲＯＭセルのプ
ロセス技術に追従することは非常に困難である。これら
２つのタイプの回路の感度は、同様にしてプロセスの変
化に追従していない。信号が変化するのに十分な時間が
与えられるということを保証するための唯一の方法は、
クロック遅延に十分大きいマージンを与えることであ
る。しかしながら、この方法では、多くの時間がかか
り、高速の製品を製造するのが困難になる。
メモリの設計に関わる問題点は、ワード線が活性化され
た時から、センスアンプを何時レリーズ状態とし、その
信号を何時出力バッファに伝達するかである。読み出し
専用メモリ（ＲＯＭ）、電気的にプログラム可能な読み
出し専用メモリ（ＥＰＲＯＭ）、電気的に消去及びプロ
グラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）或い
はフラッシュ型ＥＥＰＲＯＭ（ＦＬＡＳＨ）において、
得ようとしてアドレス指定されているアレイ内のビット
に対する信号変化時間は、ＣＭＯＳ用クロックによって
追従され得るにすぎない。これは、ＣＭＯＳプロセス技
術の変化がメモリセルアレイのプロセス技術の変化に追
従していないという事実に起因する。ＣＭＯＳプロセス
技術の変化は、典型的にはＲＯＭ／ＥＰＲＯＭセルのプ
ロセス技術に追従することは非常に困難である。これら
２つのタイプの回路の感度は、同様にしてプロセスの変
化に追従していない。信号が変化するのに十分な時間が
与えられるということを保証するための唯一の方法は、
クロック遅延に十分大きいマージンを与えることであ
る。しかしながら、この方法では、多くの時間がかか
り、高速の製品を製造するのが困難になる。
【０００５】クロック遅延時間は、センスアンプが最大
のゲインで保持されているが故にクリティカルである。
もしセンスアンプも早めにレリーズ状態とされたならば
（つまり、正しい信号が未だ得られていないならば）、
センスアンプの出力は誤った方向に振れるかも知れな
い。このような状態は「グリッチ」と呼ばれており、セ
ンスアンプが誤った方向に動作した場合のリカバリー時
間は相対的に長くなる。従って、出来るだけ短いアクセ
ス時間を達成するためには、センスアンプがレリーズ状
態となる前にセンスアンプに入力される信号として正し
い信号が得られることを保証することが望ましい。
のゲインで保持されているが故にクリティカルである。
もしセンスアンプも早めにレリーズ状態とされたならば
（つまり、正しい信号が未だ得られていないならば）、
センスアンプの出力は誤った方向に振れるかも知れな
い。このような状態は「グリッチ」と呼ばれており、セ
ンスアンプが誤った方向に動作した場合のリカバリー時
間は相対的に長くなる。従って、出来るだけ短いアクセ
ス時間を達成するためには、センスアンプがレリーズ状
態となる前にセンスアンプに入力される信号として正し
い信号が得られることを保証することが望ましい。
【０００６】イコライズ動作中すなわちプリチャージ期
間中、ビット線とソース線は典型的には互いに小さな許
容誤差の範囲内に保持されている。これらの信号は、そ
れら自身が典型的にはシングルエンド型センスアンプよ
りむしろ差動型センスアンプであるところのセンスアン
プへの入力となる。差動型センスアンプは、シングルエ
ンド型センスアンプに比べて、高いゲインを有し、ノイ
ズにも強い。また、差動型センスアンプの高いゲイン
は、出力信号を変化させるための時間を短縮するのに役
立つ。一方、シングルエンド型センスアンプは、ノイズ
に対して非常に敏感で、出力を生成するのにＤＣ基準電
圧を使用しているという事実に起因して、より高い入力
信号を必要とする。
間中、ビット線とソース線は典型的には互いに小さな許
容誤差の範囲内に保持されている。これらの信号は、そ
れら自身が典型的にはシングルエンド型センスアンプよ
りむしろ差動型センスアンプであるところのセンスアン
プへの入力となる。差動型センスアンプは、シングルエ
ンド型センスアンプに比べて、高いゲインを有し、ノイ
ズにも強い。また、差動型センスアンプの高いゲイン
は、出力信号を変化させるための時間を短縮するのに役
立つ。一方、シングルエンド型センスアンプは、ノイズ
に対して非常に敏感で、出力を生成するのにＤＣ基準電
圧を使用しているという事実に起因して、より高い入力
信号を必要とする。
【０００７】上述したグリッチの問題に対する一つの解
決法は、最悪の条件の下で最悪のケースでのセルに対し
て設計を行い、安全性のマージンを加味することであ
る。これは、時間遅れについて上限値を保証するという
反面、動作スピードを大幅に低下させることになる。別
の解決法は、製造工程中の各段階においてクロック遅延
回路に対しトリミングを行うことである。かかるクロッ
ク遅延回路には、特定の段階において遅延を最適化する
ためにプログラマブルな素子が組み込まれるであろう。
トリミング処理は、最も高速の素子から始めることにな
るであろう。もし回路にグリッチが発生したならば、そ
れは、センスアンプが誤った方向に動作したために該セ
ンスアンプが正しい信号を受信できなかったことを意味
する。この場合、グリッチが発生しなくなるまで遅延は
増大し、信号変化時間はますます長くなる。これは、上
記特定の段階に対する最も速い設定である。これに更
に、安全性のマージンとして一段以上の遅延が加わるこ
とになる。
決法は、最悪の条件の下で最悪のケースでのセルに対し
て設計を行い、安全性のマージンを加味することであ
る。これは、時間遅れについて上限値を保証するという
反面、動作スピードを大幅に低下させることになる。別
の解決法は、製造工程中の各段階においてクロック遅延
回路に対しトリミングを行うことである。かかるクロッ
ク遅延回路には、特定の段階において遅延を最適化する
ためにプログラマブルな素子が組み込まれるであろう。
トリミング処理は、最も高速の素子から始めることにな
るであろう。もし回路にグリッチが発生したならば、そ
れは、センスアンプが誤った方向に動作したために該セ
ンスアンプが正しい信号を受信できなかったことを意味
する。この場合、グリッチが発生しなくなるまで遅延は
増大し、信号変化時間はますます長くなる。これは、上
記特定の段階に対する最も速い設定である。これに更
に、安全性のマージンとして一段以上の遅延が加わるこ
とになる。
【０００８】従来技術のクロック遅延回路を例示する構
成が図７に示される。また、図７に示される各信号間の
タイミング関係が図８に例示される。クロック回路に入
力される信号は、ワード線選択遅延回路を組み込んだア
ドレス遷移検出（ＡＴＤ）回路から供給される。この信
号は、いずれか一つのアドレス線の状態が変化する度に
クロック回路にトリガを与えるためのものである。これ
は、ユーザの側から見るとメモリ装置は非同期的に機能
するが故に必要なものである。一方、内部的に見れば、
メモリアレイは同期的にアクセスされるので、クロック
を必要とする。ワード線選択遅延回路を含むアドレス遷
移検出回路からの信号は、ＮＡＮＤゲート１３に入力さ
れる。ＮＡＮＤゲート１３の出力は、協働してインバー
タとして機能するプルアップ素子１４及びｎチャネルト
ランジスタ１２に入力される。プルアップ素子１４は、
ｐチャネルトランジスタで構成されてもよいし、或いは
電流源として機能することができる他の等価的なプルア
ップ手段で構成されてもよい。インバータの出力端、す
なわちノードＡは、一段以上のインバータ２０，２２に
接続されており、これによって、ＣＭＯＳレベルの信号
に変換されると共に更なる遅延が与えられる。また、ノ
ードＡには、グランドに接続された一つ以上のプログラ
マブルキャパシタンス１６，１８が接続されており、各
プログラマブルキャパシタンスにはそれぞれ選択ライン
が結合されている。選択ライン０は１番目のプログラマ
ブルキャパシタンス１６に結合され、選択ラインＮはＮ
＋１番目のプログラマブルキャパシタンス１８に結合さ
れている。さらに、Ｘデコーダ２４、Ｙデコーダ２５、
メモリアレイ２６、センスアンプ（Ｓ／Ａ）２７及び出
力バッファ２８を備えたメモリ回路２９が設けられてい
る。インバータ２２の出力端は、センスアンプ２７内の
Ｓ／Ａレリーズ回路（図示せず）に接続されている。
成が図７に示される。また、図７に示される各信号間の
タイミング関係が図８に例示される。クロック回路に入
力される信号は、ワード線選択遅延回路を組み込んだア
ドレス遷移検出（ＡＴＤ）回路から供給される。この信
号は、いずれか一つのアドレス線の状態が変化する度に
クロック回路にトリガを与えるためのものである。これ
は、ユーザの側から見るとメモリ装置は非同期的に機能
するが故に必要なものである。一方、内部的に見れば、
メモリアレイは同期的にアクセスされるので、クロック
を必要とする。ワード線選択遅延回路を含むアドレス遷
移検出回路からの信号は、ＮＡＮＤゲート１３に入力さ
れる。ＮＡＮＤゲート１３の出力は、協働してインバー
タとして機能するプルアップ素子１４及びｎチャネルト
ランジスタ１２に入力される。プルアップ素子１４は、
ｐチャネルトランジスタで構成されてもよいし、或いは
電流源として機能することができる他の等価的なプルア
ップ手段で構成されてもよい。インバータの出力端、す
なわちノードＡは、一段以上のインバータ２０，２２に
接続されており、これによって、ＣＭＯＳレベルの信号
に変換されると共に更なる遅延が与えられる。また、ノ
ードＡには、グランドに接続された一つ以上のプログラ
マブルキャパシタンス１６，１８が接続されており、各
プログラマブルキャパシタンスにはそれぞれ選択ライン
が結合されている。選択ライン０は１番目のプログラマ
ブルキャパシタンス１６に結合され、選択ラインＮはＮ
＋１番目のプログラマブルキャパシタンス１８に結合さ
れている。さらに、Ｘデコーダ２４、Ｙデコーダ２５、
メモリアレイ２６、センスアンプ（Ｓ／Ａ）２７及び出
力バッファ２８を備えたメモリ回路２９が設けられてい
る。インバータ２２の出力端は、センスアンプ２７内の
Ｓ／Ａレリーズ回路（図示せず）に接続されている。
【０００９】ノードＡは、トリミングされるべきノード
である。アドレス遷移検出回路が先ずトリガされると、
ワード線選択遅延後に、ノードＡはグランドレベルに放
電される。ワード線が活性化されると、アレイ内のプリ
チャージ動作が停止し、メモリアレイ２６の信号変化が
始まる。プルアップ素子１４は、リーク素子として機能
する。ノードＡをプリチャージする時間は、プルアップ
素子と、プログラマブルキャパシタンスと、次段（すな
わちＳ／Ａレリーズ回路）のトリップポイントとの関数
で表される。ワード線が活性化されるまでは、ＮＡＮＤ
ゲート１３の出力は“Ｈ”レベルに保持され、それによ
ってトランジスタ１２はノードＡをグランドレベルにク
ランプする。ワード線が活性化されると、ＮＡＮＤゲー
ト１３の出力は“Ｌ”レベルとなり、リーク素子（すな
わちプルアップ素子１４）はノードＡのレベルをプルア
ップし始める。ノードＡが十分に高いレベルに達する
と、インバータ２０，２２がそれぞれ出力を反転し、セ
ンスアンプがレリーズ状態となる。ノードＡの立ち上が
り時間は、プログラマブルキャパシタンス１６，１８の
個数と容量値によって決定される。ノードＡに結合され
るキャパシタンスが増大するに従い、ノードＡの充電及
びワード線信号の変化に要する時間はますます長くな
り、それによってその部分の動作スピードは低下する。
最も速い時間は、ノードＡにプログラマブルキャパシタ
ンスが一つも結合されていない場合に得られ、最も遅い
時間は、ノードＡに全てのプログラマブルキャパシタン
スが結合されている場合に得られる。
である。アドレス遷移検出回路が先ずトリガされると、
ワード線選択遅延後に、ノードＡはグランドレベルに放
電される。ワード線が活性化されると、アレイ内のプリ
チャージ動作が停止し、メモリアレイ２６の信号変化が
始まる。プルアップ素子１４は、リーク素子として機能
する。ノードＡをプリチャージする時間は、プルアップ
素子と、プログラマブルキャパシタンスと、次段（すな
わちＳ／Ａレリーズ回路）のトリップポイントとの関数
で表される。ワード線が活性化されるまでは、ＮＡＮＤ
ゲート１３の出力は“Ｈ”レベルに保持され、それによ
ってトランジスタ１２はノードＡをグランドレベルにク
ランプする。ワード線が活性化されると、ＮＡＮＤゲー
ト１３の出力は“Ｌ”レベルとなり、リーク素子（すな
わちプルアップ素子１４）はノードＡのレベルをプルア
ップし始める。ノードＡが十分に高いレベルに達する
と、インバータ２０，２２がそれぞれ出力を反転し、セ
ンスアンプがレリーズ状態となる。ノードＡの立ち上が
り時間は、プログラマブルキャパシタンス１６，１８の
個数と容量値によって決定される。ノードＡに結合され
るキャパシタンスが増大するに従い、ノードＡの充電及
びワード線信号の変化に要する時間はますます長くな
り、それによってその部分の動作スピードは低下する。
最も速い時間は、ノードＡにプログラマブルキャパシタ
ンスが一つも結合されていない場合に得られ、最も遅い
時間は、ノードＡに全てのプログラマブルキャパシタン
スが結合されている場合に得られる。
【００１０】図７に示される各信号間のタイミング関係
が図８に示される。アドレス遷移検出信号は、アドレス
遷移が検出されると“Ｌ”レベルとなる。ワード線選択
遅延後に、ノードＡの信号とＳ／Ａレリーズ用遅延信号
は共に“Ｌ”レベルとなる。アドレス遷移検出信号が
“Ｈ”レベルとなると、ワード線選択遅延後に、ノード
Ａは、プルアップ素子とプログラマブルキャパシタンス
の時定数に応じて充電される。この時点で、ワード線が
活性化され、アレイのイコライズ動作が停止し、主メモ
リアレイの信号変化が始まる。次いで、しきい値に達す
ると、Ｓ／Ａレリーズ用遅延信号が“Ｈ”レベルとな
り、センスアンプ（Ｓ／Ａ）はレリーズ状態とされる。
が図８に示される。アドレス遷移検出信号は、アドレス
遷移が検出されると“Ｌ”レベルとなる。ワード線選択
遅延後に、ノードＡの信号とＳ／Ａレリーズ用遅延信号
は共に“Ｌ”レベルとなる。アドレス遷移検出信号が
“Ｈ”レベルとなると、ワード線選択遅延後に、ノード
Ａは、プルアップ素子とプログラマブルキャパシタンス
の時定数に応じて充電される。この時点で、ワード線が
活性化され、アレイのイコライズ動作が停止し、主メモ
リアレイの信号変化が始まる。次いで、しきい値に達す
ると、Ｓ／Ａレリーズ用遅延信号が“Ｈ”レベルとな
り、センスアンプ（Ｓ／Ａ）はレリーズ状態とされる。
【００１１】このような方法は、ＥＰＲＯＭやＥＥＰＲ
ＯＭなどのプログラム可能なメモリ装置に対してのみ有
効である。プログラマブルキャパシタンスの設定は、製
造工程中のトリミング段階において記憶素子に対して行
われる。トリミングによる解決法の主たる問題点は、製
品毎に個別にトリミングを行わなければならないことで
ある。これは、追加的な時間を必要とし、またコストの
面でも不利である。
ＯＭなどのプログラム可能なメモリ装置に対してのみ有
効である。プログラマブルキャパシタンスの設定は、製
造工程中のトリミング段階において記憶素子に対して行
われる。トリミングによる解決法の主たる問題点は、製
品毎に個別にトリミングを行わなければならないことで
ある。これは、追加的な時間を必要とし、またコストの
面でも不利である。
【００１２】この解決法の他の問題点は、ＲＯＭに対し
ては効果がないことである。なぜならば、ＲＯＭは、各
パーツがパッケージングされた後の段階でプログラマブ
ル素子を含んでいないからである。従って、かかるＲＯ
Ｍに対しては、グリッチの発生を防止するために時間的
に十分大きいマージンをクロック遅延に与えなければな
らないといった制限が加わる。上述したように、このこ
とは、多くの時間を浪費し、さらに、製品の歩留りを低
下させることにもなりかねない。これは、クロック遅延
回路に大きい時間的マージンを与えなければならないが
故にパーツの中にはアクセス時間の仕様に適合しないパ
ーツも出てくるかも知れないという事実に起因してい
る。これは、ＲＯＭに関して特に煩雑である。なぜなら
ば、ＲＯＭは、特定の顧客に対してプログラムされ且つ
最大のアクセス時間を持つように仕様化されたカスタム
マスクであるからである。かかる仕様に適合しないパー
ツは誰にも売ることはできない。
ては効果がないことである。なぜならば、ＲＯＭは、各
パーツがパッケージングされた後の段階でプログラマブ
ル素子を含んでいないからである。従って、かかるＲＯ
Ｍに対しては、グリッチの発生を防止するために時間的
に十分大きいマージンをクロック遅延に与えなければな
らないといった制限が加わる。上述したように、このこ
とは、多くの時間を浪費し、さらに、製品の歩留りを低
下させることにもなりかねない。これは、クロック遅延
回路に大きい時間的マージンを与えなければならないが
故にパーツの中にはアクセス時間の仕様に適合しないパ
ーツも出てくるかも知れないという事実に起因してい
る。これは、ＲＯＭに関して特に煩雑である。なぜなら
ば、ＲＯＭは、特定の顧客に対してプログラムされ且つ
最大のアクセス時間を持つように仕様化されたカスタム
マスクであるからである。かかる仕様に適合しないパー
ツは誰にも売ることはできない。
【００１３】Ｓ／Ａレリーズ用遅延回路は、技術の現状
において知られている。例えば、米国特許第４，７６
１，７６５号では、センスアンプへの一つの入力として
基準電圧を用いることが教示されている。この基準電圧
は、ダミーメモリトランジスタを流れる電流に応答して
生成されるようになっている。また、米国特許第５，２
４５，５８４号では、ダミーワード線信号から部分的に
取り出された制御信号を用いてメモリアレイのセンスア
ンプを制御することにより、ビット線遅延を補償するこ
とが教示されている。このダミーワード線信号は、メモ
リアレイ内のワード線の遅延を代表的に呈示するもので
ある。
において知られている。例えば、米国特許第４，７６
１，７６５号では、センスアンプへの一つの入力として
基準電圧を用いることが教示されている。この基準電圧
は、ダミーメモリトランジスタを流れる電流に応答して
生成されるようになっている。また、米国特許第５，２
４５，５８４号では、ダミーワード線信号から部分的に
取り出された制御信号を用いてメモリアレイのセンスア
ンプを制御することにより、ビット線遅延を補償するこ
とが教示されている。このダミーワード線信号は、メモ
リアレイ内のワード線の遅延を代表的に呈示するもので
ある。
【００１４】また、米国特許第５，４２４，９８５号で
は、スタティック型ランダムアクセスメモリ（ＳＲＡ
Ｍ）装置においてクロック制御型センスアンプを制御す
るための遅延回路が教示されている。この遅延回路は、
ＳＲＡＭメモリアレイ内のメモリセルトランジスタに対
応する素子によって部分的に構成されている。
は、スタティック型ランダムアクセスメモリ（ＳＲＡ
Ｍ）装置においてクロック制御型センスアンプを制御す
るための遅延回路が教示されている。この遅延回路は、
ＳＲＡＭメモリアレイ内のメモリセルトランジスタに対
応する素子によって部分的に構成されている。
【００１５】
【発明が解決しようとする課題】しかしながら、米国特
許第５，４２４，９８５号では、ＳＲＡＭセルの一部分
だけをエミュレートすることは教示しているが、ＳＲＡ
Ｍセル全体をエミュレートすることについては教示して
いない。このため、ＳＲＡＭセルのエミュレーション回
路を適当にバイアスすることが困難になるといった問題
があった。また、主メモリアレイ内の正規のＳＲＡＭセ
ルは、遅延エミュレーション回路内のセルとは異なる形
態で電源電圧に依存するといった問題もあった。
許第５，４２４，９８５号では、ＳＲＡＭセルの一部分
だけをエミュレートすることは教示しているが、ＳＲＡ
Ｍセル全体をエミュレートすることについては教示して
いない。このため、ＳＲＡＭセルのエミュレーション回
路を適当にバイアスすることが困難になるといった問題
があった。また、主メモリアレイ内の正規のＳＲＡＭセ
ルは、遅延エミュレーション回路内のセルとは異なる形
態で電源電圧に依存するといった問題もあった。
【００１６】従って、本発明の目的は、プログラマブル
素子を用いることなく、製造工程中の各段階において行
われるべきトリミングの必要性を無くすことができるク
ロック遅延回路を提供することにある。また、本発明の
他の目的は、温度、電源電圧或いはプロセスが変化して
も主メモリアレイ内の信号変化時間に追従する遅延を生
成することができるクロック遅延回路を提供することに
ある。
素子を用いることなく、製造工程中の各段階において行
われるべきトリミングの必要性を無くすことができるク
ロック遅延回路を提供することにある。また、本発明の
他の目的は、温度、電源電圧或いはプロセスが変化して
も主メモリアレイ内の信号変化時間に追従する遅延を生
成することができるクロック遅延回路を提供することに
ある。
【００１７】
【課題を解決するための手段】本発明の好適な一つの形
態によれば、主メモリアレイ、センスアンプ、ワード線
及びビット線を有する半導体メモリ装置において、前記
主メモリアレイの信号変化時間に応じて前記センスアン
プのレリーズを遅延させるためのセンスアンプレリーズ
信号を発生すると共に、ワード線選択遅延後にアドレス
遷移検出回路からのトリガを受けるクロック遅延回路で
あって、電源電圧に結合され且つ前記アドレス遷移検出
回路からの信号によって制御される電流源と、複数のメ
モリセルを有し、該複数のメモリセルの中から選択され
た単一のメモリセルが、連続的に選択状態となるよう設
定されると共に、前記ワード線の信号によって制御され
るようになっている、小メモリアレイと、前記電流源の
出力のノードと前記単一のメモリセルの間に接続され、
更に該単一のメモリセルを介してグランドに結合され、
該単一のメモリセルのソフトプログラミングを防止する
と共に前記主メモリアレイにおけるバッファをエミュレ
ートするように構成されたバッファ手段と、前記電流源
の出力のノードと前記グランドの間に結合され、前記ビ
ット線の容量性負荷をエミュレートするビット線エミュ
レータとを備え、前記主メモリアレイにおける前記信号
変化が始まると同時に前記ワード線が活性化され、前記
クロック遅延回路によって発生される遅延が、前記単一
のメモリセルと前記ビット線エミュレータの並列的な組
み合わせによって規定される時定数によって決定され、
前記クロック遅延回路によって発生される遅延が、温
度、前記電源電圧及びプロセスの変動に対して前記主メ
モリアレイにおける前記信号変化の時間に追従するよう
になっていることを特徴とするクロック遅延回路が提供
される。
態によれば、主メモリアレイ、センスアンプ、ワード線
及びビット線を有する半導体メモリ装置において、前記
主メモリアレイの信号変化時間に応じて前記センスアン
プのレリーズを遅延させるためのセンスアンプレリーズ
信号を発生すると共に、ワード線選択遅延後にアドレス
遷移検出回路からのトリガを受けるクロック遅延回路で
あって、電源電圧に結合され且つ前記アドレス遷移検出
回路からの信号によって制御される電流源と、複数のメ
モリセルを有し、該複数のメモリセルの中から選択され
た単一のメモリセルが、連続的に選択状態となるよう設
定されると共に、前記ワード線の信号によって制御され
るようになっている、小メモリアレイと、前記電流源の
出力のノードと前記単一のメモリセルの間に接続され、
更に該単一のメモリセルを介してグランドに結合され、
該単一のメモリセルのソフトプログラミングを防止する
と共に前記主メモリアレイにおけるバッファをエミュレ
ートするように構成されたバッファ手段と、前記電流源
の出力のノードと前記グランドの間に結合され、前記ビ
ット線の容量性負荷をエミュレートするビット線エミュ
レータとを備え、前記主メモリアレイにおける前記信号
変化が始まると同時に前記ワード線が活性化され、前記
クロック遅延回路によって発生される遅延が、前記単一
のメモリセルと前記ビット線エミュレータの並列的な組
み合わせによって規定される時定数によって決定され、
前記クロック遅延回路によって発生される遅延が、温
度、前記電源電圧及びプロセスの変動に対して前記主メ
モリアレイにおける前記信号変化の時間に追従するよう
になっていることを特徴とするクロック遅延回路が提供
される。
【００１８】さらに、小メモリアレイは、前記単一のメ
モリセルとして単一のプログラムされていないＲＯＭセ
ルを含むＲＯＭアレイと、前記単一のメモリセルとして
単一のプログラムされていないＥＰＲＯＭセルを含むＥ
ＰＲＯＭアレイと、前記単一のメモリセルとして単一の
プログラムされていないＥＥＰＲＯＭセルを含むＥＥＰ
ＲＯＭアレイと、前記単一のメモリセルとして単一のプ
ログラムされていないＦＬＡＳＨセルを含むＦＬＡＳＨ
アレイのいずれか一つのアレイを有している。また、ビ
ット線エミュレータは、ＮＭＯＳトランジスタとビット
線タイプのダイオードを有している。
モリセルとして単一のプログラムされていないＲＯＭセ
ルを含むＲＯＭアレイと、前記単一のメモリセルとして
単一のプログラムされていないＥＰＲＯＭセルを含むＥ
ＰＲＯＭアレイと、前記単一のメモリセルとして単一の
プログラムされていないＥＥＰＲＯＭセルを含むＥＥＰ
ＲＯＭアレイと、前記単一のメモリセルとして単一のプ
ログラムされていないＦＬＡＳＨセルを含むＦＬＡＳＨ
アレイのいずれか一つのアレイを有している。また、ビ
ット線エミュレータは、ＮＭＯＳトランジスタとビット
線タイプのダイオードを有している。
【００１９】また、本発明の好適な他の形態によれば、
主メモリアレイ、センスアンプ、ワード線及びビット線
を有する半導体メモリ装置において、前記主メモリアレ
イの信号変化時間に応じて前記センスアンプのレリーズ
を遅延させるためのセンスアンプレリーズ信号を発生す
ると共に、ワード線選択遅延後にアドレス遷移検出回路
からのトリガを受けるクロック遅延回路であって、電源
電圧に結合され且つ前記アドレス遷移検出回路からの信
号によって制御される電流源と、複数のメモリセルを有
し、該複数のメモリセルの中から選択された単一のメモ
リセルが、連続的に選択状態となるよう設定され、前記
電流源の出力のノードとグランドの間に結合されると共
に、前記アドレス遷移検出回路からの信号によって制御
されるようになっている、小メモリアレイと、前記ノー
ドとグランドの間に結合され、前記ビット線の容量性負
荷をエミュレートするビット線エミュレータとを具備
し、前記主メモリアレイにおける前記信号変化が始まる
と同時に前記ワード線が活性化され、前記クロック遅延
回路によって発生される遅延が、前記単一のメモリセル
と前記ビット線エミュレータの並列的な組み合わせによ
って規定される時定数によって決定され、前記クロック
遅延回路によって発生される遅延が、温度、前記電源電
圧及びプロセスの変動に対して前記主メモリアレイにお
ける前記信号変化の時間に追従するようになっているこ
とを特徴とするクロック遅延回路が提供される。
主メモリアレイ、センスアンプ、ワード線及びビット線
を有する半導体メモリ装置において、前記主メモリアレ
イの信号変化時間に応じて前記センスアンプのレリーズ
を遅延させるためのセンスアンプレリーズ信号を発生す
ると共に、ワード線選択遅延後にアドレス遷移検出回路
からのトリガを受けるクロック遅延回路であって、電源
電圧に結合され且つ前記アドレス遷移検出回路からの信
号によって制御される電流源と、複数のメモリセルを有
し、該複数のメモリセルの中から選択された単一のメモ
リセルが、連続的に選択状態となるよう設定され、前記
電流源の出力のノードとグランドの間に結合されると共
に、前記アドレス遷移検出回路からの信号によって制御
されるようになっている、小メモリアレイと、前記ノー
ドとグランドの間に結合され、前記ビット線の容量性負
荷をエミュレートするビット線エミュレータとを具備
し、前記主メモリアレイにおける前記信号変化が始まる
と同時に前記ワード線が活性化され、前記クロック遅延
回路によって発生される遅延が、前記単一のメモリセル
と前記ビット線エミュレータの並列的な組み合わせによ
って規定される時定数によって決定され、前記クロック
遅延回路によって発生される遅延が、温度、前記電源電
圧及びプロセスの変動に対して前記主メモリアレイにお
ける前記信号変化の時間に追従するようになっているこ
とを特徴とするクロック遅延回路が提供される。
【００２０】さらに、本発明の好適な他の形態によれ
ば、主メモリアレイ、センスアンプ、ワード線及びビッ
ト線を有する半導体メモリ装置において、前記主メモリ
アレイの信号変化時間に応じて前記センスアンプのレリ
ーズを遅延させるためのセンスアンプレリーズ信号を発
生すると共に、該センスアンプレリーズ信号の発生がワ
ード線選択遅延後にアドレス遷移検出回路によってトリ
ガされるようになっている方法であって、電源電圧に結
合され且つ前記アドレス遷移検出回路からの信号によっ
て制御される電流源を設け、複数のメモリセルを有し、
該複数のメモリセルの中から選択された単一のメモリセ
ルが、連続的に選択状態となるよう設定されると共に、
前記ワード線の信号によって制御されるようになってい
る、小メモリアレイを設け、前記単一のメモリセルのソ
フトプログラミングを防止すると共に前記主メモリアレ
イにおけるバッファをエミュレートするように動作する
バッファ手段を前記電流源の出力のノードと前記単一の
メモリセルの間に結合し、前記単一のメモリセルを前記
バッファ手段とグランドの間に結合し、前記電流源の出
力のノードと前記グランドの間にビット線エミュレータ
を設けることにより前記ビット線の負荷をエミュレート
し、前記主メモリアレイ内の前記信号変化が始まると同
時に前記ワード線を活性化し、前記センスアンプのレリ
ーズの遅延を、前記単一のメモリセルと前記ビット線エ
ミュレータの並列的な組み合わせによって規定される時
定数によって決定し、前記センスアンプのレリーズの遅
延を、温度、前記電源電圧及びプロセスの変動に対して
前記主メモリアレイにおける前記信号変化の時間に追従
させるようにしたことを特徴とする方法が提供される。
ば、主メモリアレイ、センスアンプ、ワード線及びビッ
ト線を有する半導体メモリ装置において、前記主メモリ
アレイの信号変化時間に応じて前記センスアンプのレリ
ーズを遅延させるためのセンスアンプレリーズ信号を発
生すると共に、該センスアンプレリーズ信号の発生がワ
ード線選択遅延後にアドレス遷移検出回路によってトリ
ガされるようになっている方法であって、電源電圧に結
合され且つ前記アドレス遷移検出回路からの信号によっ
て制御される電流源を設け、複数のメモリセルを有し、
該複数のメモリセルの中から選択された単一のメモリセ
ルが、連続的に選択状態となるよう設定されると共に、
前記ワード線の信号によって制御されるようになってい
る、小メモリアレイを設け、前記単一のメモリセルのソ
フトプログラミングを防止すると共に前記主メモリアレ
イにおけるバッファをエミュレートするように動作する
バッファ手段を前記電流源の出力のノードと前記単一の
メモリセルの間に結合し、前記単一のメモリセルを前記
バッファ手段とグランドの間に結合し、前記電流源の出
力のノードと前記グランドの間にビット線エミュレータ
を設けることにより前記ビット線の負荷をエミュレート
し、前記主メモリアレイ内の前記信号変化が始まると同
時に前記ワード線を活性化し、前記センスアンプのレリ
ーズの遅延を、前記単一のメモリセルと前記ビット線エ
ミュレータの並列的な組み合わせによって規定される時
定数によって決定し、前記センスアンプのレリーズの遅
延を、温度、前記電源電圧及びプロセスの変動に対して
前記主メモリアレイにおける前記信号変化の時間に追従
させるようにしたことを特徴とする方法が提供される。
【００２１】また、本発明の好適な更なる形態によれ
ば、主メモリアレイ、センスアンプ、ワード線及びビッ
ト線を有する半導体メモリ装置において、前記主メモリ
アレイの信号変化時間に応じて前記センスアンプのレリ
ーズを遅延させるためのセンスアンプレリーズ信号を発
生すると共に、該センスアンプレリーズ信号の発生がワ
ード線選択遅延後にアドレス遷移検出回路によってトリ
ガされるようになっている方法であって、電源電圧に結
合され且つ前記アドレス遷移検出回路からの信号によっ
て制御される電流源を設け、複数のメモリセルを有し、
該複数のメモリセルの中から選択された単一のメモリセ
ルが連続的に選択状態となるよう設定されている小メモ
リアレイを設け、前記単一のメモリセルを前記電流源の
出力のノードとグランドの間に結合して該単一のメモリ
セルを前記アドレス遷移検出回路からの信号によって制
御し、前記電流源の出力のノードと前記グランドの間に
ビット線エミュレータを設けることにより前記ビット線
の負荷をエミュレートし、前記主メモリアレイにおける
前記信号変化が始まると同時に前記ワード線を活性化
し、前記センスアンプのレリーズの遅延を、前記単一の
メモリセルと前記ビット線エミュレータの並列的な組み
合わせによって規定される時定数により決定し、前記セ
ンスアンプのレリーズの遅延を、温度、前記電源電圧及
びプロセスの変動に対して前記主メモリアレイにおける
前記信号変化の時間に追従させるようにしたことを特徴
とする方法が提供される。
ば、主メモリアレイ、センスアンプ、ワード線及びビッ
ト線を有する半導体メモリ装置において、前記主メモリ
アレイの信号変化時間に応じて前記センスアンプのレリ
ーズを遅延させるためのセンスアンプレリーズ信号を発
生すると共に、該センスアンプレリーズ信号の発生がワ
ード線選択遅延後にアドレス遷移検出回路によってトリ
ガされるようになっている方法であって、電源電圧に結
合され且つ前記アドレス遷移検出回路からの信号によっ
て制御される電流源を設け、複数のメモリセルを有し、
該複数のメモリセルの中から選択された単一のメモリセ
ルが連続的に選択状態となるよう設定されている小メモ
リアレイを設け、前記単一のメモリセルを前記電流源の
出力のノードとグランドの間に結合して該単一のメモリ
セルを前記アドレス遷移検出回路からの信号によって制
御し、前記電流源の出力のノードと前記グランドの間に
ビット線エミュレータを設けることにより前記ビット線
の負荷をエミュレートし、前記主メモリアレイにおける
前記信号変化が始まると同時に前記ワード線を活性化
し、前記センスアンプのレリーズの遅延を、前記単一の
メモリセルと前記ビット線エミュレータの並列的な組み
合わせによって規定される時定数により決定し、前記セ
ンスアンプのレリーズの遅延を、温度、前記電源電圧及
びプロセスの変動に対して前記主メモリアレイにおける
前記信号変化の時間に追従させるようにしたことを特徴
とする方法が提供される。
【００２２】本発明については、添付図面を参照しなが
ら以下に記述される実施形態を用いて説明する。
ら以下に記述される実施形態を用いて説明する。
【００２３】
【発明の実施の形態】図１には本発明の好適な一実施形
態に従って構成されたＳ／Ａレリーズ用遅延回路（つま
りクロック遅延回路）１０の構成が示される。前述した
ように、Ｓ／Ａレリーズ用遅延回路は、センスアンプ
（Ｓ／Ａ）をその保持状態から何時レリーズ状態とする
かを決定するクロック遅延回路である。この回路は、３
つのインバータ３０，３２及び４２と、プルアップ用ト
ランジスタ３４と、単一のメモリセル３６と、ＮＭＯＳ
トランジスタ３８と、ビット線タイプのダイオード４０
とを有している。インバータ４２の出力は、メモリ回路
５０のセンスアンプ（Ｓ／Ａ）５８に入力される。この
メモリ回路は、アドレス線０〜Ｎに接続されたＸデコー
ダ５２及びＹデコーダ５４を有している。また、Ｘ及び
Ｙデコーダにはメモリアレイ５６が接続され、Ｙデコー
ダにはセンスアンプ５８が接続されている。このセンス
アンプの出力は、出力バッファ６０に接続されている。
態に従って構成されたＳ／Ａレリーズ用遅延回路（つま
りクロック遅延回路）１０の構成が示される。前述した
ように、Ｓ／Ａレリーズ用遅延回路は、センスアンプ
（Ｓ／Ａ）をその保持状態から何時レリーズ状態とする
かを決定するクロック遅延回路である。この回路は、３
つのインバータ３０，３２及び４２と、プルアップ用ト
ランジスタ３４と、単一のメモリセル３６と、ＮＭＯＳ
トランジスタ３８と、ビット線タイプのダイオード４０
とを有している。インバータ４２の出力は、メモリ回路
５０のセンスアンプ（Ｓ／Ａ）５８に入力される。この
メモリ回路は、アドレス線０〜Ｎに接続されたＸデコー
ダ５２及びＹデコーダ５４を有している。また、Ｘ及び
Ｙデコーダにはメモリアレイ５６が接続され、Ｙデコー
ダにはセンスアンプ５８が接続されている。このセンス
アンプの出力は、出力バッファ６０に接続されている。
【００２４】Ｓ／Ａレリーズ用遅延回路への入力は、ワ
ード線選択遅延回路（図示せず）を含むアドレス遷移検
出（ＡＴＤ）回路から供給される信号である。この信号
はインバータ３０に入力される。インバータ３０の出力
はインバータ３２に入力される。インバータ３２の出力
は、プルアップ用トランジスタ３４のゲートとメモリセ
ル３６に入力される。プルアップ用トランジスタ３４
は、ｐチャネルトランジスタで構成されてもよいし、或
いは他の適当なプルアップ素子で構成されてもよい。ト
ランジスタ３４のドレイン端及びメモリセル３６の一端
は、ノードＢに接続されている。ＮＭＯＳトランジスタ
３８は、ノードＢとグランドの間に結合されており、メ
モリアレイ５６における固定されたビット線容量をエミ
ュレートするように機能する。また、ノードＢとグラン
ドの間にはダイオード４０が結合され、ビット線接合容
量をエミュレートするように機能する。また、ノードＢ
にはインバータ４２が結合され、ＣＭＯＳレベルの信号
を再生し、この信号をメモリ回路５０のセンスアンプ
（Ｓ／Ａ）５８に出力するように機能する。センスアン
プはその出力信号を出力バッファ６０に送り、これによ
って出力データが生成される。さらに、電源電圧依存性
を低減するために、インバータ４２は、対称型よりもむ
しろ非対称型のものが好ましい。また、プルアップ部分
（ｐチャネルトランジスタ）は、プルダウン部分（ｎチ
ャネルトランジスタ）に比べて約５倍の駆動能力を持っ
ていることが望ましい。さらに、プルアップ部分（ｐチ
ャネルトランジスタ）のトリップポイントは、しきい値
電圧ＶTPの分だけ電源電圧より低い電圧であることが望
ましい。非対称型のインバータは、電源電圧補償手段と
して機能すると共に、電源電圧の変動に対するＳ／Ａレ
リーズ用遅延回路の感度を低減する。
ード線選択遅延回路（図示せず）を含むアドレス遷移検
出（ＡＴＤ）回路から供給される信号である。この信号
はインバータ３０に入力される。インバータ３０の出力
はインバータ３２に入力される。インバータ３２の出力
は、プルアップ用トランジスタ３４のゲートとメモリセ
ル３６に入力される。プルアップ用トランジスタ３４
は、ｐチャネルトランジスタで構成されてもよいし、或
いは他の適当なプルアップ素子で構成されてもよい。ト
ランジスタ３４のドレイン端及びメモリセル３６の一端
は、ノードＢに接続されている。ＮＭＯＳトランジスタ
３８は、ノードＢとグランドの間に結合されており、メ
モリアレイ５６における固定されたビット線容量をエミ
ュレートするように機能する。また、ノードＢとグラン
ドの間にはダイオード４０が結合され、ビット線接合容
量をエミュレートするように機能する。また、ノードＢ
にはインバータ４２が結合され、ＣＭＯＳレベルの信号
を再生し、この信号をメモリ回路５０のセンスアンプ
（Ｓ／Ａ）５８に出力するように機能する。センスアン
プはその出力信号を出力バッファ６０に送り、これによ
って出力データが生成される。さらに、電源電圧依存性
を低減するために、インバータ４２は、対称型よりもむ
しろ非対称型のものが好ましい。また、プルアップ部分
（ｐチャネルトランジスタ）は、プルダウン部分（ｎチ
ャネルトランジスタ）に比べて約５倍の駆動能力を持っ
ていることが望ましい。さらに、プルアップ部分（ｐチ
ャネルトランジスタ）のトリップポイントは、しきい値
電圧ＶTPの分だけ電源電圧より低い電圧であることが望
ましい。非対称型のインバータは、電源電圧補償手段と
して機能すると共に、電源電圧の変動に対するＳ／Ａレ
リーズ用遅延回路の感度を低減する。
【００２５】図１の回路は、ＲＯＭアレイに対してのみ
有効であり、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨ等
の他のタイプの半導体メモリには向かない。これは、ｐ
チャネルトランジスタ３４がオン状態にある時、該トラ
ンジスタが電源電圧に直接接続されているためにＲＯＭ
以外の単一のメモリセル３６はソフトプログラミングを
呈示するという事実に起因している。
有効であり、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨ等
の他のタイプの半導体メモリには向かない。これは、ｐ
チャネルトランジスタ３４がオン状態にある時、該トラ
ンジスタが電源電圧に直接接続されているためにＲＯＭ
以外の単一のメモリセル３６はソフトプログラミングを
呈示するという事実に起因している。
【００２６】以下、Ｓ／Ａレリーズ用遅延回路１０の動
作について、図１及び図２を参照しながらより詳細に説
明する。この発明の主たる概念は、メモリセル３６が孤
立したトランジスタではないということである。むし
ろ、それは、図２に示すように複数のメモリセルを有す
る小メモリアレイ４４内から選択された単一のメモリセ
ル３６である。図２は、Ｓ／Ａレリーズ用遅延回路で用
いられる小さい領域のメモリアレイを模式的に示したも
のである。この小メモリアレイは、５×５又は１０×１
０のメモリセル（すなわち、５〜１０本のビット線と５
〜１０本のワード線）のオーダーで構成されている。
作について、図１及び図２を参照しながらより詳細に説
明する。この発明の主たる概念は、メモリセル３６が孤
立したトランジスタではないということである。むし
ろ、それは、図２に示すように複数のメモリセルを有す
る小メモリアレイ４４内から選択された単一のメモリセ
ル３６である。図２は、Ｓ／Ａレリーズ用遅延回路で用
いられる小さい領域のメモリアレイを模式的に示したも
のである。この小メモリアレイは、５×５又は１０×１
０のメモリセル（すなわち、５〜１０本のビット線と５
〜１０本のワード線）のオーダーで構成されている。
【００２７】５×５又は１０×１０のメモリセルからな
る小メモリアレイ４４に対して、主メモリアレイ５６
は、１０００×１０００のメモリセルで構成されてい
る。単一のプログラムされていないトランジスタは、常
に継続して選択状態となるように構成されている。アド
レス遷移が検出されると、ワード線選択遅延後に、イン
バータ３０の入力が“Ｌ”レベルとなり、さらにインバ
ータ３２の出力が“Ｌ”レベルとなる。これによって、
プルアップ素子（ｐチャネルトランジスタ３４）がオン
となり、メモリセル３６がオフとなる。トランジスタ３
４は、ノードＢのレベルをプルアップするのに用いられ
る。ワード線が活性化されると、アレイのプリチャージ
動作が停止し、主メモリアレイ５６の信号変化が始ま
り、インバータ３０の入力が“Ｈ”レベルとなり、さら
にインバータ３２の出力が“Ｈ”レベルとなる。これに
よって、プルアップ素子（ｐチャネルトランジスタ３
４）がオフとなり、メモリセル３６がオンとなる。メモ
リセル３６は、ノードＢのレベルをプルダウンするのに
用いられる。ノードＢが十分に低いレベルに達すると、
インバータ４２がその出力を反転し、センスアンプがレ
リーズ状態となる。小メモリアレイ４４は、同じ集積回
路の一部で且つ主メモリアレイ５６と同じプロセスを用
いているので、その特性は主メモリアレイ５６の特性と
整合する。従って、主メモリアレイ５６における読み出
し電流の変化は、小メモリアレイ４４におけるそれと整
合する。主メモリアレイ５６に存在するビット線容量
（つまりビット線負荷）は、トランジスタ３８とビット
線タイプのダイオード４０によって提供される容量によ
ってエミュレートされる。典型的には、ビット線エミュ
レータの容量は、主メモリアレイ５６における実際のビ
ット線容量よりも小さい。従って、主メモリアレイ５６
における信号変化は、チップの温度、電源電圧或いはプ
ロセス特性の変動に関係なく、クロック遅延回路におけ
る遅延に追従する。
る小メモリアレイ４４に対して、主メモリアレイ５６
は、１０００×１０００のメモリセルで構成されてい
る。単一のプログラムされていないトランジスタは、常
に継続して選択状態となるように構成されている。アド
レス遷移が検出されると、ワード線選択遅延後に、イン
バータ３０の入力が“Ｌ”レベルとなり、さらにインバ
ータ３２の出力が“Ｌ”レベルとなる。これによって、
プルアップ素子（ｐチャネルトランジスタ３４）がオン
となり、メモリセル３６がオフとなる。トランジスタ３
４は、ノードＢのレベルをプルアップするのに用いられ
る。ワード線が活性化されると、アレイのプリチャージ
動作が停止し、主メモリアレイ５６の信号変化が始ま
り、インバータ３０の入力が“Ｈ”レベルとなり、さら
にインバータ３２の出力が“Ｈ”レベルとなる。これに
よって、プルアップ素子（ｐチャネルトランジスタ３
４）がオフとなり、メモリセル３６がオンとなる。メモ
リセル３６は、ノードＢのレベルをプルダウンするのに
用いられる。ノードＢが十分に低いレベルに達すると、
インバータ４２がその出力を反転し、センスアンプがレ
リーズ状態となる。小メモリアレイ４４は、同じ集積回
路の一部で且つ主メモリアレイ５６と同じプロセスを用
いているので、その特性は主メモリアレイ５６の特性と
整合する。従って、主メモリアレイ５６における読み出
し電流の変化は、小メモリアレイ４４におけるそれと整
合する。主メモリアレイ５６に存在するビット線容量
（つまりビット線負荷）は、トランジスタ３８とビット
線タイプのダイオード４０によって提供される容量によ
ってエミュレートされる。典型的には、ビット線エミュ
レータの容量は、主メモリアレイ５６における実際のビ
ット線容量よりも小さい。従って、主メモリアレイ５６
における信号変化は、チップの温度、電源電圧或いはプ
ロセス特性の変動に関係なく、クロック遅延回路におけ
る遅延に追従する。
【００２８】図３には本発明の他の好適な実施形態に従
って構成されたＳ／Ａレリーズ用遅延回路の構成が示さ
れる。図３に例示される回路は、動作において図１の回
路と同様である。但し、ここに例示される回路では、本
発明をＲＯＭだけでなくＥＰＲＯＭ、ＥＥＰＲＯＭ、Ｆ
ＬＡＳＨ等の他のタイプの半導体メモリにも適用可能と
するための構成要素が付加されている。この回路はトラ
ンジスタ７０を有しており、トランジスタ７０のドレイ
ン端はノードＢに接続されている。メモリセル３６のソ
フトプログラミングを防止するために、ｎチャネルトラ
ンジスタ７２及び７４がメモリセル３６に縦続接続され
ており、該トランジスタはバッファとして機能する。こ
のバッファは、主メモリアレイで用いられるバッファを
エミュレートするように機能する。図３に示されるメモ
リセル３６は、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ或い
はＦＬＡＳＨタイプのいずれかのメモリセルで構成され
ている。従って、図３の回路は、図１の回路よりも汎用
性がある。
って構成されたＳ／Ａレリーズ用遅延回路の構成が示さ
れる。図３に例示される回路は、動作において図１の回
路と同様である。但し、ここに例示される回路では、本
発明をＲＯＭだけでなくＥＰＲＯＭ、ＥＥＰＲＯＭ、Ｆ
ＬＡＳＨ等の他のタイプの半導体メモリにも適用可能と
するための構成要素が付加されている。この回路はトラ
ンジスタ７０を有しており、トランジスタ７０のドレイ
ン端はノードＢに接続されている。メモリセル３６のソ
フトプログラミングを防止するために、ｎチャネルトラ
ンジスタ７２及び７４がメモリセル３６に縦続接続され
ており、該トランジスタはバッファとして機能する。こ
のバッファは、主メモリアレイで用いられるバッファを
エミュレートするように機能する。図３に示されるメモ
リセル３６は、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ或い
はＦＬＡＳＨタイプのいずれかのメモリセルで構成され
ている。従って、図３の回路は、図１の回路よりも汎用
性がある。
【００２９】ノードＢは、メモリセル３６とｎチャネル
トランジスタ７４によって“Ｌ”レベルに駆動される。
トランジスタ７４は、メモリセル３６が電源電圧に接続
されるのを防止することにより該メモリセルのソフトプ
ログラミングを防止する。メモリセル３６は、ワード線
の電圧ＶWLによって駆動される。このワード線の電圧Ｖ
WLは、電源電圧、チャージポンプ回路、クランプ回路な
ど種々の電源によって供給され得る。チャージポンプ回
路の有利な点は、ワード線の電圧を電源電圧より高く上
げることができることである。一方、クランプ回路の有
利な点は、ワード線の電圧を所定のレベルまでは電源電
圧に追従するように制御し、それ以降はその電圧をクラ
ンプすることである。トランジスタ７４は、基準電圧Ｖ
REF によって駆動され、メモリセル３６が電源電圧に直
接接続されるのを防ぐためのバッファトランジスタとし
て機能する。このバッファ手段は、主メモリアレイ内の
バッファをエミュレートするためのものである。基準電
圧は、メモリセルに加わる電圧をビット線電圧とほぼ同
じレベルに制限するように選定されている。
トランジスタ７４によって“Ｌ”レベルに駆動される。
トランジスタ７４は、メモリセル３６が電源電圧に接続
されるのを防止することにより該メモリセルのソフトプ
ログラミングを防止する。メモリセル３６は、ワード線
の電圧ＶWLによって駆動される。このワード線の電圧Ｖ
WLは、電源電圧、チャージポンプ回路、クランプ回路な
ど種々の電源によって供給され得る。チャージポンプ回
路の有利な点は、ワード線の電圧を電源電圧より高く上
げることができることである。一方、クランプ回路の有
利な点は、ワード線の電圧を所定のレベルまでは電源電
圧に追従するように制御し、それ以降はその電圧をクラ
ンプすることである。トランジスタ７４は、基準電圧Ｖ
REF によって駆動され、メモリセル３６が電源電圧に直
接接続されるのを防ぐためのバッファトランジスタとし
て機能する。このバッファ手段は、主メモリアレイ内の
バッファをエミュレートするためのものである。基準電
圧は、メモリセルに加わる電圧をビット線電圧とほぼ同
じレベルに制限するように選定されている。
【００３０】なお、本実施形態では、ワード線の電圧Ｖ
WL及び基準電圧ＶREF は、主メモリアレイ内の遅延をエ
ミュレートするためにＳ／Ａレリーズ用遅延回路１０内
で使用されているが、これらの電圧は、メモリ回路の他
の部分で発生させるようにしてもよい。図４には図１及
び図３に示される回路における各信号間のタイミング関
係が示される。アドレス遷移検出信号は、アドレス遷移
が検出されると“Ｌ”レベルとなる。ワード線選択遅延
後に、主メモリアレイ及びＳ／Ａレリーズ用遅延回路は
プリチャージされる。ワード線が活性化されると、Ｓ／
Ａレリーズ用遅延信号は“Ｌ”レベルとなり、ノードＢ
は速やかに充電される。次いで、アドレス遷移検出信号
が“Ｈ”レベルとなると、ノードＢは、メモリセルとビ
ット線エミュレータの並列構成に基づく時定数に応じて
放電し始める。この時点で、ワード線が活性化され、ア
レイのイコライズ動作が停止し、主メモリアレイにおけ
る信号変化が始まる。次いで、しきい値に達すると、Ｓ
／Ａレリーズ用遅延信号が“Ｈ”レベルとなり、センス
アンプ（Ｓ／Ａ）はレリーズ状態とされる。ここで留意
すべきことは、主メモリアレイ５６における信号変化と
単一のメモリセル３６の放電とが同時に始まることであ
る。
WL及び基準電圧ＶREF は、主メモリアレイ内の遅延をエ
ミュレートするためにＳ／Ａレリーズ用遅延回路１０内
で使用されているが、これらの電圧は、メモリ回路の他
の部分で発生させるようにしてもよい。図４には図１及
び図３に示される回路における各信号間のタイミング関
係が示される。アドレス遷移検出信号は、アドレス遷移
が検出されると“Ｌ”レベルとなる。ワード線選択遅延
後に、主メモリアレイ及びＳ／Ａレリーズ用遅延回路は
プリチャージされる。ワード線が活性化されると、Ｓ／
Ａレリーズ用遅延信号は“Ｌ”レベルとなり、ノードＢ
は速やかに充電される。次いで、アドレス遷移検出信号
が“Ｈ”レベルとなると、ノードＢは、メモリセルとビ
ット線エミュレータの並列構成に基づく時定数に応じて
放電し始める。この時点で、ワード線が活性化され、ア
レイのイコライズ動作が停止し、主メモリアレイにおけ
る信号変化が始まる。次いで、しきい値に達すると、Ｓ
／Ａレリーズ用遅延信号が“Ｈ”レベルとなり、センス
アンプ（Ｓ／Ａ）はレリーズ状態とされる。ここで留意
すべきことは、主メモリアレイ５６における信号変化と
単一のメモリセル３６の放電とが同時に始まることであ
る。
【００３１】本実施形態では、従来技術のプログラマブ
ルキャパシタンスに代えて、小メモリアレイ内のメモリ
セルと、ビット線エミュレータ（つまりビット線キャパ
シタンス）とを設けている。メモリセル３６とビット線
エミュレータ（すなわち、トランジスタ３８及びダイオ
ード４０）によって提供される遅延時定数は、主メモリ
アレイ５６における信号変化時間に所定のマージンを加
味した時間に整合するような信号を発生するように調整
することができる。このマージンは、Ｓ／Ａレリーズ用
遅延回路によって発生された信号が、温度、電源電圧、
プロセス等の所望の特性において主メモリアレイ５６の
信号に追従するような値、例えば１０ないし２０％に選
定され得る。Ｓ／Ａレリーズ用遅延回路は、シミュレー
トされたビット線キャパシタンスと共に実際のメモリセ
ルによりクロック遅延が発生されているので、主メモリ
アレイ５６における信号変化に追従することができる。
ルキャパシタンスに代えて、小メモリアレイ内のメモリ
セルと、ビット線エミュレータ（つまりビット線キャパ
シタンス）とを設けている。メモリセル３６とビット線
エミュレータ（すなわち、トランジスタ３８及びダイオ
ード４０）によって提供される遅延時定数は、主メモリ
アレイ５６における信号変化時間に所定のマージンを加
味した時間に整合するような信号を発生するように調整
することができる。このマージンは、Ｓ／Ａレリーズ用
遅延回路によって発生された信号が、温度、電源電圧、
プロセス等の所望の特性において主メモリアレイ５６の
信号に追従するような値、例えば１０ないし２０％に選
定され得る。Ｓ／Ａレリーズ用遅延回路は、シミュレー
トされたビット線キャパシタンスと共に実際のメモリセ
ルによりクロック遅延が発生されているので、主メモリ
アレイ５６における信号変化に追従することができる。
【００３２】主メモリアレイ５６において、センスアン
プは、典型的には約５０ｍＶをセンスするように設計さ
れている。一方、Ｓ／Ａレリーズ用遅延回路では、約１
〜２Ｖ（ＣＭＯＳレベル）の電圧がセンスされるように
設計されている。この結果、主メモリアレイ５６におけ
る実際のビット線のキャパシタンスとトランジスタ３８
及びダイオード４０によって提供されるシミュレートさ
れたビット線キャパシタンスとの比は、約２０：１又は
４０：１となる。従って、シミュレートされたビット線
キャパシタンスを放電させるメモリセルによってひき起
こされる、ノードＢにおける電圧の振れは、主メモリア
レイ５６において発生する電圧の振れに比べてはるかに
大きくなる。これによって、複雑なセンスアンプ回路が
不要となるので、Ｓ／Ａレリーズ用遅延回路の構成が簡
素化される。
プは、典型的には約５０ｍＶをセンスするように設計さ
れている。一方、Ｓ／Ａレリーズ用遅延回路では、約１
〜２Ｖ（ＣＭＯＳレベル）の電圧がセンスされるように
設計されている。この結果、主メモリアレイ５６におけ
る実際のビット線のキャパシタンスとトランジスタ３８
及びダイオード４０によって提供されるシミュレートさ
れたビット線キャパシタンスとの比は、約２０：１又は
４０：１となる。従って、シミュレートされたビット線
キャパシタンスを放電させるメモリセルによってひき起
こされる、ノードＢにおける電圧の振れは、主メモリア
レイ５６において発生する電圧の振れに比べてはるかに
大きくなる。これによって、複雑なセンスアンプ回路が
不要となるので、Ｓ／Ａレリーズ用遅延回路の構成が簡
素化される。
【００３３】図１及び図３に示されるＳ／Ａレリーズ用
遅延回路を用いると、主メモリアレイ５６の信号変化時
間を当該遅延回路のクロック遅延に正確に整合させるこ
とができる。もし主メモリアレイ５６において信号を変
化させる時間が２倍になったならば、Ｓ／Ａレリーズ用
遅延回路によって発生されるクロック遅延もそれに応じ
て増大するであろう。このように、たとえ主メモリアレ
イ５６内の信号変化に変動が生じたとしても、クロック
遅延に付加される時間的マージンの割合は比較的一定と
なるであろう。
遅延回路を用いると、主メモリアレイ５６の信号変化時
間を当該遅延回路のクロック遅延に正確に整合させるこ
とができる。もし主メモリアレイ５６において信号を変
化させる時間が２倍になったならば、Ｓ／Ａレリーズ用
遅延回路によって発生されるクロック遅延もそれに応じ
て増大するであろう。このように、たとえ主メモリアレ
イ５６内の信号変化に変動が生じたとしても、クロック
遅延に付加される時間的マージンの割合は比較的一定と
なるであろう。
【００３４】図５には本発明の好適な一実施形態に従っ
て構成されたＳ／Ａレリーズ用遅延回路における温度に
対する信号変化時間及びクロック遅延時間の関係が例示
される。本実施形態では、約３００ｍＶの信号を発生す
るように回路を構成した。さらに、室温で、Ｓ／Ａレリ
ーズ用遅延回路の安全性のマージンを３８％に設定し
た。信号変化時間は、−５５℃〜１５０℃の温度の関数
としてグラフの下側に示される。一方、Ｓ／Ａレリーズ
用遅延回路によって発生されたクロック遅延の時間は、
同じ範囲の温度の関数としてグラフの上側に示される。
これら２つの時間の差がマージンである。図６には温度
に対する信号変化時間とクロック遅延時間との比が表さ
れている。−５５℃〜１５０℃の温度に対する％マージ
ンは、約３６％〜４０％に亘っている。両者の時間のミ
スマッチ（不整合度）は僅かに±２％であり、これは実
質上無視し得る値である。
て構成されたＳ／Ａレリーズ用遅延回路における温度に
対する信号変化時間及びクロック遅延時間の関係が例示
される。本実施形態では、約３００ｍＶの信号を発生す
るように回路を構成した。さらに、室温で、Ｓ／Ａレリ
ーズ用遅延回路の安全性のマージンを３８％に設定し
た。信号変化時間は、−５５℃〜１５０℃の温度の関数
としてグラフの下側に示される。一方、Ｓ／Ａレリーズ
用遅延回路によって発生されたクロック遅延の時間は、
同じ範囲の温度の関数としてグラフの上側に示される。
これら２つの時間の差がマージンである。図６には温度
に対する信号変化時間とクロック遅延時間との比が表さ
れている。−５５℃〜１５０℃の温度に対する％マージ
ンは、約３６％〜４０％に亘っている。両者の時間のミ
スマッチ（不整合度）は僅かに±２％であり、これは実
質上無視し得る値である。
【００３５】留意すべきことは、主メモリアレイにおい
て発生された信号の大きさ（つまり５０ｍＶ）と同じオ
ーダーで信号を発生するように回路を構成したならば、
かかる低レベルの信号を検出するために回路内にセンス
アンプを設ける必要があるであろうということである。
従って、センスアンプを必要とすることなくインバータ
段（例えば、図１のインバータ４２）を駆動できるよう
にするためには、より大きなレベルの信号が発生され
る。小メモリアレイ（図２参照）におけるメモリセル
は、これを達成するために用いられ、ビット線キャパシ
タンスと協働することで、より大きなレベルの信号を駆
動する。本発明のＳ／Ａレリーズ用遅延回路によれば、
相対的に小さいビット線キャパシタンス（すなわち、図
１のトランジスタ３８及びダイオード４０）に現れる信
号の大きな振れは、主メモリアレイ５６（図１参照）内
のビット線の相対的に大きいキャパシタンスに現れる信
号の小さな振れをエミュレートすることができる。これ
によって、温度及び電源電圧の全範囲に亘って所定のマ
ージンが確保されるようにするための、クロック遅延に
付加されるべき時間を、短縮することができる。言い換
えると、アレイ状のビット線エミュレータが、主メモリ
アレイ５６の遅延をエミュレートするように機能するＣ
ＭＯＳロジックのクロック遅延回路内に組み込まれてい
ることになる。より大きな主メモリアレイをエミュレー
トするための小メモリアレイを使用しているので、Ｓ／
Ａレリーズ用遅延回路に対する主メモリアレイのマッチ
ングを極めて正確に行うことができる。
て発生された信号の大きさ（つまり５０ｍＶ）と同じオ
ーダーで信号を発生するように回路を構成したならば、
かかる低レベルの信号を検出するために回路内にセンス
アンプを設ける必要があるであろうということである。
従って、センスアンプを必要とすることなくインバータ
段（例えば、図１のインバータ４２）を駆動できるよう
にするためには、より大きなレベルの信号が発生され
る。小メモリアレイ（図２参照）におけるメモリセル
は、これを達成するために用いられ、ビット線キャパシ
タンスと協働することで、より大きなレベルの信号を駆
動する。本発明のＳ／Ａレリーズ用遅延回路によれば、
相対的に小さいビット線キャパシタンス（すなわち、図
１のトランジスタ３８及びダイオード４０）に現れる信
号の大きな振れは、主メモリアレイ５６（図１参照）内
のビット線の相対的に大きいキャパシタンスに現れる信
号の小さな振れをエミュレートすることができる。これ
によって、温度及び電源電圧の全範囲に亘って所定のマ
ージンが確保されるようにするための、クロック遅延に
付加されるべき時間を、短縮することができる。言い換
えると、アレイ状のビット線エミュレータが、主メモリ
アレイ５６の遅延をエミュレートするように機能するＣ
ＭＯＳロジックのクロック遅延回路内に組み込まれてい
ることになる。より大きな主メモリアレイをエミュレー
トするための小メモリアレイを使用しているので、Ｓ／
Ａレリーズ用遅延回路に対する主メモリアレイのマッチ
ングを極めて正確に行うことができる。
【００３６】以上、本発明は限定された実施形態を用い
て説明したが、本発明に対して適宜変形が行われ得るこ
とはもちろんである。
て説明したが、本発明に対して適宜変形が行われ得るこ
とはもちろんである。
【図１】本発明の好適な一実施形態に従って構成された
Ｓ／Ａレリーズ用遅延回路の構成を示す図である。
Ｓ／Ａレリーズ用遅延回路の構成を示す図である。
【図２】主メモリセルアレイに関連した遅延量をエミュ
レートするのに用いられる比較的小さいメモリセルアレ
イを例示する図である。
レートするのに用いられる比較的小さいメモリセルアレ
イを例示する図である。
【図３】本発明の他の好適な実施形態に従って構成され
たＳ／Ａレリーズ用遅延回路の構成を示す図である。
たＳ／Ａレリーズ用遅延回路の構成を示す図である。
【図４】図１及び図３に示される回路における各信号間
のタイミング関係を示す図である。
のタイミング関係を示す図である。
【図５】本発明の好適な一実施形態に従って構成された
Ｓ／Ａレリーズ用遅延回路における温度に対する信号変
化時間及びクロック遅延時間の関係を示す図である。
Ｓ／Ａレリーズ用遅延回路における温度に対する信号変
化時間及びクロック遅延時間の関係を示す図である。
【図６】図５に示される例における温度に対する信号変
化時間とクロック遅延時間との比を表した図である。
化時間とクロック遅延時間との比を表した図である。
【図７】Ｓ／Ａレリーズ用のワード線信号に与えられる
遅延量を変えるのに用いられる従来技術のプログラマブ
ルクロック遅延回路の構成を示す図である。
遅延量を変えるのに用いられる従来技術のプログラマブ
ルクロック遅延回路の構成を示す図である。
【図８】図７に示される回路における各信号間のタイミ
ング関係を示す図である。
ング関係を示す図である。
１０…センスアンプ（Ｓ／Ａ）レリーズ用遅延回路 ３０，３２，４２…インバータ ３４，７０…プルアップ用トランジスタ（ＰＭＯＳ） ３６…単一のメモリセル ３８，７２，７４…ＮＭＯＳトランジスタ ４０…ビット線タイプのダイオード ４４…小メモリアレイ ５０…メモリ回路 ５６…主メモリアレイ ５８…センスアンプ（Ｓ／Ａ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤロン スレザック イスラエル国，キリアト モッツキン 26370，ゴードン ストリート ７
Claims (12)
- 【請求項１】 主メモリアレイ、センスアンプ、ワード
線及びビット線を有する半導体メモリ装置において、前
記主メモリアレイの信号変化時間に応じて前記センスア
ンプのレリーズを遅延させるためのセンスアンプレリー
ズ信号を発生すると共に、ワード線選択遅延後にアドレ
ス遷移検出回路からのトリガを受けるクロック遅延回路
であって、 電源電圧に結合され且つ前記アドレス遷移検出回路から
の信号によって制御される電流源と、 複数のメモリセルを有し、該複数のメモリセルの中から
選択された単一のメモリセルが、連続的に選択状態とな
るよう設定されると共に、前記ワード線の信号によって
制御されるようになっている、小メモリアレイと、 前記電流源の出力のノードと前記単一のメモリセルの間
に接続され、さらに該単一のメモリセルを介してグラン
ドに結合され、該単一のメモリセルのソフトプログラミ
ングを防止すると共に前記主メモリアレイにおけるバッ
ファをエミュレートするように構成されたバッファ手段
と、 前記電流源の出力のノードと前記グランドの間に結合さ
れ、前記ビット線の容量性負荷をエミュレートするビッ
ト線エミュレータとを具備し、 前記主メモリアレイにおける前記信号変化が始まると同
時に前記ワード線が活性化され、前記クロック遅延回路
によって発生される遅延が、前記単一のメモリセルと前
記ビット線エミュレータの並列的な組み合わせによって
規定される時定数によって決定され、前記クロック遅延
回路によって発生される遅延が、温度、前記電源電圧及
びプロセスの変動に対して前記主メモリアレイにおける
前記信号変化の時間に追従するようになっていることを
特徴とするクロック遅延回路。 - 【請求項２】 主メモリアレイ、センスアンプ、ワード
線及びビット線を有する半導体メモリ装置において、前
記主メモリアレイの信号変化時間に応じて前記センスア
ンプのレリーズを遅延させるためのセンスアンプレリー
ズ信号を発生すると共に、ワード線選択遅延後にアドレ
ス遷移検出回路からのトリガを受けるクロック遅延回路
であって、 電源電圧に結合され且つ前記アドレス遷移検出回路から
の信号によって制御される電流源と、 複数のメモリセルを有し、該複数のメモリセルの中から
選択された単一のメモリセルが、連続的に選択状態とな
るよう設定され、前記電流源の出力のノードとグランド
の間に結合されると共に、前記アドレス遷移検出回路か
らの信号によって制御されるようになっている、小メモ
リアレイと、 前記ノードと前記グランドの間に結合され、前記ビット
線の容量性負荷をエミュレートするビット線エミュレー
タとを具備し、 前記主メモリアレイにおける前記信号変化が始まると同
時に前記ワード線が活性化され、前記クロック遅延回路
によって発生される遅延が、前記単一のメモリセルと前
記ビット線エミュレータの並列的な組み合わせによって
規定される時定数によって決定され、前記クロック遅延
回路によって発生される遅延が、温度、前記電源電圧及
びプロセスの変動に対して前記主メモリアレイにおける
前記信号変化の時間に追従するようになっていることを
特徴とするクロック遅延回路。 - 【請求項３】 主メモリアレイ、センスアンプ、ワード
線及びビット線を有する半導体メモリ装置において、前
記主メモリアレイの信号変化時間に応じて前記センスア
ンプのレリーズを遅延させるためのセンスアンプレリー
ズ信号を発生すると共に、ワード線選択遅延後にアドレ
ス遷移検出回路からのトリガを受けるクロック遅延回路
であって、 電源電圧に結合され且つ前記アドレス遷移検出回路から
の信号によって制御される電流源と、 複数のメモリセルを有し、該複数のメモリセルの中から
選択された単一のメモリセルが、連続的に選択状態とな
るよう設定されると共に、前記ワード線の信号によって
制御されるようになっている、小メモリアレイと、 前記電流源の出力のノードと前記単一のメモリセルの間
に接続され、さらに該単一のメモリセルを介してグラン
ドに結合され、該単一のメモリセルのソフトプログラミ
ングを防止すると共に、前記主メモリアレイにおけるバ
ッファをエミュレートするように構成されたバッファ手
段と、 前記電流源の出力のノードと前記グランドの間に結合さ
れ、前記ビット線の容量性負荷をエミュレートするビッ
ト線エミュレータと、 前記電流源の出力のノードに結合され、該ノードから前
記センスアンプレリーズ信号を発生し、前記電源電圧の
変動に対する前記クロック遅延回路の感度を低減する電
源電圧補償手段とを具備し、 前記主メモリアレイにおける前記信号変化が始まると同
時に前記ワード線が活性化され、前記クロック遅延回路
によって発生される遅延が、前記単一のメモリセルと前
記ビット線エミュレータの並列的な組み合わせによって
規定される時定数によって決定され、前記クロック遅延
回路によって発生される遅延が、温度、前記電源電圧及
びプロセスの変動に対して前記主メモリアレイにおける
前記信号変化の時間に追従するようになっていることを
特徴とするクロック遅延回路。 - 【請求項４】 前記小メモリアレイは、前記単一のメモ
リセルとして単一のプログラムされていないＲＯＭセル
を含むＲＯＭアレイと、前記単一のメモリセルとして単
一のプログラムされていないＥＰＲＯＭセルを含むＥＰ
ＲＯＭアレイと、前記単一のメモリセルとして単一のプ
ログラムされていないＥＥＰＲＯＭセルを含むＥＥＰＲ
ＯＭアレイと、前記単一のメモリセルとして単一のプロ
グラムされていないＦＬＡＳＨセルを含むＦＬＡＳＨア
レイのいずれか一つのアレイを有することを特徴とする
請求項１又は３に記載のクロック遅延回路。 - 【請求項５】 前記小メモリアレイは、前記単一のメモ
リセルとして単一のプログラムされていないＲＯＭセル
を含むＲＯＭアレイを有することを特徴とする請求項２
に記載のクロック遅延回路。 - 【請求項６】 前記電源電圧補償手段は非対象のインバ
ータを有し、該インバータの“Ｌ”レベルから“Ｈ”レ
ベルへの出力遷移は、前記電源電圧よりほぼスレッショ
ルド電圧ＶTPの分だけ低い電圧でトリガされることを特
徴とする請求項３に記載のクロック遅延回路。 - 【請求項７】 主メモリアレイ、センスアンプ、ワード
線及びビット線を有する半導体メモリ装置において、前
記主メモリアレイの信号変化時間に応じて前記センスア
ンプのレリーズを遅延させるためのセンスアンプレリー
ズ信号を発生すると共に、該センスアンプレリーズ信号
の発生がワード線選択遅延後にアドレス遷移検出回路に
よってトリガされるようになっている方法であって、 電源電圧に結合され且つ前記アドレス遷移検出回路から
の信号によって制御される電流源を設け、 複数のメモリセルを有し、該複数のメモリセルの中から
選択された単一のメモリセルが、連続的に選択状態とな
るよう設定されると共に、前記ワード線の信号によって
制御されるようになっている、小メモリアレイを設け、 前記単一のメモリセルのソフトプログラミングを防止す
ると共に前記主メモリアレイにおけるバッファをエミュ
レートするように動作するバッファ手段を前記電流源の
出力のノードと前記単一のメモリセルの間に結合し、 前記単一のメモリセルを前記バッファ手段とグランドの
間に結合し、 前記電流源の出力のノードと前記グランドの間にビット
線エミュレータを設けることにより前記ビット線の負荷
をエミュレートし、 前記主メモリアレイにおける前記信号変化が始まると同
時に前記ワード線を活性化し、前記センスアンプのレリ
ーズの遅延を、前記単一のメモリセルと前記ビット線エ
ミュレータの並列的な組み合わせによって規定される時
定数によって決定し、前記センスアンプのレリーズの遅
延を、温度、前記電源電圧及びプロセスの変動に対して
前記主メモリアレイにおける前記信号変化の時間に追従
させるようにしたことを特徴とする方法。 - 【請求項８】 主メモリアレイ、センスアンプ、ワード
線及びビット線を有する半導体メモリ装置において、前
記主メモリアレイの信号変化時間に応じて前記センスア
ンプのレリーズを遅延させるためのセンスアンプレリー
ズ信号を発生すると共に、該センスアンプレリーズ信号
の発生がワード線選択遅延後にアドレス遷移検出回路に
よってトリガされるようになっている方法であって、 電源電圧に結合され且つ前記アドレス遷移検出回路から
の信号によって制御される電流源を設け、 複数のメモリセルを有し、該複数のメモリセルの中から
選択された単一のメモリセルが連続的に選択状態となる
よう設定されている小メモリアレイを設け、 前記単一のメモリセルを前記電流源の出力のノードとグ
ランドの間に結合して該単一のメモリセルを前記アドレ
ス遷移検出回路からの信号によって制御し、 前記電流源の出力のノードと前記グランドの間にビット
線エミュレータを設けることにより前記ビット線の負荷
をエミュレートし、 前記主メモリアレイにおける前記信号変化が始まると同
時に前記ワード線を活性化し、前記センスアンプのレリ
ーズの遅延を、前記単一のメモリセルと前記ビット線エ
ミュレータの並列的な組み合わせによって規定される時
定数によって決定し、前記センスアンプのレリーズの遅
延を、温度、前記電源電圧及びプロセスの変動に対して
前記主メモリアレイにおける前記信号変化の時間に追従
させるようにしたことを特徴とする方法。 - 【請求項９】 前記小メモリアレイは、前記単一のメモ
リセルとして単一のプログラムされていないＲＯＭセル
を含むＲＯＭアレイと、前記単一のメモリセルとして単
一のプログラムされていないＥＰＲＯＭセルを含むＥＰ
ＲＯＭアレイと、前記単一のメモリセルとして単一のプ
ログラムされていないＥＥＰＲＯＭセルを含むＥＥＰＲ
ＯＭアレイと、前記単一のメモリセルとして単一のプロ
グラムされていないＦＬＡＳＨセルを含むＦＬＡＳＨア
レイのいずれか一つのアレイを有することを特徴とする
請求項７に記載の方法。 - 【請求項１０】 前記小メモリアレイは、前記単一のメ
モリセルとして単一のプログラムされていないＲＯＭセ
ルを含むＲＯＭアレイを有することを特徴とする請求項
８に記載の方法。 - 【請求項１１】 前記ビット線エミュレータは、ＮＭＯ
Ｓトランジスタとビット線タイプのダイオードを有する
ことを特徴とする請求項１から５のいずれか一項に記載
のクロック遅延回路。 - 【請求項１２】 前記ビット線エミュレータは、ＮＭＯ
Ｓトランジスタとビット線タイプのダイオードを有する
ことを特徴とする請求項７から１０のいずれか一項に記
載の方法。
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