JPH1079491A

JPH1079491A - 半導体装置およびその製造方法

Info

Publication number: JPH1079491A
Application number: JP9185264A
Authority: JP
Inventors: Kazuo Itabashi; 和夫板橋; Osamu Tsuboi; 修壺井; Yuji Yokoyama; 雄二横山; Kenichi Inoue; 憲一井上; Koichi Hashimoto; 浩一橋本; Wataru Nunofuji; 渉布藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-07-10
Filing date: 1997-07-10
Publication date: 1998-03-24

Abstract

(57)【要約】（修正有）【課題】高集積度のＤＲＡＭを安定して実現する半導
体装置及びその製造方法の提供。【解決手段】基板上にメモリセル領域と周辺回路領域
とを有する半導体装置であって、基板中に形成された一
対の不純物拡散領域と、基板表面に形成されたゲート電
極８とを含む転送トランジスタと、ゲート電極の上面お
よび側面を覆う第１の絶縁膜と、第１の絶縁膜を覆って
前記基板上に形成された第２の絶縁膜と、第２の絶縁膜
上に形成された第３の絶縁膜と、第３および第２の絶縁
膜を貫通して、不純物拡散領域に達するコンタクトホー
ル１５と、コンタクトホール内に充填された導電層と、
第３の絶縁膜上に形成されたビット線と、ビット線２２
の上面および側面を覆う第４の絶縁膜と、導電層と電気
的に接続され、ビット線上に形成された蓄積電極２７
と、蓄積電極表面に形成された誘電体膜２９と、誘電体
膜表面に形成された対向電極とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特にＤＲＡＭ（Ｄｙｎａｍｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の高集
積化、及び高信頼性化に寄与する半導体装置およびその
製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭの高集積化、及び低価格化を達
成する為には、その基本構成要素であるセルの微細化を
進めていかなければならない。一般的なＤＲＡＭセル
は、一つのＭＯＳＦＥＴと、一つのキャパシタから構成
される。

【０００３】セルの微細化を進めていく上での大きな問
題は、小さなセルサイズで、いかにして大きなキャパシ
タ容量を確保するかということである。

【０００４】近年、キャパシタ容量を確保する方法とし
て、基板に溝を形成し、その中にキャパシタを形成する
トレンチ型キャパシタや、キャパシタをＭＯＳＦＥＴの
上部に３次元的に形成するスタック型キャパシタが提案
され、また実際のＤＲＡＭに採用されている。さらにス
タック型キャパシタには、基板と概ね平行な方向に配置
された蓄積電極を複数枚形成し、それぞれの蓄積電極の
上下両面をキャパシタとして用いるＦＩＮ型キャパシタ
や、シリンダ状の蓄積電極を用いるシリンダ型キャパシ
タなどの改良されたセル構造が提案されている。

【０００５】これらのセル構造、及びその製造プロセス
を適用することにより６４ＭＢＩＴ程度の集積度のＤＲ
ＡＭを実現する事が可能になった。

【０００６】しかし、トレンチ型キャパシタにおいて
は、キャパシタ電極に印加される電圧によってトレンチ
の周囲に形成される空乏層からなる電荷蓄積領域が大き
く拡がるために、隣接するキャパシタのトレンチを接近
して設けた場合、蓄積電荷のリークを生じて情報が失わ
れるという現象を生じる。そのため、各セル間の分離領
域幅、即ちフィールド酸化膜が配設される領域の幅を広
くとる必要があり、これによって集積度の向上が妨げら
れるという問題がある。

【０００７】そこで、ＤＲＡＭの高集積化および高信頼
性に寄与するデバイスとして、スタック型キャパシタが
有望視されている。

【０００８】微細化されたスタック型キャパシタとし
て、「A 0.29- μｍ2 ＭＩＭ−ＣＲＯＷＮＣｅｌｌ
ａｎｄＰｒｏｃｅｓｓＴｅｃｈｎｏｌｏｇｉｅｓ
ｆｏｒ１−ＧｉｇａｂｉｔＤＲＡＭｓ」1994年, 第 9
27頁〜第 929頁が報告されている。

【０００９】図２９にそのメモリセルの断面図を示す。
図中、参照番号１００はＷＳｉ₂／ｐｏｌｙＳｉのワー
ド線、１０１は第 1のポリシリコンプラグ、１０２はポ
リＳｉプラグ上に形成したＷＳｉ₂／ｐｏｌｙＳｉのビ
ット線、１０３は第２のポリシリコンプラグ、１０４は
Ｗのシリンダ型蓄積電極、１０５Ｔａ₂Ｏ₅の誘電体
膜、１０６はＣＶＤ−ＴｉＮの対向電極を示している。

【００１０】そして、上記シリンダ型キャパシタを用い
ることにより、集積度の高いＤＲＡＭを提供することが
できる。

【００１１】ところが、上記シリンダ型キャパシタを採
用した場合、微細化とともに、より小さいセル面積で十
分なキャパシタ容量を確保するために、キャパシタ部の
高さは益々高くする必要がある。そのため、セル部と周
辺回路部との高低差、すなわち段差が大きな問題とな
る。例えば、金属配線をセル部及び周辺回路部上でパタ
ーニングする際に、フォトリソグラフィの焦点深度が段
差により不足することで寸法精度が低下することにな
る。

【００１２】また、周辺回路部に絶縁膜を埋め込むこと
で、セル部と周辺回路部との段差をなくすことも考えら
れるが、周辺回路部におけるコンタクトのアスペクト比
が大きくなってしまい、エッチングのコントロールを難
しくするという別の問題が生じてしまう。

【００１３】さらに、微細化を進めるにしたがって配線
間隔も益々狭くなり、配線の寄生容量も増大する傾向に
ある。

【００１４】本発明の目的は、〔例えば２５６ＭＤＲＡ
Ｍ以上の〕高集積度のＤＲＡＭを、その信頼性を損なう
ことなく安定して実現する半導体装置およびその製造方
法を提供することを目的である。

【００１５】本発明の１観点によれば、半導体基板上に
メモリセル領域と周辺回路領域とを有する半導体装置に
おいて、前記基板中に形成された一対の不純物拡散領域
と、該基板表面に形成されたゲート電極とを含む転送ト
ランジスタと、該ゲート電極の上面および側面を覆う第
１の絶縁膜と、該第１の絶縁膜を覆って前記基板上に形
成された第２の絶縁膜と、該第２の絶縁膜を貫通して、
前記一対の不純物拡散領域に達する一対のコンタクトホ
ールと、該一対のコンタクトホールの一方内に充填さ
れ、前記一対の不純物拡散領域の一方に接続された導電
プラグと、前記導電プラグを覆って該第２の絶縁膜上に
形成され、前記一対のコンタクトホールの他方の上に第
１の開口を有する第３の絶縁膜と、前記第３の絶縁膜上
に形成され、前記第１の開口と前記一対のコンタクトホ
ールの他方を介して前記一対の不純物拡散領域の他方に
接続されたビット線と、該ビット線の上面および側面を
覆う第４の絶縁膜と、前記ビット線の側面を覆う第４の
絶縁膜に整合して前記第３の絶縁膜に形成された第２の
開口と、前記第２の開口を介して前記導電プラグと電気
的に接続され、前記第３、第４の絶縁膜によって該ビッ
ト線から絶縁され、ビット線上方に延在して形成された
蓄積電極と、該蓄積電極表面に形成された誘電体膜と、
該誘電体膜表面に形成された対向電極とを有する半導体
装置が提供される。

【００１６】本発明の他の観点によれば、半導体基板上
にメモリセル領域と周辺回路領域とを有する半導体装置
の製造方法において、前記基板上に、一対の不純物拡散
領域と、ゲート電極とを含む転送トランジスタを形成す
る工程と、該ゲート電極の上面および側面を覆う第１の
絶縁膜を形成する工程と、該第１の絶縁膜および前記転
送トランジスタを覆う第２の絶縁膜を形成する工程と、
該第２の絶縁膜を貫通して、前記一対の不純物拡散領域
の少なくとも一方に達するコンタクトホールを形成する
工程と、該コンタクトホール内に導電層を充填し、蓄積
電極の接続用導電プラグを形成する工程と、前記導電プ
ラグを覆い、該第２の絶縁膜上に第３の絶縁膜を形成す
る工程と、前記第３の絶縁膜上にビット線を形成する工
程と、該ビット線の上面および側面を覆う第４の絶縁膜
を形成する工程と、前記第４の絶縁膜に整合させて前記
導電プラグ上で前記第３の絶縁膜に開口を形成する工程
と、前記導電プラグと電気的に接続する蓄積電極を形成
する工程と、該蓄積電極表面に誘電体膜を形成する工程
と、該誘電体膜表面に対向電極を形成する工程とを有す
る半導体装置の製造方法が提供される。

【００１７】導電層からなる１つのプラグにより１回の
かさ上げをした構造をとっている。つまり、ワード線形
成後にかさ上げの為の、蓄積電極の接続用プラグを形成
し、ＳＡＣ（ＳｅｌｆＡｌｉｇｎｅｄＣｏｎｔａｃ
ｔ）によりビット線間に蓄積電極を形成しているため、
基板表面からのキャパシタ高さを低くすることができ
る。

【００１８】したがって、従来よりもセル部と周辺回路
部との高低差を抑えることができ、周辺回路部における
コンタクトホールの形成を容易に行うことができる。

【００１９】

【発明の実施の形態】以下、図面を参照しつつ、本発明
の実施形態について説明する。

【００２０】［第１実施形態］本発明の第１実施形態
は、図１Ａ乃至図２Ｈに示される。

【００２１】図中、参照番号１はｐ型シリコン基板、２
はフィールドＳｉＯ₂膜、３はゲート酸化膜、４はシリ
コン層、５はタングステンシリサイド（ＷＳｉ）層、６
はＳｉＯ₂膜、７はＳｉＯＮ膜、８はゲート電極（ワー
ド線となる１層目配線）、９はｎ^-型不純物拡散層、１
０はサイドウォール、１１はＳｉＯ₂膜、１２はＳｉ ₃
Ｎ₄膜、１３はボロホスホシリケートガラス（ＢＰＳ
Ｇ）膜、１４はＳｉ₃Ｎ ₄膜、１５はコンタクトホー
ル、１６は導電性プラグ、１７はＳｉＯ₂膜、１８はシ
リコン層、１９はＷＳｉ、２０はＳｉＯ₂膜、２１はＳ
ｉＯＮ膜、２２はビット線（２層目配線）、２３はサイ
ドウォール、２４はＳｉＯ₂膜、２５はＳｉ ₃Ｎ₄膜、
２７は蓄積電極、２９はキャパシタ誘電体膜となるＴａ
₂Ｏ₅膜、３０は対向電極となるＴｉＮ、３１は層間絶
縁膜となるＢＰＳＧ膜を示している。Ｎ１、Ｐ１、Ｐ２
は、それぞれｎウェル、ｐウェル、ｐウェルを示す。以
下、これらのウェルの図示は省略する。

【００２２】図１Ａは、本実施形態の半導体装置のメモ
リセル部の平面図である。図中、縦方向にワード線８が
配列され、その上に横方向にビット線２２が配列され、
その上にキャパシタＣが配置されている。

【００２３】図１Ｂは、図１Ａに対応するメモリセル部
の断面図であり、図１Ａ）のＡ−Ａ’、Ｂ−Ｂ’線に沿
う断面を示している。Ａ−Ａ’断面はワード線、ビット
線両者と交差し、Ｂ−Ｂ’断面はビット線と交差し、ワ
ード線とは平行である。便宜上、Ａ−Ａ’部とＢ−Ｂ’
部とを連続して示す。

【００２４】図２Ａ乃至図６は本実施形態による半導体
装置の製造方法を説明する半導体基板の断面図であり、
図面の左側がメモリセル部ＭＣで、右側が周辺回路部Ｐ
Ｃである。メモリセル部ＭＣが図１Ｂに対応する。周辺
回路部ＰＣには、ｎウェルＮ２も形成される。以下、図
面を参照して、第１実施形態の半導体装置の製造方法に
ついて説明する。

【００２５】図２Ａを参照して、ｐ型シリコン基板１上
に公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を行
い、厚さ２５０ｎｍのフィールドＳｉＯ₂膜２を形成し
た後、熱酸化により、厚さ５〜１０ｎｍのゲート酸化膜
となるＳｉＯ₂膜３を形成する。

【００２６】次いで、ＣＶＤ法により全面に、高濃度に
ｎ型またはｐ型の不純物を含む厚さ５０ｎｍのドープト
シリコン層４、厚さ１２０ｎｍのＷＳｉ層５、厚さ８０
ｎｍのＳｉＯ₂膜６を順次形成する。なお、ドープトシ
リコン層４は、単結晶シリコン、多結晶シリコン、アモ
ルファスシリコンのいずれも用いることができる。

【００２７】次いで、その上に反射防止膜として、フィ
トリソグラフィに用いる露光波長に対して適当な吸収を
有する膜、例えば厚さ３０ｎｍ程度のＳｉＯＮ膜７をプ
ラズマＣＶＤ法により形成する。

【００２８】さらに、パターニングされたレジストマス
ク（図示せず）により、ＳｉＯＮ膜７とＳｉＯ₂膜６と
を例えばＦを含むエッチャントガスで、ＷＳｉ層５と多
結晶シリコン層４とを例えばＣｌを含むエッチャントガ
スでそれぞれ選択的に除去して、ゲート電極８を形成す
る。なお、ゲート電極８はワード線となる。

【００２９】図２Ｂを参照して、ゲート電極８をマスク
として、Ｐ（リン）イオンをシリコン基板１中に注入
し、ｎ^-型不純物拡散層９を形成する。なお、ｎ^-型不
純物拡散層９は、セル部では転送トランジスタのソー
ス、ドレインとなり、周辺回路部ではｎチャネルトラン
ジスタのＬＤＤ用の拡散層となる。次いで、減圧ＣＶＤ
法により全面に厚さ６０ｎｍのＳｉＯ₂膜を形成し、異
方性エッチングにより、ＳｉＯ₂からなるサイドウォー
ル１０を形成する。

【００３０】周辺回路部のｎチャネルトランジスタ領域
に砒素イオンを注入することによりｎ⁺拡散層５５を形
成し、周辺部のｎウェルＮ２内のｐチャネルトランジス
タ領域にボロンイオンを注入することによりｐ⁺拡散層
５７を形成する。以下、拡散層の図示は適宜省略する。

【００３１】図２Ｃを参照して、減圧ＣＶＤ法により全
面に、厚さ２０ｎｍのＳｉＯ₂膜１１、厚さ５０〜１０
０ｎｍ、好ましくは８０ｎｍのＳｉ₃Ｎ₄膜１２を形成
する。

【００３２】次いで、平坦化膜として全面に厚さ３００
〜４００ｎｍのＢＰＳＧ膜１３を形成し、窒素雰囲気中
で８００℃程度の熱処理によりＢＰＳＧ膜１３をリフロ
ーする。なお、完全に平坦化を行うためには、ＣＭＰ
（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉ
ｓｈｉｎｇ）により表面を研磨して平坦化を行うことが
好ましい。

【００３３】また、ＢＰＳＧ膜にかえて、ホスホシリケ
ートガラス（ＰＳＧ）、スピンオンガラス（ＳＯＧ）、
絶縁性樹脂等を用いることもできる。

【００３４】ＳｉＯ₂膜１１はＳｉ₃Ｎ₄膜１２を除去
する際のストッパ膜となり、Ｓｉ₃Ｎ₄膜１２はＢＰＳ
Ｇ膜１３を除去する際のストッパ膜となる。このとき、
Ｓｉ ₃Ｎ₄膜１２の膜厚を厚くしてしまうと、Ｓｉ₃Ｎ
₄膜の誘電率がＳｉＯ₂膜に比べて高いために、配線間
の容量が増大してしまう。エッチングストッパとしての
機能が確保できれば、Ｓｉ₃Ｎ₄膜１２の膜厚は薄い方
が好ましい。

【００３５】図２Ｄを参照して、減圧ＣＶＤ法により全
面に、厚さ５０ｎｍのＳｉ₃Ｎ₄膜１４を形成し、パタ
ーニングされたレジストマスク（図示せず）により、Ｓ
ｉ₃Ｎ₄膜１４を選択的に除去する。次いで、ＢＰＳＧ
膜１３を選択的にエッチングしてＳｉ₃Ｎ₄膜１２を一
部削ったところで止め、続いてＳｉ₃Ｎ₄膜１２、Ｓｉ
Ｏ₂膜１１を選択的に除去する。Ｓｉ₃Ｎ₄膜１２の選
択的エッチングによってＳｉ₃Ｎ₄膜１４の開口部下に
はＳｉＯ₂膜１１を残した孔が形成される。次いで、Ｓ
ｉＯ₂の選択エッチングを行うことにより、基板表面が
露出される。サイドウォール１０はほとんどエッチング
されずに残る。

【００３６】隣接するワード線間の領域についてより詳
細に考察する。図２Ｃの状態で、ワード線の上面は、酸
化膜６、ＳｉＯＮ膜７で覆われている。ワード線の側面
は酸化シリコンのサイドウォール１０で覆われている。
このワード線構造を覆って基板全面に酸化膜１１、窒化
膜１２が形成されている。さらに、その上にはＢＰＳＧ
膜１３が形成されている。隣接するワード線構造間の領
域を上方から見ると、ＢＰＳＧ膜１３、窒化膜１２、酸
化膜１１がこの順番で下方に凸の形状で存在する。これ
らの膜は、上方より１つづつ選択的にエッチすることが
できる。ホトレジストマスクを利用してＢＰＳＧ膜１３
を異方的に選択エッチすると、その底面に窒化膜１２が
露出した状態でエッチングが終了する。窒化膜１２、酸
化膜１１はワード線の側壁、基板表面に沿ってコンフォ
ーマルに形成されているので、エッチングはその形状に
倣って終了する。次に、窒化膜１２の選択エッチングを
行うと、酸化膜１１が露出した状態でエッチングが終了
する。この状態で、ワード線構造間の領域は酸化膜１１
を残してエッチした開口で占められる。薄い酸化膜１１
をエッチすると基板表面が露出する。ワード線構造はほ
とんど完全に残る。

【００３７】このようにして、ＳＡＣによるコンタクト
ホール１５を形成する。次いで、減圧ＣＶＤ法により、
厚さ３００ｎｍのドープトシリコン層をコンタクトホー
ル１５に埋め込み、ＣＭＰ法によりＳｉ₃Ｎ₄膜１４上
のドープトシリコン層を除去して、プラグ１６ａ、１６
ｂを形成する。プラグ１６ｂは、ビット線コンタクト用
であり、プラグ１６ａは蓄積電極コンタクト用である。
なお、以下、プラグ１６はプラグ１６ａ、１６ｂ両者を
指す。

【００３８】なお、ドープトシリコンの他、Ｗ、ＴｉＮ
等を用いて、プラグ１６を形成することもできる。Ｗま
たはＴｉＮ層はＣＶＤで堆積できる。

【００３９】図２Ｅを参照して、減圧ＣＶＤ法により全
面に、厚さ２０〜６０ｎｍのＳｉＯ ₂膜１７を形成す
る。酸化膜１７は緻密な高温酸化膜で形成することが好
ましい。このような膜はコンフォーマルな性質を有す
る。下地表面が平坦化されているため、平坦な膜が形成
される。このＳｉＯ₂膜１７は、必要個所において、プ
ラグ１６と２層目配線となるビット線とを絶縁する。次
いで、パターニングされたレジストマスク（図示せず）
により、ＳｉＯ₂膜１７を選択的に除去して、ビット線
のコンタクト部ＨＢを形成する。図中、右側の周辺回路
においてもプラグ１６と上部配線とのコンタクト部が開
口される。次いで、減圧ＣＶＤ法により全面に厚さ４０
ｎｍのドープトシリコン層１８、厚さ１２０ｎｍのＷＳ
ｉ層１９、厚さ１２０ｎｍのＳｉＯ₂膜２０、プラズマ
ＣＶＤ法により反射防止膜となるＳｉＯＮ膜２１を順次
形成する。次いで、パターニングされたレジストマスク
（図示せず）により、それぞれの層を選択的に除去して
ビット線２２を形成する。周辺回路においても、必要に
応じて下のプラグに接続された配線が形成される。

【００４０】さらに、減圧ＣＶＤ法により全面に厚さ６
０ｎｍのＳｉＯ₂膜を形成し、異方性エッチングにより
ＳｉＯ₂からなるサイドウォール２３を形成する。

【００４１】図２Ｆを参照して、減圧ＣＶＤ法により全
面に、厚さ１０〜３０ｎｍのＳｉＯ ₂膜２４、厚さ６０
〜１００ｎｍのＳｉ₃Ｎ₄膜２５を形成する。

【００４２】図２Ｇを参照して、平坦化膜として全面に
厚さ１０００〜１５００ｎｍのＢＰＳＧ膜２６を形成
し、窒素雰囲気中で８００℃の熱処理によりＢＰＳＧ膜
２６をリフローする。なお、完全に平坦化を行うために
は、ＣＭＰ法により表面を研磨して平坦化を行うことが
好ましい。

【００４３】ＳｉＯ₂膜２４は、Ｓｉ₃Ｎ₄膜２５を除
去する際のストッパ膜となり、耐圧を確保するために形
成する。また、Ｓｉ₃Ｎ₄膜２５は、ＢＰＳＧ膜２６を
除去する際のストッパ膜となる。このとき、Ｓｉ₃Ｎ₄
膜２５の膜厚を厚くしてしまうと、Ｓｉ₃Ｎ₄膜の誘電
率がＳｉＯ₂膜のそれに比べて高いために、配線間の容
量が増大してしまう。エッチングストッパとしての機能
を果たせる限り、Ｓｉ ₃Ｎ₄膜２５の膜厚は薄い方が好
ましい。

【００４４】次いで、パターニングされたレジストマス
クにより（図示せず）、ＢＰＳＧ膜２６、Ｓｉ₃Ｎ₄膜
２５、ＳｉＯ₂膜２４、を順次選択的に除去して、蓄積
電極形成用のコンタクトホールＨＣを形成する。プラグ
１６用のコンタクトホール１５形成時と同様、ビット線
構造を覆うＳｉＯ₂膜２４、Ｓｉ₃Ｎ₄膜２５によるセ
ルフアラインが行われる。

【００４５】次いで、減圧ＣＶＤ法により全面に厚さ６
０ｎｍのドープトシリコン層を形成し、蓄積電極形成用
のコンタクトホール内に蓄積電極層を形成する。残った
孔を埋め込むようにレジスト２８を塗布した後、ＣＭＰ
法により表面を研磨してＢＰＳＧ膜２６上のシリコン層
を除去し、蓄積電極２７を形成する。

【００４６】蓄積電極２７内のレジスト２８を除去す
る。次いで、Ｓｉ₃Ｎ₄膜２５、シリコンの蓄積電極２
７をエッチングストッパとしてＨＦ系のウェットエッチ
ングにより、ＢＰＳＧ膜２６を除去し、蓄積電極２７の
外側面も露出させる。

【００４７】図２Ｈを参照して、高速窒化法（ＲＴＮ：
ＲａｐｉｄＴｈｅｒｍａｌＮｉｔｒｉｄａｔｉｏ
ｎ）により、蓄積電極２７の表面を窒化する。次いで、
減圧ＣＶＤ法により、膜厚５〜１５ｎｍのＴａ₂Ｏ₅膜
２９を形成し、８００〜８５０℃程度の酸化熱処理また
は酸素プラズマアニールを行う。このようにして、キャ
パシタの誘電体膜２９が形成される。

【００４８】さらに、減圧ＣＶＤ法により全面に、対向
電極となる厚さ５０ｎｍのＴｉＮを形成し、パターニン
グされたレジストマスク（図示せず）をマスクとしてエ
ッチングを行うことにより、対向電極３０を形成する。

【００４９】その後、層間絶縁膜形成、コンタクトホー
ル開口の工程を経て、図１Ｂの構造を得る。さらに、配
線層形成などの工程を経ることにより、スタック型キャ
パシタが製造される。

【００５０】本実施形態では、導電層からなるプラグ１
６により１回のかさ上げをした構造をとっている。つま
り、ワード線形成後にかさ上げの為の、接続用プラグ１
６を形成し、ＳＡＣによりビット線間に蓄積電極２７を
形成している。このため、ビット線の配線構造分キャパ
シタ高さを低くすることができる。

【００５１】したがって、セル部と周辺回路部との高低
差を抑えることができ、周辺回路部におけるコンタクト
ホールの形成を容易に行うことができる。

【００５２】本実施形態において、図１Ａに示すよう
に、蓄積電極のコンタクトホールは、ワード線とビット
線で囲まれた格子状の領域内に開口している。

【００５３】図３は、ビット線コンタクト部と蓄積電極
コンタクト部とにプラグ１６ｂ、１６ａを形成した工程
における平面図であり、図２Ｄに対応している。

【００５４】例えば、デザインルールが０．２μｍの場
合、０．２μｍで囲まれた領域、すなわち０．２μｍ平
方のコンタクトホール内にサイドウォール等の絶縁膜が
片側で０．０６μｍの厚さで形成されているとすれば、
０．０８μｍ□のコンタクトホールになる。このときの
問題点は、エッチングであり、このような微細で深いコ
ンタクトホールのエッチングは極めて難しい。

【００５５】特に、２５６ＭＤＲＡＭ以上の集積度の高
いデバイス（デザインルールが０．２２μｍ程度以下）
においては、その解像度を上げるため、波長の短いエキ
シマ・ステッパーを用いなくてはならないが、それだけ
では解像力や製造マージンを考えた場合不十分であり、
何等かの超解像手法が必要である。その中でも最も有力
なのが、位相シフト法と呼ばれる方法で、隣り合うパタ
ーンの位相を１８0 °反転させるＬｅｖｅｎｓｏｎ型の
位相シフト法は最も効果が大きく期待されている方法で
ある。

【００５６】しかしながら、その隣り合うパターンの位
相を反転させるという原理に沿ったパターンでなくて
は、その効果は発揮出来ない。図３に示したプラグ１６
のレイアウトでは、１つのビット線コンタクト１６ｂに
２つの蓄積電極コンタクト１６ｂが３角形型に隣接す
る。互いに隣接する３つのコンタクトを互いに逆位相に
することはできない。従って、図３はＬｅｖｅｎｓｏｎ
型の位相シフトを適用しにくいレイアウトになってい
る。

【００５７】また、ビット線は、周辺回路部（特にセン
スアンプ）においてもｎ型拡散層にコンタクトする必要
がある。その場合、図２Ｄに示したように、プラグ１６
を周辺回路部にも設けている。つまり、周辺回路部での
コンタクトは、ビット線／プラグ／ｎ型拡散層というコ
ンタクト構造になり、コンタクト面を２つ有することと
なる。従って、ビット線が拡散層に直接コンタクトする
場合に比べて、コンタクト抵抗の値が大きくなったり、
コンタクト抵抗がばらつくという問題がある。

【００５８】さらに、周辺回路部ではコンタクト部がメ
モリセル部に比べて散在しており、孤立パターンとなっ
ている。このとき、プラグ１６のパターニングにはＬｅ
ｖｅｎｓｏｎ型の位相シフトを用いようとしても、この
方法は孤立パターンには有効ではなくかえってＬｅｖｅ
ｎｓｏｎ型の位相シフトの効果を出すために露光の条件
（開口数、σ値、露光時間）を最適化すると、より大き
な径のコンタクトホールでないと開口しなくなるという
問題がある。

【００５９】〔第２の実施形態〕第２実施形態では、プ
ラグ１６を蓄積電極のコンタクト部のみに形成し、Ｌｅ
ｖｅｎｓｏｎ型の位相シフトの効果を出して蓄積電極部
のコンタクトホールを形成する。

【００６０】また、ビット線を直接、周辺回路部にコン
タクトさせ、コンタクト抵抗のばらつきを抑える。

【００６１】以下、第２実施形態について図面を参照し
つつ、具体的に説明する。第２実施形態は図４Ａ乃至図
９Ｉに示される。図中、同一符号は同一のものを示すも
のとし、図１Ａ〜図３と対応する工程についてはその説
明を省略する。

【００６２】図４Ａ、５Ａ、…８Ａは、本実施形態にお
けるメモリセルの平面図である。図中、縦方向にワード
線８が延在する。図４Ｂ、５Ｂ、…８Ｂは、本実施形態
における周辺回路の２つのＭＯＳトランジスタの平面図
である。

【００６３】図９Ａ〜図９Ｉは、本実施形態による半導
体装置の製造工程を説明するチップの断面図であり、図
４Ａ、５Ａ、…８Ａのメモリセル部ＭＣのＡ−Ａ’、Ｂ
−Ｂ’断面、図４Ｂ、５Ｂ、…８Ｂの周辺回路ＰＣのＣ
−Ｃ’断面にそれぞれ対応している。

【００６４】図４Ａ、４Ｂ、９Ａを参照して、ｐ型シリ
コン基板１上に、図２Ａで説明したのと同様の技術を用
いて、フィールド酸化膜２を形成した後、ゲート酸化膜
３およびゲート電極８を形成する。なお、ゲート電極は
ワード線となる。ウェル構造は省略するが、図１Ｂと同
様である。

【００６５】図９Ｂを参照して、図２Ｂで説明したのと
同様の技術を用いて、ゲート電極８をマスクとしてｎ^-
型不純物拡散層９を形成する。なお、ｎ^-型不純物拡散
層９は転送トランジスタのソース、ドレインとなる。次
いで、厚さ６０ｎｍのＳｉＯ ₂膜を形成し異方性エッチ
ングすることにより、ＳｉＯ₂からなるサイドウォール
１０を形成する。

【００６６】図９Ｃを参照して、図２Ｃで説明したのと
同様の技術を用いて、ＳｉＯ₂膜１１、Ｓｉ₃Ｎ₄膜１
２を形成する。

【００６７】次いで、平坦化膜としてＢＰＳＧ膜１３を
形成し、熱処理によりＢＰＳＧ膜１３をリフローする。
なお、完全に平坦化を行うためには、ＣＭＰ法により表
面を研磨して平坦化を行うことが好ましい。

【００６８】図５Ａ、５Ｂ、９Ｄを参照して、減圧ＣＶ
Ｄ法により全面に、厚さ５０ｎｍのＳｉ₃Ｎ₄膜１４を
形成する。次いで、Ｌｅｖｅｎｓｏｎ型の位相シフト法
を適用してパターニングされたレジストマスク（図示せ
ず）により、Ｓｉ₃Ｎ₄膜１４、ＢＰＳＧ膜１３、Ｓｉ
₃Ｎ₄膜１２、ＳｉＯ₂膜１１を選択的に除去して、蓄
積電極をｎ^-型不純物拡散層９にコンタクトさせるコン
タクトホール１５ａのみを形成する。ビット線をｎ^-型
拡散層９にコンタクトさせるコンタクトホールや周辺回
路のコンタクトホールはこの段階では形成されない。

【００６９】さらに、減圧ＣＶＤ法により、厚さ３００
ｎｍのドープトシリコン層をコンタクトホール１５ａに
埋め込み、ＣＭＰ法によりＳｉ₃Ｎ₄膜１４上のドープ
トシリコン層を除去して、導電プラグ１６ａを形成す
る。

【００７０】図６Ａ、６Ｂ、９Ｅを参照して、減圧ＣＶ
Ｄ法により全面に、厚さ２０〜６０ｎｍのＳｉＯ₂膜１
７を形成する。このＳｉＯ₂膜１７は、プラグ１６ａ表
面を覆い、プラグ１６ａと２層目配線となるビット線と
を絶縁する。

【００７１】次いで、パターニングされたレジストマス
ク（図示せず）により、ＳｉＯ₂膜１７、Ｓｉ₃Ｎ₄膜
１４、ＢＰＳＧ膜１３、Ｓｉ₃Ｎ₄膜１２、ＳｉＯ₂膜
１１を選択的に除去して、ビット線２２のコンタクトホ
ール１５ｂと周辺回路のコンタクトホール１５ｂとを同
時に形成する。

【００７２】図７Ａ、７Ｂ、９Ｅを参照して、減圧ＣＶ
Ｄ法により全面に厚さ４０ｎｍのドープトシリコン層１
８、厚さ１２０ｎｍのＷＳｉ層１９、厚さ１２０ｎｍの
ＳｉＯ₂膜２０、プラズマＣＶＤ法により反射防止膜と
なるＳｉＯＮ膜２１を順次形成する。次いで、パターニ
ングされたレジストマスク（図示せず）により、それぞ
れの層を選択的に除去してビット線２２を形成する。

【００７３】さらに、減圧ＣＶＤ法によりビット線構造
を覆って、基板全面に厚さ６０ｎｍのＳｉＯ₂膜を形成
し、異方性エッチングによりＳｉＯ₂からなるサイドウ
ォール２３を形成する。

【００７４】図９Ｆを参照して、図２Ｆで説明したのと
同様な技術を用いて、基板全面にＳｉＯ₂膜２４、Ｓｉ
₃Ｎ₄膜２５を順次形成する。

【００７５】図９Ｇを参照して、図２Ｇで説明したのと
同様な技術を用いて、ＢＰＳＧ膜２６を形成し、熱処理
によりＢＰＳＧ膜２６をリフローする。なお、完全に平
坦化を行うためには、ＣＭＰ法により表面を研磨して平
坦化を行うことが好ましい。

【００７６】図８Ａ、８Ｂ、９Ｇを参照して、ＢＰＳＧ
膜２６、Ｓｉ₃Ｎ₄膜２５、ＳｉＯ ₂膜２４、を順次選
択的に除去して、蓄積電極形成用のコンタクトホールを
形成する。

【００７７】さらに、ドープトシリコン層を形成し、さ
らに蓄積電極形成用のコンタクトホール内を埋め込むよ
うにレジスト２８を塗布した後、ＣＭＰ法により表面を
研磨してＢＰＳＧ膜２６上のシリコン層を除去し、蓄積
電極２７を形成する。

【００７８】図９Ｈを参照して、図２Ｈで説明したのと
同様な技術を用いて、蓄積電極内のレジスト２８を除去
する。次いで、Ｓｉ₃Ｎ₄膜２５をエッチングストッパ
としてウェットエッチングによりＢＰＳＧ膜２６を除去
し、蓄積電極の外側面も露出させる。ＲＴＮ法により蓄
積電極２７の表面を窒化する。次いで、Ｔａ₂Ｏ₅膜２
９を形成し酸化熱処理または酸素プラズマアニールを行
う。

【００７９】さらに、対向電極となるＴｉＮ膜を形成
し、パターニングすることにより対向電極３０を形成す
る。さらに、層間絶縁膜３１をＢＰＳＧ等で形成し、リ
フロー又はＣＭＰを行って表面を平坦化する。レジスト
パターンを用いて周辺回路のコンタクトホールＣＨを開
口する。

【００８０】図９Ｉを参照して、バリアメタル層３２、
主導電層３３等からなる配線形成などの工程を経ること
により、スタック型キャパシタを有するＤＲＡＭ装置が
製造される。

【００８１】なお、場合によってはビット線２２を形成
した後にも、かさ上げの為の、プラグをさらに形成して
もよい。この場合、セル部分の高さが第１実施形態に比
べて高くなってしまうが、蓄積電極接続用プラグ１６の
コンタクトホール１５ａ形成は、Ｌｅｖｅｎｓｏｎ型の
位相シフト法を用いて行うので、容易にコンタクトホー
ルを形成することができる。

【００８２】本実施形態によれば、周辺回路部のコンタ
クトホール１５ｂは、蓄積電極用コンタクトホール１５
ａとは別に、ビット線のコンタクトホール１５ｂと同時
に開口することになるので、Ｌｅｖｅｎｓｏｎ型の位相
シフト法は不要となり、周辺回路部のコンタクト径を小
さくできるので、レイアウト面積を縮小することができ
る。

【００８３】また、周辺回路部のｎ型拡散層とのコンタ
トクホール１５ｂは、直接基板上に開口するので、周辺
回路部のコンタクト抵抗が安定し、且つばらつきを抑え
ることができる。

【００８４】［第３実施形態］次に、第３実施形態につ
いて図面を参照しつつ説明する。

【００８５】第２実施形態では、ビット線材料にシリコ
ン層とＷＳｉとを用いていたので、周辺回路部でのコン
タクトは、ｎ型のドープトシリコンを用いた場合には、
ｎ型の拡散層としかコンタクトをすることができなかっ
た。

【００８６】したがって、周辺回路部において、ｐ型の
拡散層とコンタクトをとるには上層の金属配線を利用し
てコンタクトをとるしかなかった。また、上層配線から
基板表面までの深いコンタクトホールを形成しなければ
ならないので、位置合わせ余裕をとるためにレイアウト
面積が大きくなるという問題があった。さらに、そのよ
うな深いコンタクトホールの形成にあたって、エッチン
グの制御性が難しいという問題もあった。

【００８７】本実施形態によれば、キャパシタの下に形
成したビット線構造において、その材料を金属配線とす
る。従って、周辺回路部のｎ型拡散層にもｐ型拡散層に
も、浅いコンタクトホールを介してコンタクトすること
ができ、レイアウト面積を縮小することができる。

【００８８】図１０は、第３実施形態における半導体装
置の断面図を示したものであり、第２実施形態で説明し
た図９Ｉの断面図に相当するものである。図中、９ａは
ｎ型拡散層、９ｂはｐ型拡散層を示している。第２層目
の導電層であるビット線２２を２層の金属配線１８ａ、
１９ａで形成する。その他の符号は第２実施形態におい
て説明したものと同一のものを示すものとする。ウェル
構造は一部図示を省略する。

【００８９】本実施形態によれば、ビット線のコンタク
トホール１５ｂを形成する際に、周辺回路部のｎチャネ
ルトランジスタ領域とｐチャネルトランジスタ領域とに
同時にコンタクトホール１５ｂを形成することができ
る。

【００９０】したがって、図９Ｉに示したように、上層
の金属配線を利用してダイレクトに基板とコンタクトを
とる必要がなくなるので、周辺回路部のレイアウト面積
を縮小することができる。

【００９１】［第４実施形態］本発明による第４実施形
態を、図１１、図１２を参照しつつ具体的に説明する。

【００９２】周辺回路部において１層目の導電層と２層
目の導電層とをコンタクトする為の手法を中心に本実施
形態を以下に示す。

【００９３】図１１は、第２実施形態における図９Ｉに
相当する半導体装置の断面図であり、周辺回路部右端に
おいて１層目の導電層４、５と２層目の導電層１８、１
９とがコンタクトをしている場合を示している。

【００９４】図１２は、第４実施形態における半導体装
置の断面図を示したものであり、図１１に示す半導体装
置を改良したものである。また、セル部については図９
Ｉのセル部に相当するものであり、周辺回路部について
は図９Ｉの周辺回路部に類似するものである。なお、図
中、同一符号は同一のものを示すものとする。

【００９５】本実施形態では、ＳＡＣに用いるＳｉ₃Ｎ
₄膜１２を形成後、周辺回路領域のＳｉ₃Ｎ₄膜１２を
除去する。すなわち、例えば図２Ｃ、図９Ｃの工程にお
いて、第1 層目の導電層と第2 層目の導電層とのコンタ
クトを取りたい部分を含む領域の前記Ｓｉ₃Ｎ₄膜１２
を選択的に除去する。セル部においては、ｎ型拡散層９
と層間絶縁膜１３との間に１層のＳｉ₃Ｎ₄膜１２が存
在し、周辺回路部においては、１層目導電層４、５と層
間絶縁膜１３との間に１層のＳｉＯＮ膜７が存在する。
ＳｉＯＮ膜７とＳｉＮ膜１２は、同一のエッチングで選
択的にエッチングできる。

【００９６】これにより、ビット線と基板とのコンタク
トホールを開口する際に、同時に第１層目の導電層と第
２層目の導電層とのコンタクトを形成することが可能に
なる。基板とのコンタクトホールとは別個に第１層目導
電層への微細なコンタクトホールを開口しなくてはなら
ない図１１の方法に比べ、図１２ではコンタクトホール
を開口したい領域のＳｉＯＮ膜を除去するためのパター
ンを追加して、加工を行えば良いので、別個の微細パタ
ーンは不要となり、歩留りや信頼性の向上が可能であ
る。

【００９７】［第５実施形態］本発明における第５実施
形態について、図１３を参照しつつ説明する。

【００９８】本実施形態は、第３実施形態と第４実施形
態とを組み合わせたものであり、１層目の導電層と２層
目の導電層とをコンタクトする為の手法で、かつ２層目
の導電層に金属を適用した場合を示している。

【００９９】図１３は、本実施形態における半導体装置
の断面図であり、第４実施形態で説明した図１２を改良
したものである。なお、図中、同一符号は同一のものを
示すものとする。

【０１００】本実施形態によれば、ビット線のコンタク
トを形成する際に、周辺回路部のｎチャネルトランジス
タ領域とｐチャネルトランジスタ領域とに同時にコンタ
クトホールを形成することができ、上部配線でダイレク
トに基板とコンタクトをとる必要が減少するので、周辺
回路部のレイアウト面積を縮小することができる。

【０１０１】また、ＳＡＣに用いるＳｉ₃Ｎ₄膜１２を
形成後、周辺回路領域のＳｉ₃Ｎ₄膜１２を除去してい
るので、ビット線と基板とのコンタクトホールを開口す
る際に、同時に第１層目の導電層と第２層目の導電層と
のコンタクトを形成することが可能になり、工程数を削
減することができる。

【０１０２】［第６実施形態］本発明における第６実施
形態について、図１４を参照しつつ説明する。

【０１０３】本実施形態は、周辺回路部において、コン
タクトホールを形成する方法に関する。層間絶縁膜をエ
ッチングして、不純物拡散層や配線層にコンタクトホー
ルを形成する場合に、層間絶縁膜が複数の酸化膜や複数
の窒化膜から構成されていると、コンタクトホールを形
成する際のエッチングが複雑になってしまう。

【０１０４】そこで、本実施形態は、周辺回路部におけ
るコンタクトホールを形成する工程を安定して行うこと
を特徴とする。

【０１０５】図１４は、本実施形態を示す半導体装置の
断面図であり、第２実施形態で説明した半導体装置を改
良したものである。なお、図中、同一符号は同一のもの
を示すものとする。

【０１０６】図１４を参照して、本実施形態における半
導体装置の製造工程は、第２実施形態において図９Ａ〜
９Ｉを用いて説明した製造工程とほぼ同様であり、以下
異なる点について説明する。

【０１０７】まず、１層目の配線となるゲート電極をパ
ターニングした後に、周辺回路部では、例えば燐酸ボイ
ル等によりゲート電極８上のＳｉＯＮ膜７を除去する。
また、２層目の配線となるビット線をパターニングした
後にも、周辺回路部ではビット線上のＳｉＯＮ膜２１を
除去する。さらに、対向電極３０のパターニングに続け
て、周辺回路部ではＳＡＣのＳｉ₃Ｎ₄膜２５を除去す
る。なお、ＳｉＯＮ膜７、２１は、配線をパターニング
する際の反射防止膜として用いているものであり、Ｓｉ
ＯＮ膜７、２１を用いずに配線をパターニングするので
あれば、除去する必要はない。

【０１０８】本実施形態によれば、周辺回路部の１層目
配線、ビット線上にＳｉＯＮ膜がなく、１層のＳｉＮ膜
が形成されている。メモリセル部を形成する上で必要な
ＳＡＣに用いる窒化膜を、除去すると同時に周辺回路部
のＳｉＮ膜を除去し、その下の酸化膜も同時に除去でき
る。特に工程を増やすことなく周辺回路部において選択
的に除去しているので、周辺回路部におけるコンタクト
ホールの形成が容易になる。

【０１０９】［第７実施形態］本発明における第７実施
形態について、図１５を参照しつつ説明する。

【０１１０】第６実施形態では、１層目配線（ゲート電
極）上のＳｉＯＮ膜７、２層目配線（ビット線）上のＳ
ｉＯＮ膜２１をそれぞれ除去し、また、対向電極下のＳ
ｉ₃Ｎ₄膜２５を対向電極をマスクとして除去すること
により、周辺回路部におけるコンタクトホールの形成を
容易にしているが、本実施形態では、さらにコンタクト
ホールの形成を容易にする方法を提供する。

【０１１１】図１５は、本実施形態による半導体装置の
断面図であり、第６実施形態で説明した半導体装置を改
良したものである。なお、図中、同一符号は同一のもの
を示すものとする。

【０１１２】図１５を参照して、本実施形態における半
導体装置の製造工程も、第６実施形態と同様に、第２実
施形態において図９Ａ〜９Ｉを用いて説明した製造工程
とほぼ同様であり、以下異なる点について説明する。

【０１１３】まず、１層目の配線となるゲート電極をパ
ターニングした後に、例えば燐酸ボイル等により周辺回
路部のゲート電極８上のＳｉＯＮ膜７を除去する。

【０１１４】次に、ＳＡＣに用いるＳｉ₃Ｎ₄膜１２を
形成後、周辺回路領域のＳｉ₃Ｎ₄膜１２を選択的に除
去する。次に、２層目の配線となるビット線をパターニ
ングした後にも、ビット線上のＳｉＯＮ膜２１を除去す
る。さらに、対向電極３０のパターニングに続けて、周
辺回路部のＳＡＣのＳｉ₃Ｎ₄膜２５、層間絶縁膜であ
るＳｉＯ₂膜２４、ＳＡＣのＳｉ₃Ｎ₄膜１４を順次除
去する。

【０１１５】なお、ＳｉＯＮ膜７、２１は、配線をパタ
ーニングする際の反射防止膜として用いているものであ
り、ＳｉＯＮ膜７、２１を用いずに配線をパターニング
するのであれば、除去する必要はない。

【０１１６】本実施形態によれば、周辺回路部における
全てのＳｉＯＮ膜７、２１、Ｓｉ₃Ｎ₄膜１２、２５、
１４を除去しているので、周辺回路部におけるコンタク
トホールの形成がさらに容易になる。

【０１１７】［第８実施形態］本発明の第８実施形態
は、図１６Ａ〜１６Ｉに示される。

【０１１８】本実施形態は、第４実施形態とは異なる手
段を用いて、周辺回路部において１層目の導電層と２層
目の導電層をコンタクトする手法を提供する。

【０１１９】図１６Ａ〜１６Ｉは、本実施形態による半
導体装置の製造工程を示すチップの断面図であり、図
中、同一符号は同一のものを示すものとする。

【０１２０】図１６Ａを参照して、ｐ型シリコン基板１
上に公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を
行い、厚さ２５０ｎｍのフィールドＳｉＯ₂膜２を形成
した後、熱酸化により、厚さ５〜１０ｎｍのゲート酸化
膜となるＳｉＯ₂膜３を形成する。次いで、減圧ＣＶＤ
法により高濃度にＰ（リン）を含む厚さ５０ｎｍのシリ
コン層４、厚さ１２０ｎｍのＷＳｉ層５、厚さ２０ｎｍ
のＳｉＯ₂膜６、厚さ８０ｎｍのＳｉ₃Ｎ₄膜７’を順
次形成する。

【０１２１】さらに、パターニングされたレジストマス
ク（図示せず）により、１層目の導電層と２層目の導電
層とのコンタクトをとりたい部分を含む領域について、
Ｓｉ ₃Ｎ₄膜７’を選択的に除去する。

【０１２２】図１６Ｂを参照して、パターニングされた
レジストマスク（図示せず）により、Ｓｉ₃Ｎ₄膜
７’、ＳｉＯ₂膜６、ＷＳｉ層５、シリコン層４をそれ
ぞれ選択的に除去して、ゲート電極８（１層目配線）を
形成する。なお、ゲート電極はワード線となる。

【０１２３】図１６Ｃを参照して、ゲート電極８をマス
クとして、Ｐ（リン）イオンをシリコン基板１中に注入
し、ｎ^-型不純物拡散層９を形成する。なお、ｎ^-型不
純物拡散層９は、セル部では転送トランジスタのソー
ス、ドレインとなり、周辺回路部ではｎチャネルトラン
ジスタのＬＤＤ用の低濃度拡散層となる。次いで、減圧
ＣＶＤ法により全面に厚さ６０ｎｍのＳｉ₃Ｎ₄膜を形
成し、異方性エッチングにより、Ｓｉ₃Ｎ₄からなるサ
イドウォール１０’を形成する。

【０１２４】図１６Ｄを参照して、周辺回路部のｎチャ
ネルトランジスタ領域に砒素イオンを注入することによ
りｎ⁺型拡散層を形成する。周辺部のｐチャネルトラン
ジスタ領域にボロンイオンを注入することによりｐ⁺拡
散層を形成する。

【０１２５】次いで、減圧ＣＶＤ法により全面に、厚さ
２０ｎｍのＳｉＯ₂膜１１、厚さ３００〜４００ｎｍの
ＢＰＳＧ膜１３を形成し、窒素雰囲気中で８００℃程度
の熱処理によりＢＰＳＧ膜１３をリフローする。なお、
完全に平坦化を行うためには、ＣＭＰ法により表面を研
磨して平坦化を行うことが好ましい。

【０１２６】次いで、減圧ＣＶＤ法により全面に、厚さ
５０ｎｍのＳｉ₃Ｎ₄膜１４を形成し、パターニングさ
れたレジストマスク（図示せず）により、蓄積電極がコ
ンタクトする領域のＳｉ₃Ｎ₄膜１４を選択的に除去す
る。次いで、ＢＰＳＧ膜１３を窒化膜７’、１０’を利
用した自己整合により除去して、ＳＡＣによるコンタク
トホール１５ａを形成する。

【０１２７】さらに、減圧ＣＶＤ法により、厚さ３００
ｎｍのドープトシリコン層をコンタクトホール１５ａ内
に埋め込み、ＣＭＰ法によりＳｉ₃Ｎ₄膜１４上のドー
プトシリコン層を除去して、プラグ１６を形成する。

【０１２８】図１６Ｅを参照して、減圧ＣＶＤ法により
プラグ１６を覆って全面に、厚さ２０〜６０ｎｍのＳｉ
Ｏ₂膜１７を形成する。このＳｉＯ₂膜１７は、プラグ
１６と２層目配線となるビット線とを絶縁する。次い
で、パターニングされたレジストマスク（図示せず）に
より、ＳｉＯ₂膜１７、Ｓｉ₃Ｎ₄膜１４、ＢＰＳＧ膜
１３、ＳｉＯ₂膜１１を選択的に除去して、ビット線２
２のコンタクトホール１５ｂと周辺回路のコンタクトホ
ール１５ｂとを同時に形成する。コンタクトホール１５
ａ形成時と同様、窒化膜７’、１０’を利用して、自己
整合でコンタクトホール１５ｂが形成される。

【０１２９】図１６Ｆを参照して、減圧ＣＶＤ法により
全面に、高濃度にＰを含む厚さ４０ｎｍのドープトシリ
コン層１８、厚さ１２０ｎｍのＷＳｉ層１９、厚さ２０
ｎｍのＳｉＯ₂膜２０、厚さ１２０ｎｍのＳｉ₃Ｎ₄膜
２１' を順次形成する。次いで、パターニングされたレ
ジストマスク（図示せず）により、それぞれの層を選択
的に除去してビット線２２を形成する。

【０１３０】さらに、減圧ＣＶＤ法により全面に厚さ６
０ｎｍのＳｉ₃Ｎ₄膜を形成し、異方性エッチングによ
りＳｉ₃Ｎ₄からなるサイドウォール２３’を形成す
る。

【０１３１】図１６Ｇを参照して、減圧ＣＶＤ法により
全面に、厚さ１０〜３０ｎｍのＳｉＯ₂膜２４を形成す
る。次いで、平坦化膜として全面に厚さ１０００〜１５
００ｎｍのＢＰＳＧ膜２６を形成し、窒素雰囲気中で８
５０℃の熱処理によりＢＰＳＧ膜２６をリフローする。
なお、完全に平坦化を行うために、ＣＭＰ法により表面
を研磨して平坦化を行うことが好ましい。

【０１３２】次いで、パターニングされたレジストマス
クにより（図示せず）、ＢＰＳＧ膜２６、ＳｉＯ₂膜２
４、を窒化膜２１、２３’を利用した自己整合で順次選
択的に除去して、蓄積電極形成用のコンタクトホールＨ
Ｃを形成する。

【０１３３】次いで、減圧ＣＶＤ法により高濃度にリン
を含む厚さ６０ｎｍのドープトシリコン層を形成し、さ
らに蓄積電極形成用のコンタクトホール内にレジスト２
８を埋め込んだ後、ＣＭＰ法により表面を研磨してＢＰ
ＳＧ膜２６上のシリコン層を除去し、蓄積電極２７を形
成する。

【０１３４】図１６Ｈを参照して、蓄積電極内のレジス
ト２８を除去する。次いで、ＨＦ系のウェットエッチン
グによりＢＰＳＧ膜２６を除去し、蓄積電極の外側面も
露出させる。図では、ＢＰＳＧ膜２６を一部残す場合を
示している。次いで、ＲＴＮ法により、蓄積電極２７の
表面を窒化する。次いで、減圧ＣＶＤ法により、膜厚５
〜１５ｎｍのＴａ₂Ｏ₅膜２９を形成し、８００〜８５
０℃程度の酸化熱処理または酸素プラズマアニールを行
う。

【０１３５】さらに、減圧ＣＶＤ法により全面に、対向
電極となる厚さ５０ｎｍのＴｉＮを形成し、パターニン
グされたレジストマスク（図示せず）をマスクとしてエ
ッチングを行うことにより、対向電極３０を形成する。

【０１３６】図１６Ｉを参照して、層間絶縁膜３１、配
線層３２、３３形成などの工程を経ることにより、スタ
ック型キャパシタが製造される。

【０１３７】本実施形態では、図１６Ａの工程におい
て、ＳＡＣに用いるＳｉ₃Ｎ₄膜７’を形成後、周辺回
路領域のＳｉ₃Ｎ₄膜７’を選択的に除去することによ
り、図１６Ｅの工程においてビット線と基板とのコンタ
クトホールを開口する際に、同時に第１層目の導電層と
第２層目の導電層とのコンタクトを形成することが可能
になり、工程数を削減することができる。

【０１３８】さらに、本実施形態によれば、ゲート電極
（１層目配線）やビット線（２層目配線）を囲むように
Ｓｉ₃Ｎ₄膜を形成してセルフアラインコンタクトを行
っている。周辺回路部において余計なＳｉ₃Ｎ₄膜が存
在しないので、周辺回路部におけるコンタクトホールの
形成が容易になる。

【０１３９】［第９実施形態］第４実施形態から第８実
施形態では、周辺回路部のＳｉ₃Ｎ₄膜を選択的に除去
することによって、周辺回路部におけるコンタクトホー
ルの形成を容易にすることができることを説明した。

【０１４０】本実施形態では、メモリセル部における工
程数を削減し、かつ周辺回路部におけるコンタクトホー
ルの形成を容易にすることができる半導体装置およびそ
の製造方法を提供する。

【０１４１】以下、第９実施形態について図面を参照し
つつ、具体的に説明する。本実施形態は図１７Ａ、１７
Ｂ、１８Ａ〜１８Ｌに示される。図中、同一符号は同一
のものを示すものとする。

【０１４２】図１７Ａは、本実施形態におけるメモリセ
ル部の平面図である。図１７Ｂは、本実施形態における
メモリセル部及び周辺回路部の断面図であり、メモリセ
ル部については、図１７ＡのＸ−Ｘ’、Ｙ−Ｙ’線に沿
う断面にそれぞれ対応している。

【０１４３】また、図１８Ａ〜１８Ｌは、本実施形態に
よる半導体装置の製造工程を示す断面図である。本実施
形態は第２実施形態の変形例であり、図中、第２実施形
態と同一の符号は同一のものを示す。

【０１４４】図１８Ａを参照して、ｐ型シリコン基板１
上に公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を
行い、厚さ２５０ｎｍのフィールドＳｉＯ₂膜２を形成
する。次いで、ウェル拡散層、素子分離拡散層、チャネ
ル拡散層をそれぞれイオン注入法により形成する（図示
せず）。次いで、熱酸化により、厚さ５〜１０ｎｍのゲ
ート酸化膜となるＳｉＯ₂膜３を形成する。

【０１４５】図１８Ｂを参照して、ＣＶＤ法により全面
に、高濃度にリンを含む厚さ５０ｎｍのドープトシリコ
ン層４、厚さ１２０ｎｍのＷＳｉ層５、厚さ８０ｎｍの
ＳｉＯ₂膜６を順次形成する。次いで、その上に反射防
止膜として、フィトリソグラフィに用いる露光波長に対
して適当な吸収を有する膜、例えば厚さ３０ｎｍ程度の
ＳｉＯＮ膜７をプラズマＣＶＤ法により形成する。

【０１４６】さらに、パターニングされたレジストマス
ク（図示せず）により、ＳｉＯＮ膜７とＳｉＯ₂膜６と
を例えばＦ系で、ＷＳｉ層５とシリコン層４とを例えば
Ｃｌ系でそれぞれ選択的に除去して、ゲート電極８を形
成する。なお、ゲート電極８はワード線となる。以下、
簡略化のため、ＳｉＯＮ膜７は図示を省略する。

【０１４７】図１８Ｃを参照して、ゲート電極８をマス
クとして、Ｐイオンを基板１中に注入し、ｎ^-型不純物
拡散層を形成する（図示せず）。なお、ｎ^-型不純物拡
散層は、セル部では転送トランジスタのソース、ドレイ
ンとなり、周辺回路部ではｎチャネルトランジスタのＬ
ＤＤ用の低濃度拡散層となる（図示せず）。次いで、減
圧ＣＶＤ法により全面に厚さ７０ｎｍのＳｉＯ₂膜を形
成し、異方性エッチングにより、サイドウォール１０を
形成する。

【０１４８】次いで、周辺回路部のｎチャネルトランジ
スタ領域に砒素イオンを注入することによりｎ⁺拡散層
を形成する。また、周辺部のｐチャネルトランジスタ領
域にボロンイオンを注入することによりｐ⁺拡散層を形
成する（図示せず）。

【０１４９】次いで、減圧ＣＶＤ法により全面に、厚さ
５０〜１００ｎｍ、好ましくは６０〜８０ｎｍのＳｉ₃
Ｎ₄膜１２を形成する。なお、Ｓｉ₃Ｎ₄膜１２はコン
タクトホールを形成する際のストッパ膜となる。

【０１５０】次いで、平坦化膜として全面に厚さ３００
〜４００ｎｍのＢＰＳＧ膜１３を形成し、熱処理により
ＢＰＳＧ膜１３をリフローさせる。その後、ＣＭＰ法に
よりゲート電極８の上方で１００ｎｍ程度の厚さになる
ようにＢＰＳＧ膜１３を研磨し、表面を平坦化する。

【０１５１】図１８Ｄを参照して、パターニングされた
レジストマスク（図示せず）により、ＢＰＳＧ膜１３を
選択的にエッチングしてＳｉ₃Ｎ₄膜１２を一部削った
ところで止め、続いてＳｉ₃Ｎ₄膜１２を選択的に除去
して、酸化膜１０、６をエッチングストッパとしたＳＡ
Ｃによるコンタクトホール１５ａを形成する。なお、こ
の場合のレジストマスクは位相シフト法により形成する
のが好ましい。また、コンタクト抵抗を下げるために、
コンタクトホール１５ａを形成後に、基板１中にリンを
イオン注入してもよい。

【０１５２】次いで、減圧ＣＶＤ法により、高濃度にリ
ンを含む厚さ２００〜３００ｎｍのドープトシリコン層
をコンタクトホール１５ａ内に埋め込み、ＣＭＰ法によ
りＢＰＳＧ膜１３上のドープトシリコン層を除去して、
プラグ１６を形成する。

【０１５３】図１８Ｅを参照して、減圧ＣＶＤ法により
プラグ１６を覆って全面に、厚さ２０〜５０ｎｍのＳｉ
Ｏ₂膜１７を形成する。このＳｉＯ₂膜１７は、プラグ
１６と２層目配線となるビット線２２とを絶縁する。次
いで、パターニングされたレジストマスク（図示せず）
により、ＳｉＯ₂膜１７、ＢＰＳＧ膜１３を選択的にエ
ッチングしてＳｉ₃Ｎ₄膜１２を一部削ったところで止
め、続いてＳｉ₃Ｎ₄膜１２を選択的に除去して、酸化
膜をエッチングストッパとしたＳＡＣによるコンタクト
ホール１５ｂを形成する。

【０１５４】図１８Ｆを参照して、減圧ＣＶＤ法によ
り、高濃度にリンを含む厚さ４０ｎｍのドープトシリコ
ン層１８、厚さ１２０ｎｍのＷＳｉ層１９、厚さ１６０
ｎｍのＳｉＯ₂膜２０を順次形成する。次いで、その上
にプラズマＣＶＤ法により反射防止膜となる厚さ３０ｎ
ｍ程度のＳｉＯＮ膜２１を順次形成する。

【０１５５】さらに、パターニングされたレジストマス
ク（図示せず）により、それぞれの層を選択的に除去し
てビット線２２を形成する。また、必要に応じて、ＲＴ
Ａ法によりコンタクトアニールを行ってもよい。以後、
簡略化のため、ＳｉＯＮ膜２１は図示を省略する。

【０１５６】図１８Ｇを参照して、減圧ＣＶＤ法により
厚さ６０〜７０ｎｍ程度のＳｉＯ₂膜を形成し、異方性
エッチングによりＳｉＯ₂からなるサイドウォール２３
を形成する。

【０１５７】ここで、エッチング量をＳｉＯ₂膜１７と
上記サイドウォール用ＳｉＯ₂膜との膜厚分にすること
により、ＳｉＯ₂膜１７をビット線２２およびサイドウ
ォール２３の下にのみ残す。これによって、コンタクト
ホール１５ａ内に充填されたプラグ１６の表面を露出さ
せる。

【０１５８】図１８Ｈを参照して、減圧ＣＶＤ法によ
り、ＳＡＣのエッチングストッパ膜となる厚さ５０〜１
００ｎｍのＳｉ₃Ｎ₄膜２５を形成する。次いで、平坦
化膜として全面に厚さ１０００〜１２００ｎｍのＢＰＳ
Ｇ膜２６を形成し、熱処理によりＢＰＳＧ膜２６をリフ
ローさせた後、ＣＭＰ法により８００ｎｍ程度の厚さに
なるように表面を研磨して平坦化を行う。

【０１５９】図１８Ｉを参照して、パターニングされた
レジストマスクにより（図示せず）、ＢＰＳＧ膜２６を
選択的にエッチングしてＳｉ₃Ｎ₄膜２５を一部削った
ところで止め、続いてＳｉ₃Ｎ₄膜２５を選択的にエッ
チングして、酸化膜、シリコン膜をエッチングストッパ
として用いたＳＡＣによる蓄積電極形成用のコンタクト
ホールＨＣを形成する。

【０１６０】図１８Ｊを参照して、減圧ＣＶＤ法によ
り、高濃度にリンを含む厚さ６０ｎｍのドープトシリコ
ン層を形成し、さらにＣＭＰ法によりＢＰＳＧ膜２６上
のシリコン層を除去して、蓄積電極形成用のコンタクト
ホール内壁面に接した部分を蓄積電極２７として残置す
る。

【０１６１】この場合、必要に応じて、ＣＭＰを行う前
にレジストをシリコン層の凹部に埋め込み、ＣＭＰ後に
レジストを除去することで、ＣＭＰの際の研磨粒子が前
記凹部に入り込んで除去が困難になることを防止するこ
ともできる。

【０１６２】図１８Ｋを参照して、Ｓｉ₃Ｎ₄膜２５を
エッチングストッパ膜としてＨＦ系のウェットエッチン
グにより、ＢＰＳＧ膜２６除去し、蓄積電極の外側面も
露出させる。次いで、ＣＶＤ法により、膜厚５〜１５ｎ
ｍのＴａ₂Ｏ₅膜２９を形成し、酸化熱処理または酸素
プラズマアニールを行い、Ｔａ₂Ｏ₅膜２９を緻密化す
る。

【０１６３】さらに、減圧ＣＶＤ法により対向電極とな
る厚さ１００ｎｍのＴｉＮ膜を形成し、パターニングさ
れたレジストマスク（図示せず）をマスクとして、Ｃｌ
系のガスでドライエッチングを行うことにより、対向電
極３０を形成する。

【０１６４】このとき、ＴｉＮ膜のエッチングに引き続
いてＴａ₂Ｏ₅膜をエッチングすることも好適である。
また、Ｔａ₂Ｏ₅膜を形成する前に、ＲＴＮにより蓄積
電極２７の表面を窒化することも好適である。

【０１６５】図１８Ｌを参照して、ＨＤＰ(High Densit
y Plasma) ＣＶＤ法により、層間絶縁膜となる厚さ１０
００ｎｍのＳｉＯ₂膜３１形成し、ＣＭＰ法により表面
を研磨して平坦化する。次いで、周辺回路部においてコ
ンタクトホールを形成する。

【０１６６】次いで、コリメータスパッタ法により、コ
ンタクトメタルとして膜厚６０ｎｍのＴｉ膜を形成し、
ＣＶＤ法により、厚さ３０ｎｍのＴｉＮ膜を形成してバ
リアメダル層３２を形成する。この上に厚さ１５０ｎｍ
のＷ膜３３を形成する。

【０１６７】その後、さらに、層間絶縁膜、配線層など
の工程を経ることにより、スタック型キャパシタを有す
る半導体装置が製造される。

【０１６８】本実施形態では、第１〜８実施形態に比べ
て、蓄積電極のコンタクトホールを形成する際のストッ
パ膜となるＳｉ₃Ｎ₄膜１４を形成していないので、周
辺回路部に形成するコンタクトホールを容易に形成でき
る。

【０１６９】さらに、ビット線２２にサイドウォール２
３を形成するエッチング工程において、ビット線２２と
プラグ１６とを絶縁するＳｉＯ₂膜１７を引き続いてエ
ッチング除去してしまうことで、エッチング工程を削減
することができる。

【０１７０】第９実施例では、主に製造工程が削減でき
ることを説明した。しかし、第９実施例において、ビッ
ト線のコンタクトホール１５ｂとビット線２２が位置ず
れを起こした場合に、蓄積電極コンタクト内にビット線
コンタクト部分が露出し、蓄積電極がビット線と接触し
てしまうという問題が生じる。

【０１７１】図１９は上記位置ずれが発生した場合を示
し、図２０はその後の工程で蓄積電極２７を形成する
と、ビット線２２と蓄積電極とが接触した場合を示して
いる。また、図１９および図２０は、第９実施形態の図
１８Ｆの状態および図１８Ｊの後にＢＰＳＧ膜を除去し
た状態に対応している。

【０１７２】第９実施例で、ビット線コンタクトのホー
ル径がビット線２２の幅に比べてかなり大きい場合、あ
るいは大きさは同程度でも位置ずれが発生した場合に、
ビット線のコンタクトホール１５ｂのパターンがビット
線２２のパターンからはみ出す形となる。特に、ビット
線２２に形成するサイドウォール２３の厚さよりも大き
くはみ出した場合に、次の問題が生じることを見いだし
た。

【０１７３】図１９は、ずれ量がサイドウォール２３の
厚さの１．５倍程度になった場合の図で、ビット線２２
形成直後の状態を示している。ビット線２２のエッチン
グ量を、形成したＷＳｉ１９／シリコン層１８の厚さ相
当としていると、図のように、ビット線のコンタクトホ
ール１５ｂがはみ出した部分に導体膜の上面が見えてい
る状態になる。

【０１７４】図２０は、第９実施例で説明した工程を経
て、蓄積電極２７を形成した状態を示す。この図では、
蓄積電極を形作するための蓄積電極用コンタクトホール
パターンも同様にずれた状態を表している。蓄積電極の
コンタクトホールがはみ出した部分にビット線２２導体
の上面があり、はみ出し量がサイドウォール２３の厚さ
よりも大きいため、サイドウォール２３で覆われない状
態となる。このため、ビット線２２と蓄積電極２７とが
ショートしてしまっている。

【０１７５】このような設計および位置ずれでは歩留り
が低下してしまうが、セル面積を縮小して集積度を向上
させるためには、位置ずれ余裕をとって設計するのは不
利となる。

【０１７６】［第１０実施形態］本実施形態では、上記
位置ずれが生じてもビット線２２と蓄積電極２７とが接
触することのない半導体装置およびその製造方法を提供
する。

【０１７７】以下、第１０実施形態について図面を参照
しつつ、具体的に説明する。本実施形態は図２１Ａ〜２
１Ｄに示される。図２１Ａは第９実施形態で説明した図
１８Ｅの続きである。図中、同一符号は同一のものを示
すものとする。

【０１７８】図２１Ａを参照して、ビット線のコンタク
トホール１５ｂを開口するところまでは、第９実施形
態と同様である。

【０１７９】次に、ＣＶＤ法により、高濃度のリンを含
む厚さ４０ｎｍのドープトシリコン層１８、厚さ１２０
ｎｍのＷＳｉ層１９、厚さ１６０ｎｍのＳｉＯ₂膜２０
を順次形成する。その後、プラズマＣＶＤ法により反射
防止膜として厚さ３０ｎｍ程度のＳｉＯＮ膜２１を形成
する。

【０１８０】さらに、通常ないし位相シフトのレチクル
を用いたリソグラフィ法によりマスク（図示せず）を形
成し、ＳｉＯＮ膜２１およびＳｉＯ₂膜２０をＦ系で、
ＷＳｉ層１９およびシリコン層１８をＣｌ系でドライエ
ッチングしてビット線２２を形成する。また、必要に応
じて、この段階でコンタクトアニールをＲＴＡ法により
行なってもよい。以下、簡略化のためＳｉＯＮ膜２１は
図示を省略する。

【０１８１】図２１Ｂを参照して、ＣＶＤ法により、厚
さ７０ｎｍのＳｉＯ₂膜を形成し、異方性エッチングに
よりサイドウォール２３を形成する。ここで、エッチン
グ量をＳｉＯ₂膜１７と上記サイドウォール用ＳｉＯ₂
膜との膜厚分にすることにより、ＳｉＯ₂膜１７をビッ
ト線２２およびサイドウォール２３の下にのみ残す。こ
れによって、コンタクトホール１５ａ内に充填されたプ
ラグ１６の表面が露出する。

【０１８２】本実施形態の特徴は、このビット線２２を
形成するエッチングで、オーバーエッチングを施して、
ビット線コンタクトホール１５ｂ内部のビット線導体膜
を凹ませておくことである。

【０１８３】このエッチングにより凹ませる量は、次の
ようにして決める。位置ずれなどによってビット線のコ
ンタクトホール１５ｂがビット線２２パターンからはみ
出す量をｄとする。次の工程のサイドウォール２３を形
成するためのＳｉＯ₂膜の厚さをｔとする。説明を簡単
にするため、このＳｉＯ₂膜はカバレジが１００％、す
なわち、完全にコンフォーマルに形成されるものとす
る。

【０１８４】ｄ≦ｔの場合は、凹ませる量は、絶縁確保
に必要な分でよい。たとえばｔと同じ値を選ぶことがで
きる。これにより、ビット線を構成する導電体と蓄積電
極を構成する導電体との距離はどの部分でもｔ以上とな
る。なお、絶縁確保に必要な分がｗであり、ｄ＜ｔ−ｗ
なら、凹ませる必要はない。

【０１８５】図２１Ｂを参照すると、２ｔ＞ｄ＞ｔの場
合は、ビット線のコンタクトホール１５ｂの右側側壁か
ら形成されるサイドウォール２３の丸みのために、サイ
ドウォール２３と一体となった絶縁体部分に凹みを生じ
る。この量は、ｔ−（ｔ²−（ｄ−ｔ）²）^1/2であ
る。これに絶縁確保に必要な分を加えた量だけ、ビット
線を構成する導電体を凹ませればよい。

【０１８６】なお、ｄ≧２ｔの場合は、本実施形態によ
ってもショートを避けることはできない。しかし、これ
は本実施形態のようにｔ＝０．０７μｍのとき、ｄが
０．１４μｍ以上ということであり、位置ずれを最大
０．１μｍとすれば、ビット線のコンタクトホール１５
ｂの径がビット線幅よりも（０．１４−０．１）×２＝
０．０８μｍ大きいという場合に相当する。０．２５μ
ｍ程度以下の世代のデバイスではこれほど大きな差をつ
けて設計してもメリットはないと考えられる。

【０１８７】カバレジが１００％でない場合には、横方
向の膜厚が減少すること、ボイドができることを考慮し
て、ｄ、ｔ、凹み量を設定する。また、ビット線のオー
バーエッチングで、ビット線のコンタクトホール１５ｂ
の内部が順テーパになるようにしておくと、カバレジが
悪いときにもうまく埋め込むことができるようになる。
また、ビット線のコンタクトホール１５ｂの上部に順テ
ーパを形成することも効果がある。

【０１８８】さらに、ビット線導体膜にオーバーエッチ
ングを施してビット線コンタクトホール１５ｂの部分に
おいて凹ませておく、その量について具体的な数値を用
いて詳しく説明する。

【０１８９】０．２μｍデバイスの例で説明する。ビッ
ト線とその間隔は０．２μｍであるが、ビット線コンタ
クトホール１５ｂ直径は０．２４μｍ程度とするのがフ
ォトリソグラフィ上好適である。位置ずれ最大値の典型
値は０．１μｍである。この位置ずれの数値には、ビッ
ト線コンタクトホール１５ｂの寸法、ビット線２２の寸
法のバラツキも含ませてある。つまり、ビット線コンタ
クトホール１５ｂが大きめ、ビット線２２が細めに出来
上がった場合を想定している（各１０％で片側づつなの
でその半分）。

【０１９０】すると、ｄ＝（０．２４−０．２）／２＋
０．１＝０．１２μｍとなる。サイドウォール絶縁膜
の膜厚は７０ｎｍが限界に近い。これはビット線２２間
隔が０．２μｍであったので、両側に０．０７μｍのサ
イドウォールが形成されると、コンタクト幅がすでに
０．０６μｍしか残らないからである。

【０１９１】実際の製造では、位置ずれだけではなく、
膜厚、エッチング量もバラツキを持つ。成膜で７％、エ
ッチングで７％の幅を想定するのが典型的である。従っ
てワーストケースを考えるには、ｔ＝０．０６５μｍと
するのが妥当である。

【０１９２】すると、Δ＝ｔ−（ｔ²−（ｄ−ｔ）²）
^1/2＝０．０３μｍとなる。ここに、サイドウォール絶
縁膜の膜厚とエッチング量のバラツキを考えると、０．
０１μｍ余分に削られることを想定する必要がある。そ
して耐圧確保のために最小でも０．０２μｍ程度残すこ
とが好適と考えられるので、合計０．０６μｍ以上凹ま
せておくのが好適となる。

【０１９３】一方、ビット線形成のようなエッチングで
は従来より、膜厚、エッチング量のバラツキを吸収する
ためオーバーエッチングを施していた。その量は最小で
２０％程度となる。構造が平坦化されているので、従来
技術ではそれ以上のオーバーエッチングは必要ないこと
に注意されたい。本実施形態の膜厚では、シリコン層４
０ｎｍと、ＷＳｉ膜１２０ｎｍであったから、その２０
％は０．０３２μｍとなる。従って、従来技術でのビッ
ト線形成では、ビット線コンタクトホール１５ｂ部分の
凹みは０．０３２μｍ程度となるのが典型であった。

【０１９４】これに対して本実施形態では、０．０６μ
ｍ以上の凹みを作るようにしたので、ビット線コンタク
ト部分でのビット線導体と蓄積電極導体とのショートを
防止することができる。

【０１９５】なお、従来技術では、ビット線コンタクト
ホール部分においてビット線を太くしておくことによ
り、位置ずれが発生しても、ビット線がビット線コンタ
クトホールから露出しないようにパターン設計しておく
のが典型的であった。

【０１９６】この場合には、オーバーエッチングをいく
ら施しても、コンタクトホール１５ｂ部分での凹みは生
じ得ないと同時に、本実施形態の課題としているショー
トも生じなかった。逆にいうと、微細化のためにもはや
余裕をとれなくなったことと、上述のデバイス構造であ
ることから、本実施形態の課題が生じたということであ
る。

【０１９７】別の数値例として、ビット線コンタクトホ
ール１５ｂの直径を０．２２μｍに設計し、位置ずれが
０．０９μｍになった場合を同様に計算すると、ｄ＝
０．１μｍ、ｔ＝０．０６５μｍとなり、Δ＝０．０１
μｍとなる。

【０１９８】再び、サイドウォール形成での削れ０．０
１μｍ、耐圧確保０．０２μｍを加えると、凹みの最小
値は０．０４μｍとなる。

【０１９９】さらに別の数値例として、本実施形態を基
に、カバレジが１００％でないためにサイドウォール幅
がコンタクトホール１５ｂの部分で６０ｎｍになった場
合を同様に計算すると、ｄ＝０．１μｍ、ｔ＝０．０５
６μｍとなり、Δ＝０．０２４μｍとなる。再びサイド
ウォール形成での削れ０．０１μｍ、耐圧確保０．０２
μｍを加えると、凹みの最小値は０．０５４μｍとな
る。

【０２００】図２１Ｃを参照して、その後、第９実施形
態で説明した図１８Ｈ〜１８Ｊと同様にして、蓄積電極
２７を形成する。

【０２０１】図２１Ｄを参照して、さらに、第９実施形
態で説明した図１８Ｋ、１８Ｌと同様にして、キャパシ
タ絶縁膜２９（図示せず）, 対向電極３０, 層間絶縁膜
３１、配線層３２、３３を形成する。

【０２０２】その後さらに、層間絶縁膜、配線層などの
工程を経ることにより、スタック型キャパシタを有する
半導体装置が製造される。

【０２０３】本実施形態では、蓄積電極コンタクト内に
ビット線コンタクト部分が露出し、ビット線２２と蓄積
電極２７とが接触してしまうという問題に対して、ビッ
ト線を加工するエッチングの際に、所定のオーバーエッ
チを行うことを特徴とする。

【０２０４】すなわち、ビット線パターンからはみ出し
たビット線のコンタクトホール１５ｂ部の中のビット線
を構成する導電体を凹ませておき、ビット線２２にサイ
ドウォール２３を形成する際に、この凹みをサイドウォ
ール絶縁膜で埋めることで、工程を増やすことなく上記
接触を防止することができる。

【０２０５】［第１１実施形態］本発明における第１１
実施形態について、図面を参照しつつ説明する。

【０２０６】図２２は、第１１実施形態における半導体
装置の断面図であり、図中、第９実施形態と同一の符号
は同一のものを示す。

【０２０７】図２２を参照して、以下、第９実施形態と
の違いを説明する。第９実施形態では、図１８Ｇに示す
ように、ビット線２２とプラグ１６とを絶縁するＳｉＯ
₂膜１７が、ビット線２２とその側壁のサイドウォール
２３の直下のみ残るように、サイドウォール２３形成時
に同時に除去した。本実施形態では、サイドウォール２
３を形成するためのエッチング時には、ＳｉＯ₂膜１７
を残し、蓄積電極を形成するコンタクトホールを開口す
る工程で、エッチングの際のストッパ膜であるＳｉ₃Ｎ
₄膜２５の除去に続いて、ＳｉＯ₂膜１７を除去し、プ
ラグ１６表面を露出するようにしている。

【０２０８】本実施形態の利点は、エッチングストッパ
膜であるＳｉ₃Ｎ₄膜２５を除去するときに、下地がす
べてＳｉＯ₂膜１７, ２３となるので、シリコン（プラ
グ１６）に対する選択比がとれないようなＳｉ₃Ｎ₄膜
２５の除去方法でも製造することができる点である。

【０２０９】なお、本実施形態における製造方法におい
ても、第１０実施形態で詳しく説明したショートの問題
は生じる。図２３に、ビット線のコンタクトホール１５
ｂがビット線２２から大きくはみ出した場合を示す。ビ
ット線２２を構成する導電体が、蓄積電極を形成するコ
ンタクトホールを開口する際に露出してしまい、ビット
線２２と蓄積電極２７とがショートしてしまう。

【０２１０】しかし、この問題についても、第１０実施
形態と同様に、ビット線を凹ませておくことで対処でき
る（図２２参照）。

【０２１１】［第１２実施形態］第１０実施形態では、
ビット線のコンタクトホール１５ｂとビット線２２が
位置ずれを起こした場合の、ビット線２２と蓄積電極２
７とのショートを防止する方法について説明した。本実
施形態では、同じ問題に対する対策として、別の実施形
態について図面を参照しつつ、具体的に説明する。

【０２１２】本実施形態は、図２４、２５Ａ、２５Ｂに
示される。図２４は、本実施形態におけるメモリセル部
の平面図であり、図２５Ａ、２５Ｂは、本実施形態にお
ける半導体装置の断面図である。また、図２５Ａ、２５
Ｂは第１０実施形態で説明した図１９の続きである。図
中、第１０実施形態と同一の符号は同一のものを示すも
のとする。

【０２１３】図２５Ａを参照して、ビット線２２をパタ
ーニングするところまでは、第１０実施形態と同様であ
る。

【０２１４】次に、ＣＶＤ法により厚さ７０ｎｍのＳｉ
Ｏ₂膜を形成し、異方性エッチングによりサイドウォー
ル２３を形成する。このとき、サイドウォール２３の異
方性エッチングに続けて、プラグ１６表面を露出するよ
うにＳｉＯ₂膜１７をエッチングしてもよい。

【０２１５】次いで、ＣＶＤ法により、厚さ３０ｎｍ程
度のＳｉＯ₂膜２４を形成する。その後、通常ないし位
相シフトのレチクルを用いたリソグラフィ法により蓄積
電極コンタクトのプラグ１６上部のＳｉＯ₂膜１７, ２
４を選択的にエッチングして、プラグ１６表面を露出
させる（図２４参照）。

【０２１６】図２５Ｂを参照して、その後、第１０実施
形態で説明した図２１Ｃと同様にして、蓄積電極２７を
形成する。ここで、蓄積電極形成用のコンタクトホール
を開口する工程で、エッチングストッパとなるＳｉ₃Ｎ
₄膜２５をエッチングする際、ＳｉＯ₂膜２４をエッチ
ングストッパとするため、ビット線のコンタクトホール
１５ｂとビット線２２が位置ずれを起こしても、ビット
線コンタクト部分が露出しない。

【０２１７】このように、エッチングストッパとなるＳ
ｉ₃Ｎ₄膜２５の下に、ＳｉＯ₂膜２４を形成し、この
ＳｉＯ₂膜２４を蓄積電極コンタクトのプラグ１６の上
部のみを開口しておくことで、ビット線コンタクトホー
ル１５ｂとビット線２２とが位置ずれを起こしても、ビ
ット線と蓄積電極とのショートを防止することができ
る。

【０２１８】また、第１０実施形態で説明したオーバー
エッチングと併用することで、更なる耐圧の向上を図る
ことができる。

【０２１９】［第１３実施形態］第１〜第１２実施形態
においては、蓄積電極２７を形成するコンタクトホール
の内壁に蓄積電極を残置して王冠形状を得るようなシリ
ンダ型キャパシタについて説明したが、本発明はシリン
ダ型キャパシタに限定されるものではく、単純なスタッ
クトキャパシタ型やＦＩＮ型キャパシタにも適用するこ
とができる。

【０２２０】以下、単純なスタックトキャパシタを用い
た場合の実施形態について、図面を参照しつつ説明す
る。

【０２２１】図２６は、単純なスタックトキャパシタを
有する半導体装置の断面図であり、特に第１０実施形態
において説明した半導体装置を単純なスタックトキャパ
シタ型に変形したものである。図中、第１〜第１２実施
形態において説明した符号と同一の符号は、同一のもの
を示すものとする。

【０２２２】図２６を参照して、図１９に示した工程の
後、サイドウォール２３を形成し、そのときにビット線
２２とプラグ１６とを絶縁するＳｉＯ₂膜１７を除去す
る。ここまでは第１０実施形態と同様である。

【０２２３】次に、ＣＶＤ法により、高濃度にリンを含
む膜厚１μｍ程度のドープトシリコン層を形成する。こ
のとき、必要に応じてＣＭＰ法により表面を研磨して平
坦化することも好適である。

【０２２４】さらに、パターニングされたレジストマス
ク（図示せず）により、Ｂｒ系のガスでドライエッチン
グし、蓄積電極２７を形成する。ここで、必要に応じ
て、蓄積電極の表面に公知の方法を用いて凹凸を形成
し、キャパシタ容量増大を図ることができる。

【０２２５】なお、ビット線２２のコンタクトホール１
５ｂとビット線２２とが位置ずれすると、これまで同様
にビット線２２と蓄積電極２７とのショートが問題にな
りうるが、ビット線２２導体をビット線２２のコンタク
トホール１５ｂ内で凹ませておくことで防止することが
できる。

【０２２６】その後、さらに、第１０実施形態と同様に
してＤＲＡＭのウエハプロセスを完了する。

【０２２７】本実施形態によれば、工程数を大幅に削減
できる。なお、本発明では、第１実施形態から第１３実
施形態をいくつか組み合わせて実施することができる。

【０２２８】例えば、第８実施形態と第１０実施形態と
を組み合わせることができ、以下に説明する。

【０２２９】本実施形態において、ゲート電極８（ワー
ド線）およびビット線２２を形成する際に、それぞれの
上に同時に形成しているＳｉＯ₂膜６、２０をＳｉＮ膜
に換え、さらにそれぞれのサイドウォール１０、２３
をＳｉＯ₂膜からＳｉＮ膜に換えておく。ビット線コン
タクトホール１５ｂ、および蓄積電極形成用のコンタク
トホールを形成する際のＳＡＣエッチングストッパ膜１
２、２５を、２０ｎｍ程度の薄いＳｉＮ膜とし、間隙を
残すようにする。ＳＡＣを形成するエッチングは間隙に
埋め込まれたＢＰＳＧ膜１３、２６を除去するように
し、その後、薄いＳｉＮ膜を異方性エッチングして除去
する。

【０２３０】このようにした場合も、第１０実施形態と
まったく同様の技術を適用することができる。すなわ
ち、ビット線形成のエッチングの際に、オーバーエッチ
ングを施すことで、ビット線コンタクトホール内のＷＳ
ｉ／シリコン層を凹ませておく。そしてＳｉＮ膜サイド
ウォールを形成する際にこの凹みを埋めてしまうことが
できる。

【０２３１】位置ずれによってビット線コンタクトホー
ル１５ｂがビット線２２からはみ出る量と、サイドウォ
ール用ＳｉＮ膜の膜厚と、必要な凹み量の関係は、第１
０実施形態と実質的に同じである。

【０２３２】なお、側面にＳｉＮ膜サイドウォールを形
成する異方性エッチングにおいて、ビット線２２とプラ
グ１６とを絶縁するＳｉＯ₂膜１７まで引き続いて除去
しなくても、蓄積電極形成用のコンタクトホールを形成
するＳＡＣエッチング後に、ストッパ膜であるＳｉ₃Ｎ
₄膜２５の除去に引き続いてＳｉＯ₂膜１７を除去する
こともできる。

【０２３３】さらに、ワード線８またはビット線２２の
形成において、反射防止膜としてＳｉＯＮ膜７、２１の
代わりに、有機材料膜をレジストの下または上に塗布す
る方法もある。この場合は、反射防止膜はデバイス上に
は残らない。

【０２３４】さらに、ワード線８またはビット線２２の
材料はＷＳｉ層５、１９やシリコン膜４、１８に限ら
ず、Ｗ／ＴｉＮ膜などの金属膜を用いることもできる。
ビット線の場合は、コンタクトメタルとしてＴｉを加え
たＷ／ＴｉＮ／Ｔｉ膜を用いるのが好適である。

【０２３５】［第１４実施形態］第１実施形態から第１
３実施形態で説明したように、高集積度の半導体装置を
製造するには、ＳＡＣプロセスが極めて重要である。

【０２３６】ＳＡＣプロセスで鍵となる技術は、エッチ
ングされる絶縁膜と、エッチングを止めるストッパ膜と
の選択比である。現在のところ、層間絶縁膜として酸化
膜を用いた場合、ストッパ膜として窒化膜が有力である
が、ドライエッチングにおけるその選択比は十分とはい
えない。

【０２３７】図２７Ａは、ＳＡＣプロセスを示す半導体
装置の断面図である。なお、図中、第１〜１３実施形態
で用いた符号と同一の符号は同一のものを示すものとす
る。

【０２３８】図２７Ａは、ゲート電極８の肩部において
ゲート電極８を覆っているＳｉＯ₂膜６、１０が削れて
いる様子を示している。つまり、層間絶縁膜であるＢＰ
ＳＧ１３が厚く形成されている場合、Ｓｉ₃Ｎ₄膜１２
がストッパ膜として機能するように、厚く形成する必要
がある。しかし、Ｓｉ₃Ｎ₄膜１２をエッチングする際
に、Ｓｉ₃Ｎ₄膜１２が厚いとその下のＳｉＯ₂膜６、
１０が削れてしまい、ゲート電極とコンタクト間の耐圧
が低下するという問題がある。

【０２３９】したがって、現状の選択比では、ＳＡＣプ
ロセスの使用が難しい。そこで、本実施形態では、スト
ッパＳｉ₃Ｎ₄膜を二重構造にすることによって、安定
したＳＡＣプロセスを提供する。

【０２４０】以下、第１４実施形態について図面を参照
しつつ、具体的に説明する。本実施形態は図２７Ｂ、２
７Ｃに示される。図中、同一符号は同一のものを示すも
のとする。

【０２４１】図２７Ｂは、本実施形態の半導体装置の断
面図である。図２７Ｂを参照して、ゲート電極８形成
後、Ｓｉ₃Ｎ₄膜１２ａ、酸化膜１３ａ、Ｓｉ₃Ｎ₄膜
１２ｂ、酸化膜１３ｂをＣＶＤ法によりそれぞれ１０ｎ
ｍ、５０ｎｍ、７０ｎｍ、３００ｎｍ形成する。

【０２４２】次に、ゲート電極８間にコンタクトホール
を形成する方法について説明する。まず、酸化膜１３ｂ
は、例えば高密度プラズマでＣ₄Ｆ₈、Ａｒの混合ガス
を用いてエッチングする。次に、Ｓｉ₃Ｎ₄膜１２ｂを
酸化膜１３ａと選択比のとれる条件、例えば燐酸による
ウエットエッチングや、ＳＦ₆、Ｏ₂またはＳＦ₆、Ｈ
Ｂｒの混合ガスを用いたドライエッチングにより除去す
る。同じようにして酸化膜１３ａ、Ｓｉ₃Ｎ₄膜１２ａ
をエッチングする。

【０２４３】なお、Ｓｉ₃Ｎ₄膜１２ａのエッチングで
上述のドライエッチングを行う場合、アプリケーション
によってはＳｉ₃Ｎ₄膜１２ａの下に酸化膜１１を成膜
する必要がある。この酸化膜１１のエッチングはＣ
Ｆ₄、ＣＨＦ₃、Ａｒガスを用いたＲＩＥのエッチング
で除去する。また、窒化膜をＣＦ₄、ＣＨＦ₃、Ａｒガ
スを用いたＲＩＥでエッチングしてもよい。

【０２４４】さらに、図２７Ｂの実施形態では上層のＳ
ｉ₃Ｎ₄膜１２ｂを用いて、厚い酸化膜１３ｂをエッチ
ングする際のストッパ膜として使用しているので、下層
のＳｉ₃Ｎ₄膜１２ａは、上層のＳｉ₃Ｎ₄膜１２ｂに
比べて格段に薄くすることができる。

【０２４５】次に、上層のＳｉ₃Ｎ₄膜１２ｂをも薄く
形成できるＳＡＣプロセスについて説明する。

【０２４６】図２７Ｃを参照して、ゲート電極８形成
後、Ｓｉ₃Ｎ₄膜１２ａ、および酸化膜１３ａ（図示せ
ず）をＣＶＤ法によりそれぞれ２０ｎｍ、５０ｎｍ成膜
し、ＳＯＧ１３ｃを１００ｎｍ塗布し平坦化する。この
とき、絶縁膜を成膜せず、直接ＳＯＧを塗布してもよ
い。また、絶縁膜を６００ｎｍ成膜しＣＭＰにより５０
０ｎｍポリッシュし平坦化してもよい。

【０２４７】次に、Ｓｉ₃Ｎ₄膜１２ｂ、酸化膜１３ｂ
をＣＶＤ法によりそれぞれ５０ｎｍ、３００ｎｍ形成す
る。

【０２４８】なお、コンタクトホールを形成するエッチ
ングの方法については図２７Ｂで説明したのと同様の技
術を用いればよい。

【０２４９】図２７Ｃの実施形態では、下層のＳｉ₃Ｎ
₄膜１２ａを形成した後に、その上の酸化膜１３ｃを平
坦にしている。厚い酸化膜１３ｂが平坦となり、エッチ
ングする際の上層のＳｉ₃Ｎ₄膜１２ｂの負担を少なく
することができ、上層のＳｉ₃Ｎ₄膜１２ｂを薄くする
ことができる。

【０２５０】また、本実施形態では、ストッパ膜として
Ｓｉ₃Ｎ₄膜を用いた場合について説明したが、ストッ
パ膜としては、ポリシリコンや金属酸化物、例えばアル
ミナ等を用いることも可能である。このときストッパで
あるアルミナのエッチングはＣｌ₂、ＢＣｌ₃ガスを用
いたＲＩＥ、またはＡｒスパッタエッチングで行う。ポ
リシリコンはＣｌ₂、ＢＣｌ₃ガス、もしくはＨＢｒガ
スを用いてエッチングする。また、アルミナやポリシリ
コンを塩素系、臭素系のガスを用いてエッチングする場
合その膜の下には酸化膜を形成するのが好ましい。

【０２５１】本実施形態によれば、二重ストッパ構造に
することにより、ストッパ膜の膜厚を十分薄くすること
ができる。その結果ストッパ除去エッチングのオーバー
量を減らすことができ、耐圧が確保できる。

【０２５２】〔第１５実施形態〕図２８は、本発明の第
１５実施形態を示す半導体基板の断面図である。ｐ型シ
リコン基板１の表面層には、メモリセル領域において、
ｎ型ウェルＮ１、さらにその内部にｐ型ウェルＰ１が形
成され、周辺回路部においてはｎ型ウェルＮ２が形成さ
れている。メモリセル領域においては、ｐ型ウェルＰ１
内にｎチャネルトランスファトランジスタが形成され、
周辺回路領域においては、ｎ型ウェルＮ２内にｐチャネ
ルトランジスタが形成される。なお、周辺回路領域にお
いても二重ウェルを形成し、ｎ型ウェル内のｐ型ウェル
内にｎチャネルトランジスタを形成することができる。

【０２５３】基板表面には、フィールド酸化膜２が形成
され、フィールド酸化膜２によって囲まれた活性領域が
画定されている。メモリセル領域においては、ゲート絶
縁膜３上に、多結晶シリコン層４、タングステンシリサ
イド層５が形成され、ゲート電極８を形成している。ゲ
ート電極８上には、酸化シリコン膜６と反射防止膜とし
て機能するＳｉＯＮ膜７が形成されている。ＳｉＯＮ膜
７、酸化シリコン膜６、ゲート電極８がホトリソグラフ
ィによりパターニングされ、その側壁上にＳｉＮのサイ
ドウォール絶縁膜１０が形成されている。ゲート電極両
側には、ｎ型不純物が注入されたソース／ドレイン領域
９が形成される。

【０２５４】このようなゲート電極（ワード線）を形成
した基板全面上に、ＳｉＮ膜１２が形成されている。Ｓ
ｉＮ膜１２の上に、ＢＰＳＧ膜１３が形成され、層間絶
縁膜を構成する。ＢＰＳＧ膜１３、ＳｉＮ膜１２を貫通
して蓄積電極コンタクト用のコンタクトホールが形成さ
れ、多結晶シリコン領域１６によって埋め込まれてい
る。多結晶シリコン領域１６は、ＢＰＳＧ膜１３と同一
表面を形成するようにエッチバックないし研磨され、そ
の表面上にＣＶＤによりＨＴＯ（高温酸化）シリコン酸
化膜１７が形成されている。

【０２５５】ビット線コンタクト領域においては、ＨＴ
Ｏ膜１７、ＢＰＳＧ膜１３、ＳｉＮ膜１２を貫通してコ
ンタクトホールが形成され、このコンタクトホール内面
を埋め込むように、ＨＴＯ膜１７表面上に多結晶シリコ
ン膜１８、タングステンシリサイド膜１９の積層からな
る配線が形成されている。この配線がビット線を構成す
る。ビット線は、ＨＴＯ膜１７によって埋め込まれた多
結晶シリコン領域１６と絶縁されている。ビット線表面
上には、酸化シリコン膜２１、ＳｉＮ膜２２の積層が形
成され、ビット線と同時にパターニングされる。ビット
線構造の側壁上には、ＳｉＮ膜２３ａのサイドウォール
スペーサが形成されている。

【０２５６】ＳｉＮ膜２２、ＳｉＮサイドウォールスペ
ーサ２３ａをエッチングストッパとして用い、蓄積電極
用のコンタクトホールが形成され、多結晶シリコン領域
１６表面を露出している。

【０２５７】このような構成の上に、蓄積電極となる多
結晶シリコン層２７、その表面に形成されたＴａ₂Ｏ₅
のキャパシタ誘電体層２９、さらにその表面に形成され
たＴｉＮ層３０により、蓄積キャパシタが形成される。

【０２５８】蓄積キャパシタを埋め込むように、層間絶
縁膜となるＢＰＳＧ膜３１が形成され、その表面はエッ
チバック、研磨等により平坦化される。

【０２５９】周辺回路領域においては、ＢＰＳＧ膜３１
を貫通してビット線およびビット線と同一構造により形
成された配線層、ワード線およびワード線と同一工程に
よって形成された配線層、および基板表面の導電領域に
達するコンタクトホールが形成され、ＴｉＮ／Ｔｉ積層
によるバリア層３２、Ｗ層３３の積層からなる配線が形
成される。

【０２６０】本構成においては、転送トランジスタのゲ
ート電極側壁上、およびビット線側壁上には、直接Ｓｉ
Ｎ膜が形成され、エッチングストッパとして機能する。
ＢＰＳＧ膜１３の表面上には、ＳｉＮ膜は形成されず、
直接ＣＶＤ酸化膜１７が形成されている。このような構
成においても、ビット線上面および側面を覆うＳｉＮ膜
をエッチングストッパとして利用することにより、所望
位置にコンタクトホールを開口することができる。

【０２６１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【０２６２】

【発明の効果】工程数を削減しつつ、製造歩留りを維持
でき、半導体装置の高性能化・高密度化に寄与するとこ
ろが大きい。

【図面の簡単な説明】

【図１Ａ】本発明の第１実施形態による半導体装置の平
面図である。

【図１Ｂ】本発明の第１実施形態による半導体装置の断
面図である。

【図２Ａ】本発明の第１実施形態による半導体装置の製
造工程を示す断面図である。

【図２Ｂ】本発明の第１実施形態による半導体装置の製
造工程を示す断面図である。

【図２Ｃ】本発明の第１実施形態による半導体装置の製
造工程を示す断面図である。

【図２Ｄ】本発明の第１実施形態による半導体装置の製
造工程を示す断面図である。

【図２Ｅ】本発明の第１実施形態による半導体装置の製
造工程を示す断面図である。

【図２Ｆ】本発明の第１実施形態による半導体装置の製
造工程を示す断面図である。

【図２Ｇ】本発明の第１実施形態による半導体装置の製
造工程を示す断面図である。

【図２Ｈ】本発明の第１実施形態による半導体装置の製
造工程を示す断面図である。

【図３】図２Ｄの断面図に対応する平面図である。

【図４Ａ】本発明の第２実施形態による半導体装置のメ
モリセルの平面図である。

【図４Ｂ】本発明の第２実施形態による半導体装置の周
辺回路の平面図である。以下、文字Ａを付した図はメモ
リセルを示し、文字Ｂを付した図は周辺回路を示す。

【図５Ａ】本発明の第２実施形態による半導体装置のメ
モリセルの平面図である。

【図５Ｂ】本発明の第２実施形態による半導体装置の周
辺回路の平面図である。

【図６Ａ】本発明の第２実施形態による半導体装置のメ
モリセルの平面図である。

【図６Ｂ】本発明の第２実施形態による半導体装置の周
辺回路の平面図である。

【図７Ａ】本発明の第２実施形態による半導体装置のメ
モリセルの平面図である。

【図７Ｂ】本発明の第２実施形態による半導体装置の周
辺回路の平面図である。

【図８Ａ】本発明の第２実施形態による半導体装置のメ
モリセルの平面図である。

【図８Ｂ】本発明の第２実施形態による半導体装置の周
辺回路の平面図である。

【図９Ａ】本発明の第２実施形態による半導体装置の製
造工程を示す断面図である。

【図９Ｂ】本発明の第２実施形態による半導体装置の製
造工程を示す断面図である。

【図９Ｃ】本発明の第２実施形態による半導体装置の製
造工程を示す断面図である。

【図９Ｄ】本発明の第２実施形態による半導体装置の製
造工程を示す断面図である。

【図９Ｅ】本発明の第２実施形態による半導体装置の製
造工程を示す断面図である。

【図９Ｆ】本発明の第２実施形態による半導体装置の製
造工程を示す断面図である。

【図９Ｇ】本発明の第２実施形態による半導体装置の製
造工程を示す断面図である。

【図９Ｈ】本発明の第２実施形態による半導体装置の製
造工程を示す断面図である。

【図９Ｉ】本発明の第２実施形態による半導体装置の製
造工程を示す断面図である。

【図１０】本発明の第３実施形態による半導体装置の断
面図である。

【図１１】図９Ｉに相当する半導体装置の断面図であ
る。

【図１２】本発明の第４実施形態による半導体装置の断
面図である。

【図１３】本発明の第５実施形態による半導体装置の断
面図である。

【図１４】本発明の第６実施形態による半導体装置の断
面図である。

【図１５】本発明の第７実施形態による半導体装置の断
面図である。

【図１６Ａ】本発明の第８実施形態による半導体装置の
製造工程を示す断面図である。

【図１６Ｂ】本発明の第８実施形態による半導体装置の
製造工程を示す断面図である。

【図１６Ｃ】本発明の第８実施形態による半導体装置の
製造工程を示す断面図である。

【図１６Ｄ】本発明の第８実施形態による半導体装置の
製造工程を示す断面図である。

【図１６Ｅ】本発明の第８実施形態による半導体装置の
製造工程を示す断面図である。

【図１６Ｆ】本発明の第８実施形態による半導体装置の
製造工程を示す断面図である。

【図１６Ｇ】本発明の第８実施形態による半導体装置の
製造工程を示す断面図である。

【図１６Ｈ】本発明の第８実施形態による半導体装置の
製造工程を示す断面図である。

【図１６Ｉ】本発明の第８実施形態による半導体装置の
製造工程を示す断面図である。

【図１７Ａ】本発明の第９実施形態によるメセリセル部
の平面図である。

【図１７Ｂ】本発明の第９実施形態によるメモリセルお
よび周辺回路の断面図である。

【図１８Ａ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｂ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｃ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｄ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｅ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｆ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｇ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｈ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｉ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｊ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｋ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１８Ｌ】本発明の第９実施形態による半導体装置の
製造工程を示す断面図である。

【図１９】第９実施形態の問題点を説明する半導体装置
の断面図である。

【図２０】第９実施形態の問題点を説明する半導体装置
の断面図である。

【図２１Ａ】本発明の第１０実施形態による半導体装置
の製造工程を示す断面図である。

【図２１Ｂ】本発明の第１０実施形態による半導体装置
の製造工程を示す断面図である。

【図２１Ｃ】本発明の第１０実施形態による半導体装置
の製造工程を示す断面図である。

【図２１Ｄ】本発明の第１０実施形態による半導体装置
の製造工程を示す断面図である。

【図２２】本発明の第１１実施形態による半導体装置の
断面図である。

【図２３】第１１実施形態の問題点を説明する半導体装
置の断面図である。

【図２４】本発明の第１２実施形態による半導体装置の
メモリセル部の平面図である

【図２５Ａ】本発明の第１２実施形態による半導体装置
の断面図である。

【図２５Ｂ】本発明の第１２実施形態による半導体装置
の断面図である。

【図２６】本発明の第１３実施形態による半導体装置の
断面図である。

【図２７Ａ】本発明の第１４実施形態による半導体装置
を説明するための基板断面図である。

【図２７Ｂ】本発明の第１４実施形態による半導体装置
を説明するための基板断面図である。

【図２７Ｃ】本発明の第１４実施形態による半導体装置
を説明するための基板断面図である。

【図２８】本発明の第１５実施形態による半導体装置を
説明するための基板断面図である。

【図２９】従来例による半導体装置の断面図である。

【符号の説明】

４シリコン層５ＷＳｉ６ＳｉＯ₂膜７ＳｉＯＮ膜８ゲート電極（ワード線、１層目配線）９ｎ^-型不純物拡散層１０サイドウォール１１ＳｉＯ₂膜１２Ｓｉ₃Ｎ₄膜１３ＢＰＳＧ１４Ｓｉ₃Ｎ₄膜１５コンタクトホール１５ａ蓄積電極接続用のコンタクトホール１５ｂビット線のコンタクトホール１６プラグ１７ＳｉＯ₂膜１８シリコン層１９ＷＳｉ２０ＳｉＯ₂膜２１ＳｉＯＮ膜２２ビット線２３サイドウォール２４ＳｉＯ₂膜２５Ｓｉ₃Ｎ₄膜２７蓄積電極２９誘電体膜３０対向電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者横山雄二神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者井上憲一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者橋本浩一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者布藤渉神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板上にメモリセル領域と周辺回
路領域とを有する半導体装置において、前記基板中に形成された一対の不純物拡散領域と、該基
板表面に形成されたゲート電極とを含む転送トランジス
タと、該ゲート電極の上面および側面を覆う第１の絶縁膜と、該第１の絶縁膜を覆って前記基板上に形成された第２の
絶縁膜と、該第２の絶縁膜を貫通して、前記一対の不純物拡散領域
に達する一対のコンタクトホールと、該一対のコンタクトホールの一方内に充填され、前記一
対の不純物拡散領域の一方に接続された導電プラグと、前記導電プラグを覆って該第２の絶縁膜上に形成され、
前記一対のコンタクトホールの他方の上に第１の開口を
有する第３の絶縁膜と、前記第３の絶縁膜上に形成され、前記第１の開口と前記
一対のコンタクトホールの他方を介して前記一対の不純
物拡散領域の他方に接続されたビット線と、該ビット線の上面および側面を覆う第４の絶縁膜と、前記ビット線の側面を覆う第４の絶縁膜に整合して前記
第３の絶縁膜に形成された第２の開口と、前記第２の開口を介して前記導電プラグと電気的に接続
され、前記第３、第４の絶縁膜によって該ビット線から
絶縁され、ビット線上方に延在して形成された蓄積電極
と、該蓄積電極表面に形成された誘電体膜と、該誘電体膜表面に形成された対向電極とを有する半導体
装置。
【請求項２】前記第２の絶縁膜が、エッチング特性の
異なる２層以上の絶縁膜積層からなる下層とその上に形
成された上層とを含む請求項１記載の半導体装置。
【請求項３】前記絶縁膜積層が酸化膜とその上に形成
された窒化膜とを含む請求項２記載の半導体装置。
【請求項４】前記第２の絶縁膜の上層が、エッチング
特性の異なる２層以上の絶縁膜積層を含む請求項２記載
の半導体装置。
【請求項５】前記上層の絶縁膜積層がＢＰＳＧ層とそ
の上に形成されたコンフォーマルな層を含む請求項４記
載の半導体装置。
【請求項６】前記コンフォーマルな層が窒化膜である
請求項５記載の半導体装置。
【請求項７】前記コンフォーマルな層が高温酸化膜で
ある請求項５記載の半導体装置。
【請求項８】前記第１の絶縁膜が、前記ゲート電極の
上面を覆う下層と、前記ゲート電極の側面を覆う上層と
を含む請求項１記載の半導体装置。
【請求項９】前記第１の絶縁膜の下層が酸化膜と酸化
窒化膜との積層であり、前記第１の絶縁膜の上層が酸化
膜である請求項８記載の半導体装置。
【請求項１０】前記第４の絶縁膜が前記ビット線の上
面を覆う下層と前記ビット線の側面を覆う上層とを含む
請求項１記載の半導体装置。
【請求項１１】前記第４の絶縁膜の下層が酸化膜と酸
化窒化膜との積層であり、前記第４の絶縁膜の上層が酸
化膜である請求項１０記載の半導体装置。
【請求項１２】前記第２の絶縁膜の上面が略平坦であ
る請求項１記載の半導体装置。
【請求項１３】前記メモリセル領域のコンタクトホー
ルと同様のコンタクトホールが、前記周辺回路領域にも
形成されている請求項１記載の半導体装置。
【請求項１４】前記ビット線を複数備え、該ビット線
とビット線との間隔が、前記一対のコンタクトホールの
一方のホール径よりも狭い請求項１記載の半導体装置。
【請求項１５】前記ビット線が前記他のコンタクトホ
ール内に充填された他の導電プラグと、前記第３の絶縁
膜と他の導電プラグ上に形成された配線層とを含む請求
項１記載の半導体装置。
【請求項１６】前記ビット線が前記他のコンタクトホ
ール内面を覆い、前記第３の絶縁膜上に延在する導電層
を含む請求項１記載の半導体装置。
【請求項１７】さらに、前記ビット線および第４の絶
縁膜を覆って、前記基板上に形成され、ほぼ平坦な表面
を有する第５の絶縁膜を有する請求項１記載の半導体装
置。
【請求項１８】前記第５の絶縁膜が、エッチング特性
が異なる２層以上の絶縁膜積層を有する下層とその上に
形成された上層とを含む請求項１７記載の半導体装置。
【請求項１９】前記第５の絶縁膜の絶縁膜積層が、コ
ンフォーマルな酸化膜と窒化膜とを含む請求項１８記載
の半導体装置。
【請求項２０】前記第４の絶縁膜が、前記ビット線上
に形成され、エッチング特性の異なる２層以上の絶縁層
の積層を有する請求項１８記載の半導体装置。
【請求項２１】半導体基板上にメモリセル領域と周辺
回路領域とを有する半導体装置において、前記基板中に形成された一対の不純物拡散領域と、該基
板表面に形成されたゲート電極とを含む転送トランジス
タと、該転送トランジスタ上を覆って前記基板上に形成された
第１の絶縁膜と、該第１の絶縁膜を貫通して、前記一対の不純物拡散領域
の一方に達する第１のコンタクトホールと、該第１のコンタクトホール内に充填された導電プラグ
と、前記導電プラグを覆って、前記第１の絶縁膜上に形成さ
れた第２の絶縁膜と、前記第１、第２の絶縁膜を貫通して、前記一対の不純物
拡散領域の他方に達する第２のコンタクトホールと、該第２の絶縁膜上に延在し、該第２のコンタクトホール
を介して該他方の不純物拡散領域に接続するビット線
と、前記ビット線の上面、側面を覆う第３の絶縁膜と、前記ビット線の側面を覆う第３の絶縁膜に整合し、前記
導電プラグ上で前記第２の絶縁膜に形成された開口と、前記第２、第３の絶縁膜によって前記ビット線から絶縁
され、前記開口を介して前記導電プラグと電気的に接続
された蓄積電極と、該蓄積電極表面に形成された誘電体膜と、該誘電体膜表面に形成された対向電極とを有する半導体
装置。
【請求項２２】前記第１の絶縁膜の上面が略平坦であ
る請求項２１記載の半導体装置。
【請求項２３】前記ビット線が金属層からなる請求項
２１記載の半導体装置。
【請求項２４】前記メモリセル領域の第２のコンタク
トホールと同様のコンタクトホールが、前記周辺回路領
域にも形成されている請求項２１記載の半導体装置。
【請求項２５】導電層上に形成した第１のエッチング
ストッパ膜と、該ストッパ膜上に形成した第１の絶縁膜と、該第１の絶縁膜上に形成した第２のエッチングストッパ
膜と、該第２のストッパ膜上に形成した第２の絶縁膜とを備
え、前記第２のストッパ膜の膜厚は前記第１のストッパ膜の
膜厚よりも厚く、前記第２の絶縁膜の膜厚は前記第１の
絶縁膜の膜厚よりも厚く形成されている半導体装置。
【請求項２６】前記第１の絶縁膜は、表面が略平坦で
ある請求項２５記載の半導体装置。
【請求項２７】半導体基板上にメモリセル領域と周辺
回路領域とを有する半導体装置の製造方法において、前記基板上に、一対の不純物拡散領域と、ゲート電極と
を含む転送トランジスタを形成する工程と、該ゲート電極の上面および側面を覆う第１の絶縁膜を形
成する工程と、該第１の絶縁膜および前記転送トランジスタを覆う第２
の絶縁膜を形成する工程と、該第２の絶縁膜を貫通して、前記一対の不純物拡散領域
の少なくとも一方に達するコンタクトホールを形成する
工程と、該コンタクトホール内に導電層を充填し、蓄積電極の接
続用導電プラグを形成する工程と、前記導電プラグを覆い、該第２の絶縁膜上に第３の絶縁
膜を形成する工程と、前記第３の絶縁膜上にビット線を形成する工程と、該ビット線の上面および側面を覆う第４の絶縁膜を形成
する工程と、前記第４の絶縁膜に整合させて前記導電プラグ上で前記
第３の絶縁膜に開口を形成する工程と、前記導電プラグと電気的に接続する蓄積電極を形成する
工程と、該蓄積電極表面に誘電体膜を形成する工程と、該誘電体膜表面に対向電極を形成する工程とを有する半
導体装置の製造方法。
【請求項２８】前記第２の絶縁膜が前記第１の絶縁膜
を覆って基板表面上に形成された下層絶縁膜とその上の
上層絶縁膜を含む請求項２７記載の半導体装置の製造方
法。
【請求項２９】前記下層絶縁膜が窒化シリコン膜を含
む請求項２８記載の半導体装置の製造方法。
【請求項３０】前記コンタクトホールを形成する工程
が前記下層絶縁膜をエッチングストッパとして利用する
工程を含む請求項２８記載の半導体装置の製造方法。
【請求項３１】前記第２の絶縁膜を形成する工程が前
記上層絶縁膜を平坦化する工程を含む請求項２８記載の
半導体装置の製造方法。
【請求項３２】前記下層絶縁膜が窒化シリコン膜を含
み、前記上層絶縁膜が不純物添加酸化シリコン膜を含む
請求項３１記載の半導体装置の製造方法。
【請求項３３】前記コンタクトホールを形成する工程
が、前記メモリセル領域と前記周辺回路領域とに同時に
コンタクトホールを形成する請求項２７記載の半導体装
置の製造方法。
【請求項３４】前記第２の絶縁膜の下層絶縁膜を形成
後、前記周辺回路領域の該第２の絶縁膜の下層絶縁膜を
選択的に除去する工程を有する請求項２８記載の半導体
装置の製造方法。
【請求項３５】前記転送トランジスタを形成する工程
が、導電層上に反射防止膜を形成する工程と、その後に該導
電層のパターニングを行う工程と、次いで、該反射防止
膜を除去する工程とを有する請求項２７記載の半導体装
置の製造方法。
【請求項３６】前記反射防止膜を除去する工程が、周辺回路領域の該反射防止膜を選択的に除去する工程を
有する請求項３５記載の半導体装置の製造方法。
【請求項３７】半導体基板上にメモリセル領域と周辺
回路領域とを有する半導体装置の製造方法において、前記基板上に、一対の不純物拡散領域と、ゲート電極と
を含む転送トランジスタを形成する工程と、該転送トランジスタを覆って前記基板上に第１の絶縁膜
を形成する工程と、該第１の絶縁膜を貫通して、前記一対の不純物拡散領域
の一方に達する第１のコンタクトホールを形成する工程
と、該第１のコンタクトホール内に導電層を形成し、蓄積電
極の接続用プラグを形成する工程と、前記接続用プラグを覆って、前記第１の絶縁膜上に第２
の絶縁膜を形成する工程と、該第２、第１の絶縁膜を貫通して、前記一対の不純物拡
散領域の他方に達する第２のコンタクトホールを形成す
る工程と、該第２の絶縁膜上に延在し、該第２のコンタクトホール
を介して該他方の不純物拡散領域に接続するビット線を
形成する工程と、前記プラグと電気的に接続する蓄積電極を形成する工程
と、該蓄積電極表面に誘電体膜を形成する工程と、該誘電体膜表面に対向電極を形成する工程とを有する半
導体装置の製造方法。
【請求項３８】前記第１の絶縁膜を形成後、該第１の
絶縁膜表面を略平坦にする工程を有する請求項３７記載
の半導体装置の製造方法。
【請求項３９】前記第２のコンタクトホールを形成す
る工程が、前記メモリセル領域と前記周辺回路領域とに
同時にコンタクトホールを形成する請求項３７記載の半
導体装置の製造方法。
【請求項４０】前記第１の絶縁膜を形成する工程が、前記転送トランジスタを含む領域上に下層絶縁膜を形成
する工程と、次いで、前記周辺領域の該下層絶縁膜を選
択的に除去する工程と、上層絶縁膜を形成する工程とを
有する請求項３７記載の半導体装置の製造方法。
【請求項４１】前記第１の絶縁膜を形成する工程が、
該上層絶縁膜の上に最上層絶縁膜を形成する工程を含
み、さらに、前記対向電極を形成する工程に続いて、該
対向電極をマスクとして該最上層絶縁膜を選択的に除去
する工程を有する請求項３７記載の半導体装置の製造方
法。
【請求項４２】前記転送トランジスタを形成する工程
が、導電層上に反射防止膜を形成する工程と、その後に該導
電層のパターニングを行う工程と、次いで、該反射防止
膜を除去する工程とを有する請求項３７記載の半導体装
置の製造方法。
【請求項４３】前記反射防止膜を除去する工程が、周辺回路領域の該反射防止膜を選択的に除去する工程を
有する請求項４２記載の半導体装置の製造方法。
【請求項４４】半導体基板上にメモリセル領域と周辺
回路領域とを有する半導体装置の製造方法において、前記基板上に、一対の不純物拡散領域と、ゲート電極と
を含む転送トランジスタを形成する工程と、該転送トランジスタを覆って基板上に第１の絶縁膜を形
成する工程と、該第１の絶縁膜を貫通して、前記一対の不純物拡散領域
の一方に達する第１のコンタクトホールを形成する工程
と、該第１のコンタクトホール内に導電層を形成し、蓄積電
極の接続用プラグを形成する工程と、該プラグを覆い、前記第１の絶縁膜上に第２の絶縁膜を
形成する工程と、該第２の絶縁膜および該第１の絶縁膜を貫通して、前記
一対の不純物拡散領域の他方に達する第２のコンタクト
ホールを形成する工程と、該第２の絶縁膜上に延在し、該第２のコンタクトホール
を介して該他方の不純物拡散領域に接続するビット線を
形成する工程と、該ビット線を覆う第３の絶縁膜を形成する工程と、該第３の絶縁膜を異方性エッチングして、該ビット線の
側壁に該第３の絶縁膜からなるサイドウォールを形成す
る工程と、該ビット線および該サイドウォールをマスクにして、前
記第２の絶縁膜をエッチングし、前記接続プラグを露出
する工程と、前記接続プラグと電気的に接続する蓄積電極を形成する
工程と、該蓄積電極表面に誘電体膜を形成する工程と、該誘電体膜表面に対向電極を形成する工程とを有する半
導体装置の製造方法。
【請求項４５】第１の絶縁膜に凹部を形成する工程
と、該凹部を埋め込み、該第１の絶縁膜上に延在する膜厚Ｔ
の導電膜と第２の絶縁膜とを積層して形成する工程と、該第２の絶縁膜および該導電膜をエッチングして、第１
の配線パターンを形成する工程と、該第１の配線パターン上に第３の絶縁膜を形成する工程
と、該第３の絶縁膜を異方性エッチングして、該配線パター
ン側壁に該第３絶縁膜を残置する工程と、次いで、前記凹部上に第２の配線パターンを形成する工
程とを含み、前記導電膜のエッチングを行う際に、エッチング量をＴ
＋０．０６μｍ以上とする半導体装置の製造方法。
【請求項４６】半導体基板上にメモリセル領域と周辺
回路領域とを有する半導体装置の製造方法において、前記基板上に、一対の不純物拡散領域とゲート電極とを
含む転送トランジスタを形成する工程と、該転送トランジスタを覆って基板上に第１の絶縁膜を形
成する工程と、該第１の絶縁膜を貫通して、前記一対の不純物拡散領域
の一方に達する第１のコンタクトホールと、前記一対の
不純物拡散領域の他方に達する第２のコンタクトホール
とを形成する工程と、該第１の絶縁膜上に延在し、該第２のコンタクトホール
を介して該他方の不純物拡散領域に接続する導電層を形
成する工程と、該導電層を選択的にエッチングして、該第２のコンタク
トホール内において凹部を有するビット線を形成する工
程と、該ビット線を覆う第２の絶縁膜を形成する工程と、該第２の絶縁膜を異方性エッチングして、該ビット線側
壁上および該凹部上に該第２絶縁膜を残置する工程と、次いで、前記一方の不純物拡散領域と電気的に接続し、
且つ該凹部上に延在する蓄積電極を形成する工程と、該蓄積電極表面に誘電体膜を形成する工程と、該誘電体膜表面に対向電極を形成する工程とを有する半
導体装置の製造方法。
【請求項４７】半導体基板上にメモリセル領域と周辺
回路領域とを有する半導体装置の製造方法において、基板上に、一対の不純物拡散領域とゲート電極とを含む
転送トランジスタを形成する工程と、該転送トランジスタを覆って基板上に第１の絶縁膜を形
成する工程と、該第１の絶縁膜を貫通して、前記一対の不純物拡散領域
の一方に達する第１のコンタクトホールを形成する工程
と、該第１のコンタクトホール内に導電層を充填し、蓄積電
極の接続用プラグを形成する工程と、該プラグを覆い、前記第１の絶縁膜上に第２の絶縁膜を
形成する工程と、該第２の絶縁膜および該第１の絶縁膜を貫通して、前記
他方の不純物拡散領域に達する第２のコンタクトホール
を形成する工程と、該第２の絶縁膜上に延在し、該第２のコンタクトホール
を介して該一対の不純物拡散領域の他方に接続するビッ
ト線を形成する工程と、該ビット線を覆う第３の絶縁膜を形成する工程と、該第３の絶縁膜を異方性エッチングして、該ビット線側
壁上に該第３絶縁膜を残置する工程と、次いで、前記プラグと電気的に接続する蓄積電極を形成
する工程と、該蓄積電極表面に誘電体膜を形成する工程と、該誘電体膜表面に対向電極を形成する工程とを有し、前記ビット線を形成する工程において、前記エッチング
は、前記導電層と前記第２の絶縁膜の膜厚の合計よりも
多い量の導電層が除去できるように行う半導体装置の製
造方法。
【請求項４８】導電層上に第１のエッチングストッパ
膜を形成する工程と、該第１のストッパ膜上に第１の絶縁膜を形成する工程
と、該第１の絶縁膜上に、該第１のストッパ膜の膜厚よりも
厚い第２のエッチングストッパ膜を形成する工程と、該第２のストッパ膜上に、該第１の絶縁膜の膜厚よりも
厚い第２の絶縁膜を形成する工程と、該第２のストッパ膜をエッチングストッパとして、該第
２の絶縁膜をエッチングする工程と、次いで、該第２のストッパ膜をエッチングする工程と、次いで、該第１のストッパ膜をエッチングストッパとし
て、前記第１の絶縁膜をエッチングする工程と、次いで、該第１のストッパ膜をエッチングすることによ
り、前記導電層を露出する開口部を形成する工程とを含
む半導体装置の製造方法。