JPH1079652A - ヒステリシスコンパレータ - Google Patents
ヒステリシスコンパレータInfo
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- JPH1079652A JPH1079652A JP8233186A JP23318696A JPH1079652A JP H1079652 A JPH1079652 A JP H1079652A JP 8233186 A JP8233186 A JP 8233186A JP 23318696 A JP23318696 A JP 23318696A JP H1079652 A JPH1079652 A JP H1079652A
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- JP
- Japan
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- transistor
- reference voltage
- voltage
- inverted
- input signal
- Prior art date
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Abstract
(57)【要約】
【課題】 従来回路では、ヒステリシスがかかるより前
に出力信号のレベル反転が生じるため異常出力振動が発
生するおそれがある。 【解決手段】 入力信号を基準電圧と比較して、その比
較結果を出力する比較手段と、入力信号が上昇して第１
の基準電圧となったときに比較結果が反転する前に比較
手段に供給する基準電圧を上記第１の基準電圧より低い
第２の基準電圧に切換え、比較結果が反転した後で基準
電圧を第２の基準電圧より低い第３の基準電圧に切換え
る基準電圧切換手段とを有する。このため、入力信号が
第１の基準電圧となって比較結果が反転するよりも前に
ヒステリシスをかけることができ、これによって異常出
力振動の発生を防止できる。
に出力信号のレベル反転が生じるため異常出力振動が発
生するおそれがある。 【解決手段】 入力信号を基準電圧と比較して、その比
較結果を出力する比較手段と、入力信号が上昇して第１
の基準電圧となったときに比較結果が反転する前に比較
手段に供給する基準電圧を上記第１の基準電圧より低い
第２の基準電圧に切換え、比較結果が反転した後で基準
電圧を第２の基準電圧より低い第３の基準電圧に切換え
る基準電圧切換手段とを有する。このため、入力信号が
第１の基準電圧となって比較結果が反転するよりも前に
ヒステリシスをかけることができ、これによって異常出
力振動の発生を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明はヒステリシスコンパ
レータに関し、ヒステリシス特性を有するコンパレータ
に関する。
レータに関し、ヒステリシス特性を有するコンパレータ
に関する。
【０００２】
【従来の技術】従来よりチャタリング防止するためヒス
テリシス特性を持つコンパレータが用いられている。例
えば特開平５−２９１８９９号には、出力端子と非反転
入力端子との間の帰還素子としてコンデンサを用い、こ
のコンデンサと非反転入力端に接続した抵抗とにより出
力端子側から見たとき微分回路を構成して、ヒステリシ
スによるパルス幅の延長分をなくしている。
テリシス特性を持つコンパレータが用いられている。例
えば特開平５−２９１８９９号には、出力端子と非反転
入力端子との間の帰還素子としてコンデンサを用い、こ
のコンデンサと非反転入力端に接続した抵抗とにより出
力端子側から見たとき微分回路を構成して、ヒステリシ
スによるパルス幅の延長分をなくしている。
【０００３】ヒステリシス特性がない場合には入力信号
にノイズが含まれていると出力信号がノイズによって不
必要に振動し、所謂チャタリングが発生する。また、入
力信号にノイズが含まれてなくても、入力信号の電圧変
化が緩やかな場合には、コンパレータ出力のローレベル
／ハイレベルが切換わることでコンパレータの電源電圧
や基準電圧が変動し、コンパレータ出力が再反転する等
の異常出力振動が発生する。
にノイズが含まれていると出力信号がノイズによって不
必要に振動し、所謂チャタリングが発生する。また、入
力信号にノイズが含まれてなくても、入力信号の電圧変
化が緩やかな場合には、コンパレータ出力のローレベル
／ハイレベルが切換わることでコンパレータの電源電圧
や基準電圧が変動し、コンパレータ出力が再反転する等
の異常出力振動が発生する。
【０００４】図１５は従来のヒステリシスコンパレータ
の一例の回路図を示す。同図中、端子１０から供給され
る入力信号ＶＩＮ＋はトランジスタＱ1 のベースに印加
される。トランジスタＱ2 のベースには基準電圧ＶREF
として電圧ＶＩＮ−が印加されトランジスタＱ3 ，Ｑ4
で差動増幅される。ここで、例えば入力信号ＶＩＮ＋が
ローレベルからハイレベルに変化すると、トランジスタ
Ｑ7 のコレクタはハイレベルからローレベルに変化す
る。これにより、まずトランジスタＱ11がオフし、トラ
ンジスタＱ12がオンするので、それまで電源電圧ＶCCを
抵抗Ｒ1 ，Ｒ2 で分圧して基準電圧ＶREF を得て電圧Ｖ
ＩＮ−としていたのに対し、抵抗Ｒ2 と並列に抵抗Ｒ3
が接続されるために基準電圧ＶREF は図１６に示す如く
低下する。上記のトランジスタＱ11がオフした後、トラ
ンジスタＱ8 がオフし、トランジスタＱ9 がオンし、ト
ランジスタＱ10がオフして端子１０より出力される信号
ＶＯＵＴは図１６に示す如くハイレベルとなる。
の一例の回路図を示す。同図中、端子１０から供給され
る入力信号ＶＩＮ＋はトランジスタＱ1 のベースに印加
される。トランジスタＱ2 のベースには基準電圧ＶREF
として電圧ＶＩＮ−が印加されトランジスタＱ3 ，Ｑ4
で差動増幅される。ここで、例えば入力信号ＶＩＮ＋が
ローレベルからハイレベルに変化すると、トランジスタ
Ｑ7 のコレクタはハイレベルからローレベルに変化す
る。これにより、まずトランジスタＱ11がオフし、トラ
ンジスタＱ12がオンするので、それまで電源電圧ＶCCを
抵抗Ｒ1 ，Ｒ2 で分圧して基準電圧ＶREF を得て電圧Ｖ
ＩＮ−としていたのに対し、抵抗Ｒ2 と並列に抵抗Ｒ3
が接続されるために基準電圧ＶREF は図１６に示す如く
低下する。上記のトランジスタＱ11がオフした後、トラ
ンジスタＱ8 がオフし、トランジスタＱ9 がオンし、ト
ランジスタＱ10がオフして端子１０より出力される信号
ＶＯＵＴは図１６に示す如くハイレベルとなる。
【０００５】
【発明が解決しようとする課題】図１５の回路で入力信
号ＶＩＮ＋がハイレベルからローレベルに変化すると、
トランジスタＱ7 のコレクタはローレベルからハイレベ
ルに変化する。このとき、まずトランジスタＱ8 がオン
してトランジスタＱ9 がオフし、トランジスタＱ 10がオ
ンして出力信号ＶＯＵＴがローレベルとなる。この後、
トランジスタＱ11がオンし、トランジスタＱ12がオフし
て基準電圧ＶREF が上昇する。
号ＶＩＮ＋がハイレベルからローレベルに変化すると、
トランジスタＱ7 のコレクタはローレベルからハイレベ
ルに変化する。このとき、まずトランジスタＱ8 がオン
してトランジスタＱ9 がオフし、トランジスタＱ 10がオ
ンして出力信号ＶＯＵＴがローレベルとなる。この後、
トランジスタＱ11がオンし、トランジスタＱ12がオフし
て基準電圧ＶREF が上昇する。
【０００６】この場合、出力信号ＶＯＵＴのレベルが反
転した後、基準電圧ＶREF が変化してヒステリシスがか
かる。このようにヒステリシスがかかるより前に出力信
号のレベル反転が生じるため異常出力振動が発生するお
それがあるという問題があった。
転した後、基準電圧ＶREF が変化してヒステリシスがか
かる。このようにヒステリシスがかかるより前に出力信
号のレベル反転が生じるため異常出力振動が発生するお
それがあるという問題があった。
【０００７】本発明は上記の点に鑑みなされたもので、
入力信号の異なるレベルでヒステリシスを発生させ、ヒ
ステリシスを段階的にかけることにより、比較結果が反
転するよりも前にヒステリシスをかけて異常出力振動を
防止するヒステリシスコンパレータを提供することを目
的とする。
入力信号の異なるレベルでヒステリシスを発生させ、ヒ
ステリシスを段階的にかけることにより、比較結果が反
転するよりも前にヒステリシスをかけて異常出力振動を
防止するヒステリシスコンパレータを提供することを目
的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、入力信号を基準電圧と比較して、その比較結果を出
力する比較手段と、上記入力信号が上昇して第１の基準
電圧となったとき上記比較結果が反転する前に上記比較
手段に供給する基準電圧を上記第１の基準電圧より低い
第２の基準電圧に切換え、上記比較結果が反転した後で
上記基準電圧を上記第２の基準電圧より低い第３の基準
電圧に切換え、かつ上記入力信号が低下して上記第３の
基準電圧となったとき上記比較結果が反転する前に上記
基準電圧を上記第２の電圧に切換え、上記比較結果が反
転した後で上記基準電圧を第１の基準電圧に切換える基
準電圧切換手段とを有する。
は、入力信号を基準電圧と比較して、その比較結果を出
力する比較手段と、上記入力信号が上昇して第１の基準
電圧となったとき上記比較結果が反転する前に上記比較
手段に供給する基準電圧を上記第１の基準電圧より低い
第２の基準電圧に切換え、上記比較結果が反転した後で
上記基準電圧を上記第２の基準電圧より低い第３の基準
電圧に切換え、かつ上記入力信号が低下して上記第３の
基準電圧となったとき上記比較結果が反転する前に上記
基準電圧を上記第２の電圧に切換え、上記比較結果が反
転した後で上記基準電圧を第１の基準電圧に切換える基
準電圧切換手段とを有する。
【０００９】このように入力信号が上昇するときは比較
結果が反転する前に比較に用いる基準電圧を第１の基準
電圧から第２の基準電圧に切換え、入力信号が低下する
ときは比較結果が反転する前に比較に用いる基準電圧を
第３の基準電圧から第２の基準電圧に切換えることによ
り、入力信号が基準電圧となって比較結果が反転するよ
りも前にヒステリシスをかけることができ、これによっ
て異常出力振動の発生を防止できる。
結果が反転する前に比較に用いる基準電圧を第１の基準
電圧から第２の基準電圧に切換え、入力信号が低下する
ときは比較結果が反転する前に比較に用いる基準電圧を
第３の基準電圧から第２の基準電圧に切換えることによ
り、入力信号が基準電圧となって比較結果が反転するよ
りも前にヒステリシスをかけることができ、これによっ
て異常出力振動の発生を防止できる。
【００１０】
【発明の実施の形態】図１は本発明回路の一実施例の回
路図を示す。同図中、図１５と同一部分には同一符号を
付す。図１において、端子１０から供給される入力信号
ＶＩＮ＋はＰＮＰ形トランジスタＱ1 のベースに印加さ
れ、トランジスタＱ1 で電圧シフトされてＰＮＰ形トラ
ンジスタＱ3 のベースに印加される。また、ＰＮＰ形ト
ランジスタＱ2 のベースには基準電圧ＶREF として電圧
ＶＩＮ−が印加され、トランジスタＱ2 で電圧シフトさ
れてＰＮＰ形トランジスタＱ4 のベースに印加される。
トランジスタＱ3 ，Ｑ4 は比較手段としての差動回路を
構成し、カレントミラー構成のＮＰＮ形トランジスタＱ
5 ，Ｑ6 は上記差動回路のトランジスタＱ3 ，Ｑ 4 の能
動負荷を形成している。トランジスタＱ3 ，Ｑ4 のエミ
ッタは共通接続されて定電流源１２に接続されている。
路図を示す。同図中、図１５と同一部分には同一符号を
付す。図１において、端子１０から供給される入力信号
ＶＩＮ＋はＰＮＰ形トランジスタＱ1 のベースに印加さ
れ、トランジスタＱ1 で電圧シフトされてＰＮＰ形トラ
ンジスタＱ3 のベースに印加される。また、ＰＮＰ形ト
ランジスタＱ2 のベースには基準電圧ＶREF として電圧
ＶＩＮ−が印加され、トランジスタＱ2 で電圧シフトさ
れてＰＮＰ形トランジスタＱ4 のベースに印加される。
トランジスタＱ3 ，Ｑ4 は比較手段としての差動回路を
構成し、カレントミラー構成のＮＰＮ形トランジスタＱ
5 ，Ｑ6 は上記差動回路のトランジスタＱ3 ，Ｑ 4 の能
動負荷を形成している。トランジスタＱ3 ，Ｑ4 のエミ
ッタは共通接続されて定電流源１２に接続されている。
【００１１】トランジスタＱ4 のコレクタはＮＰＮ形ト
ランジスタＱ7 のベースに接続されている。トランジス
タＱ7 はエミッタを接地され、コレクタは定電流源１４
に接続されると共に抵抗Ｒ4 ，Ｒ5 ，Ｒ11夫々の一端に
接続されている。抵抗Ｒ4 ，Ｒ5 ，Ｒ11夫々の他端はＮ
ＰＮ形トランジスタＱ8 ，Ｑ11，Ｑ14夫々のベースに接
続されている。トランジスタＱ8 はエミッタを接地さ
れ、コレクタを定電流源１６及びＮＰＮ形トランジスタ
Ｑ9 のベースに接続されている。トランジスタＱ 11はエ
ミッタを接地され、コレクタを定電流源１８及びトラン
ジスタＱ12のベースに接続されている。トランジスタＱ
14はエミッタを接地され、コレクタを定電流源２０及び
ＮＰＮ形トランジスタＱ15のベースに接続されている。
ランジスタＱ7 のベースに接続されている。トランジス
タＱ7 はエミッタを接地され、コレクタは定電流源１４
に接続されると共に抵抗Ｒ4 ，Ｒ5 ，Ｒ11夫々の一端に
接続されている。抵抗Ｒ4 ，Ｒ5 ，Ｒ11夫々の他端はＮ
ＰＮ形トランジスタＱ8 ，Ｑ11，Ｑ14夫々のベースに接
続されている。トランジスタＱ8 はエミッタを接地さ
れ、コレクタを定電流源１６及びＮＰＮ形トランジスタ
Ｑ9 のベースに接続されている。トランジスタＱ 11はエ
ミッタを接地され、コレクタを定電流源１８及びトラン
ジスタＱ12のベースに接続されている。トランジスタＱ
14はエミッタを接地され、コレクタを定電流源２０及び
ＮＰＮ形トランジスタＱ15のベースに接続されている。
【００１２】ＮＰＮ形トランジスタＱ9 はエミッタを接
地され、コレクタは定電流源２２及び出力用のＮＰＮ形
トランジスタＱ10のベースに接続されている。トランジ
スタＱ10はエミッタを接地され、コレクタは抵抗Ｒ6 を
介して電源ＶCCに接続されると共に出力端子２４と接続
されている。電源ＶCCとアースとの間には直列接続され
た抵抗Ｒ1 ，Ｒ2 が接続され、抵抗Ｒ1 ，Ｒ2 の接続点
がトランジスタＱ2 のベースに接続されている。また、
ＮＰＮ形トランジスタＱ12はエミッタを接地され、コレ
クタは抵抗Ｒ3 を介して抵抗Ｒ1 ，Ｒ2 の接続点に接続
されており、ＮＰＮ形トランジスタＱ15はエミッタを接
地され、コレクタは抵抗Ｒ10を介して抵抗Ｒ1 ，Ｒ2 の
接続点に接続されている。
地され、コレクタは定電流源２２及び出力用のＮＰＮ形
トランジスタＱ10のベースに接続されている。トランジ
スタＱ10はエミッタを接地され、コレクタは抵抗Ｒ6 を
介して電源ＶCCに接続されると共に出力端子２４と接続
されている。電源ＶCCとアースとの間には直列接続され
た抵抗Ｒ1 ，Ｒ2 が接続され、抵抗Ｒ1 ，Ｒ2 の接続点
がトランジスタＱ2 のベースに接続されている。また、
ＮＰＮ形トランジスタＱ12はエミッタを接地され、コレ
クタは抵抗Ｒ3 を介して抵抗Ｒ1 ，Ｒ2 の接続点に接続
されており、ＮＰＮ形トランジスタＱ15はエミッタを接
地され、コレクタは抵抗Ｒ10を介して抵抗Ｒ1 ，Ｒ2 の
接続点に接続されている。
【００１３】上記の抵抗Ｒ4 ，Ｒ5 ，Ｒ11は略同一の抵
抗値で、定電流源１６，１８，２０夫々の流す電流値Ｉ
0 ，Ｉ1 ，Ｉ2 はＩ1 ＜Ｉ0 ＜Ｉ2 の関係とされ、トラ
ンジスタＱ8 ，Ｑ11，Ｑ14は略同一特性とされている。
このため、トランジスタＱ7のコレクタの電圧Ｖ1 を０
Ｖから上げて行くと、トランジスタＱ8 ，Ｑ11，Ｑ14は
略同一タイミングでオンするが、Ｉ1 ＜Ｉ0 ＜Ｉ2 であ
るためトランジスタＱ 11が最初に飽和してトランジスタ
Ｑ12のベース電位が下がりトランジスタＱ12がオフす
る。次にトランジスタＱ8 が飽和してトランジスタＱ9
のベース電位が下がりトランジスタＱ9 がオフする。こ
の後、トランジスタＱ14が飽和してトランジスタＱ15の
ベース電位が下がりトランジスタＱ15がオフする。この
状態から電圧Ｖ1 を下げて行くと、上記とは逆にトラン
ジスタＱ15がオンし、次にトランジスタＱ9 がオンし、
最後にトランジスタＱ12がオンする。上記の動作を行う
ように回路が設定されている。
抗値で、定電流源１６，１８，２０夫々の流す電流値Ｉ
0 ，Ｉ1 ，Ｉ2 はＩ1 ＜Ｉ0 ＜Ｉ2 の関係とされ、トラ
ンジスタＱ8 ，Ｑ11，Ｑ14は略同一特性とされている。
このため、トランジスタＱ7のコレクタの電圧Ｖ1 を０
Ｖから上げて行くと、トランジスタＱ8 ，Ｑ11，Ｑ14は
略同一タイミングでオンするが、Ｉ1 ＜Ｉ0 ＜Ｉ2 であ
るためトランジスタＱ 11が最初に飽和してトランジスタ
Ｑ12のベース電位が下がりトランジスタＱ12がオフす
る。次にトランジスタＱ8 が飽和してトランジスタＱ9
のベース電位が下がりトランジスタＱ9 がオフする。こ
の後、トランジスタＱ14が飽和してトランジスタＱ15の
ベース電位が下がりトランジスタＱ15がオフする。この
状態から電圧Ｖ1 を下げて行くと、上記とは逆にトラン
ジスタＱ15がオンし、次にトランジスタＱ9 がオンし、
最後にトランジスタＱ12がオンする。上記の動作を行う
ように回路が設定されている。
【００１４】図１の回路全体の動作について説明する
に、入力信号ＶＩＮ＋がローレベルからハイレベルに変
化するとトランジスタＱ7 がオンして、そのコレクタの
電圧Ｖ 1 は略０Ｖとなる。これによりトランジスタ
Ｑ8 ，Ｑ11，Ｑ14は略同一タイミングでオフするが、Ｉ
1 ＜Ｉ0 ＜Ｉ2 であるため、前述の如く最初にトランジ
スタＱ15がオンし、次にトランジスタＱ9 がオンし、最
後にトランジスタＱ12がオンする。
に、入力信号ＶＩＮ＋がローレベルからハイレベルに変
化するとトランジスタＱ7 がオンして、そのコレクタの
電圧Ｖ 1 は略０Ｖとなる。これによりトランジスタ
Ｑ8 ，Ｑ11，Ｑ14は略同一タイミングでオフするが、Ｉ
1 ＜Ｉ0 ＜Ｉ2 であるため、前述の如く最初にトランジ
スタＱ15がオンし、次にトランジスタＱ9 がオンし、最
後にトランジスタＱ12がオンする。
【００１５】上記のトランジスタＱ9 ，Ｑ12，Ｑ15が全
てオフの状態では電源電圧ＶCCを抵抗Ｒ1 ，Ｒ2 で分圧
した第１の基準電圧ＶREF0が電圧ＶＩＮ−としてトラン
ジスタＱ2 のベースに印加されているが、最初のトラン
ジスタＱ15のオンにより抵抗Ｒ2 と並列に抵抗Ｒ10が接
続され図２に示すように基準電圧は第２の基準電圧Ｖ
REF1（ＶREF1＜ＶREF0）に低下してヒステリシスがかか
る。これによって電圧Ｖ 1 は急速に低下し、次のトラン
ジスタＱ9 がオンすることにより図２に示すようにトラ
ンジスタＱ9 のコレクタ電圧Ｖ2 はハイレベルからロー
レベルに反転し、出力端子２４の出力信号ＶＯＵＴはロ
ーレベルからハイレベルに反転する。このときは既にヒ
ステリシスがかかっているので異常出力振動が生じるこ
とはない。最後にトランジスタＱ12がオンすることによ
り抵抗Ｒ2 と並列に抵抗Ｒ10及びＲ 3 が接続され図２に
示すように基準電圧は第３の基準電圧ＶREF2（ＶREF2＜
ＶRE F1）に低下する。
てオフの状態では電源電圧ＶCCを抵抗Ｒ1 ，Ｒ2 で分圧
した第１の基準電圧ＶREF0が電圧ＶＩＮ−としてトラン
ジスタＱ2 のベースに印加されているが、最初のトラン
ジスタＱ15のオンにより抵抗Ｒ2 と並列に抵抗Ｒ10が接
続され図２に示すように基準電圧は第２の基準電圧Ｖ
REF1（ＶREF1＜ＶREF0）に低下してヒステリシスがかか
る。これによって電圧Ｖ 1 は急速に低下し、次のトラン
ジスタＱ9 がオンすることにより図２に示すようにトラ
ンジスタＱ9 のコレクタ電圧Ｖ2 はハイレベルからロー
レベルに反転し、出力端子２４の出力信号ＶＯＵＴはロ
ーレベルからハイレベルに反転する。このときは既にヒ
ステリシスがかかっているので異常出力振動が生じるこ
とはない。最後にトランジスタＱ12がオンすることによ
り抵抗Ｒ2 と並列に抵抗Ｒ10及びＲ 3 が接続され図２に
示すように基準電圧は第３の基準電圧ＶREF2（ＶREF2＜
ＶRE F1）に低下する。
【００１６】次に、入力信号ＶＩＮ＋がハイレベルから
ローレベルに変化するとトランジスタＱ7 がオフして、
電圧Ｖ1 は略０Ｖから上昇する。これによりトランジス
タＱ 8 ，Ｑ11，Ｑ14は略同一タイミングでオンするが、
Ｉ1 ＜Ｉ0 ＜Ｉ2 であるため、前述の如く最初にトラン
ジスタＱ12がオフし、次にトランジスタＱ9 がオフし、
最後にトランジスタＱ15がオフする。
ローレベルに変化するとトランジスタＱ7 がオフして、
電圧Ｖ1 は略０Ｖから上昇する。これによりトランジス
タＱ 8 ，Ｑ11，Ｑ14は略同一タイミングでオンするが、
Ｉ1 ＜Ｉ0 ＜Ｉ2 であるため、前述の如く最初にトラン
ジスタＱ12がオフし、次にトランジスタＱ9 がオフし、
最後にトランジスタＱ15がオフする。
【００１７】上記のトランジスタＱ9 ，Ｑ12，Ｑ15が全
てオンの状態では基準電圧ＶREF2が電圧ＶＩＮ−として
トランジスタＱ2 のベースに印加されているが、最初の
トランジスタＱ12のオンにより抵抗Ｒ3 の接続が遮断さ
れ抵抗Ｒ2 と並列に抵抗Ｒ10のみが接続され図２に示す
ように基準電圧は第３の基準電圧ＶREF2から第２の基準
電圧ＶREF1（ＶREF2＜ＶREF1）に上昇してヒステリシス
がかかる。これによって電圧Ｖ1 は急速に上昇し、次の
トランジスタＱ9 がオフすることにより図２に示すよう
にトランジスタＱ9 のコレクタ電圧Ｖ2 はローレベルか
らハイレベルに反転し、出力端子２４の出力信号ＶＯＵ
Ｔはハイレベルからローレベルに反転する。このときは
既にヒステリシスがかかっているので異常出力振動が生
じることはない。最後にトランジスタＱ15がオフするこ
とにより抵抗Ｒ2 から抵抗Ｒ10の接続が遮断され図２に
示すように基準電圧は第１の基準電圧ＶREF0（ＶREF1＜
Ｖ REF0）に上昇する。
てオンの状態では基準電圧ＶREF2が電圧ＶＩＮ−として
トランジスタＱ2 のベースに印加されているが、最初の
トランジスタＱ12のオンにより抵抗Ｒ3 の接続が遮断さ
れ抵抗Ｒ2 と並列に抵抗Ｒ10のみが接続され図２に示す
ように基準電圧は第３の基準電圧ＶREF2から第２の基準
電圧ＶREF1（ＶREF2＜ＶREF1）に上昇してヒステリシス
がかかる。これによって電圧Ｖ1 は急速に上昇し、次の
トランジスタＱ9 がオフすることにより図２に示すよう
にトランジスタＱ9 のコレクタ電圧Ｖ2 はローレベルか
らハイレベルに反転し、出力端子２４の出力信号ＶＯＵ
Ｔはハイレベルからローレベルに反転する。このときは
既にヒステリシスがかかっているので異常出力振動が生
じることはない。最後にトランジスタＱ15がオフするこ
とにより抵抗Ｒ2 から抵抗Ｒ10の接続が遮断され図２に
示すように基準電圧は第１の基準電圧ＶREF0（ＶREF1＜
Ｖ REF0）に上昇する。
【００１８】上記の抵抗Ｒ1 〜Ｒ11と、トランジスタＱ
8 ，Ｑ9 ，Ｑ11〜Ｑ15と定電流源１６〜２０で基準電圧
切換手段が構成されている。これによって、入力信号Ｖ
ＩＮ＋がローレベルからハイレベルに立上るときは図３
に示す如く入力信号ＶＩＮ＋が基準電圧ＶREF0を越えた
とき出力信号ＶＯＵＴが反転してハイレベルとなり、ハ
イレベルからローレベルに立下るときは入力信号ＶＩＮ
＋が基準電圧ＶREF2未満となったときに出力信号ＶＯＵ
Ｔが反転してローレベルとなってヒステリシス特性が得
られる。また、入力信号ＶＩＮ＋が立上るときも立下る
ときも、まず基準電圧が切換ってヒステリシスがかかっ
た後で出力信号が反転するため、入力信号ＶＩＮ＋が立
上るときも立下るときも常に異常出力振動を防止でき
る。
8 ，Ｑ9 ，Ｑ11〜Ｑ15と定電流源１６〜２０で基準電圧
切換手段が構成されている。これによって、入力信号Ｖ
ＩＮ＋がローレベルからハイレベルに立上るときは図３
に示す如く入力信号ＶＩＮ＋が基準電圧ＶREF0を越えた
とき出力信号ＶＯＵＴが反転してハイレベルとなり、ハ
イレベルからローレベルに立下るときは入力信号ＶＩＮ
＋が基準電圧ＶREF2未満となったときに出力信号ＶＯＵ
Ｔが反転してローレベルとなってヒステリシス特性が得
られる。また、入力信号ＶＩＮ＋が立上るときも立下る
ときも、まず基準電圧が切換ってヒステリシスがかかっ
た後で出力信号が反転するため、入力信号ＶＩＮ＋が立
上るときも立下るときも常に異常出力振動を防止でき
る。
【００１９】ところで、基準電圧ＶREF の切換えは図１
のように抵抗Ｒ2 と並列に抵抗Ｒ3，Ｒ10夫々を接続又
は遮断する構成に限らず、例えば図４，図５に示す構成
としても良い。図４では電源ＶCCとアースとの間に直列
接続された抵抗Ｒ12，Ｒ13，Ｒ14，Ｒ15を接続する。ト
ランジスタＱ12のコレクタを抵抗Ｒ13，Ｒ14の接続点に
接続し、そのエミッタを接地し、トランジスタＱ15のコ
レクタを抵抗Ｒ14，Ｒ 15の接続点に接続し、そのエミッ
タを接地しており、抵抗Ｒ12，Ｒ13の接続点から取り出
した基準電圧ＶREF をトランジスタＱ2 のベースに印加
する。この場合、トランジスタＱ12，Ｑ15が共にオフの
状態からトランジスタＱ15をオンすることによって基準
電圧ＶREF は低下し、更にトランジスタＱ12をオンする
ことによって基準電圧ＶREF はより低下する。
のように抵抗Ｒ2 と並列に抵抗Ｒ3，Ｒ10夫々を接続又
は遮断する構成に限らず、例えば図４，図５に示す構成
としても良い。図４では電源ＶCCとアースとの間に直列
接続された抵抗Ｒ12，Ｒ13，Ｒ14，Ｒ15を接続する。ト
ランジスタＱ12のコレクタを抵抗Ｒ13，Ｒ14の接続点に
接続し、そのエミッタを接地し、トランジスタＱ15のコ
レクタを抵抗Ｒ14，Ｒ 15の接続点に接続し、そのエミッ
タを接地しており、抵抗Ｒ12，Ｒ13の接続点から取り出
した基準電圧ＶREF をトランジスタＱ2 のベースに印加
する。この場合、トランジスタＱ12，Ｑ15が共にオフの
状態からトランジスタＱ15をオンすることによって基準
電圧ＶREF は低下し、更にトランジスタＱ12をオンする
ことによって基準電圧ＶREF はより低下する。
【００２０】図５では電源ＶCCとアースとの間に直列接
続された抵抗Ｒ16，Ｒ17，Ｒ18を接続する。トランジス
タＱ12のコレクタを抵抗Ｒ19を介して抵抗Ｒ16，Ｒ17の
接続点に接続し、そのエミッタを接地し、トランジスタ
Ｑ15のコレクタを抵抗Ｒ17，Ｒ18の接続点に接続し、そ
のエミッタを接地しており、抵抗Ｒ16，Ｒ17の接続点か
ら取り出した基準電圧ＶREF をトランジスタＱ2 のベー
スに印加する。この場合、トランジスタＱ12，Ｑ15が共
にオフの状態からトランジスタＱ15をオンすることによ
って基準電圧ＶREF は低下し、更にトランジスタＱ12及
びＱ15をオンすることによって基準電圧ＶREF はより低
下する。
続された抵抗Ｒ16，Ｒ17，Ｒ18を接続する。トランジス
タＱ12のコレクタを抵抗Ｒ19を介して抵抗Ｒ16，Ｒ17の
接続点に接続し、そのエミッタを接地し、トランジスタ
Ｑ15のコレクタを抵抗Ｒ17，Ｒ18の接続点に接続し、そ
のエミッタを接地しており、抵抗Ｒ16，Ｒ17の接続点か
ら取り出した基準電圧ＶREF をトランジスタＱ2 のベー
スに印加する。この場合、トランジスタＱ12，Ｑ15が共
にオフの状態からトランジスタＱ15をオンすることによ
って基準電圧ＶREF は低下し、更にトランジスタＱ12及
びＱ15をオンすることによって基準電圧ＶREF はより低
下する。
【００２１】また、出力信号の取り出しはトランジスタ
Ｑ8 〜Ｑ10及び定電流源１６，２２を用いる代わりに、
図６に示すようなインバータ２６及びノア回路２８，３
０でＲＳフリップフロップ３２を構成して端子３４から
出力信号ＶＯＵＴを取り出しても良い。図６において
は、トランジスタＱ7 のコレクタの電圧Ｖ1 がハイレベ
ルからローレベルに変化するとき、トランジスタＱ15及
びＱ12がオンして基準電圧が図２に示すＶREF2となった
時点でノア回路３０の入力がハイレベルとなりＲＳフリ
ップフロップ３２がセットされて端子３４からハイレベ
ルの信号ＶＯＵＴが出力される。これとは逆に電圧Ｖ1
がローレベルからハイレベルに変化するとき、トランジ
スタＱ12及びＱ15がオフして基準電圧が図２に示すＶ
REF0となった時点でインバータ２６の入力がローレベ
ル、つまりノア回路２８の入力がハイレベルとなりＲＳ
フリップフロップ３２がリセットされて端子３４からロ
ーレベルの信号ＶＯＵＴが出力される。
Ｑ8 〜Ｑ10及び定電流源１６，２２を用いる代わりに、
図６に示すようなインバータ２６及びノア回路２８，３
０でＲＳフリップフロップ３２を構成して端子３４から
出力信号ＶＯＵＴを取り出しても良い。図６において
は、トランジスタＱ7 のコレクタの電圧Ｖ1 がハイレベ
ルからローレベルに変化するとき、トランジスタＱ15及
びＱ12がオンして基準電圧が図２に示すＶREF2となった
時点でノア回路３０の入力がハイレベルとなりＲＳフリ
ップフロップ３２がセットされて端子３４からハイレベ
ルの信号ＶＯＵＴが出力される。これとは逆に電圧Ｖ1
がローレベルからハイレベルに変化するとき、トランジ
スタＱ12及びＱ15がオフして基準電圧が図２に示すＶ
REF0となった時点でインバータ２６の入力がローレベ
ル、つまりノア回路２８の入力がハイレベルとなりＲＳ
フリップフロップ３２がリセットされて端子３４からロ
ーレベルの信号ＶＯＵＴが出力される。
【００２２】次に図１の回路の変形例について説明す
る。図１の回路で回路全体のゲインが高い場合には、基
準電圧ＶREF0，ＶREF1，ＶREF2夫々の間の差が１ｍＶ以
下となってしまう場合があり、充分に早くヒステリシス
がかからないことがある。このような場合には図７，図
８，図９夫々に示すように回路構成を変形して対処す
る。
る。図１の回路で回路全体のゲインが高い場合には、基
準電圧ＶREF0，ＶREF1，ＶREF2夫々の間の差が１ｍＶ以
下となってしまう場合があり、充分に早くヒステリシス
がかからないことがある。このような場合には図７，図
８，図９夫々に示すように回路構成を変形して対処す
る。
【００２３】図７に示す回路では、図１におけるトラン
ジスタＱ7 及び定電流源１４を除去して回路のゲインを
下げている。この場合、トランジスタＱ7 による信号の
反転が無いため、トランジスタＱ6 のコレクタに対して
信号が反転しているトランジスタＱ7 のコレクタを抵抗
Ｒ4 ，Ｒ5 ，Ｒ11夫々の一端に接続している。
ジスタＱ7 及び定電流源１４を除去して回路のゲインを
下げている。この場合、トランジスタＱ7 による信号の
反転が無いため、トランジスタＱ6 のコレクタに対して
信号が反転しているトランジスタＱ7 のコレクタを抵抗
Ｒ4 ，Ｒ5 ，Ｒ11夫々の一端に接続している。
【００２４】図８に示す回路ではトランジスタＱ5 ，Ｑ
6 をカレントミラー構成にするのではなく、トランジス
タＱ6 ，Ｑ7 でカレントミラー回路を構成する。これに
よってトランジスタＱ7 のコレクタ電流をトランジスタ
Ｑ6 のコレクタ電流と同一とし、図１のようにトランジ
スタＱ7 による増幅を行わないでゲインを下げている。
6 をカレントミラー構成にするのではなく、トランジス
タＱ6 ，Ｑ7 でカレントミラー回路を構成する。これに
よってトランジスタＱ7 のコレクタ電流をトランジスタ
Ｑ6 のコレクタ電流と同一とし、図１のようにトランジ
スタＱ7 による増幅を行わないでゲインを下げている。
【００２５】図９に示す回路では図８に示す回路と同様
にトランジスタＱ6 ，Ｑ7 でカレントミラー回路を構成
し、更にトランジスタＱ7 とエミッタ及びコレクタ夫々
を共通接続したＮＰＮ形トランジスタＱ16を設け、トラ
ンジスタＱ16のベース・コレクタ間に抵抗Ｒ16を接続し
てトランジスタＱ7 のコレクタ電流を図８の回路に比べ
て低下させ、更にゲインを下げている。
にトランジスタＱ6 ，Ｑ7 でカレントミラー回路を構成
し、更にトランジスタＱ7 とエミッタ及びコレクタ夫々
を共通接続したＮＰＮ形トランジスタＱ16を設け、トラ
ンジスタＱ16のベース・コレクタ間に抵抗Ｒ16を接続し
てトランジスタＱ7 のコレクタ電流を図８の回路に比べ
て低下させ、更にゲインを下げている。
【００２６】なお、図８，図９におけるダイオード接続
されたトランジスタＱ5 はトランジスタＱ6 とのバラン
スをとるために存在しているので、このトランジスタＱ
5 は削除しても良い。上記の図７，図８，図９のような
回路構成とすることにより、基準電圧ＶREF0とＶREF1と
の差、及び基準電圧ＶREF1とＶREF2との差夫々を数ｍＶ
から数十ｍＶ以上にすることができ、充分に早くヒステ
リシスがかかるようにすることができる。
されたトランジスタＱ5 はトランジスタＱ6 とのバラン
スをとるために存在しているので、このトランジスタＱ
5 は削除しても良い。上記の図７，図８，図９のような
回路構成とすることにより、基準電圧ＶREF0とＶREF1と
の差、及び基準電圧ＶREF1とＶREF2との差夫々を数ｍＶ
から数十ｍＶ以上にすることができ、充分に早くヒステ
リシスがかかるようにすることができる。
【００２７】図１０は本発明回路の他の実施例の回路図
を示す。同図中、図１と同一部分には同一符号を付す。
図１０において、端子１０から供給される入力信号ＶＩ
Ｎ＋はＰＮＰ形トランジスタＱ1 のベースに印加され、
トランジスタＱ1 で電圧シフトされてＰＮＰ形トランジ
スタＱ3 のベースに印加される。また、ＰＮＰ形トラン
ジスタＱ2 のベースには基準電圧ＶREF として電圧ＶＩ
Ｎ−が印加され、トランジスタＱ2 で電圧シフトされて
ＰＮＰ形トランジスタＱ4 のベースに印加される。トラ
ンジスタＱ3 ，Ｑ4 は比較手段としての差動回路を構成
し、カレントミラー構成のＮＰＮ形トランジスタＱ5 ，
Ｑ6 は上記差動回路のトランジスタＱ3，Ｑ4 の能動負
荷を形成している。トランジスタＱ3 ，Ｑ4 のエミッタ
は共通接続されて定電流源１２に接続されている。トラ
ンジスタＱ5 のコレクタ・エミッタ間には抵抗Ｒ30が接
続され、上記差動回路の対称性つまりバランスを向上さ
せている。これは後述の抵抗Ｒ31，Ｒ32等の追加により
バランスが悪化してオフセットが発生するのを防止する
ためであるが、バランスの悪化の心配がなければ不要で
あり、更にバランスをとるためダイオードや抵抗を組み
合わせて追加しても良い。
を示す。同図中、図１と同一部分には同一符号を付す。
図１０において、端子１０から供給される入力信号ＶＩ
Ｎ＋はＰＮＰ形トランジスタＱ1 のベースに印加され、
トランジスタＱ1 で電圧シフトされてＰＮＰ形トランジ
スタＱ3 のベースに印加される。また、ＰＮＰ形トラン
ジスタＱ2 のベースには基準電圧ＶREF として電圧ＶＩ
Ｎ−が印加され、トランジスタＱ2 で電圧シフトされて
ＰＮＰ形トランジスタＱ4 のベースに印加される。トラ
ンジスタＱ3 ，Ｑ4 は比較手段としての差動回路を構成
し、カレントミラー構成のＮＰＮ形トランジスタＱ5 ，
Ｑ6 は上記差動回路のトランジスタＱ3，Ｑ4 の能動負
荷を形成している。トランジスタＱ3 ，Ｑ4 のエミッタ
は共通接続されて定電流源１２に接続されている。トラ
ンジスタＱ5 のコレクタ・エミッタ間には抵抗Ｒ30が接
続され、上記差動回路の対称性つまりバランスを向上さ
せている。これは後述の抵抗Ｒ31，Ｒ32等の追加により
バランスが悪化してオフセットが発生するのを防止する
ためであるが、バランスの悪化の心配がなければ不要で
あり、更にバランスをとるためダイオードや抵抗を組み
合わせて追加しても良い。
【００２８】トランジスタＱ4 のコレクタには抵抗
Ｒ4 ，Ｒ5 ，Ｒ11夫々の一端が接続されている。抵抗Ｒ
4 ，Ｒ5 ，Ｒ11夫々の他端はＮＰＮ形トランジスタ
Ｑ8 ，Ｑ11，Ｑ14夫々のベースに接続されている。トラ
ンジスタＱ8 はエミッタを接地され、コレクタを定電流
源１６及びＮＰＮ形トランジスタＱ10のベースに接続さ
れており、ベース・エミッタ間には抵抗Ｒ31が接続され
ている。トランジスタＱ11はエミッタを接地され、コレ
クタを抵抗Ｒ33の一端に接続されている。トランジスタ
Ｑ14はエミッタを接地され、コレクタを抵抗Ｒ34の一端
に接続されており、ベース・エミッタ間には抵抗Ｒ32が
接続されている。
Ｒ4 ，Ｒ5 ，Ｒ11夫々の一端が接続されている。抵抗Ｒ
4 ，Ｒ5 ，Ｒ11夫々の他端はＮＰＮ形トランジスタ
Ｑ8 ，Ｑ11，Ｑ14夫々のベースに接続されている。トラ
ンジスタＱ8 はエミッタを接地され、コレクタを定電流
源１６及びＮＰＮ形トランジスタＱ10のベースに接続さ
れており、ベース・エミッタ間には抵抗Ｒ31が接続され
ている。トランジスタＱ11はエミッタを接地され、コレ
クタを抵抗Ｒ33の一端に接続されている。トランジスタ
Ｑ14はエミッタを接地され、コレクタを抵抗Ｒ34の一端
に接続されており、ベース・エミッタ間には抵抗Ｒ32が
接続されている。
【００２９】トランジスタＱ10はエミッタを接地され、
コレクタは抵抗Ｒ6 を介して電源Ｖ CCに接続されると共
に出力端子３６と接続されている。電源ＶCCとアースと
の間には直列接続された抵抗Ｒ1 ，Ｒ2 が接続され、抵
抗Ｒ1 ，Ｒ2 の接続点がトランジスタＱ2 のベースに接
続されている。また、抵抗Ｒ33，Ｒ34夫々の他端が抵抗
Ｒ1 ，Ｒ2 の接続点に接続されている。
コレクタは抵抗Ｒ6 を介して電源Ｖ CCに接続されると共
に出力端子３６と接続されている。電源ＶCCとアースと
の間には直列接続された抵抗Ｒ1 ，Ｒ2 が接続され、抵
抗Ｒ1 ，Ｒ2 の接続点がトランジスタＱ2 のベースに接
続されている。また、抵抗Ｒ33，Ｒ34夫々の他端が抵抗
Ｒ1 ，Ｒ2 の接続点に接続されている。
【００３０】ここで、トランジスタＱ8 のオン特性につ
いて考える。トランジスタＱ6 のコレクタの電圧をＶ10
とすると、この電圧Ｖ10は抵抗Ｒ4 ，Ｒ31で分圧されて
トランジスタＱ8 のベースに印加され、次式を満足する
ときトランジスタＱ8 がオンして、出力端子２４はロー
レベルとなる。
いて考える。トランジスタＱ6 のコレクタの電圧をＶ10
とすると、この電圧Ｖ10は抵抗Ｒ4 ，Ｒ31で分圧されて
トランジスタＱ8 のベースに印加され、次式を満足する
ときトランジスタＱ8 がオンして、出力端子２４はロー
レベルとなる。
【００３１】
【数１】
【００３２】但し、Ｉ10はオン時のトランジスタＱ8 の
コレクタ電流、Ｉs はトランジスタＱ 8 の逆方向飽和電
流、ＶT は熱電圧ｋＴ／ｑであり、ベース電流は充分に
小さいとする。従って、
コレクタ電流、Ｉs はトランジスタＱ 8 の逆方向飽和電
流、ＶT は熱電圧ｋＴ／ｑであり、ベース電流は充分に
小さいとする。従って、
【００３３】
【数２】
【００３４】上記のＶTH10がトランジスタＱ8 の閾値電
圧である。トランジスタＱ14についても電圧Ｖ10が抵抗
Ｒ11，Ｒ32で分圧されてベースに印加され、トランジス
タＱ11についてもベース・エミッタ間が開放（無限大抵
抗）されて電圧Ｖ10が抵抗Ｒ5と無限大抵抗を介してベ
ースに印加されているため、トランジスタＱ8 と同様に
考えることができる。
圧である。トランジスタＱ14についても電圧Ｖ10が抵抗
Ｒ11，Ｒ32で分圧されてベースに印加され、トランジス
タＱ11についてもベース・エミッタ間が開放（無限大抵
抗）されて電圧Ｖ10が抵抗Ｒ5と無限大抵抗を介してベ
ースに印加されているため、トランジスタＱ8 と同様に
考えることができる。
【００３５】このため、トランジスタＱ8 ，Ｑ11，Ｑ14
夫々が同一特性であり、Ｉs ，ＶTが同一としたとき、
Ｒ4 ＝Ｒ5 ＝Ｒ11，Ｒ32＞Ｒ31，Ｉ11≦Ｉ10≦Ｉ12の関
係となるように設定することにより、ＶTH11＜ＶTH10＜
ＶTH12の関係を得ることができる。なお、Ｉ11，Ｉ12は
トランジスタＱ11，Ｑ14夫々のオン時のコレクタ電流、
ＶTH11，ＶTH12はトランジスタＱ11，Ｑ14夫々の閾値電
圧である。
夫々が同一特性であり、Ｉs ，ＶTが同一としたとき、
Ｒ4 ＝Ｒ5 ＝Ｒ11，Ｒ32＞Ｒ31，Ｉ11≦Ｉ10≦Ｉ12の関
係となるように設定することにより、ＶTH11＜ＶTH10＜
ＶTH12の関係を得ることができる。なお、Ｉ11，Ｉ12は
トランジスタＱ11，Ｑ14夫々のオン時のコレクタ電流、
ＶTH11，ＶTH12はトランジスタＱ11，Ｑ14夫々の閾値電
圧である。
【００３６】図１０の動作について説明するため、その
主要部を図１１（Ａ）に示す。但し、図１１（Ａ）では
トランジスタＱ19のベース・エミッタ間に抵抗Ｒ35を接
続しており、この抵抗Ｒ35の抵抗値を無限大とすると図
１０と同一である。入力信号ＶＩＮ＋がハイレベルから
ローレベルに変化すると、トランジスタＱ6 のコレクタ
の電圧Ｖ10はハイレベルからローレベルに変化する。ト
ランジスタＱ11，Ｑ8，Ｑ14はＶTH11＜ＶTH10＜ＶTH12
の関係にあるため、まず、トランジスタＱ11がオフし、
抵抗Ｒ33が抵抗Ｒ2 及びＲ34との並列接続を遮断される
ために、図１１（Ｂ）に示すように基準電圧は第３の基
準電圧ＶREF2から第２の基準電圧ＶREF1に上昇してヒス
テリシスがかかる。次にトランジスタＱ8 がオフしてト
ランジスタＱ8 のコレクタの電圧Ｖ20は図１１（Ｂ）に
示すようにローレベルからハイレベルに変化する。更に
トランジスタＱ14がオフし、抵抗Ｒ34が抵抗Ｒ2 との並
列接続を遮断されるために、基準電圧は第２の基準電圧
ＶREF1から第１の基準電圧ＶREF0に上昇する。
主要部を図１１（Ａ）に示す。但し、図１１（Ａ）では
トランジスタＱ19のベース・エミッタ間に抵抗Ｒ35を接
続しており、この抵抗Ｒ35の抵抗値を無限大とすると図
１０と同一である。入力信号ＶＩＮ＋がハイレベルから
ローレベルに変化すると、トランジスタＱ6 のコレクタ
の電圧Ｖ10はハイレベルからローレベルに変化する。ト
ランジスタＱ11，Ｑ8，Ｑ14はＶTH11＜ＶTH10＜ＶTH12
の関係にあるため、まず、トランジスタＱ11がオフし、
抵抗Ｒ33が抵抗Ｒ2 及びＲ34との並列接続を遮断される
ために、図１１（Ｂ）に示すように基準電圧は第３の基
準電圧ＶREF2から第２の基準電圧ＶREF1に上昇してヒス
テリシスがかかる。次にトランジスタＱ8 がオフしてト
ランジスタＱ8 のコレクタの電圧Ｖ20は図１１（Ｂ）に
示すようにローレベルからハイレベルに変化する。更に
トランジスタＱ14がオフし、抵抗Ｒ34が抵抗Ｒ2 との並
列接続を遮断されるために、基準電圧は第２の基準電圧
ＶREF1から第１の基準電圧ＶREF0に上昇する。
【００３７】次に入力信号ＶＩＮ＋がローレベルからハ
イレベルに変化すると、トランジスタＱ6 のコレクタの
電圧Ｖ10はローレベルからハイレベルに変化する。トラ
ンジスタＱ11，Ｑ8 ，Ｑ14はＶTH11＜ＶTH10＜ＶTH12の
関係にあるため、まず、トランジスタＱ14がオンし、抵
抗Ｒ34が抵抗Ｒ2 と並列接続されるために、図１１
（Ｂ）に示すように基準電圧は第１の基準電圧ＶREF0か
ら第２の基準電圧ＶREF1に低下してヒステリシスがかか
る。次にトランジスタＱ8 がオンして電圧Ｖ20は図１１
（Ｂ）に示すようにハイレベルからローレベルに変化す
る。更にトランジスタＱ11がオンし、抵抗Ｒ33が抵抗Ｒ
2 及びＲ34と並列接続されるために、基準電圧は第２の
基準電圧ＶREF1から第３の基準電圧ＶREF2に低下する。
イレベルに変化すると、トランジスタＱ6 のコレクタの
電圧Ｖ10はローレベルからハイレベルに変化する。トラ
ンジスタＱ11，Ｑ8 ，Ｑ14はＶTH11＜ＶTH10＜ＶTH12の
関係にあるため、まず、トランジスタＱ14がオンし、抵
抗Ｒ34が抵抗Ｒ2 と並列接続されるために、図１１
（Ｂ）に示すように基準電圧は第１の基準電圧ＶREF0か
ら第２の基準電圧ＶREF1に低下してヒステリシスがかか
る。次にトランジスタＱ8 がオンして電圧Ｖ20は図１１
（Ｂ）に示すようにハイレベルからローレベルに変化す
る。更にトランジスタＱ11がオンし、抵抗Ｒ33が抵抗Ｒ
2 及びＲ34と並列接続されるために、基準電圧は第２の
基準電圧ＶREF1から第３の基準電圧ＶREF2に低下する。
【００３８】これによって、入力信号ＶＩＮ＋がローレ
ベルからハイレベルに立上るときは電圧Ｖ10が閾値電圧
ＶTH11を越えたとき電圧Ｖ20が反転してローレベルとな
り、入力信号ＶＩＮ＋がハイレベルからローレベルに立
下るときは電圧Ｖ10が閾値電圧ＶTH12未満となったとき
に電圧Ｖ20が反転してハイレベルとなってヒステリシス
特性が得られる。また、入力信号ＶＩＮ＋が立上るとき
も立下るときも、まず基準電圧が切換ってヒステリシス
がかかった後で出力信号が反転するため、入力信号ＶＩ
Ｎ＋が立上るときも立下るときも常に異常出力振動を防
止できる。
ベルからハイレベルに立上るときは電圧Ｖ10が閾値電圧
ＶTH11を越えたとき電圧Ｖ20が反転してローレベルとな
り、入力信号ＶＩＮ＋がハイレベルからローレベルに立
下るときは電圧Ｖ10が閾値電圧ＶTH12未満となったとき
に電圧Ｖ20が反転してハイレベルとなってヒステリシス
特性が得られる。また、入力信号ＶＩＮ＋が立上るとき
も立下るときも、まず基準電圧が切換ってヒステリシス
がかかった後で出力信号が反転するため、入力信号ＶＩ
Ｎ＋が立上るときも立下るときも常に異常出力振動を防
止できる。
【００３９】なお、図１１（Ａ）において、抵抗Ｒ35を
削除しても良いことは前述の通りであるが、プルダウン
抵抗Ｒ31，Ｒ32，Ｒ35夫々は定電流源に置き換えても良
い。図１２は図１０の回路の変形例を示す。図１２にお
いては、トランジスタＱ1，Ｑ2 を削除して差動回路の
入力をＰＮＰ形トランジスタＱ3 ，Ｑ4 夫々１段として
いる。これはもちろん、図１２と同様に２段のＰＮＰ形
トランジスタＱ1 〜Ｑ4 で構成しても良く、更に例えば
ＮＰＮトランジスタを用いた他の形式としても良い。ま
た、トランジスタＱ5 のコレクタをＮＰＮ形トランジス
タＱ17のベースに接続し、トランジスタＱ17のエミッタ
を接地し、コレクタを定電流源３７に接続することによ
り、トランジスタＱ5 のコレクタ出力をトランジスタＱ
17で反転増幅している。このトランジスタＱ17のコレク
タ電圧が電圧Ｖ10として抵抗Ｒ 4 ，Ｒ5 ，Ｒ11に印加さ
れる。
削除しても良いことは前述の通りであるが、プルダウン
抵抗Ｒ31，Ｒ32，Ｒ35夫々は定電流源に置き換えても良
い。図１２は図１０の回路の変形例を示す。図１２にお
いては、トランジスタＱ1，Ｑ2 を削除して差動回路の
入力をＰＮＰ形トランジスタＱ3 ，Ｑ4 夫々１段として
いる。これはもちろん、図１２と同様に２段のＰＮＰ形
トランジスタＱ1 〜Ｑ4 で構成しても良く、更に例えば
ＮＰＮトランジスタを用いた他の形式としても良い。ま
た、トランジスタＱ5 のコレクタをＮＰＮ形トランジス
タＱ17のベースに接続し、トランジスタＱ17のエミッタ
を接地し、コレクタを定電流源３７に接続することによ
り、トランジスタＱ5 のコレクタ出力をトランジスタＱ
17で反転増幅している。このトランジスタＱ17のコレク
タ電圧が電圧Ｖ10として抵抗Ｒ 4 ，Ｒ5 ，Ｒ11に印加さ
れる。
【００４０】図１３，図１４は本発明回路のＭＯＳトラ
ンジスタを用いた実施例の回路図を示す。図１３におい
て、端子４０から供給される入力信号ＶＩＮ＋はＰチャ
ネルＭＯＳトランジスタＱ21のゲートに印加される。ま
た、ＰチャネルＭＯＳトランジスタＱ22のゲートには基
準電圧ＶREF として電圧ＶＩＮ−が印加される。トラン
ジスタＱ21，Ｑ22は差動回路を構成し、カレントミラー
構成のＮチャネルＭＯＳトランジスタＱ23，Ｑ24は上記
差動回路のトランジスタＱ21，Ｑ22の電流源である。ト
ランジスタＱ21，Ｑ22のソースは共通接続されて定電流
源４２に接続されている。トランジスタＱ22のドレイン
はＮチャネルＭＯＳトランジスタＱ25のゲートに接続さ
れている。トランジスタＱ25はドレインを定電流源４４
及びインバータ４６，４８，５０夫々の入力端子に接続
され、ソースを接地されている。
ンジスタを用いた実施例の回路図を示す。図１３におい
て、端子４０から供給される入力信号ＶＩＮ＋はＰチャ
ネルＭＯＳトランジスタＱ21のゲートに印加される。ま
た、ＰチャネルＭＯＳトランジスタＱ22のゲートには基
準電圧ＶREF として電圧ＶＩＮ−が印加される。トラン
ジスタＱ21，Ｑ22は差動回路を構成し、カレントミラー
構成のＮチャネルＭＯＳトランジスタＱ23，Ｑ24は上記
差動回路のトランジスタＱ21，Ｑ22の電流源である。ト
ランジスタＱ21，Ｑ22のソースは共通接続されて定電流
源４２に接続されている。トランジスタＱ22のドレイン
はＮチャネルＭＯＳトランジスタＱ25のゲートに接続さ
れている。トランジスタＱ25はドレインを定電流源４４
及びインバータ４６，４８，５０夫々の入力端子に接続
され、ソースを接地されている。
【００４１】インバータ４６，４８，５０夫々の閾値Ｖ
ＴＨ０，ＶＴＨ１，ＶＴＨ２はＶＴＨ１＜ＶＴＨ０＜Ｖ
ＴＨ２の関係に設定されている。インバータ４６の出力
端子は端子５２に接続され、インバータ４８の出力端子
はＮチャネルＭＯＳトランジスタＱ26のゲートに接続さ
れ、インバータ５０の出力端子はＰチャネルＭＯＳトラ
ンジスタＱ27のゲートに接続されている。トランジスタ
Ｑ26のソースは接地され、ドレインはトランジスタＱ27
のドレイン及び抵抗Ｒ22の一端に接続されている。トラ
ンジスタＱ27のソースは電源ＶCCに接続されている。電
源ＶCCとアースとの間には直列接続された抵抗Ｒ20，Ｒ
21が接続され、Ｒ20，Ｒ21の接続点は抵抗Ｒ22の他端に
接続されると共にトランジスタＱ22のゲートに接続され
ている。
ＴＨ０，ＶＴＨ１，ＶＴＨ２はＶＴＨ１＜ＶＴＨ０＜Ｖ
ＴＨ２の関係に設定されている。インバータ４６の出力
端子は端子５２に接続され、インバータ４８の出力端子
はＮチャネルＭＯＳトランジスタＱ26のゲートに接続さ
れ、インバータ５０の出力端子はＰチャネルＭＯＳトラ
ンジスタＱ27のゲートに接続されている。トランジスタ
Ｑ26のソースは接地され、ドレインはトランジスタＱ27
のドレイン及び抵抗Ｒ22の一端に接続されている。トラ
ンジスタＱ27のソースは電源ＶCCに接続されている。電
源ＶCCとアースとの間には直列接続された抵抗Ｒ20，Ｒ
21が接続され、Ｒ20，Ｒ21の接続点は抵抗Ｒ22の他端に
接続されると共にトランジスタＱ22のゲートに接続され
ている。
【００４２】ここで入力信号ＶＩＮ＋がローレベルから
ハイレベルに変化してトランジスタＱ25のドレインの電
圧Ｖ1 がハイレベルからローレベルに低下すると、まず
インバータ５０の出力がローレベルからハイレベルに反
転する。これによりトランジスタＱ27がオンからオフと
なり、抵抗Ｒ20と並列に接続されていた抵抗Ｒ23が遮断
され基準電圧ＶREF は低下してヒステリシスがかかる。
次にインバータ４６の出力ＶＯＵＴがローレベルからハ
イレベルに反転する。このときは既にヒステリシスがか
かっているので異常出力振動が生じることはない。最後
にインバータ４８の出力がローレベルからハイレベルに
反転してトランジスタＱ26がオフからオンして基準電圧
ＶREF は更に低下する。
ハイレベルに変化してトランジスタＱ25のドレインの電
圧Ｖ1 がハイレベルからローレベルに低下すると、まず
インバータ５０の出力がローレベルからハイレベルに反
転する。これによりトランジスタＱ27がオンからオフと
なり、抵抗Ｒ20と並列に接続されていた抵抗Ｒ23が遮断
され基準電圧ＶREF は低下してヒステリシスがかかる。
次にインバータ４６の出力ＶＯＵＴがローレベルからハ
イレベルに反転する。このときは既にヒステリシスがか
かっているので異常出力振動が生じることはない。最後
にインバータ４８の出力がローレベルからハイレベルに
反転してトランジスタＱ26がオフからオンして基準電圧
ＶREF は更に低下する。
【００４３】次に入力信号ＶＩＮ＋がハイレベルからロ
ーレベルに変化してトランジスタＱ 25のドレインの電圧
Ｖ1 がローレベルからハイレベルに上昇すると、まずイ
ンバータ４８の出力がハイレベルからローレベルに反転
する。これによりトランジスタＱ26がオンからオフとな
り、基準電圧ＶREF は上昇してヒステリシスがかかる。
次にインバータ４６の出力ＶＯＵＴがハイレベルからロ
ーレベルに反転する。このときは既にヒステリシスがか
かっているので異常出力振動が生じることはない。最後
にインバータ５０の出力がハイレベルからローレベルに
反転してトランジスタＱ27がオフからオンして基準電圧
ＶREF は更に上昇する。
ーレベルに変化してトランジスタＱ 25のドレインの電圧
Ｖ1 がローレベルからハイレベルに上昇すると、まずイ
ンバータ４８の出力がハイレベルからローレベルに反転
する。これによりトランジスタＱ26がオンからオフとな
り、基準電圧ＶREF は上昇してヒステリシスがかかる。
次にインバータ４６の出力ＶＯＵＴがハイレベルからロ
ーレベルに反転する。このときは既にヒステリシスがか
かっているので異常出力振動が生じることはない。最後
にインバータ５０の出力がハイレベルからローレベルに
反転してトランジスタＱ27がオフからオンして基準電圧
ＶREF は更に上昇する。
【００４４】図１４において、端子４０から供給される
入力信号ＶＩＮ＋はＰチャネルＭＯＳトランジスタＱ21
のゲートに印加される。また、ＰチャネルＭＯＳトラン
ジスタＱ22のゲートには基準電圧ＶREF として電圧ＶＩ
Ｎ−が印加される。トランジスタＱ21，Ｑ22は差動回路
を構成し、カレントミラー構成のＮチャネルＭＯＳトラ
ンジスタＱ23，Ｑ24は上記差動回路のトランジスタ
Ｑ21，Ｑ22の能動負荷を形成している。トランジスタＱ
21，Ｑ22のソースは共通接続されて定電流源４２に接続
されている。トランジスタＱ22のドレインはＰチャネル
ＭＯＳトランジスタＱ25のゲートに接続されている。ト
ランジスタＱ25はドレインを定電流源４４及びインバー
タ５４の入力端子に接続され、ソースを接地されてい
る。
入力信号ＶＩＮ＋はＰチャネルＭＯＳトランジスタＱ21
のゲートに印加される。また、ＰチャネルＭＯＳトラン
ジスタＱ22のゲートには基準電圧ＶREF として電圧ＶＩ
Ｎ−が印加される。トランジスタＱ21，Ｑ22は差動回路
を構成し、カレントミラー構成のＮチャネルＭＯＳトラ
ンジスタＱ23，Ｑ24は上記差動回路のトランジスタ
Ｑ21，Ｑ22の能動負荷を形成している。トランジスタＱ
21，Ｑ22のソースは共通接続されて定電流源４２に接続
されている。トランジスタＱ22のドレインはＰチャネル
ＭＯＳトランジスタＱ25のゲートに接続されている。ト
ランジスタＱ25はドレインを定電流源４４及びインバー
タ５４の入力端子に接続され、ソースを接地されてい
る。
【００４５】インバータ５４の出力端子はＮチャネルＭ
ＯＳトランジスタＱ26のゲート及びＰチャネルＭＯＳト
ランジスタＱ27のゲートに接続されている。トランジス
タＱ 26のソースは接地され、ドレインは直列接続された
抵抗Ｒ24，Ｒ23を介してトランジスタＱ27のドレインに
接続されている。トランジスタＱ27のソースは電源Ｖ CC
に接続されている。電源ＶCCとアースとの間には直列接
続された抵抗Ｒ20，Ｒ 21が接続され、Ｒ20，Ｒ21の接続
点は抵抗Ｒ23，Ｒ24の接続点に接続されると共にトラン
ジスタＱ22のゲートに接続されている。更にインバータ
５４の出力端子はインバータ５６，５８を介して出力端
子６０に接続されている。
ＯＳトランジスタＱ26のゲート及びＰチャネルＭＯＳト
ランジスタＱ27のゲートに接続されている。トランジス
タＱ 26のソースは接地され、ドレインは直列接続された
抵抗Ｒ24，Ｒ23を介してトランジスタＱ27のドレインに
接続されている。トランジスタＱ27のソースは電源Ｖ CC
に接続されている。電源ＶCCとアースとの間には直列接
続された抵抗Ｒ20，Ｒ 21が接続され、Ｒ20，Ｒ21の接続
点は抵抗Ｒ23，Ｒ24の接続点に接続されると共にトラン
ジスタＱ22のゲートに接続されている。更にインバータ
５４の出力端子はインバータ５６，５８を介して出力端
子６０に接続されている。
【００４６】ところで、インバータ５６の閾値ＶＴＨ０
はＮチャネルＭＯＳトランジスタＱ 26の閾値ＶＴＨＮ，
ＰチャネルＭＯＳトランジスタＱ27の閾値ＶＴＨＰに対
して次の関係に設定されている。 ＶＴＨＮ＜ＶＴＨ０＜Ｖｃｃ−ＶＴＨＰ なお、インバータ５６をＣＭＯＳ回路で構成すると通常
上記の関係となる。
はＮチャネルＭＯＳトランジスタＱ 26の閾値ＶＴＨＮ，
ＰチャネルＭＯＳトランジスタＱ27の閾値ＶＴＨＰに対
して次の関係に設定されている。 ＶＴＨＮ＜ＶＴＨ０＜Ｖｃｃ−ＶＴＨＰ なお、インバータ５６をＣＭＯＳ回路で構成すると通常
上記の関係となる。
【００４７】ここで入力信号ＶＩＮ＋がローレベルから
ハイレベルに変化してトランジスタＱ25のドレインの電
圧Ｖ1 がハイレベルからローレベルに上昇すると、まず
インバータ５４の出力がローレベルからハイレベルに反
転する。これによりトランジスタＱ26がオフからオンと
なり、抵抗Ｒ24が抵抗Ｒ21と並列に接続され基準電圧Ｖ
REF は低下してヒステリシスがかかる。次にインバータ
５６の出力がハイレベルからローレベルに反転してイン
バータ５８の出力ＶＯＵＴがローレベルからハイレベル
に反転する。このときは既にヒステリシスがかかってい
るので異常出力振動が生じることはない。最後にトラン
ジスタＱ27がオンからオフして基準電圧ＶREF は更に低
下する。
ハイレベルに変化してトランジスタＱ25のドレインの電
圧Ｖ1 がハイレベルからローレベルに上昇すると、まず
インバータ５４の出力がローレベルからハイレベルに反
転する。これによりトランジスタＱ26がオフからオンと
なり、抵抗Ｒ24が抵抗Ｒ21と並列に接続され基準電圧Ｖ
REF は低下してヒステリシスがかかる。次にインバータ
５６の出力がハイレベルからローレベルに反転してイン
バータ５８の出力ＶＯＵＴがローレベルからハイレベル
に反転する。このときは既にヒステリシスがかかってい
るので異常出力振動が生じることはない。最後にトラン
ジスタＱ27がオンからオフして基準電圧ＶREF は更に低
下する。
【００４８】次に入力信号ＶＩＮ＋がハイレベルからロ
ーレベルに変化してトランジスタＱ 25のソースの電圧Ｖ
1 がローレベルからハイレベルに上昇すると、まずイン
バータ５４の出力がハイレベルからローレベルに反転す
る。これによりトランジスタＱ27がオフからオンとな
り、基準電圧ＶREF は上昇してヒステリシスがかかる。
次にインバータ５６の出力がローレベルからハイレベル
に反転してインバータ５８の出力ＶＯＵＴがハイレベル
からローレベルに反転する。このときは既にヒステリシ
スがかかっているので異常出力振動が生じることはな
い。最後にトランジスタＱ26がオンからオフして基準電
圧ＶREF は更に上昇する。
ーレベルに変化してトランジスタＱ 25のソースの電圧Ｖ
1 がローレベルからハイレベルに上昇すると、まずイン
バータ５４の出力がハイレベルからローレベルに反転す
る。これによりトランジスタＱ27がオフからオンとな
り、基準電圧ＶREF は上昇してヒステリシスがかかる。
次にインバータ５６の出力がローレベルからハイレベル
に反転してインバータ５８の出力ＶＯＵＴがハイレベル
からローレベルに反転する。このときは既にヒステリシ
スがかかっているので異常出力振動が生じることはな
い。最後にトランジスタＱ26がオンからオフして基準電
圧ＶREF は更に上昇する。
【００４９】
【発明の効果】上述の如く、請求項１に記載の発明は、
入力信号を基準電圧と比較して、その比較結果を出力す
る比較手段と、上記入力信号が上昇して第１の基準電圧
となったとき上記比較結果が反転する前に上記比較手段
に供給する基準電圧を上記第１の基準電圧より低い第２
の基準電圧に切換え、上記比較結果が反転した後で上記
基準電圧を上記第２の基準電圧より低い第３の基準電圧
に切換え、かつ上記入力信号が低下して上記第３の基準
電圧となったとき上記比較結果が反転する前に上記基準
電圧を上記第２の電圧に切換え、上記比較結果が反転し
た後で上記基準電圧を第１の基準電圧に切換える基準電
圧切換手段とを有する。
入力信号を基準電圧と比較して、その比較結果を出力す
る比較手段と、上記入力信号が上昇して第１の基準電圧
となったとき上記比較結果が反転する前に上記比較手段
に供給する基準電圧を上記第１の基準電圧より低い第２
の基準電圧に切換え、上記比較結果が反転した後で上記
基準電圧を上記第２の基準電圧より低い第３の基準電圧
に切換え、かつ上記入力信号が低下して上記第３の基準
電圧となったとき上記比較結果が反転する前に上記基準
電圧を上記第２の電圧に切換え、上記比較結果が反転し
た後で上記基準電圧を第１の基準電圧に切換える基準電
圧切換手段とを有する。
【００５０】このように入力信号が上昇するときは比較
結果が反転する前に比較に用いる基準電圧を第１の基準
電圧から第２の基準電圧に切換え、入力信号が低下する
ときは比較結果が反転する前に比較に用いる基準電圧を
第３の基準電圧から第２の基準電圧に切換えることによ
り、入力信号が基準電圧となって比較結果が反転するよ
りも前にヒステリシスをかけることができ、これによっ
て異常出力振動の発生を防止できる。
結果が反転する前に比較に用いる基準電圧を第１の基準
電圧から第２の基準電圧に切換え、入力信号が低下する
ときは比較結果が反転する前に比較に用いる基準電圧を
第３の基準電圧から第２の基準電圧に切換えることによ
り、入力信号が基準電圧となって比較結果が反転するよ
りも前にヒステリシスをかけることができ、これによっ
て異常出力振動の発生を防止できる。
【図１】本発明の回路図である。
【図２】本発明の特性図である。
【図３】本発明の特性図である。
【図４】図１の回路の一部変形例の回路図である。
【図５】図１の回路の一部変形例の回路図である。
【図６】図１の回路の一部変形例の回路図である。
【図７】本発明の回路図である。
【図８】本発明の回路図である。
【図９】本発明の回路図である。
【図１０】本発明の回路図である。
【図１１】本発明の要部の回路図及び特性図である。
【図１２】本発明の回路図である。
【図１３】本発明の回路図である。
【図１４】本発明の回路図である。
【図１５】従来回路の回路図である。
【図１６】図１５の回路の特性図である。
Ｑ1 〜Ｑ16 トランジスタ Ｑ21〜Ｑ27 ＭＯＳトランジスタ Ｒ1 〜Ｒ24 抵抗 １２〜２２，４２，４４ 定電流源 ４６，４８，５０，５４ インバータ
Claims (1)
- 【請求項１】 入力信号を基準電圧と比較して、その比
較結果を出力する比較手段と、 上記入力信号が上昇して第１の基準電圧となったとき上
記比較結果が反転する前に上記比較手段に供給する基準
電圧を上記第１の基準電圧より低い第２の基準電圧に切
換え、上記比較結果が反転した後で上記基準電圧を上記
第２の基準電圧より低い第３の基準電圧に切換え、かつ
上記入力信号が低下して上記第３の基準電圧となったと
き上記比較結果が反転する前に上記基準電圧を上記第２
の電圧に切換え、上記比較結果が反転した後で上記基準
電圧を第１の基準電圧に切換える基準電圧切換手段とを
有することを特徴とするヒステリシスコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318696A JP3183187B2 (ja) | 1996-09-03 | 1996-09-03 | ヒステリシスコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318696A JP3183187B2 (ja) | 1996-09-03 | 1996-09-03 | ヒステリシスコンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079652A true JPH1079652A (ja) | 1998-03-24 |
| JP3183187B2 JP3183187B2 (ja) | 2001-07-03 |
Family
ID=16951094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23318696A Expired - Fee Related JP3183187B2 (ja) | 1996-09-03 | 1996-09-03 | ヒステリシスコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183187B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
| JP2006279765A (ja) * | 2005-03-30 | 2006-10-12 | Toshiba Microelectronics Corp | ヒステリシスコンパレータ |
| KR100735495B1 (ko) * | 2005-08-02 | 2007-07-04 | 삼성전기주식회사 | 히스테리시스 특성을 갖는 전압비교회로 |
| US7417471B2 (en) | 2005-08-02 | 2008-08-26 | Samsung Electro-Mechanics Co., Ltd. | Voltage comparator having hysteresis characteristics |
| JP2012049750A (ja) * | 2010-08-26 | 2012-03-08 | Toshiba Corp | ヒステリシスコンパレータ |
-
1996
- 1996-09-03 JP JP23318696A patent/JP3183187B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
| JP2006279765A (ja) * | 2005-03-30 | 2006-10-12 | Toshiba Microelectronics Corp | ヒステリシスコンパレータ |
| KR100735495B1 (ko) * | 2005-08-02 | 2007-07-04 | 삼성전기주식회사 | 히스테리시스 특성을 갖는 전압비교회로 |
| US7417471B2 (en) | 2005-08-02 | 2008-08-26 | Samsung Electro-Mechanics Co., Ltd. | Voltage comparator having hysteresis characteristics |
| JP2012049750A (ja) * | 2010-08-26 | 2012-03-08 | Toshiba Corp | ヒステリシスコンパレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3183187B2 (ja) | 2001-07-03 |
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