JPH1079726A - ビット同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 外部リセット動作時に２つのタイミング信号
を所定の位相にリセットすることができる。 【解決手段】 タイミング発生回路１００は５ビット幅
のタイミング信号ＭとＬを発生させ、データ乗せ換え回
路１０２は信号ＭとＬを用いて入力データのクロックを
乗せ換える。ＤＦＦはＤフリップフロップ、２ＤＦＦは
２つのＤＦＦの直列接続回路であり、ＤＦＦと５進リン
グカウンタ５、１１は入力クロックの立ち下がりエッジ
で動作する。外部リセット位置調整手段５０は、リセッ
トパルスが入力されると、信号Ｔと信号Ｐの位相を比較
し、信号Ｔのほうが速ければＳ−Ｒフリップフロップ１
８とマルチプレクサ１５により信号Ｒをカウンタ５に与
え、信号Ｐのほうが速ければ信号Ｓをカウンタ５に与
え、リセットする。カウンタ１１はカウンタ５より常に
先にリセットされ、信号ＭとＬは所定の位相となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ある外部入力クロ
ックにビット同期した外部入力データを別の外部入力ク
ロックにビット同期したデータに変換するビット同期回
路に関するものである。

【０００２】

【従来の技術】図４は従来のビット同期回路の一例を示
す回路図である。図４のビット同期回路は、ライトクロ
ックにビット同期した入力データをリードクロックにビ
ット同期したデータに変換する（入力データをライトク
ロックからリードクロックに乗せ換える）ものであり、
タイミング発生回路１０１とデータ乗せ換え回路１０２
とを有する。ここであるクロック（例えばライトクロッ
ク）にビット同期したデータとは、そのクロックの立ち
下がりまたは立ち上がりにエッジで値が変化するデータ
を示す。

【０００３】タイミング発生回路１０１は、タイミング
信号Ｍ［１］〜Ｍ［５］、およびタイミング信号Ｌ
［１］〜Ｌ［５］を発生させる。またデータ乗せ換え回
路１０２は、タイミング信号Ｍ［１］〜Ｍ［５］、Ｌ
［１］〜Ｌ［５］を用いて、入力データをライトクロッ
クからリードクロックに乗せ換える。

【０００４】タイミング発生回路１０１において、位相
情報乗せ換え部２は３つのＤフリップフロップを直列に
接続し、２段目の出力信号と３段目の出力の反転信号と
のＡＮＤをとった信号を出力する回路である。２ＤＦＦ
１、２ＤＦＦ１０は２つのＤフリップフロップを直列に
接続した回路であり、ＤＦＦ８はＤフリップフロップで
ある。位相情報乗せ換え部２と、ＮＡＮＤ素子３と、Ｏ
Ｒ素子６および９と、ＤＦＦ８とは、内部リセット回路
を構成する。

【０００５】２ＤＦＦ１、位相情報乗せ換え部２、５進
リングカウンタ５は、それぞれクロック信号Ａ（リード
クロック）の立ち下がりエッジで動作し、またＤＦＦ
８、２ＤＦＦ１０、５進リングカウンタ１１は、クロッ
ク信号Ｂ（リードクロック）の立ち下がりエッジで動作
する。５進リングカウンタ５、１１は、リセット入力端
子Ｒが”Ｌ”のときリセットされる。５進リングカウン
タ５は、リセット入力端子Ｒが”Ｈ”のとき、タイミン
グ信号Ｌ［１］〜Ｌ［５］となる５ビット幅のリングカ
ウント信号を出力し、また５進リングカウンタ１１は、
リセット入力端子Ｒが”Ｈ”のとき、タイミング信号Ｍ
［１］〜Ｍ［５］となる５ビット幅のリングカウント信
号を出力する。

【０００６】図５はデータ乗せ換え回路１０２の回路図
であり、マルチプレクサＭＸ２０〜２４は、セレクト入
力端子Ｓが”Ｈ”のときは入力端子Ｈの信号を、またセ
レクト入力端子Ｓが”Ｌ”のときは入力端子Ｌの信号を
出力する。ＭＸ２０〜２４のセレクト入力端子Ｓは、そ
れぞれタイミング信号Ｍ［１］〜Ｍ［５］に接続する。
ＭＸ２０〜２４の入力端子Ｈは入力データ信号Ｄ（入力
データ）に共通接続する。またＭＸ２０〜２４の出力は
ＤＦＦ２５〜２９の入力端子に接続する。ＤＦＦ２５〜
２９のクロック入力端子はクロック信号Ｂに共通接続す
る。ＤＦＦ２５〜２９の出力は、それぞれデータ伸長信
号Ｍ´［１］〜［５］に接続され、データ伸長信号Ｍ´
［１］〜［５］は、それぞれ２入力のＡＮＤ素子３０〜
３４の第１の入力端子、およびＭＸ２０〜２４の入力端
子Ｌに接続する。タイミング信号Ｌ［１］〜Ｌ［５］
は、それぞれＡＮＤ素子３０〜３４の第２の入力端子に
接続し、ＡＮＤ素子３０〜３４の出力は５入力のＯＲ素
子３５の入力に接続する。ＯＲ素子３５の出力は信号Ｎ
に接続する。

【０００７】次に動作を説明する。図６は図４のビット
同期回路の動作タイミングチャートである。クロック信
号Ａとクロック信号Ｂは図６に示す位相であるとする。

【０００８】最初にリセットパルスの入力による外部リ
セット動作を説明する。サイクル０１でクロック信号Ａ
の立ち下がりエッジに同期して変化する外部リセット信
号Ｃ（リセットパルス）が”Ｌ”になると、２ＤＦＦ１
は外部リセット信号Ｃを２クロック遅延させ、サイクル
０３で信号Ｅを”Ｌ”とし、これによりサイクル０３で
信号Ｇが”Ｌ”となり、５進リングカウンタ５がリセッ
トされる。同様に、２ＤＦＦ１０は外部リセット信号Ｃ
をクロック信号Ａからクロック信号Ｂに乗せ換えて２ク
ロック遅延させ、サイクル０２で信号Ｋを”Ｌ”とし、
５進リングカウンク１１をリセットする。すなわち５進
リングカウンタ１１がリセットされてからクロック信号
Ｂの１クロック期間内に５進リングカウンタ５がリセッ
トされる。これにより５進リングカウンタ５および１１
は、図７に示す所定の位相でタイミング信号Ｍ［１］〜
Ｍ［５］、Ｌ［１］〜Ｌ［５］を出力する。すなわちタ
イミング信号ＭおよびＬは、Ｍ［３］、Ｌ［１］、Ｍ
［４］、Ｌ［２］、Ｍ［５］、Ｌ［３］、Ｍ［１］、Ｌ
［４］、Ｍ［２］、Ｌ［５］の順で立ち上がる位相とな
る。

【０００９】クロック信号Ｂの立ち下がりに同期して変
化する入力データ信号Ｄがサイクル０６で”Ｈ”とな
り、この”Ｈ”の入力データ信号Ｄがデータ乗せ換え部
１０２に入力されると、データ乗せ換え部１０２は同じ
サイクルに”Ｈ”となるタイミング信号Ｍ（この場合は
Ｍ［１］）に対応するデータ伸長信号Ｍ´（この場合は
Ｍ´［１］）を５クロック幅で”Ｈ”にし、データ伸長
信号Ｍ´［１］とタイミング信号Ｌ［１］とのＡＮＤを
とり、ＯＲ素子３５を介してサイクル０９で入力データ
信号Ｄをクロック信号Ｂからクロック信号Ａに乗せ換え
た”Ｈ”の信号Ｎを出力する。尚、入力データ信号Ｄ
の”Ｈ”のサイクルと信号Ｍ［２］〜Ｍ［５］のいずれ
かの”Ｈ”のサイクルとが一致する場合も、上記と同様
に信号Ｎを出力する。信号Ｎはクロック信号Ａにビット
同期しており、１クロック幅なのでクロック信号Ａに同
期したＤフリップフロップで受けることができる。

【００１０】次にクロック信号ＡおよびＢの不具合に起
因して発生するタイミング信号ＭとＬの位相ずれを補正
するための、内部リセット回路による内部リセット動作
について説明する。図６のサイクル１４においてクロッ
ク信号Ｂに１クロックの欠損が生じると信号Ｍの位相は
１クロック遅延し、サイクル２２においてクロック信号
Ｂに１クロックの欠損が生じると信号Ｍの位相はさらに
１クロック遅延する。サイクル２２におけるクロック信
号Ｂの欠損により、信号Ｆが計２クロック遅延し、信号
Ｆが”Ｈ”となる期間と信号Ｈが”Ｈ”となる期間が重
なると、５進リングカウンタ５に以下に説明する内部リ
セットをかけ、信号Ｍと信号Ｌが所定の位（外部リセッ
ト時の位相）になるように補正する。

【００１１】信号Ｈは信号Ｌ［２］と信号Ｌ［３］のＯ
Ｒをとった信号である。また信号Ｊは、信号Ｍ［１］
と、信号Ｍ［１］を１クロック遅延させた信号とのＯＲ
をとった波形であり、信号Ｆは位相情報乗せ換え部２に
より信号Ｊをクロック信号Ｂからクロック信号Ａに乗り
換えた信号となる。外部リセットをかけると、信号Ｆ
が”Ｈ”である期間と信号Ｈが”Ｈ”である期間は前後
に１クロック離れている。サイクル１４およびサイクル
２２でクロック信号Ｂが欠損し、信号Ｆが１クロックず
つ遅延し、サイクル２５で信号Ｆが”Ｈ”である期間と
信号Ｈが”Ｈ”である期間が重なると、信号Ｉが”Ｌ”
になり、信号Ｇは”Ｌ”になるので、５進リングカウン
タ５がリセットされ、サイクル２６以降、信号Ｌと信号
Ｍは所定に戻り、信号Ｆと信号Ｈの位相は外部リセット
時と同じになる。

【００１２】もしも上記の内部リセットをかけないと、
信号Ｌ［１］は図７の（ａ）のようにサイクル２９で”
Ｈ”になり、サイクル２８で入力データ信号が”Ｈ”に
なったときには、信号Ｍ´［１］が”Ｈ”である期間と
Ｌ［１］が”Ｈ”である期間とが一致せず、サイクル２
９で”Ｈ”となる信号Ｎの幅は、図７の（ｂ）のように
１クロックより小さくなってしまい、出力データがＤフ
リップフロップで受けられない、等の問題が発生する。
尚、上記の内部リセットは、ジッタにより発生したクロ
ック信号Ｂの位相のずれにおいても働く。また、クロッ
ク信号Ａの欠損、ジッタなどにおいても同様に働く。

【００１３】

【発明が解決しようとする課題】しかしながら、上記従
来のビット同期回路では、クロック信号Ａとクロック信
号Ｂの位相が図７に示すようになっており、２ＤＦＦ１
が２ＤＦＦ１０よりも先に外部リセット信号Ｃをラッチ
してしまうと、５進リングカウンタ１１よりも先に５進
リングカウンタ５がリセットされてしまい、タイミング
信号ＭとＬは図６に示す所定の位相にならず、例えば信
号Ｍ［３］より先に信号Ｌ［１］が立ち上がってしま
う。

【００１４】タイミング信号ＭとＬの位相が図７のよう
になってしまうと、外部リセット時に信号Ｆの”Ｈ”期
間（サイクル１０）と信号Ｈの”Ｈ”期間（サイクル１
１）とが隣合ってしまい、図６の場合と比べてクロック
欠損に対する内部リセットのマージンが異なる、等の問
題が発生する。

【００１５】本発明はこのような従来の問題を解決する
ものであり、外部リセット動作時に２つの外部入力クロ
ックの位相に関係なく２つのタイミング信号を所定の位
相にリセットすることができるビット同期回路を提供す
ることを目的とするものである。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
めに本発明のビット同期回路は、第１の外部入力クロッ
クにビット同期した外部入力データを第２の外部入力ク
ロックにビット同期したデータに変換するデータ乗せ換
え回路と、このデータ乗せ換え回路に供給するタイミン
グ信号を生成するタイミング発生回路とを備えたビット
同期回路であり、前記タイミング発生回路は、前記第１
の外部入力クロックに同期したタイミング信号を生成す
る第１のｎ（ｎは２以上の整数）進リングカウンタと、
前記第２の外部入力クロックに同期したタイミング信号
を生成する第２のｎ進リングカウンタと、リセットパル
スが外部から入力されると、前記第１の外部クロックに
同期して前記第１のカウンタをリセットし、前記第１の
カウンタのリセットから前記第１の外部入力クロックの
１クロック周期以内に、前記第２の外部クロックに同期
して前記第２のカウンタをリセットする外部リセット位
置調整手段とを有することを特徴とするものである。

【００１７】また請求項２に記載のビット同期回路は、
前記外部リセット位置調整手段が、前記第１の外部入力
クロックに同期して入力信号をラッチするラッチ回路を
ｍ（ｍは２以上の整数）段直列接続し、初段のラッチ回
路の入力端子を前記外部リセット信号に接続し、ｍ段目
のラッチ回路の出力を前記第１のカウンタのリセット端
子に与える第１のラッチ回路列と、前記第２の外部入力
クロックに同期して入力信号をラッチするラッチ回路を
（ｍ＋１）段直列接続し、初段のラッチ回路の入力を前
記外部リセット信号に接続した第２のラッチ回路列と、
前記第１のラッチ回路列と前記第２のラッチ回路列とに
おけるｋ（ｋはｍより小さい正の整数）段目のラッチ出
力の位相を比較し、第１のラッチ回路列の位相のほうが
早ければ、前記第２のラッチ回路列のｍ段目のラッチ出
力を前記第２のカウンタのリセット端子に与え、また第
２のラッチ回路列の位相のほうが早ければ、前記第２の
ラッチ回路列の（ｍ＋１）段目のラッチ出力を前記第２
のカウンタのリセット端子に与える選択回路とを有する
ことを特徴とするものである。

【００１８】また請求項３にビット同期回路は、前記外
部リセット位置調整手段が、前記第１の外部入力クロッ
クに同期して入力信号をラッチするラッチ回路を（ｍ＋
１）（ｍは２以上の整数）段直列接続し、初段のラッチ
回路の入力を前記外部リセット信号に接続した第１のラ
ッチ回路列と、前記第２の外部入力クロックに同期して
入力信号をラッチするラッチ回路を（ｍ＋１）段直列接
続し、初段のラッチ回路の入力端子を前記外部リセット
信号に接続し、（ｍ＋１）段目のラッチ回路の出力を前
記第２のカウンタのリセット端子に与える第２のラッチ
回路列と、前記第１のラッチ回路列と前記第２のラッチ
回路列とにおけるｋ（ｋはｍより小さい正の整数）段目
のラッチ出力の位相を比較し、第１のラッチ回路列の位
相のほうが早ければ、前記第１のラッチ回路列の（ｍ＋
１）段目のラッチ出力を前記第１のカウンタのリセット
端子に与え、また第２のラッチ回路列の位相のほうが早
ければ、前記第１のラッチ回路列のｍ段目のラッチ出力
を前記第１のカウンタのリセット端子に与える選択回路
とを有することを特徴とするものである。

【００１９】

【発明の実施の形態】図１は本発明の実施の形態を示す
ビット同期回路の回路図である。図１のビット同期回路
は、リードクロック入力端子ａと、ライトクロック入力
端子ｂと、リセットパルス入力端子ｃと、データ入力端
子ｄと、データ出力端子ｅと、タイミング発生回路１０
０と、データ乗せ換え回路１０２とを有し、入力データ
（外部入力データ）をライトクロック（第１の外部入力
クロック）からリードクロック（第２の外部入力クロッ
ク）に乗せ換えるものである。

【００２０】タイミング発生回路１００は、入力された
リードクロック、ライトクロック、およびリセットパル
スに基づいて、ライトクロックに同期したタイミング信
号Ｍ［１］〜Ｍ［５］、およびリードクロックに同期し
たタイミング信号Ｌ［１］〜Ｌ［５］を発生させる。ま
たデータ乗せ換え回路１０２は、タイミング信号Ｍ
［１］〜Ｍ［５］を用いて入力データを伸長し、この伸
長データをタイミング信号Ｌ［１］〜Ｌ［５］を用いて
ゲートすることにより、入力データのクロックを乗せ換
える。尚、データ乗せ換え回路１０２は、図５に示した
データ乗せ換え回路と同じである。

【００２１】タイミング発生回路１００は、５進リング
カウンタ５および１１と、内部リセット回路と、外部リ
セット位置調整手段５０と、２入力のＡＮＤ素子４とを
有する。

【００２２】５進リングカウンタ５（第２のｎ進リング
カウンタ）は、リセット入力端子Ｒが”Ｌ”のときリセ
ットされ、リセット入力端子Ｒが”Ｈ”のとき、タイミ
ング信号Ｌ［１］〜Ｌ［５］となる５ビット幅のリング
カウント信号を出力する。５進リングカウンタ１１（第
１のｎ進リングカウンタ）は、リセット入力端子Ｒが”
Ｌ”のときリセットされ、リセット入力端子Ｒが”Ｈ”
のとき、タイミング信号Ｍ［１］〜Ｍ［５］となる５ビ
ット幅のリングカウント信号を出力する。

【００２３】内部リセット回路は、位相情報乗せ換え部
２と、ＮＡＮＤ素子３と、ＯＲ素子６および９と、Ｄフ
リップフロップからなるＤＦＦ８とを有する。位相情報
乗せ換え部２は３つのＤフリップフロップを直列に接続
し、２段目の出力信号と３段目の出力の反転信号とのＡ
ＮＤをとった信号を出力する回路である。尚、この内部
リセット回路は、図４および図６において説明した内部
リセット回路と同じである。

【００２４】外部リセット位置調整手段５０は、直列接
続した２段のＤフリップフロップからなる２ＤＦＦ１、
１０、１９と、ＤフリップフロップからなるＤＦＦ１
２、１３、１４と、マルチプレクサＭＸ１５と、２入力
のＮＡＮＤ素子１６と、２入力のＮＯＲ素子１７と、Ｓ
−ＲフリップフロップからなるＳＲＦＦ１８とを有す
る。ＭＸ１５は、セレクト入力端子Ｓが”Ｈ”のときは
入力端子Ｈの信号を、またセレクト入力端子Ｓが”Ｌ”
のときは入力端子Ｌの信号を出力する。またＳＲＦＦ１
８は、入力端子Ｓが”Ｈ”、入力端子Ｒが”Ｌ”のと
き”Ｈ”を出力し、入力端子Ｓが”Ｌ”、入力端子Ｒ
が”Ｈ”のとき”Ｌ”を出力し、入力端子Ｓ、Ｒがとも
に”Ｌ”のとき前出力を保持する。

【００２５】リードクロックは、入力端子ａを介してク
ロック信号Ａに接続し、クロック信号Ａは２ＤＦＦ１、
位相情報乗せ換え部２、５進リングカウンタ５、および
ＤＦＦ１２、１３、１４の各クロック入力端子に接続す
る。ライトクロックは、入力端子ｂを介してクロック信
号Ｂと接続し、クロック信号ＢはＤＦＦ８、２ＤＦＦ１
０、５進リングカウンタ１１の各クロック入力端子に接
続するとともに、データ乗せ換え部１０２に入力され
る。リードクロック（クロック信号Ａ）に同期して変化
するリセットパルスは、入力端子ｃを介して外部リセッ
ト信号Ｃと接続し、外部リセット信号Ｃは２ＤＦＦ１、
２ＤＦＦ１０の入力端子にそれぞれ接続し、また外部リ
セット信号Ｃの反転信号はＳＲＦＦ１８の入力端子Ｒに
接続する。ライトクロック（クロック信号Ｂ）にビット
同期した入力データは、入力端子ｄを介して入力データ
信号Ｄに接続し、入力データ信号Ｄはデ−タ乗せ換え部
１０２に入力される。データ乗せ換え部１０２の出力端
子は信号Ｎに接続し、信号Ｎはクロック信号Ａにビット
同期したデータとして出力端子ｅから出力される。

【００２６】２ＤＦＦ１、位相情報乗せ換え部２、ＤＦ
Ｆ１２、１３、１４、および５進リングカウンタ５は、
クロック信号Ａの立ち下がりエッジで動作し、また２Ｄ
ＦＦ１０、１９、ＤＦＦ８、および５進リングカウンタ
１１は、クロック信号Ｂの立ち下がりエッジで動作す
る。

【００２７】外部リセット位置調整手段５０において、
２ＤＦＦ１０の出力は信号Ｔと接続し、信号ＴはＮＡＮ
Ｄ素子１６の反転入力端子および２ＤＦＦ１９の入力端
子に接続する。また２ＤＦＦ１の出力は信号Ｐと接続
し、信号ＰはＮＡＮＤ素子１６の非反転入力端子および
ＤＦＦ１２の入力端子に接続する。ＤＦＦ１２の出力は
信号Ｑに接続され、信号ＱはＤＦＦ１３の入力端子、お
よびＮＯＲ素子１７の第２の入力端子に接続する。ＤＦ
Ｆ１３の出力は信号Ｒに接続され、信号ＲはＤＦＦ１４
の入力端子およびＭＸ１５の入力端子Ｌに接続する。Ｄ
ＦＦ１４の出力は信号Ｓに接続し、信号ＳはＭＸ１５の
入力端子Ｈに接続する。

【００２８】ＮＡＮＤ素子１６の出力は信号Ｕに接続さ
れ、信号ＵはＮＯＲ素子１７の第２の入力端子に接続す
る。ＮＯＲ素子１７の出力は信号Ｖに接続され、信号Ｖ
はＳＲＦＦ１８の入力端子Ｓに接続する。ＳＲＦＦ１８
の出力は信号Ｗに接続され、信号ＷはＭＸ１５のセレク
ト入力端子Ｓに接続する。ＭＸ１５の出力は信号Εに接
続される。また２ＤＦＦ１９の出力は信号Ｋに接続され
る。

【００２９】信号Ｋは５進リングカウンタ１１のリセッ
ト入力端子Ｒに接続する。また信号Ｅは、ＡＮＤ素子４
の第１の入力端子に接続し、ＡＮＤ素子４の出力は信号
Ｇに接続し、信号Ｇは５進リングカウンタ５のリセット
入力端子Ｒに接続する。

【００３０】２ＤＦＦ１０と１９は第１のラッチ回路列
を構成し、また２ＤＦＦ１とＤＥＦＦ１２、１３、１４
は第２のラッチ回路列を構成する。この第１のラッチ回
路列のラッチ回路段数は４段（ｍ＝４）であり、第２の
ラッチ回路列のラッチ回路段数は５段である。またＭＸ
１５とＮＡＮＤ素子１６とＮＯＲ素子１７とＳＲＦＦ１
８とは、選択回路を構成し、第１のラッチ回路列と第２
のラッチ回路列の２段目（ｋ＝２）のラッチ出力の位
相、すなわち信号Ｔと信号Ｐの”Ｌ”となる位相を比較
し、信号Ｔのほうが早ければ４段目のラッチ回路のラッ
チ出力（信号Ｒ）を選択して５リングカウンタ５のリセ
ット入力端子Ｒに与え、信号Ｐのほうが早ければ５段目
のラッチ回路のラッチ出力（信号Ｓ）を選択して５リン
グカウンタ５のリセット入力端子Ｒに与える。

【００３１】図１に示すビット同期回路は、図４の従来
のビット同期回路に対して外部リセット位置調整手段５
０を新たに設けたものであり（ただしＤＦＦ１および１
０は従来から備えられている）、図５において、２ＤＦ
Ｆ１と信号Ｅを切り離し、２ＤＦＦ１の出力と信号Ｐ、
マルチプレクサＭＸ１５の出力と信号Ｅをそれぞれ接続
し、また２ＤＦＦ１０と信号Ｋを切り離し、２ＤＦＦ１
０の出力と信号Ｔ、２ＤＦＦ１９の出力と信号Ｋをそれ
ぞれ接続し、さらに外部リセット信号Ｃの反転信号をＳ
ＲＦＦ１８の入力端子Ｒと接続し、ＤＦＦ１２、ＤＦＦ
１３、ＤＦＦ１４の各クロック入力端子とク口ック信号
Ａを接続し、ＤＦＦ１９のクロック入力端子とクロック
信号Ｂを接続したものである。

【００３２】以下、図１のビット同期回路の外部リセッ
ト位置調整手段５０による外部リセット動作について、
図２および図３を参照しながら説明する。図２および図
３は図１のビット同期回路の動作タイミングチャートで
ある。尚、内部リセット動作については、図４および図
６において説明した動作と同じである。

【００３３】まず、クロック信号Ａとクロック信号Ｂと
外部リセット信号Ｃが図２に示す位相である場合、すな
わちクロック信号Ａ、外部リセット信号Ｃ、クロック信
号Ｂの順に立ち下がる位相である場合について説明す
る。このとき信号Ｔは信号Ｐよりも先に”Ｌ”となる。
尚、図２におけるクロック信号Ａとクロック信号Ｂの位
相は図６と同じである。

【００３４】図２のサイクル０２において”Ｌ”となる
外部リセット信号Ｃが２ＤＦＦ１、２ＤＦＦ１０に入力
されると、２ＤＦＦ１は外部リセット信号Ｃをクロック
信号Ａに対して２クロック遅延させ、サイクル０４にお
いて信号Ｐが”Ｌ”になる。また２ＤＦＦ１０は外部ク
ロック信号Ｃをクロック信号Ｂに対して２クロック遅延
させ、サイクル０３において信号Ｔが”Ｌ”になり、そ
の反転信号が”Ｈ”となる。

【００３５】サイクル０４において、”Ｌ”の信号Ｐが
ＤＦＦ１２に入力されると、ＤＦＦ１２は信号Ｐをクロ
ック信号Ａに対して１クロック遅延させ、サイクル０５
において信号Ｑが”Ｌ”になる。この”Ｌ”の信号Ｑが
ＤＦＦ１３に入力されると、ＤＦＦ１３は信号Ｑを１ク
ロック遅延させ、サイクル０６において信号Ｒが”Ｌ”
になる。この”Ｌ”の信号ＲがＤＦＦ１４に入力される
と、ＤＦＦ１４は信号Ｒを１クロック遅延させ、サイク
ル０７において信号Ｓが”Ｌ”になる。また信号Ｔの反
転信号と信号ＰがＮＡＮＤ素子１６に入力されることに
より、サイクル０３において信号Ｕが”Ｌ”になる。

【００３６】信号Ｑと信号ＵはＮＯＲ素子１７に入力さ
れるが、この２つの信号は同時に”Ｌ”にならないの
で、信号Ｖは常に”Ｌ”である。すなわち信号Ｔが信号
Ｐよりも先に”Ｌ”となるときは、信号Ｖは常に”Ｌ”
である。

【００３７】外部リセット信号Ｃの反転信号と信号Ｖは
ＳＲＦＦ１８に入力されるが、信号Ｖは常に”Ｌ”であ
り、外部リセット信号Ｃの反転信号は”Ｈ”または”
Ｌ”なので、信号Ｗは常に”Ｌ”である。信号Ｗが常
に”Ｌ”なので、ＭＸ１５の入力端子Ｓは常に”Ｌ”と
なり、ＭＸ１５は信号Ｒを信号Ｅとして出力し、従って
信号Ｅはサイクル０６で”Ｌ”となる。

【００３８】一方、サイクル０３において”Ｌ”の信号
Ｔが２ＤＦＦ１９に入力されると、２ＤＦＦ１９はクロ
ック信号Ｂに対して信号Ｔを２クロック遅延させ、信号
Ｋはサイクル０５で”Ｌ”となる。信号Ｅと信号Ｋの位
相は、図２と図６で同じである。これにより５リングカ
ウンタ１１がリセットされてからクロック信号Ｂの１ク
ロック期間内に５リングカウンタ１１がリセットされ、
タイミング信号ＭとＬは、図６と同様に、Ｍ［３］、Ｌ
［１］、Ｍ［４］、Ｌ［２］、Ｍ［５］、Ｌ［３］、Ｍ
［１］、Ｌ［４］、Ｍ［２］、Ｌ［５］の順で立ち上が
る位相となり、信号Ｆが”Ｈ”の期間と信号Ｈが”Ｈ”
の期間は前後に１クロック離れる。

【００３９】次に、クロック信号Ａ、クロック信号Ｂ、
外部リセット信号Ｃが図３に示す位相である場合、すな
わちクロック信号Ａ、クロック信号Ｂ、外部リセット信
号Ｃの順に立ち下がる位相である場合について説明す
る。このとき信号Ｐは信号Ｔよりも先に”Ｌ”となる。
尚、図３におけるクロック信号Ａとクロック信号Ｂの位
相は図７と同じである。

【００４０】図３のサイクル０２において、外部リセッ
ト信号Ｃが”Ｌ”となり、この”Ｌ”の信号Ｃが２ＤＦ
Ｆ１、２ＤＦＦ１０に入力されると、２ＤＦＦ１は外部
リセット信号Ｃをクロック信号Ａに対して２クロック遅
延させ、サイクル０４において信号Ｐが”Ｌ”になる。
また２ＤＦＦ１０は信号Ｃをクロック信号Ｂに対して２
クロック遅延させ、サイクル０４において信号Ｔが”
Ｌ”になり、その反転信号が”Ｈ”となる。

【００４１】サイクル０４において、”Ｌ”の信号Ｐが
ＤＦＦ１２に入力されると、ＤＦＦ１２は信号Ｐを１ク
ロック遅延させ、サイクル０５において信号Ｑが”Ｌ”
になる。この”Ｌ”の信号ＱがＤＦＦ１３に入力される
と、ＤＦＦ１３は信号Ｑを１クロック遅延させ、サイク
ル０６において信号Ｒが”Ｌ”になる。この信号ＲがＤ
ＦＦ１４に入力されると、ＤＦＦ１４は信号Ｒを１クロ
ック遅延させ、サイクル０７において信号Ｓが”Ｌ”に
なる。また信号Ｔの反転信号と信号ＰがＮＡＮＤ素子１
６に入力されることにより、サイクル０５において信号
Ｕが”Ｌ”になる。

【００４２】信号Ｑと信号ＵはＮＯＲ素子１７に入力さ
れるが、サイクル０５において信号Ｑと信号Ｕが同時
に”Ｌ”になるので、信号Ｖはサイクル０５において”
Ｈ”になる。すなわち信号Ｐが信号Ｔよりも先に”Ｌ”
となるときは、信号Ｖは”Ｈ”となる期間がある。

【００４３】サイクル０５で信号Ｖが”Ｈ”となると
き、外部リセット信号Ｃの反転信号は”Ｌ”なので、Ｓ
ＲＦＦ１８の出力である信号Ｗはサイクル０５におい
て”Ｈ”となる。これ以降信号Ｃの反転信号は”Ｌ”な
ので、信号Ｖが”Ｌ”に戻っても信号Ｗは”Ｈ”を保持
する。これによりサイクル０５以降において、ＭＸ１５
の入力端子Ｓは”Ｈ”となり、ＭＸ１５は信号Ｓを信号
Ｅとして出力する。従って図３においては、信号Ｅはサ
イクル０７で”Ｌ”となる。

【００４４】一方、サイクル０４において”Ｌ”の信号
Ｔが２ＤＦＦ１９に入力されると、２ＤＦＦ１９はクロ
ック信号Ｂに対して信号Ｔを２クロック遅延させ、信号
Ｋはサイクル０６で”Ｌ”となる。信号Ｅと信号Ｋの位
相は、図７と異なり、また図２および図６と同様に、信
号Ｋが信号Ｅより先に”Ｌ”となり、かつ信号Ｋが”
Ｌ”となってからクロック信号Ｂの１クロック期間以内
に信号Ｅが”Ｌ”となる。これにより５リングカウンタ
１１がリセットされてからクロック信号Ｂの１クロック
期間内に５リングカウンタ１１がリセットされ、タイミ
ング信号ＭとＬは、図６と同様に、Ｍ［３］、Ｌ
［１］、Ｍ［４］、Ｌ［２］、Ｍ［５］、Ｌ［３］、Ｍ
［１］、Ｌ［４］、Ｍ［２］、Ｌ［５］の順で立ち上が
る位相となり、信号Ｆが”Ｈ”の期間と信号Ｈが”Ｈ”
の期間は前後に１クロック離れる。

【００４５】このように上記実施の形態によれば、外部
リセット動作時に外部リセット位置調整手段５０によっ
て、クロック信号Ａ、クロック信号Ｂ、外部リセットの
立ち下がりの位相が、信号Ａ−信号Ｃ−信号Ｂの順であ
るか、信号Ａ−信号Ｂ−信号Ｃの順であるかを、信号Ｔ
と信号Ｐの位相を比較することにより検出し、信号Ａ−
信号Ｂ−信号Ｃの順に立ち下がるとき（図３）は、信号
Ａ−信号Ｃ−信号Ｂの順に立ち下がるとき（図２）より
も、信号Ｅを１クロック多く遅延させることにより、常
に５進リングカウンタ１１をリセットしてからクロック
信号Ａの１クロック期間以内に５進リングカウンタ５を
リセットすることができるので、クロック信号Ａとクロ
ック信号Ｂの位相に関係なくタイミング信号ＭとＬを所
定の位相にすることができる。またこれにより、信号Ｆ
と信号Ｈの位相により決まるクロック欠損のマージン
を、クロック信号Ａとクロック信号Ｂの位相に関係なく
一定に設定することができる。

【００４６】尚、上記の実施の形態においては、第１の
ラッチ回路列の段数を４段、第２のラッチ回路列の段数
を４段としたが、これに限定されず、第１のラッチ回路
列の段数をｍ段（ｍは２以上の整数）、第２のラッチ回
路列の段数を（ｍ＋１）段としても良い。また第１のラ
ッチ回路列と第２のラッチ回路列の２段目のラッチ出力
の位相を比較したが、ｋ（ｋはｍより小さい正の整数）
段目の位相を比較するようにしても良い。

【００４７】また、上記のラッチ出力位相比較に応じ
て、５進リングカウンタ５ではなく５進リングカウンタ
１１のリセットタイミングを調整するようにしても良
い。例えば、図１において、２ＤＦＦ１９と信号Ｋを切
り離し、２ＤＦＦ１９の後段にクロック信号Ｂに同期動
作するＤフリップフロップを設け、ＭＸ１５の入力端子
ＬをＤＦＦ１３の出力ではなく上記Ｄフリップフロップ
の出力に接続し、ＭＸ１５の入力端子ＨをＤＦＦ１４の
出力ではなく２ＤＦＦ１９の出力に接続し、ＭＸ１５の
出力端子をＡＮＤ素子４の入力端子ではなく信号Ｋに接
続し、またＤＦＦ１４の出力をＡＮＤ素子４の入力端子
に接続しても良い。このとき第１のラッチ回路列と第２
のラッチ回路列の段数はともに５段となる。

【００４８】また、５進のリングカウンタを用い、信号
Ｆの”Ｈ”期間と信号Ｈの”Ｈ”期間が前後に１クロッ
ク離れる（クロック欠損のマージンが２クロックであ
る）ビット同期回路について説明したが、本発明は４進
のリングカウンタを用いたビット同期回路や、２または
３進のリングカウンタを用い、クロック欠損のマージン
が１クロックのビット同期回路、さらには６進以上のリ
ングカウンタを用い、クロック欠損のマージンが３クロ
ック以上のビット同期回路に対しても適用可能である。

【００４９】

【発明の効果】以上のように本発明のビット同期回路に
よれば、外部リセット動作時に外部リセット位置調整手
段によって、第１の外部入力クロックと第２の外部入力
クロックの位相に応じて、第１または第２のｎ進リング
カウンタのリセットタイミングを調整し、常に第１のｎ
進リングカウンタをリセットしてから第１の外部入力ク
ロックの１クロック期間以内に第２のｎ進リングカウン
タをリセットすることができるので、外部入力クロック
の位相に関係なく、２つのタイミング信号Ｍを所定の位
相にすることができ、これによりクロック欠損のマージ
ンを常に一定に設定することが可能となるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の実施の形態を示すビット同期回路の回
路図である。

【図２】本発明の実施の形態の動作タイミングチャート
である。

【図３】本発明の実施の形態の動作タイミングチャート
である。

【図４】従来のビット同期回路の一例を示す回路図であ
る。

【図５】ビット同期回路のデータ乗せ換え回路の回路図
である。

【図６】従来のビット同期回路の動作タイミングチャー
トである。

【図７】従来のビット同期回路の問題点を示す動作タイ
ミングチャートである。

【符号の説明】

１、１０、１９ ２ＤＦＦ、２ 位相情報乗せ換え部、
３、１６ ＮＡＮＤ素子、４ ＡＮＤ素子、５、１１
５進リングカウンタ、６、９ ＯＲ素子、８、１２、１
３、１４ Ｄフリップフロップ（ＤＦＦ）、１５ マル
チプレクサ（ＭＸ）、１７ ＮＯＲ素子、１８ Ｓ−Ｒ
フリップフロップ（ＳＲＦＦ）、５０外部リセット位置
調整手段、１００ タイミング発生回路、１０２ デー
タ乗せ換え回路、ａ リードクロック入力端子、ｂ ラ
イトクロック入力端子、ｃ リセットパルス入力端子、
ｄ データ入力端子、ｅ データ出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の外部入力クロックにビット同期し
   た外部入力データを第２の外部入力クロックにビット同
   期したデータに変換するデータ乗せ換え回路と、このデ
   ータ乗せ換え回路に供給するタイミング信号を生成する
   タイミング発生回路とを備えたビット同期回路であり、 前記タイミング発生回路は、 前記第１の外部入力クロックに同期したタイミング信号
   を生成する第１のｎ（ｎは２以上の整数）進リングカウ
   ンタと、 前記第２の外部入力クロックに同期したタイミング信号
   を生成する第２のｎ進リングカウンタと、 リセットパルスが外部から入力されると、前記第１の外
   部クロックに同期して前記第１のカウンタをリセット
   し、前記第１のカウンタのリセットから前記第１の外部
   入力クロックの１クロック周期以内に、前記第２の外部
   クロックに同期して前記第２のカウンタをリセットする
   外部リセット位置調整手段とを有することを特徴とする
   ビット同期回路。
2. 【請求項２】 前記外部リセット位置調整手段は、 前記第１の外部入力クロックに同期して入力信号をラッ
   チするラッチ回路をｍ（ｍは２以上の整数）段直列接続
   し、初段のラッチ回路の入力端子を前記外部リセット信
   号に接続し、ｍ段目のラッチ回路の出力を前記第１のカ
   ウンタのリセット端子に与える第１のラッチ回路列と、 前記第２の外部入力クロックに同期して入力信号をラッ
   チするラッチ回路を（ｍ＋１）段直列接続し、初段のラ
   ッチ回路の入力を前記外部リセット信号に接続した第２
   のラッチ回路列と、 前記第１のラッチ回路列と前記第２のラッチ回路列とに
   おけるｋ（ｋはｍより小さい正の整数）段目のラッチ出
   力の位相を比較し、第１のラッチ回路列の位相のほうが
   早ければ、前記第２のラッチ回路列のｍ段目のラッチ出
   力を前記第２のカウンタのリセット端子に与え、また第
   ２のラッチ回路列の位相のほうが早ければ、前記第２の
   ラッチ回路列の（ｍ＋１）段目のラッチ出力を前記第２
   のカウンタのリセット端子に与える選択回路とを有する
   ことを特徴とする請求項１記載のビット同期回路。
3. 【請求項３】 前記外部リセット位置調整手段は、 前記第１の外部入力クロックに同期して入力信号をラッ
   チするラッチ回路を（ｍ＋１）（ｍは２以上の整数）段
   直列接続し、初段のラッチ回路の入力を前記外部リセッ
   ト信号に接続した第１のラッチ回路列と、 前記第２の外部入力クロックに同期して入力信号をラッ
   チするラッチ回路を（ｍ＋１）段直列接続し、初段のラ
   ッチ回路の入力端子を前記外部リセット信号に接続し、
   （ｍ＋１）段目のラッチ回路の出力を前記第２のカウン
   タのリセット端子に与える第２のラッチ回路列と、 前記第１のラッチ回路列と前記第２のラッチ回路列とに
   おけるｋ（ｋはｍより小さい正の整数）段目のラッチ出
   力の位相を比較し、第１のラッチ回路列の位相のほうが
   早ければ、前記第１のラッチ回路列の（ｍ＋１）段目の
   ラッチ出力を前記第１のカウンタのリセット端子に与
   え、また第２のラッチ回路列の位相のほうが早ければ、
   前記第１のラッチ回路列のｍ段目のラッチ出力を前記第
   １のカウンタのリセット端子に与える選択回路とを有す
   ることを特徴とする請求項１記載のビット同期回路。