JPH1082839A - Ｆｐｇａを使用した電子装置の診断方式 - Google Patents
Ｆｐｇａを使用した電子装置の診断方式Info
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- JPH1082839A JPH1082839A JP8255329A JP25532996A JPH1082839A JP H1082839 A JPH1082839 A JP H1082839A JP 8255329 A JP8255329 A JP 8255329A JP 25532996 A JP25532996 A JP 25532996A JP H1082839 A JPH1082839 A JP H1082839A
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Abstract
(57)【要約】
【課題】 装置の小型化と、信頼性の高い装置を実現す
る。 【解決手段】 ＦＰＧＡを使用した装置の診断方式にお
いて、ＦＰＧＡ１０は、該ＦＰＧＡ１０の回路構成情報
を書き込むプログラムエリア１０１と、構成情報データ
を記憶する構成情報格納用ＲＯＭ１１と、構成情報格納
用ＲＯＭ１１の構成情報データをプログラムエリア１０
１に書き込む構成情報書き込み制御部１０２と、プログ
ラムエリア１０１の構成情報を読み出す構成情報読み出
し制御部１０３と、読み出された構成情報の正常性を判
定する構成情報診断部１０４を備える構成にした。
る。 【解決手段】 ＦＰＧＡを使用した装置の診断方式にお
いて、ＦＰＧＡ１０は、該ＦＰＧＡ１０の回路構成情報
を書き込むプログラムエリア１０１と、構成情報データ
を記憶する構成情報格納用ＲＯＭ１１と、構成情報格納
用ＲＯＭ１１の構成情報データをプログラムエリア１０
１に書き込む構成情報書き込み制御部１０２と、プログ
ラムエリア１０１の構成情報を読み出す構成情報読み出
し制御部１０３と、読み出された構成情報の正常性を判
定する構成情報診断部１０４を備える構成にした。
Description
【０００１】
【発明が属する技術分野】本発明は、ＦＰＧＡ（Ｆｉｅ
ｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ）を使用した電子装置の診断方式に関し、特にＦＰＧ
Ａの故障検出が配線用素子の自発的動作により可能とす
るＦＰＧＡを使用した電子装置の診断方式に関するもの
である。
ｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ）を使用した電子装置の診断方式に関し、特にＦＰＧ
Ａの故障検出が配線用素子の自発的動作により可能とす
るＦＰＧＡを使用した電子装置の診断方式に関するもの
である。
【０００２】
【従来の技術】図８は、従来のＦＰＧＡを使用した電子
装置の診断回路を示すブロック図である。同図におい
て、ＦＰＧＡ９３には、これに書き込むデータを記憶す
る書き込むデータ格納用ＰＲＯＭ９４、このデータの書
き込みを制御する書き込み制御部９５、ＦＰＧＡ９３の
セルから読み出した構成情報と比較用データとを比較す
る比較回路９６がそれぞれ接続されている。比較用デー
タは比較データ格納用ＰＲＯＭ９７に格納されている。
また、比較回路９８には、その比較結果である良否結果
を保持する保持部９９が接続され、さらに、ＦＰＧＡ９
３には構成情報読み出し制御部１００が接続されてい
る。
装置の診断回路を示すブロック図である。同図におい
て、ＦＰＧＡ９３には、これに書き込むデータを記憶す
る書き込むデータ格納用ＰＲＯＭ９４、このデータの書
き込みを制御する書き込み制御部９５、ＦＰＧＡ９３の
セルから読み出した構成情報と比較用データとを比較す
る比較回路９６がそれぞれ接続されている。比較用デー
タは比較データ格納用ＰＲＯＭ９７に格納されている。
また、比較回路９８には、その比較結果である良否結果
を保持する保持部９９が接続され、さらに、ＦＰＧＡ９
３には構成情報読み出し制御部１００が接続されてい
る。
【０００３】この構成において、ＦＰＧＡ９３は、電源
オンなどを契機として、書き込み制御部９５からの制御
信号により書き込むデータ格納用ＰＲＯＭ９４から構成
情報データを取り出し、この構成情報データによりＦＰ
ＧＡ９３の内部に任意の回路を構成する。書き込み完了
後は、任意の回路にて動作を開始する。
オンなどを契機として、書き込み制御部９５からの制御
信号により書き込むデータ格納用ＰＲＯＭ９４から構成
情報データを取り出し、この構成情報データによりＦＰ
ＧＡ９３の内部に任意の回路を構成する。書き込み完了
後は、任意の回路にて動作を開始する。
【０００４】ＦＰＧＡ９３の診断は、構成情報読み出し
制御部１００からＦＰＧＡ９３に与える構成情報読み出
し開始信号８８を有意にする。読み出し開始信号１１０
が有意にされたＦＰＧＡ９３は、構成情報読み出し制御
部１００からの読み出し用クロック８９に従って構成情
報データが比較回路９６に出力される。
制御部１００からＦＰＧＡ９３に与える構成情報読み出
し開始信号８８を有意にする。読み出し開始信号１１０
が有意にされたＦＰＧＡ９３は、構成情報読み出し制御
部１００からの読み出し用クロック８９に従って構成情
報データが比較回路９６に出力される。
【０００５】
【発明が解決しようとする課題】上述した従来のＦＰＧ
Ａ診断方式では、その構成情報データの読み出し開始の
ために構成情報読み出し制御部１００等の外部回路が必
要とするため、高集積化のためにＦＰＧＡを使用したに
もかかわらず、ＦＰＧＡの外部に周辺回路を付加しなけ
ればならず、回路が大型化し高集積化ができないとうい
不具合があった。
Ａ診断方式では、その構成情報データの読み出し開始の
ために構成情報読み出し制御部１００等の外部回路が必
要とするため、高集積化のためにＦＰＧＡを使用したに
もかかわらず、ＦＰＧＡの外部に周辺回路を付加しなけ
ればならず、回路が大型化し高集積化ができないとうい
不具合があった。
【０００６】本発明は、このような従来の課題を解決す
るためになされたもので、ＦＰＧＡ内部の構成情報の診
断を内蔵する回路で行うことにより、ＦＰＧＡの高集積
化を生かして装置の小型化と信頼性の高い装置を実現す
るＦＰＧＡを使用した装置の診断方式を提供することを
目的とする。
るためになされたもので、ＦＰＧＡ内部の構成情報の診
断を内蔵する回路で行うことにより、ＦＰＧＡの高集積
化を生かして装置の小型化と信頼性の高い装置を実現す
るＦＰＧＡを使用した装置の診断方式を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＦＰＧＡを使
用した電子装置の診断方式であって、前記ＦＰＧＡは、
該ＦＰＧＡの回路構成情報を書き込むプログラムエリア
と、構成情報データを記憶する構成情報格納用ＲＯＭ
と、前記構成情報格納用ＲＯＭの構成情報データを前記
プログラムエリアに書き込む構成情報書き込み制御部
と、前記プログラムエリアの構成情報を読み出す構成情
報読み出し制御部と、前記読み出された構成情報の正常
性を判定する構成情報診断部を備えたことを特徴とす
る。
用した電子装置の診断方式であって、前記ＦＰＧＡは、
該ＦＰＧＡの回路構成情報を書き込むプログラムエリア
と、構成情報データを記憶する構成情報格納用ＲＯＭ
と、前記構成情報格納用ＲＯＭの構成情報データを前記
プログラムエリアに書き込む構成情報書き込み制御部
と、前記プログラムエリアの構成情報を読み出す構成情
報読み出し制御部と、前記読み出された構成情報の正常
性を判定する構成情報診断部を備えたことを特徴とす
る。
【０００８】本発明によれば、構成情報格納用ＲＯＭ、
構成情報読み出し制御部、構成情報書き込み制御部及び
構成情報診断部がＦＰＧＡに内蔵できるから、ＦＰＧＡ
の高集積化を生かして装置の小型化が可能になり、かつ
信頼性の高い電子装置を実現することができる。
構成情報読み出し制御部、構成情報書き込み制御部及び
構成情報診断部がＦＰＧＡに内蔵できるから、ＦＰＧＡ
の高集積化を生かして装置の小型化が可能になり、かつ
信頼性の高い電子装置を実現することができる。
【０００９】
【発明の実施の形態】図１は、本発明の実施の形態によ
るＦＰＧＡの構成図である。同図において、ＦＰＧＡ１
０は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ
ＧａｔｅＡｒｒａｙ）の回路構成情報を書き込むプロ
グラムエリア１０１、構成情報の読み出し制御部１０
２、構成情報の書き込み制御部１０３、読み出された構
成情報の正常性を判定する構成情報診断部１０４を内蔵
している。また、ＦＰＧＡ１０には、これに書き込むデ
ータを記憶する構成情報格納用ＲＯＭ１１と、構成情報
格納用ＲＯＭ１１に対して構成情報のリード信号１２ａ
を出力する周辺回路１２が接続されている。
るＦＰＧＡの構成図である。同図において、ＦＰＧＡ１
０は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ
ＧａｔｅＡｒｒａｙ）の回路構成情報を書き込むプロ
グラムエリア１０１、構成情報の読み出し制御部１０
２、構成情報の書き込み制御部１０３、読み出された構
成情報の正常性を判定する構成情報診断部１０４を内蔵
している。また、ＦＰＧＡ１０には、これに書き込むデ
ータを記憶する構成情報格納用ＲＯＭ１１と、構成情報
格納用ＲＯＭ１１に対して構成情報のリード信号１２ａ
を出力する周辺回路１２が接続されている。
【００１０】この構成において、ＦＰＧＡ１０は、周辺
回路１２からのリード信号１２ａを契機に構成情報書き
込み制御部１０３からの構成情報データリード信号１０
３ａと読み出しクロック１０３ｂにより構成情報格納用
ＲＯＭ１１から構成情報データを読み出してプログラム
エリア１０１に書き込む。この構成情報データの書き込
みに異常が生じた場合は、構成情報書き込み制御部１０
３から書き込み異常信号１０３ｃが出力される。また、
構成情報の書き込み完了後のＦＰＧＡ１０は、書き込ま
れた構成情報による回路構成によって動作を開始する。
回路１２からのリード信号１２ａを契機に構成情報書き
込み制御部１０３からの構成情報データリード信号１０
３ａと読み出しクロック１０３ｂにより構成情報格納用
ＲＯＭ１１から構成情報データを読み出してプログラム
エリア１０１に書き込む。この構成情報データの書き込
みに異常が生じた場合は、構成情報書き込み制御部１０
３から書き込み異常信号１０３ｃが出力される。また、
構成情報の書き込み完了後のＦＰＧＡ１０は、書き込ま
れた構成情報による回路構成によって動作を開始する。
【００１１】構成情報読み出し制御部１０２は、ＦＰＧ
Ａ１０の動作中でもプログラムエリア１０１に書き込ま
れた構成情報データをプログラムエリア１０１から読み
出すことができる構成になっている。すなわち、構成情
報診断部１０４からの構成情報データ読み出し信号１０
４ａと構成情報データ読み出しクロック１０４ｂを構成
情報読み出し制御部１０２に入力することにより、プロ
グラムエリア１０１に書き込まれた構成情報データをプ
ログラムエリア１０１から読み出し、この構成情報デー
タを構成情報診断部１０４に出力する。構成情報診断部
１０４では構成情報の正常性を診断する。この時、構成
情報診断部１０４には構成情報読み出し制御部１０２か
ら構成情報データ読み出し状態信号１０２ａが出力され
る。
Ａ１０の動作中でもプログラムエリア１０１に書き込ま
れた構成情報データをプログラムエリア１０１から読み
出すことができる構成になっている。すなわち、構成情
報診断部１０４からの構成情報データ読み出し信号１０
４ａと構成情報データ読み出しクロック１０４ｂを構成
情報読み出し制御部１０２に入力することにより、プロ
グラムエリア１０１に書き込まれた構成情報データをプ
ログラムエリア１０１から読み出し、この構成情報デー
タを構成情報診断部１０４に出力する。構成情報診断部
１０４では構成情報の正常性を診断する。この時、構成
情報診断部１０４には構成情報読み出し制御部１０２か
ら構成情報データ読み出し状態信号１０２ａが出力され
る。
【００１２】図２は、ＦＰＧＡの内部回路を構成するプ
ログラムエリア１０１の原理図を示す。同図（ａ）にお
いて、プログラムエリア内部は、接続制御部２１により
垂直配線２２及び水平配線２３で記憶／組み合わせ部２
４相互や入出力部２５間の接続を行うことで構成され
る。また、記憶／組み合わせ部２４は、その内部で記憶
・組み合わせの回路が選択される。さらに、垂直配線２
２及び水平配線２３の配線相互間の接続は、接続制御部
２１を構成するトランジスタをオンまたはオフ制御する
ことにより行われる。また、記憶／組み合わせ部２４の
接続は、その内部に設けたトランジスタのオン、オフに
より行われる。
ログラムエリア１０１の原理図を示す。同図（ａ）にお
いて、プログラムエリア内部は、接続制御部２１により
垂直配線２２及び水平配線２３で記憶／組み合わせ部２
４相互や入出力部２５間の接続を行うことで構成され
る。また、記憶／組み合わせ部２４は、その内部で記憶
・組み合わせの回路が選択される。さらに、垂直配線２
２及び水平配線２３の配線相互間の接続は、接続制御部
２１を構成するトランジスタをオンまたはオフ制御する
ことにより行われる。また、記憶／組み合わせ部２４の
接続は、その内部に設けたトランジスタのオン、オフに
より行われる。
【００１３】図２（ｂ）において、２１は接続制御部の
概念図を、２４は記憶／組み合わせ部の概念図をそれぞ
れ示し、記憶／組み合わせ部２４は論理素子２４ａ及び
記憶素子２４ｂ等から構成される。
概念図を、２４は記憶／組み合わせ部の概念図をそれぞ
れ示し、記憶／組み合わせ部２４は論理素子２４ａ及び
記憶素子２４ｂ等から構成される。
【００１４】図３により、配線の選択方法、及び記憶／
組み合わせの選択方法について説明する。同図（ａ）に
おいて、接続制御部２１は、垂直配線２２及び水平配線
２３に直列に接続したトランジスタ３１及び３２と、垂
直配線２２と水平配線２３の相互間を接続するトランジ
スタ３３と、これらトランジスタ３１、３２、３３を電
圧の印加の有無によりオン／オフ制御するオン／オフ制
御部３４、３５、３６を備える。このオン／オフ制御部
３４、３５、３６は、データの書き込み時に電圧の印加
の有無がトランジスタ３１、３２、３３のオン、オフと
なり、各配線の接続を決定する。
組み合わせの選択方法について説明する。同図（ａ）に
おいて、接続制御部２１は、垂直配線２２及び水平配線
２３に直列に接続したトランジスタ３１及び３２と、垂
直配線２２と水平配線２３の相互間を接続するトランジ
スタ３３と、これらトランジスタ３１、３２、３３を電
圧の印加の有無によりオン／オフ制御するオン／オフ制
御部３４、３５、３６を備える。このオン／オフ制御部
３４、３５、３６は、データの書き込み時に電圧の印加
の有無がトランジスタ３１、３２、３３のオン、オフと
なり、各配線の接続を決定する。
【００１５】図３（ｂ）において、記憶／組み合わせ部
２４は、Ｄ−ＦＦからなる記憶素子３７と、論理素子か
らなる組み合わせ回路３８を備え、記憶素子３７のＤ端
子、ＣＥ端子及びＣＫ端子にはトランジスタ３９、４
０、４１が接続され、このトランジスタ３９、４０、４
１のゲートには、電圧の印加の有無によりオン／オフ制
御するオン／オフ制御部４２、４３、４４がそれぞれ接
続されている。なお、書き込みの失敗やトランジスタの
破壊などが発生していた場合は、書き込んだ構成情報と
は異なる回路構成となる。これにより、構成情報書き込
み制御部の出力信号も書き込んだ値とは異なるが、この
値はそのまま出力される。
２４は、Ｄ−ＦＦからなる記憶素子３７と、論理素子か
らなる組み合わせ回路３８を備え、記憶素子３７のＤ端
子、ＣＥ端子及びＣＫ端子にはトランジスタ３９、４
０、４１が接続され、このトランジスタ３９、４０、４
１のゲートには、電圧の印加の有無によりオン／オフ制
御するオン／オフ制御部４２、４３、４４がそれぞれ接
続されている。なお、書き込みの失敗やトランジスタの
破壊などが発生していた場合は、書き込んだ構成情報と
は異なる回路構成となる。これにより、構成情報書き込
み制御部の出力信号も書き込んだ値とは異なるが、この
値はそのまま出力される。
【００１６】図４は、構成情報法読み出しの原理図であ
る。同図において、１０１はプログラムエリアであり、
図３（ａ）の集合体から構成され、その構成情報２値出
力は構成情報２値列出力セレクタ４５に出力される。ま
た、１０２は構成情報読み出し制御部であり、この構成
情報読み出し制御部１０２からの構成情報２値出力４６
は構成情報２値行出力セレクタ４７に出力される。
る。同図において、１０１はプログラムエリアであり、
図３（ａ）の集合体から構成され、その構成情報２値出
力は構成情報２値列出力セレクタ４５に出力される。ま
た、１０２は構成情報読み出し制御部であり、この構成
情報読み出し制御部１０２からの構成情報２値出力４６
は構成情報２値行出力セレクタ４７に出力される。
【００１７】４８は構成情報の行位置を計数するための
カウンタ、４９は構成情報の列位置を計数するためのカ
ウンタであり、この各カウンタ４８、４９には外部から
入力される構成情報読み出しクロック５０が入力される
とともに、各カウンタ４８、４９の計数値はそれぞれの
デコーダ５１、５２によりデコードされて、対応する構
成情報２値行出力セレクタ４７及び構成情報２値列出力
セレクタ４５にセレクト信号として出力される。また、
５３はデコーダ５１、５２からのデコード出力と構成情
報読み出し起動信号５４とを基に構成情報読み出し状態
信号５３ａを生成し出力する状態信号出力生成部であ
り、５５は構成情報２値行出力セレクタ４７と構成情報
２値列出力セレクタ４５の切り替えを行うセレクタであ
る。５６はセレクタ５５から出力される構成情報２値出
力からサム値を計算するサム値計算部であり、５７はセ
レクタ５５からの構成情報２値出力と構成情報２値出力
サム値の出力を選択するセレクタである。また、５８は
構成情報２値出力のＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎ
ｄａｎｃｙ Ｃｈｅｅｋ）を行うＣＲＣ回路であり、５
９は構成情報２値出力（サム値を含む）とＣＲＣを構成
情報読み出し状態信号５３ａにより切り替えるセレクタ
である。
カウンタ、４９は構成情報の列位置を計数するためのカ
ウンタであり、この各カウンタ４８、４９には外部から
入力される構成情報読み出しクロック５０が入力される
とともに、各カウンタ４８、４９の計数値はそれぞれの
デコーダ５１、５２によりデコードされて、対応する構
成情報２値行出力セレクタ４７及び構成情報２値列出力
セレクタ４５にセレクト信号として出力される。また、
５３はデコーダ５１、５２からのデコード出力と構成情
報読み出し起動信号５４とを基に構成情報読み出し状態
信号５３ａを生成し出力する状態信号出力生成部であ
り、５５は構成情報２値行出力セレクタ４７と構成情報
２値列出力セレクタ４５の切り替えを行うセレクタであ
る。５６はセレクタ５５から出力される構成情報２値出
力からサム値を計算するサム値計算部であり、５７はセ
レクタ５５からの構成情報２値出力と構成情報２値出力
サム値の出力を選択するセレクタである。また、５８は
構成情報２値出力のＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎ
ｄａｎｃｙ Ｃｈｅｅｋ）を行うＣＲＣ回路であり、５
９は構成情報２値出力（サム値を含む）とＣＲＣを構成
情報読み出し状態信号５３ａにより切り替えるセレクタ
である。
【００１８】この構成において、プログラムエリア１０
１の構成情報読み出し制御部１０２からは、常に構成情
報２値信号４５が出力されている。この構成情報２値信
号４５は各行列位置により、構成情報２値行出力セレク
タ４７及び構成情報２値列出力セレクタ４５に出力さ
れ、さらに各行列位置により選択されてビットストリー
ムとするセレクタ５４に出力される。ビットストリーム
となった構成情報データは直接セレクタ５７に出力され
るとともに、サム値計算部５６により各行ごとに出力の
サム値が計算される。そして、サム値を含むビットスト
リームデータの後にはＣＲＣ回路５８によりＣＲＣビッ
トが付加された後、セレクタ５９を介して図１に示す構
成情報診断部１０４に出力される。
１の構成情報読み出し制御部１０２からは、常に構成情
報２値信号４５が出力されている。この構成情報２値信
号４５は各行列位置により、構成情報２値行出力セレク
タ４７及び構成情報２値列出力セレクタ４５に出力さ
れ、さらに各行列位置により選択されてビットストリー
ムとするセレクタ５４に出力される。ビットストリーム
となった構成情報データは直接セレクタ５７に出力され
るとともに、サム値計算部５６により各行ごとに出力の
サム値が計算される。そして、サム値を含むビットスト
リームデータの後にはＣＲＣ回路５８によりＣＲＣビッ
トが付加された後、セレクタ５９を介して図１に示す構
成情報診断部１０４に出力される。
【００１９】以上が読み出されたデータの出力経路であ
り、この動作の起動は構成情報読み出し起動信号５４に
より行われる。また、出力中は、構成情報読み出し状態
信号５３ａを有意にすることにより、外部へ出力する。
り、この動作の起動は構成情報読み出し起動信号５４に
より行われる。また、出力中は、構成情報読み出し状態
信号５３ａを有意にすることにより、外部へ出力する。
【００２０】図５に、構成情報の出力フォーマットを示
す。同図（ａ）において、構成情報の出力データは、同
期パターン部６１、構成情報データ部６２のサム値６
３、ＣＲＣ部６４から構成されている。構成情報データ
部は、図５（ｂ）に示すように、行単位等で分割するこ
とも可能である。この時の構成情報読み出し状態信号は
符号６５と６６で示すように出力される。
す。同図（ａ）において、構成情報の出力データは、同
期パターン部６１、構成情報データ部６２のサム値６
３、ＣＲＣ部６４から構成されている。構成情報データ
部は、図５（ｂ）に示すように、行単位等で分割するこ
とも可能である。この時の構成情報読み出し状態信号は
符号６５と６６で示すように出力される。
【００２１】図６は、構成情報診断部の原理図である。
同図において、構成情報データ７１は構成情報読み出し
クロック７１によってシリアル／パラレル変換部７３に
入力される。この時、図５から明らかなように、構成情
報読み出し状態信号６６は構成情報データの先頭から最
後まで出力される。この構成情報読み出し状態信号６６
の有意状態かた無意状態への変化において、ＣＲＣ部を
フリップ二ロップ７４に記憶する。記憶されたＣＲＣは
期待値保持部７５の期待値と比較器７６で比較され、一
致していれば診断の結果を良とし、不一致であれば故障
と判断し、それぞれの診断結果を出力する。診断の結果
によって再度書き込みが必要な場合は、再度書き込みを
行い、書き込みの修正を行う。
同図において、構成情報データ７１は構成情報読み出し
クロック７１によってシリアル／パラレル変換部７３に
入力される。この時、図５から明らかなように、構成情
報読み出し状態信号６６は構成情報データの先頭から最
後まで出力される。この構成情報読み出し状態信号６６
の有意状態かた無意状態への変化において、ＣＲＣ部を
フリップ二ロップ７４に記憶する。記憶されたＣＲＣは
期待値保持部７５の期待値と比較器７６で比較され、一
致していれば診断の結果を良とし、不一致であれば故障
と判断し、それぞれの診断結果を出力する。診断の結果
によって再度書き込みが必要な場合は、再度書き込みを
行い、書き込みの修正を行う。
【００２２】図７は、本発明のＦＰＧＡを、ターミナル
アダプタ（通信制御装置）で端末機器（例えば、データ
端末装置）を公衆網に対して接続するためのインタフェ
ース変換用のゲートアレーとして適用した場合のブロッ
ク図である。同図において、８１はＭＰＵ、８２はＲＯ
Ｍ、８３はＲＡＭ、８４はＦＰＧＡ、８５は診断回路、
８６は初期化回路、８７はＲＯＭ、８８は通信制御部、
８９は通信制御部８８に接続された端末装置、９０は通
信制御部８８が接続される公衆網である。また、９１は
アラーム出力部である。
アダプタ（通信制御装置）で端末機器（例えば、データ
端末装置）を公衆網に対して接続するためのインタフェ
ース変換用のゲートアレーとして適用した場合のブロッ
ク図である。同図において、８１はＭＰＵ、８２はＲＯ
Ｍ、８３はＲＡＭ、８４はＦＰＧＡ、８５は診断回路、
８６は初期化回路、８７はＲＯＭ、８８は通信制御部、
８９は通信制御部８８に接続された端末装置、９０は通
信制御部８８が接続される公衆網である。また、９１は
アラーム出力部である。
【００２３】この構成において、ＭＰＵ８１は８２に格
納されている制御プログラムにより通信制御部８８を制
御することにより、ＦＰＧＡ８４に通信制御部８８を介
して接続される端末装置８９を公衆網９０に接続し、イ
ンタフェース変換を行い、通信を行う。装置の起動後、
ＦＰＧＡ８４は構成情報格納用ＲＯＭ８７から構成情報
を読み出し内部のプログラムエリアに書き込む。構成情
報の書き込み完了後、プログラムエリアに書き込まれた
構成情報の回路構成によって周辺との信号の授受を行
う。
納されている制御プログラムにより通信制御部８８を制
御することにより、ＦＰＧＡ８４に通信制御部８８を介
して接続される端末装置８９を公衆網９０に接続し、イ
ンタフェース変換を行い、通信を行う。装置の起動後、
ＦＰＧＡ８４は構成情報格納用ＲＯＭ８７から構成情報
を読み出し内部のプログラムエリアに書き込む。構成情
報の書き込み完了後、プログラムエリアに書き込まれた
構成情報の回路構成によって周辺との信号の授受を行
う。
【００２４】本実施の形態では、ＭＰＵ８１の周辺回
路、通信制御部８８の動作指示回路がプログラムされて
いる。また、診断回路８５は、周期的に構成情報読み出
し開始信号を有意にして構成情報を構成情報読み出しク
ロック信号により読み出す。読み出された構成情報デー
タは診断回路８５に出力され、期待値と比較される。そ
して、上記比較による結果が故障と判定された場合は、
エラー検出信号が初期化回路８６に出力される。初期化
回路８６では、エラー検出信号が有意であることを検出
すると、初期化信号をＦＰＧＡ８４に出力する。また
は、設定により初期化を行わずにアラーム出力部９１へ
出力し外部へ送出する。
路、通信制御部８８の動作指示回路がプログラムされて
いる。また、診断回路８５は、周期的に構成情報読み出
し開始信号を有意にして構成情報を構成情報読み出しク
ロック信号により読み出す。読み出された構成情報デー
タは診断回路８５に出力され、期待値と比較される。そ
して、上記比較による結果が故障と判定された場合は、
エラー検出信号が初期化回路８６に出力される。初期化
回路８６では、エラー検出信号が有意であることを検出
すると、初期化信号をＦＰＧＡ８４に出力する。また
は、設定により初期化を行わずにアラーム出力部９１へ
出力し外部へ送出する。
【００２５】このように周期的にＦＰＧＡの診断を行っ
ても装置の動作自体に影響を与えることなく良否の判定
が可能になる。
ても装置の動作自体に影響を与えることなく良否の判定
が可能になる。
【００２６】なお、本実施の形態は、データ端末装置が
ターミナルアダプタ（本発明を適用した通信制御装置）
及び公衆網を介して他のデータ端末装置との通信時等、
本発明を適用している装置がオンライン状態のときにも
使用することができる。
ターミナルアダプタ（本発明を適用した通信制御装置）
及び公衆網を介して他のデータ端末装置との通信時等、
本発明を適用している装置がオンライン状態のときにも
使用することができる。
【００２７】
【発明の効果】以上説明したように本発明によれば、構
成情報格納用ＲＯＭ、構成情報読み出し制御部、構成情
報書き込み制御部及び構成情報診断部がＦＰＧＡに内蔵
できるから、ＦＰＧＡの高集積化を生かして電子装置の
小型化が可能になり、かつ信頼性の高い装置を実現する
ことができる。
成情報格納用ＲＯＭ、構成情報読み出し制御部、構成情
報書き込み制御部及び構成情報診断部がＦＰＧＡに内蔵
できるから、ＦＰＧＡの高集積化を生かして電子装置の
小型化が可能になり、かつ信頼性の高い装置を実現する
ことができる。
【図１】本発明の実施の形態によるＦＰＧＡの構成図で
ある。
ある。
【図２】本発明の実施の形態におけるＦＰＧＡの内部回
路を構成するプログラムエリア１０１の原理図である。
路を構成するプログラムエリア１０１の原理図である。
【図３】本発明の実施の形態における配線相互間、記憶
／組み合わせ部の配線を示す原理図である。
／組み合わせ部の配線を示す原理図である。
【図４】本発明の実施の形態における構成情報法読み出
しの原理図である。
しの原理図である。
【図５】本発明の実施の形態における構成情報の出力フ
ォーマットである。
ォーマットである。
【図６】本発明の実施の形態における構成情報診断部の
原理図である。
原理図である。
【図７】本発明のＦＰＧＡを通信制御装置でデータ端末
装置を公衆網に対して接続ためのインタフェース変換用
のゲートアレーとして適用した場合のブロック図であ
る。
装置を公衆網に対して接続ためのインタフェース変換用
のゲートアレーとして適用した場合のブロック図であ
る。
【図８】従来のＦＰＧＡを使用した装置の診断回路を示
すブロック図である。
すブロック図である。
１０ ＦＰＧＡ １１ 構成情報格納ＲＯＭ １２ 周辺回路 １０１ プログラムエリア １０２ 構成情報読み出し制御部 １０３ 構成情報書き込み制御部 １０４ 構成情報診断部
Claims (1)
- 【請求項１】 ＦＰＧＡを使用した電子装置の診断方式
であって、 前記ＦＰＧＡは、該ＦＰＧＡの回路構成情報を書き込む
プログラムエリアと、構成情報データを記憶する構成情
報格納用ＲＯＭと、前記構成情報格納用ＲＯＭの構成情
報データを前記プログラムエリアに書き込む構成情報書
き込み制御部と、前記プログラムエリアの構成情報を読
み出す構成情報読み出し制御部と、前記読み出された構
成情報の正常性を判定する構成情報診断部を備えたこと
を特徴とするＦＰＧＡを使用した電子装置の診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255329A JPH1082839A (ja) | 1996-09-06 | 1996-09-06 | Ｆｐｇａを使用した電子装置の診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255329A JPH1082839A (ja) | 1996-09-06 | 1996-09-06 | Ｆｐｇａを使用した電子装置の診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1082839A true JPH1082839A (ja) | 1998-03-31 |
Family
ID=17277282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255329A Pending JPH1082839A (ja) | 1996-09-06 | 1996-09-06 | Ｆｐｇａを使用した電子装置の診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1082839A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2019219221A (ja) * | 2018-06-18 | 2019-12-26 | ローム株式会社 | 半導体集積回路、ブリッジチップ、ディスプレイシステム、自動車 |
-
1996
- 1996-09-06 JP JP8255329A patent/JPH1082839A/ja active Pending
Cited By (13)
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |