JPH1083700A - メモリアレイの耐久性試験方法及び特定の型式の試験の数の監視回路 - Google Patents

Abstract

(57)【要約】 【課題】 チップに形成されたメモリアレイの耐久性試
験及びパラメトリック特徴付け試験に要する時間を短縮
し、これに使用するハ−ドウエアを減少させる。 【解決手段】 これらの試験は、試験器からチップに対
して単一のコマンドが送られると、メモリチップに対し
て自動的に行われる。自動化された試験手順は、試験デ
−タが外部から多数の入力／出力ピンを通過することな
く、内部的にセットアップされる。耐久性試験は、故障
が検出されるか又は試験サイクルの要求数が完了するま
で、プログラミング，消去，コンパクト動作を通じてメ
モリチップを自動的にサイクルさせる。パラメトリック
特徴付け試験では、メモリチップに記憶されるデ−タを
使用する動作に対して供給電圧の最大値及び最小値が自
動的に決定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュ消去可
能な、電気的にプログラマブルなリードオンリメモリ
（フラッシュＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭ）
アレイの様な不揮発性、集積回路メモリアレイに関す
る。特に、本発明は、２つのオンチップ制御動作であ
る、（ａ）プログラミング，消去及び／又はコンパクト
化のためのこの様なメモリの耐久性試験、及び（ｂ）こ
の様なメモリの動作のための最大及び／又は最少供給電
圧の発見に関する。より具体的には、単一の集積回路チ
ップ上に形成されたメモリアレーの耐久性試験を行う方
法及びこの様なメモリアレイのチップ上での特定の型式
の試験の数を監視する回路に関する。

【０００２】

【従来の技術】ここに述べる形式のフラッシュＥＰＲＯ
Ｍは、Ｓ．マクヘルジー等の「５１２Ｋ ＣＭＯＳ Ｅ
ＥＰＲＯＭにおける単一のトランジスタＥＥＰＲＯＭセ
ル及びその実施」、ＩＥＤＭ１９８５（ｐ．６１６〜６
１９）及びＶ．キーネット等の「９０ｎｓ１００Ｋ消去
／プログラム・サイクル・メガビット・フラッシュメモ
リ」、ＩＳＳＣＣ１９８９（ｐ．１４０〜１４１）に記
載されている。参考文献（ａ）の論題はまた，米国特許
第４，６９８，７８７号明細書で論じられている。

【０００３】初期のフラッシュメモリは、最初の試験手
順中に行われる書込み及び消去動作を含む書込み及び消
去動作を行う時、別個のチップのマイクロプロセッサ及
び／又は試験器からの複雑なコマンドを必要とする。例
えば、マイクロプロセッサからの単純な消去コマンドの
代わりに、マイクロプロセッサは、消去パルスの長さの
様な情報を供給し、また正しい消去を調べるため試験ル
ーチンを供給した。試験器からの単純な試験サイクルコ
マンドの代わりに、試験器は書込み及び消去動作をメモ
リへ繰り返し発行した。試験器はまた、フラッシュメモ
リが耐えたサイクルの数を絶えず追跡した。書込み／消
去及び試験動作のためのコマンドは、同じ形式のチップ
間の製造のバラツキを適応させるため変更できたが、こ
れらの変更は、システム利用者又は試験技術者によりプ
ログラムされねばならず、製造中に余分な試験時間を必
要とする。

【０００４】フラッシュメモリ技術が進化するにつれ、
またメモリ記憶容量の増加につれて、試験技術者による
試験の容易さの増加，試験時間の減少及び試験ハードウ
エアの減少の要求は、フラッシュメモリのプログラミン
グ／消去動作のための、及びパラメトリックデータの発
見のための自動化された試験命令の発展をもたらした。
自動化されたプログラミング／消去及び試験制御命令
は、この様なフラッシュＥＰＲＯＭの書込み状態機械
（ＷＳＭ）アーキテクチャに埋め込まれる。これらの制
御命令のためのコードは、ＷＳＭ内の制御リードオンリ
メモリに記憶される。ＷＳＭに埋め込まれた自動化され
たプログラミング／消去及び試験制御命令では、チップ
の外部の試験器は単純なコマンドを供給するだけでよ
い。即ち、チップに対して外部の試験器は、パルス長方
向及び書込み／消去又は試験動作を行うのに必要な他の
情報を供給する必要はない。埋め込まれた書込み／消去
及び試験制御命令は、メモリ製造者が、製造上のバラツ
キを保障するためチップ上の書込み／消去及び試験制御
命令を与えることを可能にしている。

【０００５】メモリチップ上に、メモリチップの外部の
マイクロプロセッサ又は試験器の特徴の全部を持つマイ
クロプロセッサを形成することは実際的ではないが、そ
れはメモリチップは、一般に、メモリアレイの外側に限
られた空間をもつからである。しかし、埋込まれた制御
命令の１つの先行技術の実施は、マイクロコードＲＯＭ
に基づく実施であり、数個の試験動作又は手順を遂行す
るため比較的に小さなチップ面積を使用し最大の融通性
を与える。この先行技術のＲＯＭに基づく実施は、マイ
クロ命令及び制御データを内に含む制御リードオンリメ
モリ（ＣＲＯＭ）と、制御リードオンリメモリ（ＣＲＯ
Ｍ）から命令を選択するためのプログラム・カウンタ・
マルチプレクサ（ＰＣＭ）と、マイクロ命令デコーダ
（ＭＩＤ）と、制御信号を試験する入力試験入力マルチ
プレクサ（ＴＩＭ）と、制御信号を発生する随意の状態
出力レジスタ（ＳＯＲ）と、機能呼び出しを可能にする
随意のサブルーチン・スタック（ＳＳ）とを含む。前述
の形式のマイクロコードＲＯＭに基づく実施は、米国特
許第５，３５９，５７０号明細書及び米国特許第５，４
９１，６６０号明細書に記載されている。

【０００６】

【発明が解決しようとする課題】単一の集積回路チップ
上に形成されたメモリアレイの耐久性及びパラメトリッ
ク特徴付け試験に要する時間を短縮し、これに使用する
ハードウエアを減らす。

【０００７】

【課題を解決するための手段】本発明におけるチップ上
で制御される耐久性試験及びパラメトリック特徴付け試
験は、試験時間及び、多くの場合において、ハードウエ
アを節約する。両方の試験は、試験器からチップに対し
て単一のコマンドが送られると、メモリチップに対して
自動的に行われる。これは、試験器の負担を軽減し、こ
れにより、フローを実行するための試験器のセットアッ
プに要する時間及び試験を監視するのに要する時間を減
少する。即ち、本発明の自動化された試験手順は、より
速く走行するが、それは、オンチップ（on-chip ）試験
器が、外部から発行されるより少ないコマンドを必要と
し、また外部からの状態の検査もより少なくてよいから
である。本発明の手順は、外部試験器がより少数の入力
／出力ピンをもつことを可能にする。試験データは、多
数の入力／出力データピンを通過することなく内部的に
セットアップされるので、外部の試験ハードウエアの費
用は減少する。具体的には、耐久性試験（これは「オー
トサイクル」試験とも呼ばれる。）は、故障が検出され
るか又は試験サイクルの要求数が完了するまで、プログ
ラミング，消去及び／又はコンパクト化動作のどの様な
組み合わせを通してもメモリチップを自動的にサイクル
（循環）させる。パラメトリック特徴付け試験は、「オ
ートＶｃｃＭａｘ／Ｍｉｎ」試験モードとも呼ばれ、メ
モリチップに記憶されるデータを使用する動作に対して
自動的にＶｃｃＭａｘ又はＶｃｃＭｉｎを決定する。

【０００８】耐久性試験では、制御リードオンリメモリ
（ＣＲＯＭ）内の情報を検査するオンチップ組込み論理
ブロック観測（ＢＩＬＢＯ）レジスタを含むマイクロシ
ーケンサを使用する。制御リードオンリメモリからの出
力データは、大きなカウントのカウンタとして使用する
ため強化されたＢＩＬＢＯレジスタ内にラッチされる。
マイクロシーケンサは、耐久性試験コマンドを受け、強
化されたカウンタを使用し、オンチップ制御される耐久
性試験サイクルの数を監視する。パラメトリック試験中
は，オンチップ・ディジタル／アナログ変換器は、メモ
リのデータセル及び参照セルの両方に供給される供給電
圧に階段状の変化を生じさせる。マイクロシーケンサ
は、パラメトリックデータ試験コマンドを受けて、パラ
メトリックデータ試験を行う。

【０００９】

【発明の実施の形態】図１を参照すると、メモリチップ
の統合される一部であるメモリセルのアレイの一例が、
本発明の方法の使用を示す目的で示されている。各セル
は、フローティングゲートトランジスタ１０で、ソース
１１とドレイン１２とフローティングゲート１３と制御
ゲート１４とをもつ。セル１０の行の制御ゲート１４の
各々はワードライン１５に接続され、ワードライン１５
の各々はワードラインデコーダ１６に接続される。セル
１０の行のソース１１の各々は、ソースライン１７に接
続される。セル１０の列のドレイン１２の各々は、ドレ
イン列ライン１８に接続される。ソースライン１７の各
々は、共通列ライン１７ａにより列デコーダ１９に接続
され、ドレイン列ライン１８の各々は、列デコーダ１９
に接続される。

【００１０】読取りモードにおいて、ワードラインデコ
ーダ１６は、ライン２０Ｒ上のワードラインアドレスと
読取り／書き込み／消去制御回路２１（又はマイクロプ
ロセッサ２１）からの信号とに応答して、予め選択され
た正の電圧Ｖｃｃ（約＋５ｖ）を選択されたワードライ
ン１５に印加し、低電圧（接地又はＶｓｓ）を選択され
ないワードライン１５に印加するように機能する。列デ
コーダ１９は、予め選択された正の電圧Ｖｓｅｎ（約＋
１ｖ）を少なくとも選択されたドレイン列ライン１８に
印加し、低電圧（０Ｖ）をソースライン１７に印加する
ように機能する。列デコーダ１９は、また、アドレスラ
イン２０Ｄ上の信号に応答して、選択されたセル１０の
選択されたドレイン列ライン１８をデータ入力／出力端
子２２に接続する。選択されたドレイン列ライン１８及
び選択されたワードライン１５に接続されるセル１０の
導電又は非導電状態は、データ入力／出力端子２２に接
続されるセンス増幅器（不図示）により検出される。

【００１１】フラッシュ消去モード中に、列デコーダ１
９は、全部のドレイン列ライン１８をフローティング
（「ＯＦＦ」状態にバイアスされた電界効果トランジス
タのような高いインピーダンスに接続された）状態にし
ておくように機能する。ワードラインデコーダ１６は、
全部のワードライン１５をＶｓｓに接続するように機能
し、Ｖｓｓは接地又は０Ｖでよい。列デコーダ１９はま
た、正の電圧Ｖｅｅ（約＋１０Ｖから＋１５Ｖ）を全部
のソースライン１７に印加するように機能する。これら
の消去電圧は、ゲート酸化物領域を横切り十分な電界強
度を作り、電荷をフローティングゲート１３から移動さ
せてメモリセル１０を消去するファウラー・ノルドハイ
ム（Ｆowler-Nordheim）トンネル電流を発生する。ワー
ドライン１５上の電位は基準電圧Ｖｓｓであるので、セ
ル１０は、消去中は、非導電状態に残る。消去し過ぎの
セルは、幾つかの圧縮手順の１つで訂正される。

【００１２】書込み又はプログラムモードにおいては、
ワードラインデコーダ１６は、ライン２０Ｒ上のワード
ラインアドレス信号と読取り／書込み／消去制御回路２
１（又はマイクロプロセッサ２１）からの信号とに応答
して、予め選択された第１のプログラミング電圧Ｖｐｐ
（約＋１２Ｖ）を、選択された制御ゲート１４を含む選
択されたワードライン１５上に印加するように機能して
もよい。列デコーダ１９はまた、第２のプログラミング
電圧Ｖｂｌ（約＋５Ｖから＋１０Ｖ）を選択されたドレ
イン列ライン１８上、従って選択されたセル１０のドレ
イン１２に印加するように機能する。ソースライン１７
は基準電位Ｖｓｓに接続され、これは接地でもよい。選
択されないドレイン列ライン１８の全部は、基準電位Ｖ
ｓｓに接続されるかフロートにされる。これらのプログ
ラミング電圧は、選択されたメモリセル１０のチャネル
中に高い電流（ドレイン１２からソース１１への）状態
を作り、この結果として、ドレイン・チャネル接合の近
くにチャネル・ホットエレクトロン及びなだれ降伏エレ
クトロンを発生させ、これはチャネル酸化物を横切り選
択されたセル１０のフローティングゲート１３に注入さ
れる。プログラミング時間は、チャネル領域（０Ｖの制
御ゲート１４をもつ）に対して略−２Ｖから−６Ｖの負
のプログラム電荷をもつフローティングゲート１３をプ
ログラムするのに十分長いように選択される。この実施
例に従って製作されるメモリセル１０に対して、制御ゲ
ート１４／ワードライン１５とフローティングゲート１
３との間の結合係数は、略０．６である。従って、例え
ば、選択された制御ゲート１４を含む選択されたワード
ライン１５上の１２Ｖのプログラミング電圧Ｖｐｐは、
略＋７．２Ｖの電圧を選択されたフローティングゲート
１３上に印加する。フローティングゲート１３（約＋
７．２Ｖの電圧）と接地された（約０Ｖ）ソースライン
１７との電圧差は、ゲート酸化物を横切りソース１１と
フローティングゲート１３との間にファウラー・ノルド
ハイムトンネル電流を生じさせて、選択された又は選択
されないセル１０のフローティングゲート１３を充電す
るには不十分である。選択されたセル１０のフローティ
ングゲート１３は、プログラミング中に注入されたホッ
トエレクトロンで充電され、これらのエレクトロンは次
に、選択されたセル１０のフローティングゲート１３の
下のソース・ドレイン通路を、その制御ゲート上の＋５
Ｖで非導電性にするが、これは「ゼロ」ビットとして読
出される状態である。プログラムされてないセル１０
は、それらの制御ゲート上の＋５Ｖで導電性である、フ
ローティングゲート１３の下のソース・ドレイン通路を
有し、これらのセル１０は「１」ビットとして読出され
る。

【００１３】便宜のための、読取り，書き込み及び消去
電圧を次の表１に示す。

【００１４】

【表１】

【００１５】図２は、図１に示すメモリセルのプログラ
ミング，消去又はコンパクト化の制御のための米国特許
第５，４９１，６６０号明細書に記載された回路のブロ
ック図形式の従来技術の例を示す。図２の回路は、次を
含む。 ａ）マイクロプログラムリードオンリメモリ又は制御リ
ードオンリメモリＣＲＯＭ。このマイクロプログラムＲ
ＯＭ ＣＲＯＭは、消去可能セル１０の不揮発性アレイ
又は他の形式の不揮発性アレイでよい。ＣＲＯＭの出力
は、次に述べる組込み論理ブロック観測レジスタを通
り、図１のフラッシュＥＰＲＯＭの内部回路動作のマイ
クロコントロール及び制御に使用される。 ｂ）組込み論理ブロック観測（built-in-logic-block-o
bservation) ＢＩＬＢＯレジスタ。ＢＩＬＢＯレジスタ
は、マイクロプログラムメモリ内の情報が正しいかどう
かを検査し、ＣＲＯＭからの出力データをラッチするの
に使用される。ＢＩＬＢＯレジスタは、カウンタ及び／
又はシフタとして使用可能である。ラッチされた出力デ
ータは、例えば、チップ上の高電圧回路の活性化又は非
活性化を示す出力，アドレスカウンタ及びデコーダ回路
の命令及びデータ比較回路の起動を含む。 ｃ）マイクロシーケンサ回路ＭＣ。マイクロシーケンサ
回路ＭＣは、プログラムカウンタＰＣとインクリメンタ
ＩＮＣとプログラムカウンタマルチプレクサＰＣＭとマ
イクロ命令デコーダＭＩＤと試験入力マルチプレクサＴ
ＩＭとサブルーチンスタックＳＳと状態出力レジスタＳ
ＯＲとを含む。サブルーチンスタックＳＳは、第１スタ
ックマルチプレクサＳＭＵＸ１と第１スタックレジスタ
ＳＲＥＧ１と第２スタックマルチプレクサＳＭＵＸ０と
第２スタックレジスタＳＲＥＧ０とを含む。

【００１６】プログラムカウンタＰＣは、現在アドレス
されているマイクロコードワードのアドレスを内に含
む。インクリメンタＩＮＣは、現在のプログラムカウン
タＰＣの値を取り、次のマイクロコードアドレスを発生
する。この例のプログラムカウンタマルチプレクサＰＣ
Ｍは、３対１マルチプレクサである。マイクロ命令デコ
ーダＭＩＤ（次の節で述べる）の制御の下で、プログラ
ムカウンタマルチプレクサＰＣＭは、アドレス入力とし
てマイクロプログラムメモリＣＲＯＭと、現在のマイク
ロコードワード（第２スタックレジスタＳＲＥＧ０の現
在の値）からのフィールド又はインクリメンタＩＮＣの
どちらかとを選択する。

【００１７】マイクロ命令デコーダＭＩＤは、試験入力
マルチプレクサＴＩＭ及び他の入力からのマイクロコー
ドワードの演算コードフィールドを復号する。マイクロ
命令デコーダＭＩＤは、プログラムカウンタマルチプレ
クサＰＣＭ，第１スタックマルチプレクサＳＭＵＸ１，
第２スタックマルチプレクサＳＭＵＸ０及び状態出力レ
ジスタＳＯＲの入力状態を制御する。試験入力マルチプ
レクサＴＩＭは、条件分岐命令（condition branch ins
truction）に対する試験のためｎ個の入力（例えば、32
個の入力）の１つを選択する。

【００１８】サブルーチンスタックＳＳは、第１スタッ
クマルチプレクサＳＭＵＬＸ１と第１スタックレジスタ
ＳＲＥＧ１と第２スタックマルチプレクサＳＭＵＬＸ０
と第２スタックレジスタＳＲＥＧ０とからなる。サブル
ーチンスタックＳＳは、サブルーチン呼出しを２つの深
さに入れ子にすることを可能にする。状態出力レジスタ
ＳＯＲは、例えば、１３ビットのレジスタで、そのビッ
トはセット又はクリアできる。試験入力マルチプレクサ
ＴＩＭの入力Ｔ１〜Ｔｎは、チップ上の他の論理回路か
らの試験条件入力であり、他の論理回路は、チップ上に
ない（オフチップ）マイクロプロセッサからの入力によ
りトリガされる。

【００１９】状態出力レジスタＳＯＲからの出力は、例
えば、マイクロシーケンサ状態（終了した又はしてな
い）のための、オーバレイブロックのための、プログラ
ム／消去故障のための、クロック発振器停止のための、
列選択のための、セレクタ・カウンタのインクリメント
のための、タイマ無視のための、カウンタ・インクリメ
ントのための、セット符号試験モードのための、外部ク
ロックによるパルスタイマ無視のための、行冗長整合の
強制のための、列冗長整合の強制のための、ビット又は
バイト訂正の選択のための、及びオーバレイブロックに
アクセスのための出力を含む。

【００２０】制御リードオンリメモリＣＲＯＭと組込み
論理ブロック観測ＢＩＬＢＯレジスタとマイクロシーケ
ンサ回路ＭＣとが一旦フラッシュメモリチップに集積さ
れると、図１に示す様なメモリセル１０のアレイに対す
るプログラム，消去及び／又はコンパクト化動作は、１
組のマイクロコードを制御リードオンリメモリＣＲＯＭ
内にプログラムすることにより実施される。しかしなが
ら、従来技術においては、（ａ）この様なメモリのプロ
グラミング，消去及び／又はコンパクト化のための耐久
性試験、及び（ｂ）この様なメモリに記憶されたデータ
を使用する動作のためのＶｃｃＭａｘ又はＶｃｃＭｉｎ
を自動的に発見するための試験時間又はハードウエアを
軽減するためマイクロコード・アプローチを使用した特
別な動作は実行されていない。

【００２１】従来は、耐久性試験は、「全チップ」（fu
ll-chip ）消去コマンド又は一連のブロック消去コマン
ドを、プログラム，消去及び／又はコンパクト化動作の
各サイクルに対して試験器からフラッシュメモリへ発行
することにより行われた。各サイクルの終わりにおい
て、フラッシュメモリ上の状態レジスタが試験器により
読取られそして記録される。もしそのサイクルが終わる
と、試験器は、試験器内のカウンタをインクリメント
し、耐久性試験を継続するため別の「全チップ」消去コ
マンドを発行する。さもなければ、もしチップが故障す
ると、試験器は、停止し、故障前にフラッシュメモリに
対して行われた動作サイクルの数をカウンタから記録す
る。

【００２２】同様に、従来技術の、メモリセル１０に記
憶されたＶｃｃＭａｘ（プログラムされたデータの）又
はＶｃｃＭｉｎ（消去されたデータの）データのパラメ
トリック特徴化（発見）は、チップの「外部」で、メモ
リセル１０のアドレスの全部をループとして通す試験器
を用いて徹底的に行われる。図３は、メモリチップのパ
ラメトリック特徴化のための典型的なセットアップを示
す。外部試験器ＥＸＴＥＳＴは、供給電圧源Ｖｃｃを
０．１Ｖのステップで供給し、例えば、プログラムされ
たデータに対するＶｃｃＭａｘを発見するため「アッ
プ」（例えば、５．０Ｖ，５．１Ｖ，５．２Ｖ，．．）
するか、又は消去されたデータに対するＶｃｃＭｉｎを
発見するため「ダウン」（例えば、５．０Ｖ，４．９
Ｖ，４．８Ｖ，．．）し、データは、試験中のフラッシ
ュメモリチップＦＭＣＵＴの内部に記憶される。各電圧
Ｖｃｃステップにおいて、メモリセル１０のアドレス空
間は、データを読み取るためにステップで移る。もしど
れかのデータが「故障した」と読取られると、試験は停
止する。「故障した」読取りは、現在のＶｃｃ電圧レベ
ルが、実際に、メモリアレイに記憶されている全部のプ
ログラムされたデータに対してＶｃｃＭａｘであるか、
又はメモリアレイ内に記憶された全部の消去されたデー
タに対してＶｃｃＭｉｎであるかを示している。

【００２３】本発明は、試験器の負担を軽減するととも
にフローを実行しそして試験結果を監視するため試験器
をプログラムするのに要する時間を節約するオンチップ
制御方法に前述の耐久性試験と前述のパラメトリック特
徴化試験とを統合することにより、両方の試験を「自動
化」し、これに加えて、自動化された試験はより速く走
行するが、それは、試験器が外部からコマンドを発行し
そして外部から状態を検査するサイクル間の必要性を除
去したからである。試験器が限られた数の入力／出力ピ
ンをもっている場合には、このアプローチは極めて重要
であるが、それは、全データが内部的にセットアップさ
れ、入力／出力データピンを通過する必要性を除去した
からである。余分な入力／出力ピンを備える費用及びこ
れに取り付けられる回路は除去される。

【００２４】図４は、自動化された耐久性試験フロー
で、「オートサイクル」（Ａutocycle）試験モードとも
呼ばれるものが示され、これは図２の制御リードオンリ
メモリＣＲＯＭで符号化される。チップ上の制御器（オ
ンチップコントローラ）が、オートサイクルモードコマ
ンド（これは通常のモード又は特別な試験モードコマン
ドでもよい）を受けると直ぐに、まずサイクルカウンタ
をリセットすることにより、耐久性試験フローが開始す
る（ＲＳＣＹＣＬ）。カウンタ（ＲＳＣＹＣＬ）の実行
は後で述べる。試験の完全チップ（又は全ブロック）モ
ード（ＥＮＤＵＲＥ）は、予備調整，消去及び／又はコ
ンパクト化動作のどの様な組み合わせでもよいが、これ
は次に実行され、メモリセルアレイの耐久性試験の１つ
のサイクルを表す。もし耐久性試験が失敗すると、失敗
及びレディ／ビジィ状態ビットがセットされ、試験は成
功しなかったことを知らせ、試験フローが停止される。
もし耐久性試験が合格すると、サイクルカウンタはカウ
ントの終わりを検査される（ＥＯＣ）。もしカウンタが
カウントの終わり（例えば、Ｍ、これはカウンタの設計
により予め決定される）に達していなければ、サイクル
カウンタは１つだけインクリメントされ（ＩＮＣＹＣ
Ｌ）、そしてアレイのメモリセル１０の耐久性試験の別
のサイクルを開始するため、試験フローは完全チップ
（又は全ブロック）モード（ＥＮＯＵＲＥ）にループバ
ックする。もしカウンタがカウントの終わりＭに到達す
ると、フローは、完了した耐久性サイクルの数を記録す
るルーチン又はサブルーチンヘ行く。このサブルーチン
はあとで説明するが、これはエンジニアリングデータ列
及びサイクルカウンタの設計の説明の後である。

【００２５】チップ上の論理回路を増加することなく、
自動化された試験手順を実施するため、この発明は、既
に利用できるアドレスカウンタ及びエンジニアリングデ
ータ列を、サイクルカウントの数を記憶するために使用
する。アドレスカウンタは、主メモリセル１０又はエン
ジニアリングデータ列内の各メモリワードのアクセスの
ために使用される。消去不可能の不揮発性メモリセル１
０であるエンジニアリングデータ列は、通常、メモリチ
ップに関係するエンジニアリング試験データを記憶する
ため使用される。アドレスカウンタ及びエンジニアリン
グデータ列の構成方法並びにこれらの動作は当該技術に
おいて周知である。一般的にまた実際的に、エンジニア
リングデータ列の寸法は、比較的小さく、主メモリセル
アレイがもつ行の数に依存する。この発明の手順におい
て、エンジニアリングデータ列の各ビット又はワードは
耐久性サイクルの１カウントを表すのに使用される。し
かし、エンジニアリングデータ列の数は限られているの
で、耐久性サイクルの数（数百万まで）を追跡するため
に必然的にサイクルカウンタの追加が使用される。

【００２６】この発明はまた、パルスカウントを保持す
るのに通常使用される、オンチップ制御回路をもつフラ
ッシュメモリアレーにおいて普通に見られる、既に利用
可能なカウンタも利用する。この様な回路の一例は、米
国特許出願一連番号第０８／３１５，５２６号で、１９
９４年９月３０日に出願され、テキサス・インスツルメ
ント・インコーポレーテッド（ＴＩー１９３９１）に譲
渡されたものに記載された組込み論理ブロック観測ＢＩ
ＬＢＯレジスタにおいて見出される線形帰還シフトレジ
スタＬＦＳＲである。

【００２７】図５は、ドット線で囲まれた現存のカウン
タの修正による追加のカウンタの設計を示す。図５に示
す様に、マルチプレクサＭＵＸが、初期カウント値（Ｌ
ｍ．．ｌ１）、又はこの発明の追加カウンタの以前に記
憶された値（Ｐｍ．．Ｐ１）のデータをカウンタＣＴＲ
へ渡すために使用される。もし追加カウンタが使用され
ると、初期カウント値又は以前に記憶された値のどちら
かが最初にカウンタにロードされる。次に、カウンタは
そのカウント機能を開始する。カウント作業が終了した
後、レジスタＲＥＧは、記憶のために結果として得られ
たカウント値をラッチする。記憶されたカウント値は、
後で、連続的カウント作業のためカウンタへの再度ロー
ドのためか、又はカウント終わりの検査のため使用され
る。一般的に、追加のｍ−ビットカウンタは、１組のｍ
個のマルチプレクサ及びレジスタ又はラッチ、ｍ個の帰
還路及び１つのｍ−ビットカウント終わり検出器を追加
し、制御信号を修正し、そして制御手順（例えば、前述
のように制御リードオンリメモリＣＲＯＭコード）を変
更することにより得られる。カウンタの最大カウントは
２のｍ乗（２^m ）、又は前に例として用いたＭである。

【００２８】エンジニアリングデータ列及びｍ−ビット
カウンタの追加の使用を利用することにより、記録でき
る最大の耐久性サイクルは、エンジニアリングデータ列
に記憶されるビット又はワードの数Ｃとサイクルカウン
トにおける最大カウントＭとの積である。もしＭ＝１０
２４（１０ビットカウンタ）であれば、少なくとも１０
２４（１Ｋ）ビット又はワードは、百万サイクルカウン
トに対して十分である。

【００２９】アドレスカウンタ及びエンジニアリングデ
ータ列を使用してＭ耐久性サイクル毎のカウントの数を
追跡するための図４に示すルーチン又はサブルーチンを
説明する。サイクルカウンタがカウント終わりに到達す
る度に（ＥＯＣ）、エンジニアリングデータ列をアドレ
スするために使用されるアドレスカウンタは零にリセッ
トされる（ＲＳＥＮＧＲ）。現在のアドレスのエンジニ
アリングデータ列セル又はセル１０の状態を検査する
（ＢＩＴＣＫ）。もしセル１０がプログラムされていれ
ば、アドレスカウンタはカウント終わりを検査する（Ａ
ＥＯＣ）。もしアドレスカウントの終わりに到達してい
れば、試験フローが成功して完了したことを知らせるた
めレディ状態ビットがセットされ、そこで試験は停止さ
れる。もしアドレスカウントの終わりに到達していなけ
れば、アドレスカウンタはインクリメントされ（ＩＮＣ
ＡＤＲ）、そして現在のアドレスのエンジニアリングデ
ータ列セル又はセル１０の状態は再び検査される。もし
現在のアドレスのエンジニアリングデータ列セル１０が
消去された状態（プログラムされてない）であれば、そ
れはプログラムされ（ＰＧＭＥＮＧ）、試験フローはサ
イクルカウントのリセット（ＲＳＣＹＣＬ）に戻り続行
される。オンチップ制御をもつ全部のフラッシュメモリ
設計においては、チップ面積を節約するため、エンジニ
アリングデータ列及び主メモリセル１０のアクセスのた
め実に同一のアドレスカウンタが使用されることに注目
すべきである。今述べているルーチンは必要であるが、
それはアドレスカウンタが、主メモリセル１０の耐久性
サイクル毎にリセットされるからである。その他の場合
においては、このルーチンは単に、（ａ）エンジニアリ
ング列をアクセスするための専用のアドレスカウンタを
インクリメントさせ、（ｂ）現在のアドレスにおいてエ
ンジニアリングデータ列セル１０をプログラムし、
（ｃ）サイクルカウントのリセット（ＲＳＣＹＣＬ）に
戻り、（ｄ）試験フローを続ける。

【００３０】普通のフラッシュの設計においては、試験
中のチップの状態ビット（レディ／ビジィビットとして
も知られている）のポーリングは、試験が完了したかど
うかを決定する。同様に、オートサイクルモードにおい
ては、レディ／ビジィ状態ビットのポーリングは、完了
に対する検査である。完了した後、試験結果を決定する
ため故障状態ビットが読出される。もし故障状態ビット
がセットされ終っていれば、その対応するエンジニアリ
ングデータ列が、故障前に完了したＭ耐久性サイクルの
組の最小数を決定するため読出される。もし走査試験が
チップに対しても利用できれば、チップの故障前に完了
したサイクルの正確な数を決定するために、サイクルカ
ウンタが走査される。もし故障状態ビットがセットされ
ていなければ、完了サイクルの総数は、単に、試験を追
跡するためのエンジニアリングデータ列セル１０の数Ｃ
をサイクルカウンタの最大カウントＭで乗算したもの、
すなわちＣＸＭである。エンジニアリングデータ列を持
たない設計の場合は、不揮発性セル１０の余分のアレイ
及び関連する論理の構成はオートサイクルモードへの適
応が要求される。

【００３１】パラメトリック特徴付け試験である自動的
ＶｃｃＭａｘ又はＶｃｃＭｉｎ試験に対して、図６は本
発明のオンチップ実施例をブロック図で示す。この試験
は、前に述べたように、プログラムされたデータのＶｃ
ｃＭａｘ電圧レベル又はフラッシュメモリチップに記憶
されている消去されたデータのＶｃｃＭｉｎ電圧レベル
のどちらかを決定することである。図６に示すように、
ディジタル／アナログ変換器ＤＡＣは、オンチップ制御
器によりディジタル的に制御される単なる可変電圧源発
生器であり、これはフラッシュメモリチップ上に構成さ
れる。この様なディジタル制御可変電圧発生器の構造及
び動作は当該技術において周知である。

【００３２】図６に示す可変ステップ電圧出力Ｖｓｔｅ
ｐは、フラッシュメモリセル１０のワードラインへ、ま
たその対応する読取り基準セル１０へ供給される電圧で
ある。メモリセル１０の状態及び電圧Ｖｓｔｅｐの値に
基づいて、電流センス増幅器ＳＥＮＡＭＰは、読取り結
果を「０」又は「１」として発生する。表１に「読取
り」「選択されたワードライン」として示される５Ｖ値
であってもよいＶｓｔｅｐの正規の値では、もしセル１
０が前にプログラムされていれば、読取り結果は「０」
であり、もしセル１０が前に消去されていれば、読取り
結果は「１」である。この読取りデータは、比較器ＣＯ
ＭＰ内部の「０」（もし全部のプログラムされたセル１
０のＶｃｃＭａｘが発見されれば）又は「１」（もし全
部の消去されたセル１０のＶｃｃＭｉｎが発見されれ
ば）と比較（即ち簡単な排他的ＯＲ関数ＸＯＲにより）
される。Ｖｓｔｅｐは、オンチップ制御器によりディジ
タル的に制御される種々の電圧レベルをステップするの
で、もしどれかの読取り結果がその正規のものと異なる
ことが発見されると、比較器は、その出力を「１」にセ
ットし、ＶｃｃＭａｘ又はＶｃｃＭｉｎのどれかが発見
されたことを示す。試験は、そこで停止され、もし望む
ならば走査技術により又は状態レジスタにより、現在の
Ｖｓｔｅｐレベルを表すコード（ＤＡＣコード）が読み
取られる。Ｖｓｔｅｐの電圧範囲は予め決めなければな
らず、さもなければ、もしＶｃｃＭａｘ又はＶｃｃＭｉ
ｎがＶｓｔｅｐの範囲に落ちなければ、この試験は無意
味であることに注意すべきである。この様な電流センス
増幅器及び比較器の構造及び動作は当該技術において周
知である。

【００３３】図７は、図６に示す回路ブロックを制御す
る試験フローを示し、「オートＶｃｃＭａｘ／Ｍｉｎ」
試験モードと呼ばれ、これは前述の「オートサイクル」
試験モードと同じやり方で図２に示す制御リードオンリ
メモリＣＲＯＭ内にコード化される。図７に示すよう
に、試験フローは、ＤＡＣコードのリセット又は初期化
で開始し（ＩＮＩＴＤＡＣ）、これは、メモリ及び基準
セル１０の両方のワードラインに送られる電圧レベルを
制御する。メモリアレイをアドレスするアドレスカウン
タは、メモリセル１０が読取られ比較される（ＲＥＡＤ
ＣＭＰ）前にリセットされる（ＳＥＴＡＤＤＲ）。もし
比較出力が、ＶｃｃＭａｘ又はＶｃｃＭｉｎのどちらか
の発見を示す「１」にセットされると、試験フローは、
ＤＡＣコードが状態レジスタに出力されるか又は後程の
走査を待つため現在のレジスタ内に残った後に、停止す
る（ＯＵＴＤＡＣ）。さもなければ、アドレスカウンタ
は、最後のメモリセル１０の読出し中であるかを知るた
め検査される。もし最後のセルが読出し中でなければ、
アドレスカウンタはインクリメントされ（ＩＮＣＡＤ
Ｒ）、次のメモリセル１０が読取られ比較される。もし
最後のセル１０が読出し中であれば、ＤＡＣコードが検
査される。もしＤＡＣコードが最大又は最小レベルに到
達していれば、フローは停止され、ＶｃｃＭａｘ又はＶ
ｃｃＭｉｎの値が所定の範囲の外にあるか又は読取りエ
ラーがあることを指示する（ＯＵＴＥＲＲ）。もしＤＡ
Ｃが最大又は最小レベルに到達していなければ、ＤＡＣ
コードは、Ｖｓｔｅｐレベルを変更するため、インクリ
メント又はデクリメントされる（ＣＨＧＤＡＣ）。全部
のメモリセル１０は、新しいＶｓｔｅｐレベルを使用し
て再び読取られ比較され、ＶｃｃＭａｘ又はＶｃｃＭｉ
ｎが発見されるか又はエラーが起るまで継続される。

【００３４】本発明における両方の試験方法は、動作の
ための埋め込まれた制御命令をもちまた連続的な耐久性
及びパラメトリック試験を必要とするどの様なデバイス
にとっても有益である。本発明は、例示的な実施例につ
いて記載されたが、この記載は制限する意味に解釈され
るべきではない。特に、この発明は、ここで使用されて
いる例と異なる電圧出力をもつ電源の使用にも適用でき
る。この記載を参照すれば、例示的な実施例の種々の修
正並びにこの発明の他の実施例も当業者にとって明白で
ある。特許請求の範囲の記載は、本発明の範囲に入るど
の様な修正又は実施例も含むものと考えられる。

【００３５】以上の説明に関し更に以下の項を開示す
る。 （１）外部源からのマイクロコードに応答して、単一の
集積回路チップ上に形成されたメモリアレイの耐久性試
験を行う方法であって、前記チップ上に制御リードオン
リメモリを形成し、前記耐久性試験を行うための命令を
前記制御リードオンリメモリ内にプログラムし、前記外
部源からの前記マイクロコードに応答して、前記制御リ
ードオンリメモリ内にプログラムされた前記命令に従っ
て前記メモリアレイの前記耐久試験を行うため、前記チ
ップ上にマイクロシーケンサを形成し、前記マイクロシ
ーケンサは、前記外部源からのマイクロコードを受ける
第１の信号を命令デコーダに結合させる試験マルチプレ
クサを含み、前記命令デコーダはまた、前記制御リード
オンリメモリから演算コードを受け、前記命令デコーダ
は、サブルーチンスタックを制御するとともに、前記演
算コードを受ける、第２の信号を前記サブルーチンスタ
ックから受ける、第３の信号をインクリメンタから受け
るプログラムカウンタマルチプレクサを含み、前記プロ
グラムカウンタマルチプレクサは第４の信号を前記制御
リードオンリメモリに供給し、前記インクリメンタは、
前記第４の信号を前記プログラムカウンタマルチプレク
サから取るとともに、前記第４の信号から前記第３の信
号を次のマイクロコードアドレスとして発生し、前記制
御リードオンリメモリ内の情報を調べかつ前記制御リー
ドオンリメモリからの出力データをラッチするため、前
記チップ上に少なくとも１個の組込み論理ブロック観測
レジスタを形成し、該組込み論理ブロック観測レジスタ
はカウンタとして使用可能であり、前記マイクロシーケ
ンサに耐久性試験コマンドを受けさせ、組込み論理ブロ
ック観測レジスタを使用して耐久性試験サイクルの数を
カウントすること、からなる。 （２）第１項記載の方法において、前記メモリアレイは
不揮発性メモリアレイである。

【００３６】（３）第１項記載の方法において、前記制
御リードオンリメモリアレイは、マスクプログラマブル
不揮発性メモリアレイである。 （４）外部源からのマイクロコードに応答して、単一の
集積回路チップ上に形成されたメモリアレイのパラメト
リックデータ試験を行う方法であって、前記チップ上に
制御リードオンリメモリを形成し、前記パラメトリック
データ試験を行うための命令を前記制御リードオンリメ
モリ内にプログラムし、前記外部源からの前記マイクロ
コードに応答して、前記制御リードオンリメモリ内にプ
ログラムされた前記命令に従って前記メモリアレイの前
記パラメトリックデータ試験を行うため、前記チップ上
にマイクロシーケンサを形成し、該マイクロシーケンサ
は、前記外部源からのマイクロコードを受ける、第１の
信号を命令デコーダに結合させる試験マルチプレクサを
含み、前記命令デコーダはまた、前記制御リードオンリ
メモリから演算コードを受け、前記命令デコーダは、サ
ブルーチンスタックを制御するとともに、前記演算コー
ドを受ける、第２の信号を前記サブルーチンスタックか
ら受ける、第３の信号をインクリメンタから受けるプロ
グラムカウンタマルチプレクサを含み、該プログラムカ
ウンタマルチプレクサは、第４の信号を前記制御リード
オンリメモリに供給し、前記インクリメンタは、前記第
４の信号を前記プログラムカウンタマルチプレクサから
取るとともに、前記第４の信号から前記第３の信号を次
のマイクロコードアドレスとして発生し、 前記メモリ
のデータセル及び前記メモリの基準セルに供給される供
給電圧にステップ変化を生じさせるため、前記チップ上
にディジタル／アナログ変換器を形成し、前記マイクロ
シーケンサにパラメトリックデータ試験コマンドを受け
させ、前記パラメトリックデータ試験を行う。 （５）第４項記載の方法において、前記パラメトリック
データ試験は、前記メモリアレイの動作のための供給電
圧の最大値を決定する。 （６）第４項記載の方法において、前記パラメトリック
データ試験は、前記メモリアレイの動作のための供給電
圧の最小値を決定する。

【００３７】（７）第４項記載の方法において、前記メ
モリアレイは不揮発性メモリアレイである。 （８）第４項記載の方法において、前記制御リードオン
リメモリアレイは、マスクプログラマブル不揮発性メモ
リアレイである。 （９）外部源からのマイクロコードに応答して、単一の
集積回路チップ上に形成されたメモリアレイのオンチッ
プの特定の形式の試験の数を監視する方法であって、前
記チップ上に制御リードオンリメモリを形成し、前記オ
ンチップ試験を順次に行うための命令を前記制御リード
オンリメモリ内にプログラムし、前記外部源からの前記
マイクロコードに応答して、前記制御リードオンリメモ
リ内にプログラムされた前記命令に従って前記メモリア
レイの前記オンチップ試験の前記数を監視するため、前
記チップ上にマイクロシーケンサを形成し、該マイクロ
シーケンサは、前記外部源からのマイクロコードを受け
る、第１の信号を命令デコーダに結合させる試験マルチ
プレクサを含み、前記命令デコーダはまた、前記制御リ
ードオンリメモリから演算コードを受け、前記命令デコ
ーダは、サブルーチンスタックを制御するとともに、前
記演算コードを受ける、第２の信号を前記サブルーチン
スタックから受ける、第３の信号をインクリメンタから
受けるプログラムカウンタマルチプレクサを含み、該プ
ログラムカウンタマルチプレクサは、第４の信号を前記
制御リードオンリメモリに供給し、前記インクリメンタ
は、前記第４の信号を前記プログラムカウンタマルチプ
レクサから取るとともに、前記第４の信号から前記第３
の信号を次のマイクロコードアドレスとして発生し、前
記チップ上に、強化されたｍ−ビットカウンタ及び別個
のカウント終わり検出器を前記マイクロシーケンサの一
部として形成し、前記ｍ−ビットカウンタは、初期カウ
ント及び前記外部源からの信号を受けるとともに、カウ
ント情報を前記別個のカウント終わり検出器及びプログ
ラムカウンタマルチプレクサに送り、前記別個のカウン
ト終わり検出器は走査出力を供給する。

【００３８】（１０）第９項記載の方法において、前記
メモリアレイは不揮発性メモリアレイである。 （１１）第９項記載の方法において、前記制御リードオ
ンリメモリアレイは、マスクプログラマブル不揮発性メ
モリアレイである。 （１２）第９項記載の方法において、前記特定の形式の
オンチップ試験は、耐久試験である。 （１３）第９項記載の方法において、前記特定の形式の
オンチップ試験は、パラメトリック試験である。 （１４）外部源からのマイクロコードに応答して、単一
の集積回路チップ上に形成されたメモリアレイのチップ
上での特定の型式の試験の数を監視する回路であって、
前記チップ上での試験を行うための命令を記憶する、前
記チップ上の制御リードオンリメモリと、前記外部源か
らの前記マイクロコードに応答して、前記制御リードオ
ンリメモリ内にプログラムされた前記命令に従って前記
メモリアレイのチップ上での試験の数の監視を行う前記
チップ上のマイクロシーケンサであって、該マイクロシ
ーケンサは、前記外部源からのマイクロコードを受け
る、第１の信号を命令デコーダに結合させる試験マルチ
プレクサを含み、前記命令デコーダはまた、前記制御リ
ードオンリメモリから演算コードを受け、前記命令デコ
ーダは、サブルーチンスタックを制御するとともに、第
２の信号を前記サブルーチンスタックからそして第３の
信号をインクリメンタから受けるプログラムカウンタマ
ルチプレクサを含み、該プログラムカウンタマルチプレ
クサは、第４の信号を前記制御リードオンリメモリに供
給し、前記インクリメンタは、前記第４の信号を取ると
ともに前記第３の信号を次のマイクロコードアドレスと
して発生する、マイクロシーケンサとを含み、該マイク
ロシーケンサはまた、前記チップ上の強化されたｍ−ビ
ットカウンタ及び別個のカウント終わり検出器を含み、
前記ｍ−ビットカウンタは、前記外部源から信号を受け
るとともに、初期カウントを受け、前記ｍ−ビットカウ
ンタは、カウント情報を前記別個のカウント終わり検出
器へ送り、該別個のカウント終わり検出器は走査出力を
供給する。

【００３９】（１５）第１４項記載の回路において、前
記特定の形式の試験は、耐久試験である。 （１６）第１４項記載の回路において、前記特定の形式
の試験は、パラメトリックデータ試験である。 （１７）第１４項記載の回路において、前記メモリアレ
イは不揮発性メモリアレイである。 （１８）第１４項記載の回路において、前記制御リード
オンリメモリアレイは、マスクプログラマブル不揮発性
メモリアレイである。 （１９）本発明のオンチップ耐久性試験（オートサイク
ル）及びパラメトリック特徴付け試験（オートＶｃｃＭ
ａｘ／Ｍｉｎ）は、単一のコマンド（制御コード）が試
験器からチップへ送られるとメモリチップ上で自動的に
行われることにより、試験時間及びハードウエアを節約
する。この発明の自動化された試験手順は、より速く走
行するが、それは、オンチップ試験器が、より少ない外
部から発行されるコマンド（制御コード）を必要とし、
またより少ない外部からの状態検査を必要とするからで
ある。この発明の手順は、外部の試験器がより少数の入
力／出力ピン（制御）をもつことを可能にし、外部試験
ハードウエアの費用を低減する。特に、耐久性試験（オ
ートサイクル）は、故障が検出されるかまたは要求され
る数の試験サイクルが完了するまでは、プログラミン
グ，消去及び／又は圧縮動作のどの様な組合わせを通じ
てもメモリチップを自動的にサイクルさせる。パラメト
リック特徴付け試験（オートＶｃｃＭａｘ／Ｍｉｎ）
は、メモリチップのデータ演算のための最大供給電圧及
び／又は最小供給電圧を自動的に決定する。耐久性試験
（オートサイクル）では、制御リードオンリメモリ（Ｃ
ＲＯＭ）内の情報を検査するため、マイクロシーケンサ
（ＭＣ）及びオンチップ組込み論理ブロック観測（ＢＩ
ＬＢＯ）レジスタを使用する。制御リードオンリメモリ
からの出力データは、大きなカウントのためのカウンタ
として使用のため強化されたＢＩＬＢＯ内にラッチされ
る。耐久性試験（オートサイクル）の間、マイクロシー
ケンサ（ＭＣ）は、強化されたカウンタを使用して、オ
ンチップ制御された耐久試験サイクルの数を監視する。
パラメトリック特徴付け試験（オートＶｃｃＭａｘ／Ｍ
ｉｎ）の間、オンチップディジタル／アナログ変換器
（ＤＡＣ）は、メモリのデータセル１０及び基準セル１
０の両方に供給される供給電圧（Ｖｃｃ）をステップで
変化させる。

【図面の簡単な説明】

【図１】メモリセルアレイの部分的ブロック形式の電気
的略図。

【図２】メモリセルアレイのプログラミング，消去又は
コンパクト化のための従来技術の制御方法の例を示すブ
ロック形式の回路図。

【図３】メモリチップのパラメトリック特徴化のための
典型的セットアップの実施例を示すブロック形式の回路
図。

【図４】試験の「オートサイクル」モードとしても知ら
れる自動化耐久性試験フローの例を示すブロック形式の
フロー図。

【図５】現存するカウンタの修正により追加のカウンタ
の創作の例を示すブロック形式の回路図。

【図６】メモリセルアレイに記憶されたデータを使用す
る動作のためのＶｃｃＭａｘ又はＶｃｃＭｉｎを発見す
るためのオンチップ制御方法を示すブロック形式の回路
図。

【図７】試験の「オートＶｃｃＭａｘ／Ｍｉｎ」モード
としても知られる自動化されたパラメトリック特徴化試
験フローの例を示すブロック形式の回路図。

【符号の説明】

ＣＲＯＭ 制御リードオンリメモリ ＭＣ マイクロシーケンサ ＤＡＣ ディジタル／アナログ変換器 ＢＩＬＢＯ オンチップ組み込み論理ブロック観測レジ
スタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部源からのマイクロコードに応答し
   て、単一の集積回路チップ上に形成されたメモリアレイ
   の耐久性試験を行う方法であって、 前記チップ上に制御リードオンリメモリを形成し、 前記耐久性試験を行うための命令を前記制御リードオン
   リメモリ内にプログラムし、 前記外部源からの前記マイクロコードに応答して、前記
   制御リードオンリメモリ内にプログラムされた前記命令
   に従って前記メモリアレイの前記耐久性試験を行うた
   め、前記チップ上にマイクロシーケンサを形成し、前記
   マイクロシーケンサは、前記外部源からのマイクロコー
   ドを受ける、第１の信号を命令デコーダに結合させる試
   験マルチプレクサを含み、前記命令デコーダはまた、前
   記制御リードオンリメモリから演算コードを受け、前記
   命令デコーダは、サブルーチンスタックを制御するとと
   もに、前記演算コードを受ける、第２の信号を前記サブ
   ルーチンスタックから受ける、第３の信号をインクリメ
   ンタから受けるプログラムカウンタマルチプレクサを含
   み、前記プログラムカウンタマルチプレクサは，第４の
   信号を前記制御リードオンリメモリに供給し、前記イン
   クリメンタは、前記第４の信号を前記プログラムカウン
   タマルチプレクサから取るとともに、前記第４の信号か
   ら前記第３の信号を次のマイクロコードアドレスとして
   発生し、 前記制御リードオンリメモリ内の情報を検査しかつ前記
   制御リードオンリメモリからの出力データをラッチする
   ため、前記チップ上に少なくとも１個の組込み論理ブロ
   ック観測レジスタを形成し、該組込み論理ブロック観測
   レジスタはカウンタとして使用可能であり、 前記マイクロシーケンサに耐久性試験コマンドを受けさ
   せ、 組込み論理ブロック観測レジスタを使用して耐久性試験
   サイクルの数をカウントする、メモリアレイの耐久性試
   験を行う方法。
2. 【請求項２】 外部源からのマイクロコードに応答し
   て、単一の集積回路チップ上に形成されたメモリアレイ
   のチップ上での特定の型式の試験の数を監視する回路で
   あって、 前記チップ上での試験を行うための命令を記憶する、前
   記チップ上の制御リードオンリメモリと、 前記外部源からの前記マイクロコードに応答して、前記
   制御リードオンリメモリ内にプログラムされた前記命令
   に従って前記メモリアレイのチップ上での試験の数の監
   視を行う前記チップ上のマイクロシーケンサであって、
   該マイクロシーケンサは、前記外部源からのマイクロコ
   ードを受ける、第１の信号を命令デコーダに結合させる
   試験マルチプレクサを含み、前記命令デコーダはまた、
   前記制御リードオンリメモリから演算コードを受け、前
   記命令デコーダは、サブルーチンスタックを制御すると
   ともに、第２の信号を前記サブルーチンスタックからそ
   して第３の信号をインクリメンタから受けるプログラム
   カウンタマルチプレクサを含み、該プログラムカウンタ
   マルチプレクサは，第４の信号を前記制御リードオンリ
   メモリに供給し、前記インクリメンタは、前記第４の信
   号を取るとともに、前記第３の信号を次のマイクロコー
   ドアドレスとして発生する、マイクロシーケンサとを含
   み、 該マイクロシーケンサはまた、前記チップ上の強化され
   たｍ−ビットカウンタ及び別個のカウント終わり検出器
   を含み、前記ｍ−ビットカウンタは、前記外部源から信
   号を受けるとともに、初期カウントを受け、前記ｍ−ビ
   ットカウンタは、カウント情報を前記別個のカウント終
   わり検出器へ送り、該別個のカウント終わり検出器は走
   査出力を供給する、メモリアレイのチップ上での特定の
   型式の試験の数を監視する回路。