JPH1083971A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1083971A JPH1083971A JP8235576A JP23557696A JPH1083971A JP H1083971 A JPH1083971 A JP H1083971A JP 8235576 A JP8235576 A JP 8235576A JP 23557696 A JP23557696 A JP 23557696A JP H1083971 A JPH1083971 A JP H1083971A
- Authority
- JP
- Japan
- Prior art keywords
- film
- temperature
- semiconductor device
- heat treatment
- cosi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ＣｏＳｉX膜を電極材料に用いる半導体装置
において、ＣｏＳｉX膜直下のｐｎ接合における接合リ
ーク電流を低減する半導体装置の製造方法を提供する。 【解決手段】 シリコンが露出した領域を有する下地基
板上にコバルト膜を堆積するコバルト膜堆積工程と、下
地基板を、３００℃より高く３９０℃より低い第１の温
度で加熱してシリコンとコバルト膜とを反応させ、第１
の相よりなる第１のコバルトシリサイド膜を形成する第
１の熱処理工程と、第１のコバルトシリサイド膜を第２
の温度で加熱し、第２の相よりなる第２のコバルトシリ
サイド膜に転移する第２の熱処理工程とにより半導体装
置を製造する。
において、ＣｏＳｉX膜直下のｐｎ接合における接合リ
ーク電流を低減する半導体装置の製造方法を提供する。 【解決手段】 シリコンが露出した領域を有する下地基
板上にコバルト膜を堆積するコバルト膜堆積工程と、下
地基板を、３００℃より高く３９０℃より低い第１の温
度で加熱してシリコンとコバルト膜とを反応させ、第１
の相よりなる第１のコバルトシリサイド膜を形成する第
１の熱処理工程と、第１のコバルトシリサイド膜を第２
の温度で加熱し、第２の相よりなる第２のコバルトシリ
サイド膜に転移する第２の熱処理工程とにより半導体装
置を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る電極形成方法に係り、特に、ＣｏＳｉX（コバルトシ
リサイド）を電極材料に用いる半導体装置の製造方法に
関する。
る電極形成方法に係り、特に、ＣｏＳｉX（コバルトシ
リサイド）を電極材料に用いる半導体装置の製造方法に
関する。
【０００２】
【従来の技術】高融点金属シリサイドは、半導体装置の
コンタクト材料、ゲート電極、配線等に広く用いられて
いる。特に、ＣｏＳｉX（コバルトシリサイド）は室温
における抵抗率が１５〜３０μΩｃｍと低く、熱的、化
学的に安定であることから、従来より多用されている。
コンタクト材料、ゲート電極、配線等に広く用いられて
いる。特に、ＣｏＳｉX（コバルトシリサイド）は室温
における抵抗率が１５〜３０μΩｃｍと低く、熱的、化
学的に安定であることから、従来より多用されている。
【０００３】ＣｏＳｉXを用いた半導体装置の代表的な
製造プロセスとしては、ＭＯＳＦＥＴのゲート電極上及
びソース／ドレイン拡散層上に選択的にシリサイド膜を
形成する、いわゆるサリサイド（自己整合シリサイド：
Self-Aligned Silicide）プロセスが知られている。以
下、ＣｏＳｉXを用いた従来のサリサイドプロセスにつ
いて説明する。
製造プロセスとしては、ＭＯＳＦＥＴのゲート電極上及
びソース／ドレイン拡散層上に選択的にシリサイド膜を
形成する、いわゆるサリサイド（自己整合シリサイド：
Self-Aligned Silicide）プロセスが知られている。以
下、ＣｏＳｉXを用いた従来のサリサイドプロセスにつ
いて説明する。
【０００４】まず、通常のＭＯＳトランジスタの製造方
法と同様にして、ソース／ドレイン拡散層、ゲート電極
を有し、ゲート電極の側壁がサイドウォールによって覆
われたＭＯＳトランジスタを形成する。次いで、全面に
Ｃｏ（コバルト）膜とＴｉＮ（窒化チタン）膜とを連続
して堆積する。素子分離膜及びサイドウォールが形成さ
れていない領域では、ゲート電極及びソース／ドレイン
拡散層がＣｏ膜と直接接触することになる。
法と同様にして、ソース／ドレイン拡散層、ゲート電極
を有し、ゲート電極の側壁がサイドウォールによって覆
われたＭＯＳトランジスタを形成する。次いで、全面に
Ｃｏ（コバルト）膜とＴｉＮ（窒化チタン）膜とを連続
して堆積する。素子分離膜及びサイドウォールが形成さ
れていない領域では、ゲート電極及びソース／ドレイン
拡散層がＣｏ膜と直接接触することになる。
【０００５】続いて、５５０℃程度の温度で約３０秒間
の短時間アニールを行う。このアニールによって、シリ
コンが露出しているゲート電極上及びソース／ドレイン
拡散層上ではシリサイド化反応が生じるが、シリコン酸
化膜よりなる素子分離膜上、サイドウォール上ではシリ
サイド化反応が生じないため、ゲート電極上及びソース
／ドレイン拡散層上にのみ選択的にＣｏＳｉX膜が形成
される。
の短時間アニールを行う。このアニールによって、シリ
コンが露出しているゲート電極上及びソース／ドレイン
拡散層上ではシリサイド化反応が生じるが、シリコン酸
化膜よりなる素子分離膜上、サイドウォール上ではシリ
サイド化反応が生じないため、ゲート電極上及びソース
／ドレイン拡散層上にのみ選択的にＣｏＳｉX膜が形成
される。
【０００６】この後、未反応のＣｏ膜及びＴｉＮ膜を除
去し、ゲート電極上及びソース／ドレイン拡散層上にの
みＣｏＳｉX膜を残す。次いで、８３０℃程度の温度で
約３０秒間の短時間アニールを行い、ＣｏＳｉ X膜を低
抵抗化する。このようにして、ゲート電極上及びソース
／ドレイン拡散層上にのみ選択的にＣｏＳｉX膜が形成
されていた。
去し、ゲート電極上及びソース／ドレイン拡散層上にの
みＣｏＳｉX膜を残す。次いで、８３０℃程度の温度で
約３０秒間の短時間アニールを行い、ＣｏＳｉ X膜を低
抵抗化する。このようにして、ゲート電極上及びソース
／ドレイン拡散層上にのみ選択的にＣｏＳｉX膜が形成
されていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法では、ソース／ドレイン拡散
層下のｐｎ接合において接合リーク電流が増加し、トラ
ンジスタ特性を劣化することがあった。ＣｏＳｉX膜直
下のｐｎ接合において接合リーク電流が増加するメカニ
ズムについては解明されておらず、リーク電流を低減し
うる半導体装置の製造方法が望まれていた。
来の半導体装置の製造方法では、ソース／ドレイン拡散
層下のｐｎ接合において接合リーク電流が増加し、トラ
ンジスタ特性を劣化することがあった。ＣｏＳｉX膜直
下のｐｎ接合において接合リーク電流が増加するメカニ
ズムについては解明されておらず、リーク電流を低減し
うる半導体装置の製造方法が望まれていた。
【０００８】本発明の目的は、ＣｏＳｉX膜を電極材料
に用いる半導体装置において、接合リーク電流を低減で
きる半導体装置の製造方法を提供することにある。
に用いる半導体装置において、接合リーク電流を低減で
きる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的は、シリコンが
露出した領域を有する下地基板上にコバルト膜を堆積す
るコバルト膜堆積工程と、前記下地基板を、３００℃よ
り高く３９０℃より低い第１の温度で加熱して前記シリ
コンと前記コバルト膜とを反応させ、第１の相よりなる
第１のコバルトシリサイド膜を形成する第１の熱処理工
程と、前記第１のコバルトシリサイド膜を第２の温度で
加熱し、第２の相よりなる第２のコバルトシリサイド膜
に転移する第２の熱処理工程とを有する半導体装置の製
造方法によって達成される。このようにして半導体装置
を製造することにより、シリサイド化反応過程でのスパ
イクの発生を防止できるので、コバルトシリサイド膜直
下にｐｎ接合を形成した場合であっても接合リーク電流
が増加することはない。
露出した領域を有する下地基板上にコバルト膜を堆積す
るコバルト膜堆積工程と、前記下地基板を、３００℃よ
り高く３９０℃より低い第１の温度で加熱して前記シリ
コンと前記コバルト膜とを反応させ、第１の相よりなる
第１のコバルトシリサイド膜を形成する第１の熱処理工
程と、前記第１のコバルトシリサイド膜を第２の温度で
加熱し、第２の相よりなる第２のコバルトシリサイド膜
に転移する第２の熱処理工程とを有する半導体装置の製
造方法によって達成される。このようにして半導体装置
を製造することにより、シリサイド化反応過程でのスパ
イクの発生を防止できるので、コバルトシリサイド膜直
下にｐｎ接合を形成した場合であっても接合リーク電流
が増加することはない。
【００１０】また、上記の半導体装置の製造方法におい
て、前記第１の熱処理工程では、１００℃／分よりも遅
い速度にて前記第１の温度まで昇温することが望まし
い。このようにして半導体装置を製造すれば、シリサイ
ド化反応を均一にすることができるので、接合リーク電
流を増加することなくコバルトシリサイド膜を形成する
ことができる。
て、前記第１の熱処理工程では、１００℃／分よりも遅
い速度にて前記第１の温度まで昇温することが望まし
い。このようにして半導体装置を製造すれば、シリサイ
ド化反応を均一にすることができるので、接合リーク電
流を増加することなくコバルトシリサイド膜を形成する
ことができる。
【００１１】また、上記の半導体装置の製造方法におい
て、前記第１の熱処理工程では、前記第１の温度におい
て１〜３時間熱処理することが望ましい。また、上記の
半導体装置の製造方法において、前記第２の温度は、５
００〜９００℃の間の温度であることが望ましい。この
ようにして半導体装置を製造すれば、接合リーク電流を
増加することなく低抵抗のコバルトシリサイドに相移転
することができる。
て、前記第１の熱処理工程では、前記第１の温度におい
て１〜３時間熱処理することが望ましい。また、上記の
半導体装置の製造方法において、前記第２の温度は、５
００〜９００℃の間の温度であることが望ましい。この
ようにして半導体装置を製造すれば、接合リーク電流を
増加することなく低抵抗のコバルトシリサイドに相移転
することができる。
【００１２】また、上記の半導体装置の製造方法におい
て、前記第２の熱処理工程では、５０℃／秒よりも速い
速度にて前記第２の温度まで昇温することが望ましい。
このようにして半導体装置を製造すれば、シリサイド化
反応過程でスパイクが発生しないので、接合リーク電流
を増加することなくコバルトシリサイド膜を形成するこ
とができる。
て、前記第２の熱処理工程では、５０℃／秒よりも速い
速度にて前記第２の温度まで昇温することが望ましい。
このようにして半導体装置を製造すれば、シリサイド化
反応過程でスパイクが発生しないので、接合リーク電流
を増加することなくコバルトシリサイド膜を形成するこ
とができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。上述のように、従来の半導体装置の
製造方法では、２段階の熱処理によってＣｏＳｉX膜を
選択的に形成する。第１段階のアニールでは、ゲート電
極上及びソース／ドレイン拡散層上においてのみシリサ
イド化反応を生じさせ、素子分離膜及びサイドウォール
上ではシリサイド化反応が生じないようにする必要があ
る。このため、第１段階のアニールは、素子分離膜やサ
イドウォールを構成するシリコン酸化膜とコバルト膜と
が反応しない比較的低い温度で行われていた。
て詳細に説明する。上述のように、従来の半導体装置の
製造方法では、２段階の熱処理によってＣｏＳｉX膜を
選択的に形成する。第１段階のアニールでは、ゲート電
極上及びソース／ドレイン拡散層上においてのみシリサ
イド化反応を生じさせ、素子分離膜及びサイドウォール
上ではシリサイド化反応が生じないようにする必要があ
る。このため、第１段階のアニールは、素子分離膜やサ
イドウォールを構成するシリコン酸化膜とコバルト膜と
が反応しない比較的低い温度で行われていた。
【００１４】ところが、このように低温で形成したＣｏ
ＳｉXは比抵抗が高く、半導体装置の電極材料としては
望ましくない。そこで、選択的にＣｏＳｉX膜を形成し
た後に第２段階目の高温のアニールを行い、ＣｏＳｉX
の低抵抗化を行っていた。従来、このような方法により
ＣｏＳｉX膜を自己整合で形成していたが、ＣｏＳｉX膜
を電極とするｐｎ接合の電気特性は望ましいものとはい
えなかった。
ＳｉXは比抵抗が高く、半導体装置の電極材料としては
望ましくない。そこで、選択的にＣｏＳｉX膜を形成し
た後に第２段階目の高温のアニールを行い、ＣｏＳｉX
の低抵抗化を行っていた。従来、このような方法により
ＣｏＳｉX膜を自己整合で形成していたが、ＣｏＳｉX膜
を電極とするｐｎ接合の電気特性は望ましいものとはい
えなかった。
【００１５】従来の代表的なアニール条件によって形成
したＣｏＳｉX膜を電極とするｎ+ｐ接合の電気特性を、
図９及び図１０を用いて説明する（比較例４参照）。図
９及び図１０は、ＣｏＳｉX膜直下に形成したｎ+ｐ接合
に電圧を印加した際の逆方向リーク電流を累積度分布関
数を用いてプロットしたものである。累積度分布関数
は、信頼性評価によく用いられる手法であり、プロット
の傾きが大きくそのばらつきが小さいほどに特性が安定
していることを示す。
したＣｏＳｉX膜を電極とするｎ+ｐ接合の電気特性を、
図９及び図１０を用いて説明する（比較例４参照）。図
９及び図１０は、ＣｏＳｉX膜直下に形成したｎ+ｐ接合
に電圧を印加した際の逆方向リーク電流を累積度分布関
数を用いてプロットしたものである。累積度分布関数
は、信頼性評価によく用いられる手法であり、プロット
の傾きが大きくそのばらつきが小さいほどに特性が安定
していることを示す。
【００１６】図９が第１段階のアニール後におけるＩ−
Ｖ特性を示す累積度分布関数であり、図１０が第２段階
のアニール後におけるＩ−Ｖ特性を示す累積度分布関数
である。各図（ａ）が２Ｖの電圧を印加した場合、
（ｂ）が５Ｖの電圧を印加した場合である。図中、○印
は電極面積が８０×８０μｍ2の場合を示し、□印は電
極面積が３２０×３２０μｍ2の場合を示し、◇印は電
極面積が１２８０×１２８０μｍ2の場合を示してい
る。
Ｖ特性を示す累積度分布関数であり、図１０が第２段階
のアニール後におけるＩ−Ｖ特性を示す累積度分布関数
である。各図（ａ）が２Ｖの電圧を印加した場合、
（ｂ）が５Ｖの電圧を印加した場合である。図中、○印
は電極面積が８０×８０μｍ2の場合を示し、□印は電
極面積が３２０×３２０μｍ2の場合を示し、◇印は電
極面積が１２８０×１２８０μｍ2の場合を示してい
る。
【００１７】図示するように、第２段階のアニールによ
って若干のリーク電流の減少は見られるが、いずれの場
合においても電流値のばらつきは大きく、ＣｏＳｉX膜
直下におけるｎ+ｐ接合のＩ−Ｖ特性が悪いことが判
る。ＭＯＳトランジスタのソース／ドレイン拡散層とし
て用いるには、電流値がほぼ一定であり、リーク電流が
少ないことが要求されるため、このような特性は望まし
くない。
って若干のリーク電流の減少は見られるが、いずれの場
合においても電流値のばらつきは大きく、ＣｏＳｉX膜
直下におけるｎ+ｐ接合のＩ−Ｖ特性が悪いことが判
る。ＭＯＳトランジスタのソース／ドレイン拡散層とし
て用いるには、電流値がほぼ一定であり、リーク電流が
少ないことが要求されるため、このような特性は望まし
くない。
【００１８】本願発明者等は、ＣｏＳｉX膜直下におけ
るｐｎ接合の電流がこのようにばらつく原因を調査すべ
く、第１段階のアニールをして未反応のコバルト膜及び
ＴｉＮ膜を除去した後、及び第２段階のアニール後にお
けるＣｏＳｉX膜のパターンを透過型電子顕微鏡（ＴＥ
Ｍ：Transmission Electron Microscope）により観察し
た。
るｐｎ接合の電流がこのようにばらつく原因を調査すべ
く、第１段階のアニールをして未反応のコバルト膜及び
ＴｉＮ膜を除去した後、及び第２段階のアニール後にお
けるＣｏＳｉX膜のパターンを透過型電子顕微鏡（ＴＥ
Ｍ：Transmission Electron Microscope）により観察し
た。
【００１９】その結果、第１段階のアニール後の試料で
は所々に長さ約５０〜１００ｎｍ程度、太さ１０ｎｍ程
度のつらら状スパイクが観察された。第２段階のアニー
ル後の試料ではスパイクはほとんど観察されなかった
が、リーク特性の改善は充分ではなく、接合部のリーク
電流はこのスパイクが原因しているものと考えられる。
次に、スパイクの発生原因について考察する。
は所々に長さ約５０〜１００ｎｍ程度、太さ１０ｎｍ程
度のつらら状スパイクが観察された。第２段階のアニー
ル後の試料ではスパイクはほとんど観察されなかった
が、リーク特性の改善は充分ではなく、接合部のリーク
電流はこのスパイクが原因しているものと考えられる。
次に、スパイクの発生原因について考察する。
【００２０】ＣｏＳｉXには、Ｃｏ2Ｓｉ、ＣｏＳｉ、Ｃ
ｏＳｉ2の３つの相が存在する。Ｃｏ／Ｓｉ系の固相反
応過程では、まずＣｏ2Ｓｉが形成され、次いでＣｏＳ
ｉに相転移し、続いて最終相であるＣｏＳｉ2に相転移
する。これら相転移過程のうち、ＣｏからＣｏ2Ｓｉに
転移する反応過程、Ｃｏ2ＳｉからＣｏＳｉに転移する
反応過程ではＣｏが主たる拡散種であり、ＣｏＳｉから
ＣｏＳｉ2に転移する反応過程ではＳｉが主たる拡散種
である。
ｏＳｉ2の３つの相が存在する。Ｃｏ／Ｓｉ系の固相反
応過程では、まずＣｏ2Ｓｉが形成され、次いでＣｏＳ
ｉに相転移し、続いて最終相であるＣｏＳｉ2に相転移
する。これら相転移過程のうち、ＣｏからＣｏ2Ｓｉに
転移する反応過程、Ｃｏ2ＳｉからＣｏＳｉに転移する
反応過程ではＣｏが主たる拡散種であり、ＣｏＳｉから
ＣｏＳｉ2に転移する反応過程ではＳｉが主たる拡散種
である。
【００２１】一般に、Ｃｏ膜が例えば約０．１μｍ以上
と比較的厚く、昇温レートが１００℃／ｍｉｎ以下と遅
い場合のＣｏ／Ｓｉ系の固相反応過程では、まずＣｏ／
Ｓｉ界面にＣｏ2Ｓｉが層状に形成されてほぼ均一に成
長し、次にＣｏ2Ｓｉ／Ｓｉ界面にＣｏＳｉが層状に形
成されてほぼ均一に成長し、続いてＣｏＳｉ／Ｓｉ界面
にＣｏＳｉ2が層状に形成されてほぼ均一に成長する。
このため、ＣｏＳｉX／Ｓｉ界面にスパイクが生じるこ
とはなく、良好な電気特性を得ることができる。
と比較的厚く、昇温レートが１００℃／ｍｉｎ以下と遅
い場合のＣｏ／Ｓｉ系の固相反応過程では、まずＣｏ／
Ｓｉ界面にＣｏ2Ｓｉが層状に形成されてほぼ均一に成
長し、次にＣｏ2Ｓｉ／Ｓｉ界面にＣｏＳｉが層状に形
成されてほぼ均一に成長し、続いてＣｏＳｉ／Ｓｉ界面
にＣｏＳｉ2が層状に形成されてほぼ均一に成長する。
このため、ＣｏＳｉX／Ｓｉ界面にスパイクが生じるこ
とはなく、良好な電気特性を得ることができる。
【００２２】しかしながら、通常のサリサイドプロセス
では、昇温レートが速い短時間アニールが一般に用いら
れ、且つ、Ｃｏ膜の膜厚も約１０ｎｍ程度と薄いため、
Ｃｏ膜が厚い場合とはその反応形態が異なっている。そ
の結果、上記第１段階の熱処理では、Ｃｏ2ＳｉとＣｏ
Ｓｉとが層状に形成されずに混在することになる。本願
発明者等が鋭意検討を行った結果、Ｃｏ2ＳｉとＣｏＳ
ｉとが層状にならずに混在することがスパイクの発生要
因となっており、特に、ＣｏＳｉ相がシリサイド層を占
有しているときに多く発生することが判った。ＣｏＳｉ
相がシリサイド層を占有しているときにスパイクが発生
しやすい原因については明らかではないが、ＣｏＳｉ相
が形成される際のシリサイド化反応における拡散種がＣ
ｏであることに関連しているものと考えられる。
では、昇温レートが速い短時間アニールが一般に用いら
れ、且つ、Ｃｏ膜の膜厚も約１０ｎｍ程度と薄いため、
Ｃｏ膜が厚い場合とはその反応形態が異なっている。そ
の結果、上記第１段階の熱処理では、Ｃｏ2ＳｉとＣｏ
Ｓｉとが層状に形成されずに混在することになる。本願
発明者等が鋭意検討を行った結果、Ｃｏ2ＳｉとＣｏＳ
ｉとが層状にならずに混在することがスパイクの発生要
因となっており、特に、ＣｏＳｉ相がシリサイド層を占
有しているときに多く発生することが判った。ＣｏＳｉ
相がシリサイド層を占有しているときにスパイクが発生
しやすい原因については明らかではないが、ＣｏＳｉ相
が形成される際のシリサイド化反応における拡散種がＣ
ｏであることに関連しているものと考えられる。
【００２３】上記の見解から、第１段階のアニールで
は、スパイクの発生と強い相関があるＣｏＳｉ相の形成
を抑制することが重要であり、Ｃｏ2Ｓｉ相が支配的な
反応層を形成する必要があることが判った。このような
反応層を得るためには、昇温レートを十分に遅くし、ア
ニール温度を更に低温化することにより、Ｃｏ／Ｓｉ界
面にＣｏ2Ｓｉを層状に形成し、ほぼ均一に反応を進め
ることが望ましい。
は、スパイクの発生と強い相関があるＣｏＳｉ相の形成
を抑制することが重要であり、Ｃｏ2Ｓｉ相が支配的な
反応層を形成する必要があることが判った。このような
反応層を得るためには、昇温レートを十分に遅くし、ア
ニール温度を更に低温化することにより、Ｃｏ／Ｓｉ界
面にＣｏ2Ｓｉを層状に形成し、ほぼ均一に反応を進め
ることが望ましい。
【００２４】具体的には、毎分１００℃より遅いレート
で昇温し、３００℃より高く３９０℃より低い温度でア
ニールすることが望ましい。昇温レートを毎分１００℃
より速くし、アニール温度を３９０℃以上に設定すると
反応層中にＣｏ2ＳｉとＣｏＳｉ混在するため望ましく
なく（比較例２参照）、アニール温度を３００℃以下に
設定するとＣｏとＳｉとが反応しないからである（比較
例１参照）。アニール時間は、１〜３時間程度に設定す
ることが望ましい。
で昇温し、３００℃より高く３９０℃より低い温度でア
ニールすることが望ましい。昇温レートを毎分１００℃
より速くし、アニール温度を３９０℃以上に設定すると
反応層中にＣｏ2ＳｉとＣｏＳｉ混在するため望ましく
なく（比較例２参照）、アニール温度を３００℃以下に
設定するとＣｏとＳｉとが反応しないからである（比較
例１参照）。アニール時間は、１〜３時間程度に設定す
ることが望ましい。
【００２５】一方、第２段階のアニールでは、Ｃｏ2Ｓ
ｉ相からＣｏＳｉ2相への転移過程において、ＣｏＳｉ
相を介する時間を極力短くすることが望ましい。こうす
ることにより、界面におけるスパイクの発生を低減でき
るからである。このため、第２段階のアニールには、高
温での短時間アニールが好適である（比較例３参照）。
具体的には、昇温レートを５０℃／秒以上とし、熱処理
温度を５００〜９００℃程度の温度とした短時間アニー
ルを行うことが望ましい。
ｉ相からＣｏＳｉ2相への転移過程において、ＣｏＳｉ
相を介する時間を極力短くすることが望ましい。こうす
ることにより、界面におけるスパイクの発生を低減でき
るからである。このため、第２段階のアニールには、高
温での短時間アニールが好適である（比較例３参照）。
具体的には、昇温レートを５０℃／秒以上とし、熱処理
温度を５００〜９００℃程度の温度とした短時間アニー
ルを行うことが望ましい。
【００２６】このような２段階のアニールによってＣｏ
ＳｉX膜を形成することにより、シリサイド化反応過程
においてスパイクを発生することを防止することができ
るので、シリサイド層直下にｐｎ接合がある場合にも接
合リーク電流が増加することはない。次に、本発明の一
実施形態による半導体装置の製造方法を図１及び図２を
用いて説明する。
ＳｉX膜を形成することにより、シリサイド化反応過程
においてスパイクを発生することを防止することができ
るので、シリサイド層直下にｐｎ接合がある場合にも接
合リーク電流が増加することはない。次に、本発明の一
実施形態による半導体装置の製造方法を図１及び図２を
用いて説明する。
【００２７】図１及び図２は本実施形態による半導体装
置の製造方法を示す工程断面図である。本実施形態で
は、サリサイドプロセスを含むＮチャネルＭＯＳＦＥＴ
の製造方法に、本発明による半導体装置の製造方法を適
用した例を説明する。まず、ｐ型シリコン基板１０を熱
酸化し、表面に膜厚約３ｎｍのパッド酸化膜１２を形成
する。
置の製造方法を示す工程断面図である。本実施形態で
は、サリサイドプロセスを含むＮチャネルＭＯＳＦＥＴ
の製造方法に、本発明による半導体装置の製造方法を適
用した例を説明する。まず、ｐ型シリコン基板１０を熱
酸化し、表面に膜厚約３ｎｍのパッド酸化膜１２を形成
する。
【００２８】次いで、パッド酸化膜１２上に、ＣＶＤ
（化学気相成長：Chemical Vapor Deposition）法によ
り膜厚約１００ｎｍのシリコン窒化膜１４を堆積する。
続いて、素子を形成する領域にシリコン窒化膜１４を残
すように、シリコン窒化膜１４をパターニングする（図
１（ａ））。この後、シリコン窒化膜１４をマスクとし
てシリコン基板１０を熱酸化し、膜厚約２５０ｎｍの素
子分離膜１６を形成する。
（化学気相成長：Chemical Vapor Deposition）法によ
り膜厚約１００ｎｍのシリコン窒化膜１４を堆積する。
続いて、素子を形成する領域にシリコン窒化膜１４を残
すように、シリコン窒化膜１４をパターニングする（図
１（ａ））。この後、シリコン窒化膜１４をマスクとし
てシリコン基板１０を熱酸化し、膜厚約２５０ｎｍの素
子分離膜１６を形成する。
【００２９】次いで、シリコン窒化膜１４及びパッド酸
化膜１２をエッチングにより除去した後、表面を再度熱
酸化し、素子分離膜１６により画定された素子領域に膜
厚約５ｎｍのゲート絶縁膜１８を形成する（図１
（ｂ））。続いて、ゲート絶縁膜１８上に、ＣＶＤ法に
より膜厚約２００ｎｍのアモルファスシリコン膜を堆積
する。
化膜１２をエッチングにより除去した後、表面を再度熱
酸化し、素子分離膜１６により画定された素子領域に膜
厚約５ｎｍのゲート絶縁膜１８を形成する（図１
（ｂ））。続いて、ゲート絶縁膜１８上に、ＣＶＤ法に
より膜厚約２００ｎｍのアモルファスシリコン膜を堆積
する。
【００３０】この後、アモルファスシリコン膜にＰ
（燐）イオンを加速エネルギー２０ｋｅＶ、ドーズ量４
×１０15ｃｍ-2の条件でイオン注入する。次いで、Ｐが
ドープされたアモルファスシリコン膜をパターニング
し、アモルファスシリコン膜よりなるゲート電極２０を
形成する。続いて、ゲート電極２０をマスクとしてイオ
ン注入を行い、ＬＤＤ（LightlyDoped Drain）構造の高
抵抗領域２２を形成する。例えば、Ａｓ（砒素）イオン
を加速エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ
-2の条件でイオン注入する。
（燐）イオンを加速エネルギー２０ｋｅＶ、ドーズ量４
×１０15ｃｍ-2の条件でイオン注入する。次いで、Ｐが
ドープされたアモルファスシリコン膜をパターニング
し、アモルファスシリコン膜よりなるゲート電極２０を
形成する。続いて、ゲート電極２０をマスクとしてイオ
ン注入を行い、ＬＤＤ（LightlyDoped Drain）構造の高
抵抗領域２２を形成する。例えば、Ａｓ（砒素）イオン
を加速エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ
-2の条件でイオン注入する。
【００３１】この後、ＣＶＤ法により膜厚約１５０ｎｍ
のシリコン酸化膜を堆積する。例えば、原料ガスとして
ＳｉＨ2Ｃｌ2とＮ2Ｏを用い、基板温度を８００℃とし
て成膜する。次いで、ＲＩＥ（反応性イオンエッチン
グ：Reactive Ion Etching）法によりシリコン酸化膜を
異方性エッチングし、ゲート電極２０の側壁にサイドウ
ォール２４を形成する。
のシリコン酸化膜を堆積する。例えば、原料ガスとして
ＳｉＨ2Ｃｌ2とＮ2Ｏを用い、基板温度を８００℃とし
て成膜する。次いで、ＲＩＥ（反応性イオンエッチン
グ：Reactive Ion Etching）法によりシリコン酸化膜を
異方性エッチングし、ゲート電極２０の側壁にサイドウ
ォール２４を形成する。
【００３２】続いて、ゲート電極２０及びサイドウォー
ル２４をマスクとしてイオン注入を行い、ＬＤＤ構造の
低抵抗領域２６を形成する。例えば、Ａｓイオンを加速
エネルギー４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条
件でイオン注入する（図１（ｄ））。この後、窒素雰囲
気中で１０００℃１０秒の急速熱処理を行い、イオン注
入したＡｓを活性化し、ＬＤＤ構造のソース／ドレイン
拡散層２８を形成する。
ル２４をマスクとしてイオン注入を行い、ＬＤＤ構造の
低抵抗領域２６を形成する。例えば、Ａｓイオンを加速
エネルギー４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条
件でイオン注入する（図１（ｄ））。この後、窒素雰囲
気中で１０００℃１０秒の急速熱処理を行い、イオン注
入したＡｓを活性化し、ＬＤＤ構造のソース／ドレイン
拡散層２８を形成する。
【００３３】次いで、ソース／ドレイン拡散層２８上に
延在するゲート絶縁膜１８をエッチングし、ソース／ド
レイン拡散層２８を表面に露出する。続いて、膜厚約１
０ｎｍのＣｏ膜３０と、膜厚約３０ｎｍのＴｉＮ膜３２
とを、同一のチャンバ内で連続して成膜する。Ｃｏ膜３
０及びＴｉＮ膜３２は、例えばスパッタ法により堆積す
る（図２（ａ））。
延在するゲート絶縁膜１８をエッチングし、ソース／ド
レイン拡散層２８を表面に露出する。続いて、膜厚約１
０ｎｍのＣｏ膜３０と、膜厚約３０ｎｍのＴｉＮ膜３２
とを、同一のチャンバ内で連続して成膜する。Ｃｏ膜３
０及びＴｉＮ膜３２は、例えばスパッタ法により堆積す
る（図２（ａ））。
【００３４】この後、ＣｏＳｉX膜を形成する第１段階
の熱処理を行う。例えば、２℃／ｍｉｎの昇温レートで
昇温し、３５０℃の温度で２時間のアニールを行う。第
１段階の熱処理では、昇温レートを１００℃／ｍｉｎ以
下に、熱処理温度を３００℃より高く３９０より低い温
度に設定し、１〜３時間のアニールを行うことが望まし
い。
の熱処理を行う。例えば、２℃／ｍｉｎの昇温レートで
昇温し、３５０℃の温度で２時間のアニールを行う。第
１段階の熱処理では、昇温レートを１００℃／ｍｉｎ以
下に、熱処理温度を３００℃より高く３９０より低い温
度に設定し、１〜３時間のアニールを行うことが望まし
い。
【００３５】この熱処理により、露出したソース／ドレ
イン拡散層２８上、及びゲート電極２０上のＣｏ／Ｓｉ
界面ではシリサイド化反応が生じ、この領域に選択的に
ＣｏＳｉX膜３４が形成される（図２（ｂ））。このよ
うに形成したＣｏＳｉX膜３４は、均一なＣｏ2Ｓｉ相を
有している。次いで、第１段階の熱処理で反応しなかっ
たＣｏ膜及びＴｉＮ膜をウェットエッチングにより除去
する。例えば、Ｈ2ＳＯ4とＨ2Ｏ2とを３：１に混合した
エッチング液を用い、液温７０℃で２０分間エッチング
する。
イン拡散層２８上、及びゲート電極２０上のＣｏ／Ｓｉ
界面ではシリサイド化反応が生じ、この領域に選択的に
ＣｏＳｉX膜３４が形成される（図２（ｂ））。このよ
うに形成したＣｏＳｉX膜３４は、均一なＣｏ2Ｓｉ相を
有している。次いで、第１段階の熱処理で反応しなかっ
たＣｏ膜及びＴｉＮ膜をウェットエッチングにより除去
する。例えば、Ｈ2ＳＯ4とＨ2Ｏ2とを３：１に混合した
エッチング液を用い、液温７０℃で２０分間エッチング
する。
【００３６】続いて、ＣｏＳｉX膜を形成する第２段階
の熱処理を行う。例えば、Ａｒ（アルゴン）雰囲気中
で、８３０℃で３０秒間の短時間アニールを行う（図２
（ｃ））。第２段階の熱処理では、昇温レートを５０℃
／秒以上に、熱処理温度を約５００〜９００℃の温度に
設定することが望ましい。この熱処理により、選択的に
形成したＣｏＳｉX膜は、均一なままでＣｏ2Ｓｉ相から
ＣｏＳｉ2相に相転移し、電極材料に使用するに充分な
比抵抗を有するＣｏＳｉ2膜となるこのような２段階の
熱処理でＣｏＳｉX膜を形成することによりシリサイド
化反応過程でスパイクが発生することはないので、ｐｎ
接合上にＣｏＳｉX膜を形成した場合であっても接合リ
ーク電流が増加することはない。
の熱処理を行う。例えば、Ａｒ（アルゴン）雰囲気中
で、８３０℃で３０秒間の短時間アニールを行う（図２
（ｃ））。第２段階の熱処理では、昇温レートを５０℃
／秒以上に、熱処理温度を約５００〜９００℃の温度に
設定することが望ましい。この熱処理により、選択的に
形成したＣｏＳｉX膜は、均一なままでＣｏ2Ｓｉ相から
ＣｏＳｉ2相に相転移し、電極材料に使用するに充分な
比抵抗を有するＣｏＳｉ2膜となるこのような２段階の
熱処理でＣｏＳｉX膜を形成することによりシリサイド
化反応過程でスパイクが発生することはないので、ｐｎ
接合上にＣｏＳｉX膜を形成した場合であっても接合リ
ーク電流が増加することはない。
【００３７】このように、本実施形態によれば、シリサ
イド化反応過程でスパイクが発生しない条件にてＣｏＳ
ｉX膜を形成するので、シリサイド層直下にｐｎ接合を
有する半導体装置において接合リーク電流の増加を防止
することができる。なお、上記実施形態では、ＣｏＳｉ
X膜をサリサイドプロセスにより形成する場合について
説明したが、本発明は上記実施形態に限定されるもので
はない。本発明は、ＳｉとＣｏとの固相反応によりＣｏ
ＳｉX膜を形成する半導体装置の製造方法において広く
適用することができる。
イド化反応過程でスパイクが発生しない条件にてＣｏＳ
ｉX膜を形成するので、シリサイド層直下にｐｎ接合を
有する半導体装置において接合リーク電流の増加を防止
することができる。なお、上記実施形態では、ＣｏＳｉ
X膜をサリサイドプロセスにより形成する場合について
説明したが、本発明は上記実施形態に限定されるもので
はない。本発明は、ＳｉとＣｏとの固相反応によりＣｏ
ＳｉX膜を形成する半導体装置の製造方法において広く
適用することができる。
【００３８】また、上記実施形態ではＮチャネルＭＯＳ
ＦＥＴを例に説明したが、ＰチャネルＭＯＳＦＥＴにお
いても同様に適用することができる。
ＦＥＴを例に説明したが、ＰチャネルＭＯＳＦＥＴにお
いても同様に適用することができる。
【００３９】
【実施例】以下、実施例及び比較例を挙げ、本発明によ
る半導体装置の製造方法を具体的に説明する。 ［実施例］ｐ型シリコン基板の主表面に素子分離膜を形
成し、８０×８０μｍ2、３２０×３２０μｍ2、１２８
０×１２８０μｍ2の開口面積を有する素子領域を形成
した。
る半導体装置の製造方法を具体的に説明する。 ［実施例］ｐ型シリコン基板の主表面に素子分離膜を形
成し、８０×８０μｍ2、３２０×３２０μｍ2、１２８
０×１２８０μｍ2の開口面積を有する素子領域を形成
した。
【００４０】次いで、素子分離膜をマスクとしてイオン
注入を行い、素子領域にＡｓイオンを注入した。ここ
で、加速エネルギーは４０ｋｅＶ、ドーズ量は２×１０
15ｃｍ -2に設定した。続いて、窒素雰囲気中で１０００
℃１０秒の短時間アニールを行い、イオン注入したＡｓ
を活性化し、素子領域にｎ+ｐ接合を形成した。
注入を行い、素子領域にＡｓイオンを注入した。ここ
で、加速エネルギーは４０ｋｅＶ、ドーズ量は２×１０
15ｃｍ -2に設定した。続いて、窒素雰囲気中で１０００
℃１０秒の短時間アニールを行い、イオン注入したＡｓ
を活性化し、素子領域にｎ+ｐ接合を形成した。
【００４１】拡散層上の厚さ約５ｎｍのスルー酸化膜を
除去した後、膜厚約１０ｎｍのＣｏ膜と、膜厚約３０ｎ
ｍのＴｉＮ膜とを、同一のチャンバ内で連続して成膜し
た。次いで、ＣｏＳｉX膜を形成する第１段階の熱処理
を行い、素子領域上に選択的にＣｏＳｉX膜を形成し
た。本実施例では、昇温レートを１２℃／ｍｉｎとし、
３５０℃、２時間の炉アニールを行った。
除去した後、膜厚約１０ｎｍのＣｏ膜と、膜厚約３０ｎ
ｍのＴｉＮ膜とを、同一のチャンバ内で連続して成膜し
た。次いで、ＣｏＳｉX膜を形成する第１段階の熱処理
を行い、素子領域上に選択的にＣｏＳｉX膜を形成し
た。本実施例では、昇温レートを１２℃／ｍｉｎとし、
３５０℃、２時間の炉アニールを行った。
【００４２】続いて、第１段階の熱処理で反応しなかっ
たＣｏ膜及びＴｉＮ膜をウェットエッチングにより除去
した。ここでは、Ｈ2ＳＯ4とＨ2Ｏ2とを３：１の割合で
混合したエッチング液を用い、液温７０℃で２０分間エ
ッチングした。この後、ＣｏＳｉX膜を形成する第２段
階の熱処理を行い、ＣｏＳｉX膜を低抵抗化した。本実
施例では、昇温レートを８０℃／秒とし、８３０℃、３
０秒間の短時間アニールを行った。
たＣｏ膜及びＴｉＮ膜をウェットエッチングにより除去
した。ここでは、Ｈ2ＳＯ4とＨ2Ｏ2とを３：１の割合で
混合したエッチング液を用い、液温７０℃で２０分間エ
ッチングした。この後、ＣｏＳｉX膜を形成する第２段
階の熱処理を行い、ＣｏＳｉX膜を低抵抗化した。本実
施例では、昇温レートを８０℃／秒とし、８３０℃、３
０秒間の短時間アニールを行った。
【００４３】このようにして形成したｎ+ｐ接合に逆方
向バイアスを印加し、接合リーク電流を測定した。図３
及び図４に、ＣｏＳｉX膜直下のｎ+ｐ接合に電圧を印加
した際の逆方向リーク電流を累積度分布関数を用いてプ
ロットした結果を示す。図３が第１段階のアニール後に
おけるＩ−Ｖ特性を示す累積度分布関数であり、図４が
第２段階のアニール後におけるＩ−Ｖ特性を示す累積度
分布関数である。各図（ａ）が２Ｖの電圧を印加した場
合、（ｂ）が５Ｖの電圧を印加した場合である。図中、
○印は電極面積が８０×８０μｍ2の場合を示し、□印
は電極面積が３２０×３２０μｍ2の場合を示し、◇印
は電極面積が１２８０×１２８０μｍ2の場合を示して
いる。
向バイアスを印加し、接合リーク電流を測定した。図３
及び図４に、ＣｏＳｉX膜直下のｎ+ｐ接合に電圧を印加
した際の逆方向リーク電流を累積度分布関数を用いてプ
ロットした結果を示す。図３が第１段階のアニール後に
おけるＩ−Ｖ特性を示す累積度分布関数であり、図４が
第２段階のアニール後におけるＩ−Ｖ特性を示す累積度
分布関数である。各図（ａ）が２Ｖの電圧を印加した場
合、（ｂ）が５Ｖの電圧を印加した場合である。図中、
○印は電極面積が８０×８０μｍ2の場合を示し、□印
は電極面積が３２０×３２０μｍ2の場合を示し、◇印
は電極面積が１２８０×１２８０μｍ2の場合を示して
いる。
【００４４】図示するように、第１段階の熱処理後の試
料では、電極の面積に応じて１０〜３０％程度の試料に
おいてリーク電流の増加が見られるが、他の試料はほぼ
均一であり良好なリーク特性が得られた。スパイクの発
生が低減できたためと考えられる。第２段階の熱処理後
の試料では、リーク電流のばらつきは極めて小さくな
り、９０％以上の試料においてほぼ同等のリーク特性を
得ることができた。 ［比較例１］上記実施例において、ＣｏＳｉX膜を形成
する熱処理条件のみを変化して同様の測定を行った。
料では、電極の面積に応じて１０〜３０％程度の試料に
おいてリーク電流の増加が見られるが、他の試料はほぼ
均一であり良好なリーク特性が得られた。スパイクの発
生が低減できたためと考えられる。第２段階の熱処理後
の試料では、リーク電流のばらつきは極めて小さくな
り、９０％以上の試料においてほぼ同等のリーク特性を
得ることができた。 ［比較例１］上記実施例において、ＣｏＳｉX膜を形成
する熱処理条件のみを変化して同様の測定を行った。
【００４５】第１段階の熱処理では、昇温レートを１０
℃／ｍｉｎとし、３００℃、２時間の炉アニールを行っ
た。第２段階の熱処理では、昇温レートを８０℃／秒と
し、８３０℃、３０秒間の短時間アニールを行った。こ
のようにして形成したｎ+ｐ接合に逆方向バイアスを印
加して接合リーク電流を測定した結果を、図５に示す。
℃／ｍｉｎとし、３００℃、２時間の炉アニールを行っ
た。第２段階の熱処理では、昇温レートを８０℃／秒と
し、８３０℃、３０秒間の短時間アニールを行った。こ
のようにして形成したｎ+ｐ接合に逆方向バイアスを印
加して接合リーク電流を測定した結果を、図５に示す。
【００４６】図示するように、リーク電流のばらつきは
小さく良好なＩ−Ｖ特性を得ることができた。しかし、
表面のシート抵抗を測定した結果、１００Ω／□とその
値は高く、表面がシリサイド化されていないことが判っ
た。 ［比較例２］上記実施例において、ＣｏＳｉX膜を形成
する熱処理条件のみを変化して同様の測定を行った。
小さく良好なＩ−Ｖ特性を得ることができた。しかし、
表面のシート抵抗を測定した結果、１００Ω／□とその
値は高く、表面がシリサイド化されていないことが判っ
た。 ［比較例２］上記実施例において、ＣｏＳｉX膜を形成
する熱処理条件のみを変化して同様の測定を行った。
【００４７】第１段階の熱処理では、昇温レートを１０
℃／ｍｉｎとし、３９０℃、２時間の炉アニールを行っ
た。第２段階の熱処理では、昇温レートを８０℃／秒と
し、８３０℃、３０秒間の短時間アニールを行った。こ
のようにして形成したｎ+ｐ接合に逆方向バイアスを印
加して接合リーク電流を測定した結果を、図６に示す。
℃／ｍｉｎとし、３９０℃、２時間の炉アニールを行っ
た。第２段階の熱処理では、昇温レートを８０℃／秒と
し、８３０℃、３０秒間の短時間アニールを行った。こ
のようにして形成したｎ+ｐ接合に逆方向バイアスを印
加して接合リーク電流を測定した結果を、図６に示す。
【００４８】図示するように、リーク電流のばらつきは
非常に大きく、良好なＩ−Ｖ特性は得られなかった。 ［比較例３］上記実施例において、ＣｏＳｉX膜を形成
する熱処理条件のみを変化して同様の測定を行った。
非常に大きく、良好なＩ−Ｖ特性は得られなかった。 ［比較例３］上記実施例において、ＣｏＳｉX膜を形成
する熱処理条件のみを変化して同様の測定を行った。
【００４９】第１段階の熱処理では、昇温レートを１０
℃／ｍｉｎとし、３５０℃、２時間の炉アニールを行っ
た。第２段階の熱処理では、昇温レートを２０℃／ｍｉ
ｎとし、５５０℃、２時間の炉アニールを行った。この
ようにして形成したｎ+ｐ接合に逆方向バイアスを印加
して接合リーク電流を測定した結果を、図７及び図８に
示す。図７が第１段階のアニール後におけるＩ−Ｖ特性
を示す累積度分布関数であり、図８が第２段階のアニー
ル後におけるＩ−Ｖ特性を示す累積度分布関数である。
各図（ａ）が２Ｖの電圧を印加した場合、（ｂ）が５Ｖ
の電圧を印加した場合である。
℃／ｍｉｎとし、３５０℃、２時間の炉アニールを行っ
た。第２段階の熱処理では、昇温レートを２０℃／ｍｉ
ｎとし、５５０℃、２時間の炉アニールを行った。この
ようにして形成したｎ+ｐ接合に逆方向バイアスを印加
して接合リーク電流を測定した結果を、図７及び図８に
示す。図７が第１段階のアニール後におけるＩ−Ｖ特性
を示す累積度分布関数であり、図８が第２段階のアニー
ル後におけるＩ−Ｖ特性を示す累積度分布関数である。
各図（ａ）が２Ｖの電圧を印加した場合、（ｂ）が５Ｖ
の電圧を印加した場合である。
【００５０】図示するように、第１段階の熱処理後には
ばらつきが小さい良好なＩ−Ｖ特性が得られていたが、
第２段階の熱処理を行うことによりリーク電流のばらつ
きが急激に増加し、Ｉ−Ｖ特性が劣化した。 ［比較例４］上記実施例において、ＣｏＳｉX膜を形成
する熱処理条件のみを変化して同様の測定を行った。
ばらつきが小さい良好なＩ−Ｖ特性が得られていたが、
第２段階の熱処理を行うことによりリーク電流のばらつ
きが急激に増加し、Ｉ−Ｖ特性が劣化した。 ［比較例４］上記実施例において、ＣｏＳｉX膜を形成
する熱処理条件のみを変化して同様の測定を行った。
【００５１】第１段階の熱処理では、昇温レートを５０
℃／秒とし、５５０℃、３０秒間の短時間アニールを行
った。第２段階の熱処理では、昇温レートを８０℃／秒
とし、８３０℃、３０秒間の短時間アニールを行った。
このようにして形成したｎ+ｐ接合に逆方向バイアスを
印加して接合リーク電流を測定した結果を、図９及び図
１０に示す。図９が第１段階のアニール後におけるＩ−
Ｖ特性を示す累積度分布関数であり、図１０が第２段階
のアニール後におけるＩ−Ｖ特性を示す累積度分布関数
である。各図（ａ）が２Ｖの電圧を印加した場合、
（ｂ）が５Ｖの電圧を印加した場合である。
℃／秒とし、５５０℃、３０秒間の短時間アニールを行
った。第２段階の熱処理では、昇温レートを８０℃／秒
とし、８３０℃、３０秒間の短時間アニールを行った。
このようにして形成したｎ+ｐ接合に逆方向バイアスを
印加して接合リーク電流を測定した結果を、図９及び図
１０に示す。図９が第１段階のアニール後におけるＩ−
Ｖ特性を示す累積度分布関数であり、図１０が第２段階
のアニール後におけるＩ−Ｖ特性を示す累積度分布関数
である。各図（ａ）が２Ｖの電圧を印加した場合、
（ｂ）が５Ｖの電圧を印加した場合である。
【００５２】図示するように、第１段階の熱処理後から
リーク電流のばらつきは非常に大きい。第２段階の熱処
理を行うことによって、リーク電流は減少し、ばらつき
も若干小さくなったが、Ｉ−Ｖ特性の改善は充分ではな
かった。
リーク電流のばらつきは非常に大きい。第２段階の熱処
理を行うことによって、リーク電流は減少し、ばらつき
も若干小さくなったが、Ｉ−Ｖ特性の改善は充分ではな
かった。
【００５３】
【発明の効果】以上の通り、本発明によれば、シリコン
が露出した領域を有する下地基板上にコバルト膜を堆積
するコバルト膜堆積工程と、下地基板を、３００℃より
高く３９０℃より低い第１の温度で加熱してシリコンと
コバルト膜とを反応させ、第１の相よりなる第１のコバ
ルトシリサイド膜を形成する第１の熱処理工程と、第１
のコバルトシリサイド膜を第２の温度で加熱し、第２の
相よりなる第２のコバルトシリサイド膜に転移する第２
の熱処理工程とにより半導体装置を製造することによ
り、シリサイド化反応過程でのスパイクの発生を防止で
きるので、コバルトシリサイド直下にｐｎ接合を形成し
た場合であっても接合リーク電流が増加することはな
い。
が露出した領域を有する下地基板上にコバルト膜を堆積
するコバルト膜堆積工程と、下地基板を、３００℃より
高く３９０℃より低い第１の温度で加熱してシリコンと
コバルト膜とを反応させ、第１の相よりなる第１のコバ
ルトシリサイド膜を形成する第１の熱処理工程と、第１
のコバルトシリサイド膜を第２の温度で加熱し、第２の
相よりなる第２のコバルトシリサイド膜に転移する第２
の熱処理工程とにより半導体装置を製造することによ
り、シリサイド化反応過程でのスパイクの発生を防止で
きるので、コバルトシリサイド直下にｐｎ接合を形成し
た場合であっても接合リーク電流が増加することはな
い。
【００５４】また、第１の熱処理工程において、１００
℃／分よりも遅い速度にて第１の温度まで昇温すればシ
リサイド化反応を均一にすることができるので、接合リ
ーク電流を増加することなくコバルトシリサイド膜を形
成することができる。また、第１の温度において１〜３
時間熱処理すれば、接合リーク電流を増加することなく
コバルトシリサイド膜を形成することができる。
℃／分よりも遅い速度にて第１の温度まで昇温すればシ
リサイド化反応を均一にすることができるので、接合リ
ーク電流を増加することなくコバルトシリサイド膜を形
成することができる。また、第１の温度において１〜３
時間熱処理すれば、接合リーク電流を増加することなく
コバルトシリサイド膜を形成することができる。
【００５５】また、上記の半導体装置の製造方法におい
て、第２の温度を５００〜９００℃の間の温度に設定す
れば、接合リーク電流を増加することなく低抵抗のコバ
ルトシリサイドに相移転することができる。また、第２
の熱処理工程において、５０℃／秒よりも速い速度にて
第２の温度まで昇温すればシリサイド化反応過程でスパ
イクが発生しないので、接合リーク電流を増加すること
なくコバルトシリサイド膜を形成することができる。
て、第２の温度を５００〜９００℃の間の温度に設定す
れば、接合リーク電流を増加することなく低抵抗のコバ
ルトシリサイドに相移転することができる。また、第２
の熱処理工程において、５０℃／秒よりも速い速度にて
第２の温度まで昇温すればシリサイド化反応過程でスパ
イクが発生しないので、接合リーク電流を増加すること
なくコバルトシリサイド膜を形成することができる。
【図１】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。
法を示す工程断面図（その１）である。
【図２】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。
法を示す工程断面図（その２）である。
【図３】本発明の一実施例による半導体装置の製造方法
により形成した半導体装置におけるＩ−Ｖ特性を示すグ
ラフ（その１）である。
により形成した半導体装置におけるＩ−Ｖ特性を示すグ
ラフ（その１）である。
【図４】本発明の一実施例による半導体装置の製造方法
により形成した半導体装置におけるＩ−Ｖ特性を示すグ
ラフ（その２）である。
により形成した半導体装置におけるＩ−Ｖ特性を示すグ
ラフ（その２）である。
【図５】比較例１による半導体装置の製造方法により形
成した半導体装置におけるＩ−Ｖ特性を示すグラフであ
る。
成した半導体装置におけるＩ−Ｖ特性を示すグラフであ
る。
【図６】比較例２による半導体装置の製造方法により形
成した半導体装置におけるＩ−Ｖ特性を示すグラフであ
る。
成した半導体装置におけるＩ−Ｖ特性を示すグラフであ
る。
【図７】比較例３による半導体装置の製造方法により形
成した半導体装置におけるＩ−Ｖ特性を示すグラフ（そ
の１）である。
成した半導体装置におけるＩ−Ｖ特性を示すグラフ（そ
の１）である。
【図８】比較例３による半導体装置の製造方法により形
成した半導体装置におけるＩ−Ｖ特性を示すグラフ（そ
の２）である。
成した半導体装置におけるＩ−Ｖ特性を示すグラフ（そ
の２）である。
【図９】比較例４による半導体装置の製造方法により形
成した半導体装置におけるＩ−Ｖ特性を示すグラフ（そ
の１）である。
成した半導体装置におけるＩ−Ｖ特性を示すグラフ（そ
の１）である。
【図１０】比較例４による半導体装置の製造方法により
形成した半導体装置におけるＩ−Ｖ特性を示すグラフ
（その２）である。
形成した半導体装置におけるＩ−Ｖ特性を示すグラフ
（その２）である。
１０…シリコン基板 １２…パッド酸化膜 １４…シリコン窒化膜 １６…素子分離膜 １８…ゲート絶縁膜 ２０…ゲート電極 ２２…高抵抗領域 ２４…サイドウォール ２６…低抵抗領域 ２８…ソース／ドレイン拡散層 ３０…Ｃｏ膜 ３２…ＴｉＮ膜 ３４…ＣｏＳｉX膜
Claims (5)
- 【請求項１】 シリコンが露出した領域を有する下地基
板上にコバルト膜を堆積するコバルト膜堆積工程と、 前記下地基板を、３００℃より高く３９０℃より低い第
１の温度で加熱して前記シリコンと前記コバルト膜とを
反応させ、第１の相よりなる第１のコバルトシリサイド
膜を形成する第１の熱処理工程と、 前記第１のコバルトシリサイド膜を第２の温度で加熱
し、第２の相よりなる第２のコバルトシリサイド膜に転
移する第２の熱処理工程とを有する半導体装置の製造方
法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１の熱処理工程では、１００℃／分よりも遅い速
度にて前記第１の温度まで昇温することを特徴とする半
導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 前記第１の熱処理工程では、前記第１の温度において１
〜３時間熱処理することを特徴とする半導体装置の製造
方法。 - 【請求項４】 請求項１乃至３のいずれかに記載の半導
体装置の製造方法において、 前記第２の温度は、５００〜９００℃の間の温度である
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至４のいずれかに記載の半導
体装置の製造方法において、 前記第２の熱処理工程では、５０℃／秒よりも速い速度
にて前記第２の温度まで昇温することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235576A JPH1083971A (ja) | 1996-09-05 | 1996-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235576A JPH1083971A (ja) | 1996-09-05 | 1996-09-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083971A true JPH1083971A (ja) | 1998-03-31 |
Family
ID=16988044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8235576A Pending JPH1083971A (ja) | 1996-09-05 | 1996-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083971A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274470B1 (en) | 1999-11-26 | 2001-08-14 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor device having a metallic silicide layer |
| KR100350600B1 (ko) * | 1999-02-24 | 2002-08-28 | 닛본 덴기 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| KR100690910B1 (ko) | 2005-06-13 | 2007-03-09 | 삼성전자주식회사 | 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897420A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH09232253A (ja) * | 1996-02-20 | 1997-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1996
- 1996-09-05 JP JP8235576A patent/JPH1083971A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897420A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH09232253A (ja) * | 1996-02-20 | 1997-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100350600B1 (ko) * | 1999-02-24 | 2002-08-28 | 닛본 덴기 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| US6274470B1 (en) | 1999-11-26 | 2001-08-14 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor device having a metallic silicide layer |
| KR100690910B1 (ko) | 2005-06-13 | 2007-03-09 | 삼성전자주식회사 | 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5656546A (en) | Self-aligned tin formation by N2+ implantation during two-step annealing Ti-salicidation | |
| US5861340A (en) | Method of forming a polycide film | |
| US5736461A (en) | Self-aligned cobalt silicide on MOS integrated circuits | |
| KR100530401B1 (ko) | 저저항 게이트 전극을 구비하는 반도체 장치 | |
| US6562718B1 (en) | Process for forming fully silicided gates | |
| US6429124B1 (en) | Local interconnect structures for integrated circuits and methods for making the same | |
| US7030451B2 (en) | Method and apparatus for performing nickel salicidation | |
| US6784506B2 (en) | Silicide process using high K-dielectrics | |
| US6451679B1 (en) | Ion mixing between two-step titanium deposition process for titanium salicide CMOS technology | |
| US5741725A (en) | Fabrication process for semiconductor device having MOS type field effect transistor | |
| WO1994000878A1 (en) | Methods of forming a local interconnect and a high resistor polysilicon load | |
| US6277721B1 (en) | Salicide formation process | |
| KR100268966B1 (ko) | 반도체 장치와 그 제조방법 | |
| JPH05218410A (ja) | 半導体装置およびその製造方法 | |
| US5869397A (en) | Method of manufacturing semiconductor device | |
| JP3003796B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3295931B2 (ja) | 半導体装置の製造方法 | |
| JPH1083971A (ja) | 半導体装置の製造方法 | |
| US6586331B2 (en) | Low sheet resistance of titanium salicide process | |
| JP3545084B2 (ja) | 半導体装置の製造方法 | |
| KR100604496B1 (ko) | 반도체 소자의 제조방법 | |
| JP2900897B2 (ja) | 半導体装置の製造方法 | |
| JP3287621B2 (ja) | 半導体装置の製造方法 | |
| JPH10116797A (ja) | 半導体装置の製造方法 | |
| JPS61150216A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040727 |