JPH1084047A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1084047A JPH1084047A JP8236695A JP23669596A JPH1084047A JP H1084047 A JPH1084047 A JP H1084047A JP 8236695 A JP8236695 A JP 8236695A JP 23669596 A JP23669596 A JP 23669596A JP H1084047 A JPH1084047 A JP H1084047A
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- insulating film
- impurity diffusion
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Abstract
(57)【要約】
【課題】 平坦性に優れ、高集積化を図ることのできる
半導体装置とその製造方法とを提供する。 【解決手段】 ゲート電極４、不純物拡散領域５ａ、５
ｂを含む基板ＭＯＳＦＥＴと、チャネル領域としてのシ
リコン４９ａと第１および第２側部ゲート電極４６、４
７を含むＴＦＴとを備える。ゲート電極４に電気的に接
続される第２側部ゲート電極４７とチャネル領域として
のシリコン４９ａと不純物拡散領域５ｂに電気的に接続
される第１側部ゲート電極４６が横方向に順に配置され
ている。
半導体装置とその製造方法とを提供する。 【解決手段】 ゲート電極４、不純物拡散領域５ａ、５
ｂを含む基板ＭＯＳＦＥＴと、チャネル領域としてのシ
リコン４９ａと第１および第２側部ゲート電極４６、４
７を含むＴＦＴとを備える。ゲート電極４に電気的に接
続される第２側部ゲート電極４７とチャネル領域として
のシリコン４９ａと不純物拡散領域５ｂに電気的に接続
される第１側部ゲート電極４６が横方向に順に配置され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、半導体記憶装置とその製造方
法に関するものである。
の製造方法に関し、特に、半導体記憶装置とその製造方
法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化および低消費電力
化が進む中、ダイナミック・ランダム・アクセス・メモ
リ（以下ＤＲＡＭと記す）のノイズに対する書込および
読出マージンがますます少なくなってきている。つま
り、パターンの微細化により、情報としての電荷を保持
するコンデンサの容量を、配線の寄生容量に対して十分
に大きくとることが困難となっている。そのため、コン
デンサに蓄えられる電荷量が十分ではなくなり、読出時
の電圧が配線のノイズに埋もれるという問題が生じる。
このような問題に対し、そのコンデンサをトランジスタ
（以下ＴＦＴと記す）に置換えたゲインセルが提案され
ている。
化が進む中、ダイナミック・ランダム・アクセス・メモ
リ（以下ＤＲＡＭと記す）のノイズに対する書込および
読出マージンがますます少なくなってきている。つま
り、パターンの微細化により、情報としての電荷を保持
するコンデンサの容量を、配線の寄生容量に対して十分
に大きくとることが困難となっている。そのため、コン
デンサに蓄えられる電荷量が十分ではなくなり、読出時
の電圧が配線のノイズに埋もれるという問題が生じる。
このような問題に対し、そのコンデンサをトランジスタ
（以下ＴＦＴと記す）に置換えたゲインセルが提案され
ている。
【０００３】そこで、その一例として特開平７−１７６
１８４号公報に開示された半導体装置について説明す
る。
１８４号公報に開示された半導体装置について説明す
る。
【０００４】図３７は、同号公報に開示されている半導
体装置のブロック図であり、図３８はその半導体装置の
断面を示したものである。図３７を参照して、各メモリ
セルＭＣは、２値信号を表わす高電位ＶＨまたは低電位
ＶＬを保持するストレージノードＳＮ、ストレージＳＮ
に電位ＶＨまたはＶＬを書込むための書込トランジスタ
Ｑ１、およびストレージＳＮの電位ＶＨまたはＶＬを読
出すための読出トランジスタＱ２を含む。各メモリセル
ＭＣの書込トランジスタＱ１のゲートはそのメモリセル
行の書込ワード線ＷＬ１またはＷＬ２に接続され、その
ソースはそのメモリセル列の書込ビット線ＢＬ１または
ＢＬ２に接続され、そのドレインはストレージノードＳ
Ｎに接続されている。また、各メモリセルＭＣの読出ト
ランジスタＱ２のゲートはストレージノードＳ２に接続
され、そのドレインは接地され、そのソースはそのメモ
リセル列の読出ビット線ＢＬ１′またはＢＬ２′に接続
され、そのバックゲートはそのメモリセル行の読出ワー
ド線ＷＬ１′またはＷＬ２′に接続されている。また、
読出ビット線ＢＬ１′、ＢＬ２′の一方端はセンスアン
プＳ／Ａ１、Ｓ／Ａ２に接続され、読出ビット線ＢＬ
１′、ＢＬ２′の他方端はトランジスタＱＢ１、ＱＢ２
を介してプリチャージ線ＰＣＬに接続されている。
体装置のブロック図であり、図３８はその半導体装置の
断面を示したものである。図３７を参照して、各メモリ
セルＭＣは、２値信号を表わす高電位ＶＨまたは低電位
ＶＬを保持するストレージノードＳＮ、ストレージＳＮ
に電位ＶＨまたはＶＬを書込むための書込トランジスタ
Ｑ１、およびストレージＳＮの電位ＶＨまたはＶＬを読
出すための読出トランジスタＱ２を含む。各メモリセル
ＭＣの書込トランジスタＱ１のゲートはそのメモリセル
行の書込ワード線ＷＬ１またはＷＬ２に接続され、その
ソースはそのメモリセル列の書込ビット線ＢＬ１または
ＢＬ２に接続され、そのドレインはストレージノードＳ
Ｎに接続されている。また、各メモリセルＭＣの読出ト
ランジスタＱ２のゲートはストレージノードＳ２に接続
され、そのドレインは接地され、そのソースはそのメモ
リセル列の読出ビット線ＢＬ１′またはＢＬ２′に接続
され、そのバックゲートはそのメモリセル行の読出ワー
ド線ＷＬ１′またはＷＬ２′に接続されている。また、
読出ビット線ＢＬ１′、ＢＬ２′の一方端はセンスアン
プＳ／Ａ１、Ｓ／Ａ２に接続され、読出ビット線ＢＬ
１′、ＢＬ２′の他方端はトランジスタＱＢ１、ＱＢ２
を介してプリチャージ線ＰＣＬに接続されている。
【０００５】次に、図３８を参照して、シリコン基板１
０１のシリコン酸化膜１１０で仕切られた活性領域上に
ゲート電極１０２（書込ワード線ＷＬ）、ソース領域１
０１ａおよびドレイン領域１０１ｂを有する書込トラン
ジスタＱ１が形成されている。ソース領域１０１ａに書
込ビット線ＢＬが接続されている。ドレイン領域１０１
ｂにストレージノードＳＮが接続されている。ストレー
ジノードＳＮの上端は層間絶縁膜１１１より突出してい
る。その突出したストレージノードＳＮの表面には熱酸
化膜等の薄い絶縁膜１０５を介在させてシリコン薄膜１
０６が形成されている。シリコン薄膜１０６上に、熱酸
化膜等の薄い絶縁膜１０８を介在させてシリコンによる
バックゲート１０７が形成されている。シリコン薄膜１
０６には、イオン注入法によりソース領域１０６ａおよ
びドレイン領域１０６ｂが形成されている。シリコン薄
膜１０６は読出トランジスタＱ２のチャネル領域とな
る。ストレージノードＳＮが読出トランジスタＱ２のゲ
ート電極を兼ねる。
０１のシリコン酸化膜１１０で仕切られた活性領域上に
ゲート電極１０２（書込ワード線ＷＬ）、ソース領域１
０１ａおよびドレイン領域１０１ｂを有する書込トラン
ジスタＱ１が形成されている。ソース領域１０１ａに書
込ビット線ＢＬが接続されている。ドレイン領域１０１
ｂにストレージノードＳＮが接続されている。ストレー
ジノードＳＮの上端は層間絶縁膜１１１より突出してい
る。その突出したストレージノードＳＮの表面には熱酸
化膜等の薄い絶縁膜１０５を介在させてシリコン薄膜１
０６が形成されている。シリコン薄膜１０６上に、熱酸
化膜等の薄い絶縁膜１０８を介在させてシリコンによる
バックゲート１０７が形成されている。シリコン薄膜１
０６には、イオン注入法によりソース領域１０６ａおよ
びドレイン領域１０６ｂが形成されている。シリコン薄
膜１０６は読出トランジスタＱ２のチャネル領域とな
る。ストレージノードＳＮが読出トランジスタＱ２のゲ
ート電極を兼ねる。
【０００６】次に動作について簡単に説明する。図３８
を参照して、書込トランジスタＱ１のゲート電極１０２
に所定の電圧を印加するとともにビット線ＢＬに正の電
荷を与えると、電流がソース領域１０１ａからドレイン
領域１０１ｂへ流れストレージノードＳＮに正の電荷が
蓄積される。このときストレージノードＳＮの上部は読
出トランジスタＱ２のチャネル領域に電界を与える。そ
の読出トランジスタＱ２がＰＭＯＳトランジスタであれ
ば、読出トランジスタＱ２のソース領域１０６ａとドレ
イン領域１０６ｂとの間に電流を流すには、ゲート電極
に負の電位を与える必要がある。このとき、ストレージ
ノードＳＮに正の電荷が蓄積されているときは、ストレ
ージノードＳＮ側からチャネル領域へ正の電荷が加わる
ため、この電界を打消す分だけより絶対値の大きい負の
電圧を印加することが必要である。すなわち、ストレー
ジノードＳＮに正の電荷が蓄積されていないときの読出
トランジスタＱ２のしきい値電圧をＶ0 とし、ストレー
ジノードＳＮに正の電荷が蓄積されているときのしきい
値電圧をＶ1 とすると、０＞Ｖ0 ＞Ｖ1 となる。
を参照して、書込トランジスタＱ１のゲート電極１０２
に所定の電圧を印加するとともにビット線ＢＬに正の電
荷を与えると、電流がソース領域１０１ａからドレイン
領域１０１ｂへ流れストレージノードＳＮに正の電荷が
蓄積される。このときストレージノードＳＮの上部は読
出トランジスタＱ２のチャネル領域に電界を与える。そ
の読出トランジスタＱ２がＰＭＯＳトランジスタであれ
ば、読出トランジスタＱ２のソース領域１０６ａとドレ
イン領域１０６ｂとの間に電流を流すには、ゲート電極
に負の電位を与える必要がある。このとき、ストレージ
ノードＳＮに正の電荷が蓄積されているときは、ストレ
ージノードＳＮ側からチャネル領域へ正の電荷が加わる
ため、この電界を打消す分だけより絶対値の大きい負の
電圧を印加することが必要である。すなわち、ストレー
ジノードＳＮに正の電荷が蓄積されていないときの読出
トランジスタＱ２のしきい値電圧をＶ0 とし、ストレー
ジノードＳＮに正の電荷が蓄積されているときのしきい
値電圧をＶ1 とすると、０＞Ｖ0 ＞Ｖ1 となる。
【０００７】ここで、読出トランジスタＱ２のゲート電
極にＶ0 ＞Ｖ＞Ｖ1 の関係を満たす電圧Ｖを印加した場
合、ストレージノードＳＮに正の電荷が蓄積されていれ
ば、０＞Ｖ＞Ｖ1 という関係を有するので、ソース領域
とドレイン領域の間には電流は流れない。一方、ストレ
ージノードＳＮに正の電荷が蓄積されていなければ、０
＞Ｖ0 ＞Ｖという関係を有するので、ソース領域とドレ
イン領域との間に電流が流れる。このようにして、読出
トランジスタＱ２のゲート電圧に電圧Ｖを印加し、ソー
ス領域−ドレイン領域間の電流によりストレージノード
ＳＮへの電荷の蓄積の有無を判定することができる。
極にＶ0 ＞Ｖ＞Ｖ1 の関係を満たす電圧Ｖを印加した場
合、ストレージノードＳＮに正の電荷が蓄積されていれ
ば、０＞Ｖ＞Ｖ1 という関係を有するので、ソース領域
とドレイン領域の間には電流は流れない。一方、ストレ
ージノードＳＮに正の電荷が蓄積されていなければ、０
＞Ｖ0 ＞Ｖという関係を有するので、ソース領域とドレ
イン領域との間に電流が流れる。このようにして、読出
トランジスタＱ２のゲート電圧に電圧Ｖを印加し、ソー
ス領域−ドレイン領域間の電流によりストレージノード
ＳＮへの電荷の蓄積の有無を判定することができる。
【０００８】また、同引用例においては、図３７に示す
書込ワード線ＷＬ１、ＷＬ２と読出ワード線ＷＬ１′、
ＷＬ２′とを共通化させた半導体装置や、さらに、書込
ビット線ＢＬ１、ＢＬ２と読出ビット線ＢＬ１′、ＢＬ
２′とを共通化させた半導体装置が、図３９および図４
０に示すように、それぞれ開示されている。これらはい
ずれも、ワード線やビット線を共通化することにより半
導体装置の高集積化を図ったものである。
書込ワード線ＷＬ１、ＷＬ２と読出ワード線ＷＬ１′、
ＷＬ２′とを共通化させた半導体装置や、さらに、書込
ビット線ＢＬ１、ＢＬ２と読出ビット線ＢＬ１′、ＢＬ
２′とを共通化させた半導体装置が、図３９および図４
０に示すように、それぞれ開示されている。これらはい
ずれも、ワード線やビット線を共通化することにより半
導体装置の高集積化を図ったものである。
【０００９】次に、従来の技術の他の例として、特開平
７−９９２５１号公報に開示された半導体装置について
説明する。
７−９９２５１号公報に開示された半導体装置について
説明する。
【００１０】図４１は、同号公報に開示されている半導
体装置の原理図であり、図４２は、その半導体装置の断
面模式図である。図４１を参照して、この半導体装置は
情報蓄積用トランジスタＴＲ１およびスイッチ用トラン
ジスタＴＲ２を備えている。情報蓄積用トランジスタＴ
Ｒ１はたとえばｐ型トランジスタからなり、スイッチ用
トランジスタＴＲ２はｎ型トランジスタからなってい
る。図４１および図４２を参照して、情報蓄積用トラン
ジスタＴＲ1 は、半導体チャネル層Ｃｈ1 と、第１の導
電ゲートＧ1 および第２の導電ゲートＧ2 と、半導体チ
ャネル層Ｃｈ1 の両端に接続された第１の導電層Ｌ1 お
よび第２の導電層Ｌ2 とからなる。スイッチ用トランジ
スタＴＲ2 は、半導体チャネル形成領域Ｃｈ2 と、第３
の導電ゲートＧ3 と、半導体チャネル形成領域Ｃｈ2 の
表面領域に設けられかつ整流接合を形成して接する第３
の導電層Ｌ3 および第４の導電層Ｌ4 とからなる。半導
体チャネル層Ｃｈ1 は、第１および第２の対向する２つ
の主面ＭＳ1 、ＭＳ2 を有する。第１の導電ゲートＧ1
は、第１のバリア層ＢＬ1 を介して、半導体チャネル層
の主面ＭＨ1 に対向して設けられている。また、第２の
導電ゲートＧ2 は、第２のバリア層ＢＬ2 を介して、半
導体チャネル層の主面ＭＳ2 に対向して設けられてい
る。半導体チャネル形成領域Ｃｈ2 は、第３の主面ＭＳ
3 を有する。第３の導電ゲートＧ3 は、第３のバリア層
ＢＬ3 を介して、半導体チャネル形成領域Ｃｈ2 の第３
の主面ＭＳ3 に対向して設けられている。第４の導電層
Ｌ4 は、第２の導電ゲートＧ2 に接続されている。第１
の導電ゲートＧ1 および第３の導電ゲートＧ3 は、メモ
リセル選択用の第１の配線（ワード線）に接続されてい
る。第１の導電層Ｌ1 および第３の導電層Ｌ3 は、メモ
リセル選択用の第２の配線（ビット線）に接続されてい
る。第２の導電層Ｌ2 は、０電位を含む所定の電位に接
続されている。半導体チャネル形成領域Ｃｈ2 は、書込
／読出選択用配線に接続されている。
体装置の原理図であり、図４２は、その半導体装置の断
面模式図である。図４１を参照して、この半導体装置は
情報蓄積用トランジスタＴＲ１およびスイッチ用トラン
ジスタＴＲ２を備えている。情報蓄積用トランジスタＴ
Ｒ１はたとえばｐ型トランジスタからなり、スイッチ用
トランジスタＴＲ２はｎ型トランジスタからなってい
る。図４１および図４２を参照して、情報蓄積用トラン
ジスタＴＲ1 は、半導体チャネル層Ｃｈ1 と、第１の導
電ゲートＧ1 および第２の導電ゲートＧ2 と、半導体チ
ャネル層Ｃｈ1 の両端に接続された第１の導電層Ｌ1 お
よび第２の導電層Ｌ2 とからなる。スイッチ用トランジ
スタＴＲ2 は、半導体チャネル形成領域Ｃｈ2 と、第３
の導電ゲートＧ3 と、半導体チャネル形成領域Ｃｈ2 の
表面領域に設けられかつ整流接合を形成して接する第３
の導電層Ｌ3 および第４の導電層Ｌ4 とからなる。半導
体チャネル層Ｃｈ1 は、第１および第２の対向する２つ
の主面ＭＳ1 、ＭＳ2 を有する。第１の導電ゲートＧ1
は、第１のバリア層ＢＬ1 を介して、半導体チャネル層
の主面ＭＨ1 に対向して設けられている。また、第２の
導電ゲートＧ2 は、第２のバリア層ＢＬ2 を介して、半
導体チャネル層の主面ＭＳ2 に対向して設けられてい
る。半導体チャネル形成領域Ｃｈ2 は、第３の主面ＭＳ
3 を有する。第３の導電ゲートＧ3 は、第３のバリア層
ＢＬ3 を介して、半導体チャネル形成領域Ｃｈ2 の第３
の主面ＭＳ3 に対向して設けられている。第４の導電層
Ｌ4 は、第２の導電ゲートＧ2 に接続されている。第１
の導電ゲートＧ1 および第３の導電ゲートＧ3 は、メモ
リセル選択用の第１の配線（ワード線）に接続されてい
る。第１の導電層Ｌ1 および第３の導電層Ｌ3 は、メモ
リセル選択用の第２の配線（ビット線）に接続されてい
る。第２の導電層Ｌ2 は、０電位を含む所定の電位に接
続されている。半導体チャネル形成領域Ｃｈ2 は、書込
／読出選択用配線に接続されている。
【００１１】次に動作について簡単に説明する。第２の
導電ゲートＧ2 に電荷が蓄えられていない場合、ｐ型の
情報蓄積用トランジスタＴＲ1 の第１の導電層Ｌ1 と第
２の導電層Ｌ2 との間に電流を流すためには、所定のし
きい値電圧Ｖthを第２の導電ゲートＧ2 に印加すればよ
い。第２の導電ゲートＧ2 に電荷が蓄えられている場合
では、しきい値電圧Ｖthよりも絶対値が大きい負の電圧
を印加すればよい。つまり、情報蓄積用トランジスタＴ
Ｒ1 のしきい値電圧の変化を利用して、第２の導電ゲー
トＧ2 への情報としての電荷の蓄積の有無を判定するこ
とができる。
導電ゲートＧ2 に電荷が蓄えられていない場合、ｐ型の
情報蓄積用トランジスタＴＲ1 の第１の導電層Ｌ1 と第
２の導電層Ｌ2 との間に電流を流すためには、所定のし
きい値電圧Ｖthを第２の導電ゲートＧ2 に印加すればよ
い。第２の導電ゲートＧ2 に電荷が蓄えられている場合
では、しきい値電圧Ｖthよりも絶対値が大きい負の電圧
を印加すればよい。つまり、情報蓄積用トランジスタＴ
Ｒ1 のしきい値電圧の変化を利用して、第２の導電ゲー
トＧ2 への情報としての電荷の蓄積の有無を判定するこ
とができる。
【００１２】この引用例においては、情報蓄積用トラン
ジスタＴＲ1 の読出用ゲート電極である第３の導電ゲー
トＧ3 とスイッチ用トランジスタＴＲ2 のゲート電極で
ある第１の導電ゲートＧ1 とを兼用することができる。
また、情報蓄積用トランジスタＴＲ1 のビット線である
第１の導電層Ｌ1 とスイッチ用トランジスタＴＲ2 のビ
ット線である第５の導電層Ｌ5 とを共通にすることがで
きる。
ジスタＴＲ1 の読出用ゲート電極である第３の導電ゲー
トＧ3 とスイッチ用トランジスタＴＲ2 のゲート電極で
ある第１の導電ゲートＧ1 とを兼用することができる。
また、情報蓄積用トランジスタＴＲ1 のビット線である
第１の導電層Ｌ1 とスイッチ用トランジスタＴＲ2 のビ
ット線である第５の導電層Ｌ5 とを共通にすることがで
きる。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置とその製造方法においては以下に示
すような問題点があった。
た従来の半導体装置とその製造方法においては以下に示
すような問題点があった。
【００１４】まず、特開平７−１７６１８４号公報にお
いては、図３８に示すように、情報としての電荷を蓄積
するストレージノードＳＮの上部が層間絶縁膜１１１よ
り突出している。そのため、そのストレージノードＳＮ
を含む層間絶縁膜１１１上にシリコン薄膜１０６を形成
した後、そのシリコン薄膜１０６をパターニングする際
にストレージノードＳＮが突出した付近でパターニング
が良好に行なわれないという問題があった。
いては、図３８に示すように、情報としての電荷を蓄積
するストレージノードＳＮの上部が層間絶縁膜１１１よ
り突出している。そのため、そのストレージノードＳＮ
を含む層間絶縁膜１１１上にシリコン薄膜１０６を形成
した後、そのシリコン薄膜１０６をパターニングする際
にストレージノードＳＮが突出した付近でパターニング
が良好に行なわれないという問題があった。
【００１５】また、読出トランジスタＱ２のゲート電極
１０７の配線と、ソース領域１０６ａとドレイン領域１
０６ｂとに接続する配線とを別途形成する必要があっ
た。そのため、配線構造が複雑になり半導体装置の高集
積化を図るのが不利であった。
１０７の配線と、ソース領域１０６ａとドレイン領域１
０６ｂとに接続する配線とを別途形成する必要があっ
た。そのため、配線構造が複雑になり半導体装置の高集
積化を図るのが不利であった。
【００１６】また、図３９および図４０に示す半導体装
置の形成方法については具体的な記載がない。そのた
め、読出トランジスタＱ２のチャネル領域１０６やソー
ス領域１０６ａ、ドレイン領域１０６ｂを形成するため
の半導体膜がビット線として用いられるような場合、ビ
ット線の配線抵抗が高く、半導体装置の高速化を図るこ
とが困難になることがある。
置の形成方法については具体的な記載がない。そのた
め、読出トランジスタＱ２のチャネル領域１０６やソー
ス領域１０６ａ、ドレイン領域１０６ｂを形成するため
の半導体膜がビット線として用いられるような場合、ビ
ット線の配線抵抗が高く、半導体装置の高速化を図るこ
とが困難になることがある。
【００１７】次に、特開平７−９９２５１号公報におい
ては、図４２に示すように、情報蓄積用トランジスタＴ
Ｒ1 の第２の導電ゲートＧ2 はゲート長方向（紙面に平
行）に延びている。そのため、情報蓄積用トランジスタ
ＴＲ1 を形成するに際して、情報蓄積用トランジスタＴ
Ｒ1 のチャネル領域Ｃｈ1 を形成するためのマスクと第
２の導電ゲートＧ2 を形成するためのマスクが必要とな
り、製造コストの低減を図るのに不利であった。
ては、図４２に示すように、情報蓄積用トランジスタＴ
Ｒ1 の第２の導電ゲートＧ2 はゲート長方向（紙面に平
行）に延びている。そのため、情報蓄積用トランジスタ
ＴＲ1 を形成するに際して、情報蓄積用トランジスタＴ
Ｒ1 のチャネル領域Ｃｈ1 を形成するためのマスクと第
２の導電ゲートＧ2 を形成するためのマスクが必要とな
り、製造コストの低減を図るのに不利であった。
【００１８】また、半導体装置の平坦性が良好でなく、
配線等の形成において、精度よくパターニングが行なわ
れないなどの問題があった。
配線等の形成において、精度よくパターニングが行なわ
れないなどの問題があった。
【００１９】本発明は上記問題点を解決するためになさ
れたものであり、平坦性に優れ、高集積化および高速化
を図ることのできる半導体装置とその製造方法を提供す
ることを目的とする。
れたものであり、平坦性に優れ、高集積化および高速化
を図ることのできる半導体装置とその製造方法を提供す
ることを目的とする。
【００２０】
【課題を解決するための手段】本発明の第１の局面にお
ける半導体装置は、第２導電型の第１および第２不純物
拡散領域と、第１電極と、第２絶縁膜と、第２および第
３電極と、第２導電型の半導体領域と、第４電極と、第
１導電型の第１半導体層と、第１導電型の第２半導体層
とを備えている。第２導電型の第１および第２不純物拡
散領域は、第１導電型の半導体基板の主表面に所定の間
隔を隔てられそれぞれ形成されている。第１電極は、第
１および第２不純物拡散領域によって挟まれた領域上に
第１絶縁膜を介在させて形成されている。第２絶縁膜
は、第１電極を埋め込むように主表面上に形成されてい
る。第２および第３電極は、第１および第２不純物拡散
領域の表面をそれぞれ露出する第２絶縁膜に開孔された
開孔部を埋めるようにそれぞれ形成されている。第２導
電型の半導体領域は、第２電極上に第３絶縁膜を介在さ
せて形成されている。第４電極は、第１電極と電気的に
接続されており、半導体領域上に第４絶縁膜を介在させ
て形成されている。第１導電型の第１および第２半導体
層は、第２絶縁膜上にそれぞれ形成され、半導体領域を
挟み込むように設けられている。第２半導体層は、第３
電極と電気的に接続されている。
ける半導体装置は、第２導電型の第１および第２不純物
拡散領域と、第１電極と、第２絶縁膜と、第２および第
３電極と、第２導電型の半導体領域と、第４電極と、第
１導電型の第１半導体層と、第１導電型の第２半導体層
とを備えている。第２導電型の第１および第２不純物拡
散領域は、第１導電型の半導体基板の主表面に所定の間
隔を隔てられそれぞれ形成されている。第１電極は、第
１および第２不純物拡散領域によって挟まれた領域上に
第１絶縁膜を介在させて形成されている。第２絶縁膜
は、第１電極を埋め込むように主表面上に形成されてい
る。第２および第３電極は、第１および第２不純物拡散
領域の表面をそれぞれ露出する第２絶縁膜に開孔された
開孔部を埋めるようにそれぞれ形成されている。第２導
電型の半導体領域は、第２電極上に第３絶縁膜を介在さ
せて形成されている。第４電極は、第１電極と電気的に
接続されており、半導体領域上に第４絶縁膜を介在させ
て形成されている。第１導電型の第１および第２半導体
層は、第２絶縁膜上にそれぞれ形成され、半導体領域を
挟み込むように設けられている。第２半導体層は、第３
電極と電気的に接続されている。
【００２１】以上の構成によれば、第１電極、第１およ
び第２不純物拡散領域が一方のトランジスタをなし、第
２および第４電極、第１および第２半導体層が他方のト
ランジスタをなしている。半導体領域は、他方のトラン
ジスタのチャネル領域をなす。第１電極へしきい値以上
の電圧を印加することにより、一方のトランジスタがＯ
Ｎし、第２電極へ情報としての電荷が蓄積される。他方
のトランジスタにおいては、第２電極の電荷の蓄積の有
無により、そのトランジスタをＯＮするための第４電極
のしきい値電圧が変化する。このしきい値電圧の変化に
より電荷の有無、すなわち情報を読み取ることができ
る。その第２電極は、第２絶縁膜に設けられた開孔部を
埋込むように形成されている。そのため、第２電極の上
面を含む第２絶縁膜の表面はほとんど平坦になり、その
後第２電極上方に形成される半導体領域や第４電極のパ
ターニングを精度よく行なうことができる。その結果、
半導体装置の高集積化を図ることができる。
び第２不純物拡散領域が一方のトランジスタをなし、第
２および第４電極、第１および第２半導体層が他方のト
ランジスタをなしている。半導体領域は、他方のトラン
ジスタのチャネル領域をなす。第１電極へしきい値以上
の電圧を印加することにより、一方のトランジスタがＯ
Ｎし、第２電極へ情報としての電荷が蓄積される。他方
のトランジスタにおいては、第２電極の電荷の蓄積の有
無により、そのトランジスタをＯＮするための第４電極
のしきい値電圧が変化する。このしきい値電圧の変化に
より電荷の有無、すなわち情報を読み取ることができ
る。その第２電極は、第２絶縁膜に設けられた開孔部を
埋込むように形成されている。そのため、第２電極の上
面を含む第２絶縁膜の表面はほとんど平坦になり、その
後第２電極上方に形成される半導体領域や第４電極のパ
ターニングを精度よく行なうことができる。その結果、
半導体装置の高集積化を図ることができる。
【００２２】好ましくは、第１および第２半導体層にそ
れぞれ形成された金属シリサイド層をさらに設ける。そ
の場合、第１および第２半導体層の電気抵抗が下がり、
結果として、半導体装置の高速化を図ることができる。
れぞれ形成された金属シリサイド層をさらに設ける。そ
の場合、第１および第２半導体層の電気抵抗が下がり、
結果として、半導体装置の高速化を図ることができる。
【００２３】本発明の第２の局面における半導体装置
は、第２導電型の第１および第２不純物拡散領域と、第
１電極と、第２および第３電極と、第２絶縁膜と、第４
電極および第５電極と、第２導電型の半導体領域と、第
３絶縁膜と、第１導電型の第３および第４不純物拡散領
域と、第４絶縁膜と、第１配線層と、第２配線層とを備
えている。第２導電型の第１および第２不純物拡散領域
は、第１導電型の半導体基板上に所定の間隔を隔てられ
形成されている。第１電極は、第１および第２不純物拡
散領域によって挟まれた領域上に第１絶縁膜を介在させ
て形成されている。第２および第３電極は、第１および
第２不純物拡散領域に電気的にそれぞれ接続されてい
る。第２絶縁膜は、第１〜第３電極を埋込むように主表
面上に形成されている。第４電極は、第２絶縁膜上に形
成され、第１電極と電気的に接続されている。第５電極
は、第２絶縁膜上に形成され、第３電極と電気的に接続
されている。第２導電型の半導体領域は、第４電極と第
５電極とによって挟まれている。第３絶縁膜は、第４電
極と半導体領域によって、第５電極と半導体領域によっ
てそれぞれ挟まれている。第１導電型の第３および第４
不純物拡散領域は、第４電極から第５電極へ向かう方向
と実質的に直交する方向から半導体領域を挟み込んでい
る。第４絶縁膜は、第２絶縁膜上に形成され、半導体領
域、第４電極、第５電極、第３および第４不純物拡散領
域を埋め込んでいる。第１配線層は、第４絶縁膜上に形
成され、第３不純物拡散領域と電気的に接続されてい
る。第２配線層は、第４絶縁膜上に形成され、第４不純
物拡散領域および第３電極と電気的に接続されている。
は、第２導電型の第１および第２不純物拡散領域と、第
１電極と、第２および第３電極と、第２絶縁膜と、第４
電極および第５電極と、第２導電型の半導体領域と、第
３絶縁膜と、第１導電型の第３および第４不純物拡散領
域と、第４絶縁膜と、第１配線層と、第２配線層とを備
えている。第２導電型の第１および第２不純物拡散領域
は、第１導電型の半導体基板上に所定の間隔を隔てられ
形成されている。第１電極は、第１および第２不純物拡
散領域によって挟まれた領域上に第１絶縁膜を介在させ
て形成されている。第２および第３電極は、第１および
第２不純物拡散領域に電気的にそれぞれ接続されてい
る。第２絶縁膜は、第１〜第３電極を埋込むように主表
面上に形成されている。第４電極は、第２絶縁膜上に形
成され、第１電極と電気的に接続されている。第５電極
は、第２絶縁膜上に形成され、第３電極と電気的に接続
されている。第２導電型の半導体領域は、第４電極と第
５電極とによって挟まれている。第３絶縁膜は、第４電
極と半導体領域によって、第５電極と半導体領域によっ
てそれぞれ挟まれている。第１導電型の第３および第４
不純物拡散領域は、第４電極から第５電極へ向かう方向
と実質的に直交する方向から半導体領域を挟み込んでい
る。第４絶縁膜は、第２絶縁膜上に形成され、半導体領
域、第４電極、第５電極、第３および第４不純物拡散領
域を埋め込んでいる。第１配線層は、第４絶縁膜上に形
成され、第３不純物拡散領域と電気的に接続されてい
る。第２配線層は、第４絶縁膜上に形成され、第４不純
物拡散領域および第３電極と電気的に接続されている。
【００２４】以上の構成によれば、第１電極、第１およ
び第２不純物拡散領域が一方のトランジスタをなし、第
４および第５電極と第３および第４不純物拡散領域が他
方のトランジスタをなす。第１電極へしきい値以上の電
圧を印加することにより、一方のトランジスタがＯＮ
し、第３電極へ情報としての電荷が蓄積される。他方の
トランジスタにおいては、第３電極の電荷の蓄積の有無
により、そのトランジスタをＯＮするための第４電極の
しきい値電圧が変化する。このしきい値電圧の変化によ
り、電荷の有無、すなわち情報を読み取ることができ
る。
び第２不純物拡散領域が一方のトランジスタをなし、第
４および第５電極と第３および第４不純物拡散領域が他
方のトランジスタをなす。第１電極へしきい値以上の電
圧を印加することにより、一方のトランジスタがＯＮ
し、第３電極へ情報としての電荷が蓄積される。他方の
トランジスタにおいては、第３電極の電荷の蓄積の有無
により、そのトランジスタをＯＮするための第４電極の
しきい値電圧が変化する。このしきい値電圧の変化によ
り、電荷の有無、すなわち情報を読み取ることができ
る。
【００２５】その他方のトランジスタは第４絶縁膜に埋
め込まれており、しかも、そのトランジスタのチャネル
領域としての半導体領域を主表面に平行な一方向から第
４電極と第５電極が挟み、その一方向と実質的に直交す
る方向から第３不純物拡散領域と第４不純物領域が挟み
込んでいる。そのため、他方のトランジスタ形成領域を
含む第４絶縁膜の表面はほぼ平坦となる。これにより、
その後形成される第１および第２配線層のパターニング
を精度よく行なうことができる。その結果、半導体装置
の高集積化を図ることができる。
め込まれており、しかも、そのトランジスタのチャネル
領域としての半導体領域を主表面に平行な一方向から第
４電極と第５電極が挟み、その一方向と実質的に直交す
る方向から第３不純物拡散領域と第４不純物領域が挟み
込んでいる。そのため、他方のトランジスタ形成領域を
含む第４絶縁膜の表面はほぼ平坦となる。これにより、
その後形成される第１および第２配線層のパターニング
を精度よく行なうことができる。その結果、半導体装置
の高集積化を図ることができる。
【００２６】本発明の第３の局面における半導体装置の
製造方法は以下の工程を備えている。第１導電型の半導
体基板の主表面に所定の間隔を隔てて第２導電型の第１
および第２不純物拡散領域を形成する。主表面の第１お
よび第２不純物拡散領域によって挟まれた領域上に第１
絶縁膜を介在させて第１電極を形成する。第１電極を埋
めるように主表面上に第２絶縁膜を形成する。第１およ
び第２不純物拡散領域の表面をそれぞれ露出するように
第２絶縁膜に第１および第２開孔部を形成する。第１お
よび第２の開孔部を埋込むように第２および第３電極を
それぞれ形成する。第２絶縁膜の表面と第２および第３
電極の上面と実質的にそろえる。第２および第３電極の
上面を含む第２絶縁膜上に第３絶縁膜を形成する。第２
電極上方の第３絶縁膜上にて互いに接続される第２導電
型の第１および第２半導体層を形成する。第３電極と第
２半導体層を電気的に接続する。第１および第２半導体
層によって挟まれる半導体層の上に、第４絶縁膜を介在
させて第１電極と電気的に接続される第４電極を形成す
る。第４電極をマスクとして、第１および第２半導体層
に第１導電型の不純物を導入し、第３および第４不純物
拡散領域をそれぞれ形成する。
製造方法は以下の工程を備えている。第１導電型の半導
体基板の主表面に所定の間隔を隔てて第２導電型の第１
および第２不純物拡散領域を形成する。主表面の第１お
よび第２不純物拡散領域によって挟まれた領域上に第１
絶縁膜を介在させて第１電極を形成する。第１電極を埋
めるように主表面上に第２絶縁膜を形成する。第１およ
び第２不純物拡散領域の表面をそれぞれ露出するように
第２絶縁膜に第１および第２開孔部を形成する。第１お
よび第２の開孔部を埋込むように第２および第３電極を
それぞれ形成する。第２絶縁膜の表面と第２および第３
電極の上面と実質的にそろえる。第２および第３電極の
上面を含む第２絶縁膜上に第３絶縁膜を形成する。第２
電極上方の第３絶縁膜上にて互いに接続される第２導電
型の第１および第２半導体層を形成する。第３電極と第
２半導体層を電気的に接続する。第１および第２半導体
層によって挟まれる半導体層の上に、第４絶縁膜を介在
させて第１電極と電気的に接続される第４電極を形成す
る。第４電極をマスクとして、第１および第２半導体層
に第１導電型の不純物を導入し、第３および第４不純物
拡散領域をそれぞれ形成する。
【００２７】以上の製造方法によれば、第２および第３
電極は第２絶縁膜に埋め込まれるため、第２絶縁膜の表
面はほぼ平坦になる。そのため、その後第２絶縁膜上に
形成される第４電極や第１および第２半導体層などのパ
ターニングを精度よく行なうことができる。その結果、
半導体装置の高集積化を図ることができる。
電極は第２絶縁膜に埋め込まれるため、第２絶縁膜の表
面はほぼ平坦になる。そのため、その後第２絶縁膜上に
形成される第４電極や第１および第２半導体層などのパ
ターニングを精度よく行なうことができる。その結果、
半導体装置の高集積化を図ることができる。
【００２８】また、第４電極をマスクとして第３および
第４不純物拡散領域を形成するため、その第３および第
４不純物拡散領域のみを形成するためのマスクが不要と
なり、生産コストの低減を図ることができる。
第４不純物拡散領域を形成するため、その第３および第
４不純物拡散領域のみを形成するためのマスクが不要と
なり、生産コストの低減を図ることができる。
【００２９】本発明の第４の局面における半導体装置の
製造方法は、以下の工程を備える。第１導電型の半導体
基板の主表面に所定の間隔を隔てて第２導電型の第１お
よび第２不純物拡散領域を形成する。主表面の第１およ
び第２不純物拡散領域によって挟まれた領域上に第１絶
縁膜を介在させて第１電極を形成する。第１電極を埋め
るように主表面上に第２絶縁膜を形成する。第１および
第２不純物拡散領域の表面をそれぞれ露出するように第
２絶縁膜に第１および第２開孔部を形成する。第１およ
び第２開孔部を埋込むように、第２および第３電極をそ
れぞれ形成する。第２絶縁膜の表面と第１〜第３電極の
上面を実質的にそろえる。第１〜第３電極の上面を含む
第２絶縁膜上に第３絶縁膜を形成する。第３絶縁膜に、
第１および第３電極の表面をそれぞれ露出するように第
３開孔部を形成する。第３開孔部内に、第１電極に電気
的に接続される第４電極と、第３電極に電気的に接続さ
れる第５電極と、その第４および第５電極との間にそれ
ぞれ第４絶縁膜を介在させた第２導電型の半導体領域
と、第４電極から第５電極へ向かう方向と実質的に直交
する方向に互いに向かい合う第１導電型の第３および第
４不純物拡散領域とを形成する。第３絶縁膜上に、第３
不純物拡散領域と電気的に接続される第１配線層を形成
する。第３絶縁膜上に、第３電極に電気的に接続される
とともに、第４不純物拡散領域と電気的に接続される第
２配線層を形成する。
製造方法は、以下の工程を備える。第１導電型の半導体
基板の主表面に所定の間隔を隔てて第２導電型の第１お
よび第２不純物拡散領域を形成する。主表面の第１およ
び第２不純物拡散領域によって挟まれた領域上に第１絶
縁膜を介在させて第１電極を形成する。第１電極を埋め
るように主表面上に第２絶縁膜を形成する。第１および
第２不純物拡散領域の表面をそれぞれ露出するように第
２絶縁膜に第１および第２開孔部を形成する。第１およ
び第２開孔部を埋込むように、第２および第３電極をそ
れぞれ形成する。第２絶縁膜の表面と第１〜第３電極の
上面を実質的にそろえる。第１〜第３電極の上面を含む
第２絶縁膜上に第３絶縁膜を形成する。第３絶縁膜に、
第１および第３電極の表面をそれぞれ露出するように第
３開孔部を形成する。第３開孔部内に、第１電極に電気
的に接続される第４電極と、第３電極に電気的に接続さ
れる第５電極と、その第４および第５電極との間にそれ
ぞれ第４絶縁膜を介在させた第２導電型の半導体領域
と、第４電極から第５電極へ向かう方向と実質的に直交
する方向に互いに向かい合う第１導電型の第３および第
４不純物拡散領域とを形成する。第３絶縁膜上に、第３
不純物拡散領域と電気的に接続される第１配線層を形成
する。第３絶縁膜上に、第３電極に電気的に接続される
とともに、第４不純物拡散領域と電気的に接続される第
２配線層を形成する。
【００３０】以上の構成によれば、第４および第５電
極、第２導電型の半導体領域、第３および第４不純物拡
散領域が第３絶縁膜に埋め込まれるため、第３絶縁膜の
表面はほぼ平坦になる。そのため、その後第３絶縁膜上
に形成される第１および第２配線層のパターニングが精
度よく行なわれ、半導体装置の高集積化を容易にするこ
とが可能となる
極、第２導電型の半導体領域、第３および第４不純物拡
散領域が第３絶縁膜に埋め込まれるため、第３絶縁膜の
表面はほぼ平坦になる。そのため、その後第３絶縁膜上
に形成される第１および第２配線層のパターニングが精
度よく行なわれ、半導体装置の高集積化を容易にするこ
とが可能となる
【００３１】
（実施の形態１）本発明の実施の形態１に係る半導体装
置の製造方法とその方法によって得られた半導体装置の
動作について図を用いて説明する。
置の製造方法とその方法によって得られた半導体装置の
動作について図を用いて説明する。
【００３２】まず図１を参照して、半導体基板１にＬＯ
ＣＯＳ法により素子分離絶縁膜としてのシリコン酸化膜
２を形成する。ＬＯＣＯＳ法を用いる場合、そのシリコ
ン酸化膜の膜厚は２００〜５００ｎｍである。
ＣＯＳ法により素子分離絶縁膜としてのシリコン酸化膜
２を形成する。ＬＯＣＯＳ法を用いる場合、そのシリコ
ン酸化膜の膜厚は２００〜５００ｎｍである。
【００３３】次に、図２を参照して、ＣＶＤ法によりゲ
ート絶縁膜としてのシリコン酸化膜３を５〜１０ｎｍ形
成する。その後、導電性膜としてのシリコン膜または金
属シリサイド膜を２００ｎｍ形成し、写真製版およびエ
ッチングを施して、本発明の第１または第３の局面にお
ける第１電極としてのゲート電極４を形成する。次に、
イオン注入法により、ＢＦ2 を５〜３０ＫｅＶ、１×１
０13〜１×１０16／ｃｍ2 にて注入し、不純物拡散領域
５ａ、５ｂを形成する。これにより、基板ＭＯＳＦＥＴ
が形成される。
ート絶縁膜としてのシリコン酸化膜３を５〜１０ｎｍ形
成する。その後、導電性膜としてのシリコン膜または金
属シリサイド膜を２００ｎｍ形成し、写真製版およびエ
ッチングを施して、本発明の第１または第３の局面にお
ける第１電極としてのゲート電極４を形成する。次に、
イオン注入法により、ＢＦ2 を５〜３０ＫｅＶ、１×１
０13〜１×１０16／ｃｍ2 にて注入し、不純物拡散領域
５ａ、５ｂを形成する。これにより、基板ＭＯＳＦＥＴ
が形成される。
【００３４】次に、図３を参照して、ＣＶＤ法によりシ
リコン酸化膜６を４００ｎｍ形成する。その後、写真製
版およびエッチングによりシリコン酸化膜６に、不純物
拡散領域５ａの表面を露出する０．５μｍサイズの第１
接続孔７を開孔する。
リコン酸化膜６を４００ｎｍ形成する。その後、写真製
版およびエッチングによりシリコン酸化膜６に、不純物
拡散領域５ａの表面を露出する０．５μｍサイズの第１
接続孔７を開孔する。
【００３５】次に、図４を参照して、ＣＶＤ法によりシ
リコン膜または金属シリサイド膜を第１接続孔７に埋込
むように形成し、エッチバックまたは研磨法により第１
接続孔７内のみにシリコン膜または金属シリサイド膜を
残し、本発明の第１または第３の局面における第２電極
としてのプラグ１１を形成する。
リコン膜または金属シリサイド膜を第１接続孔７に埋込
むように形成し、エッチバックまたは研磨法により第１
接続孔７内のみにシリコン膜または金属シリサイド膜を
残し、本発明の第１または第３の局面における第２電極
としてのプラグ１１を形成する。
【００３６】次に、図５を参照して、ＣＶＤ法により下
部ゲート絶縁膜としてのシリコン酸化膜１２を５〜１０
ｎｍ形成する。その後、ＣＶＤ法によりシリコン膜を５
０〜１００ｎｍ形成し、写真製版およびエッチングによ
り、本発明の第３の局面における第１および第２半導体
層としての半導体膜１３を形成する。半導体膜として
は、シリコン膜のほかにシリコンゲルマでもよい。図６
は、この工程における半導体装置の平面を示す図であ
る。なお図５は、図６に示すＡ−Ａにおける断面を示
す。
部ゲート絶縁膜としてのシリコン酸化膜１２を５〜１０
ｎｍ形成する。その後、ＣＶＤ法によりシリコン膜を５
０〜１００ｎｍ形成し、写真製版およびエッチングによ
り、本発明の第３の局面における第１および第２半導体
層としての半導体膜１３を形成する。半導体膜として
は、シリコン膜のほかにシリコンゲルマでもよい。図６
は、この工程における半導体装置の平面を示す図であ
る。なお図５は、図６に示すＡ−Ａにおける断面を示
す。
【００３７】図６を参照して、半導体膜１３は、ゲート
電極４と交差する方向に延在する２つの配線部１３ａ、
１３ｂと、その２つの配線部１３ａ、１３ｂによって挟
まれる領域とを有している。その領域は、本発明の第１
の局面における半導体領域としてのチャネル領域１３ｃ
となる。
電極４と交差する方向に延在する２つの配線部１３ａ、
１３ｂと、その２つの配線部１３ａ、１３ｂによって挟
まれる領域とを有している。その領域は、本発明の第１
の局面における半導体領域としてのチャネル領域１３ｃ
となる。
【００３８】次に、図７を参照して、熱酸化法またはＣ
ＶＤ法により上部ゲート絶縁膜としてのシリコン酸化膜
１４を５〜１０ｎｍ形成する。
ＶＤ法により上部ゲート絶縁膜としてのシリコン酸化膜
１４を５〜１０ｎｍ形成する。
【００３９】その後、図８を参照して、写真製版および
エッチングによりゲート電極４の表面を露出する接続孔
２０を開孔する。この接続孔２０のサイズはたとえば
０．４μｍである。さらに図９を参照して、接続孔２０
の開孔と同時に不純物拡散領域５ｂの表面を露出する接
続孔２２も開孔する。なお、図９は図６に示すＢ−Ｂに
おける断面を示す図である。
エッチングによりゲート電極４の表面を露出する接続孔
２０を開孔する。この接続孔２０のサイズはたとえば
０．４μｍである。さらに図９を参照して、接続孔２０
の開孔と同時に不純物拡散領域５ｂの表面を露出する接
続孔２２も開孔する。なお、図９は図６に示すＢ−Ｂに
おける断面を示す図である。
【００４０】次に、図１０および図１１を参照して、導
電性膜としてのシリコン膜または金属シリサイド膜をＣ
ＶＤ法により形成した後、写真製版およびエッチバック
により配線１５、１６を形成する。図１２は、この工程
における半導体装置の平面を示す図である。さらに図１
３は、図１２に示すＣ−Ｃにおける断面を示す図であ
る。チャネル領域１３ｃ上方に位置する配線１５は、後
に形成される、本発明の第１または第３の局面における
第４電極としてのＴＦＴのゲート電極をなす。また、不
純物拡散領域５ｂ上方に位置する配線１６は、本発明の
第１または第３の局面における第３電極をなす。
電性膜としてのシリコン膜または金属シリサイド膜をＣ
ＶＤ法により形成した後、写真製版およびエッチバック
により配線１５、１６を形成する。図１２は、この工程
における半導体装置の平面を示す図である。さらに図１
３は、図１２に示すＣ−Ｃにおける断面を示す図であ
る。チャネル領域１３ｃ上方に位置する配線１５は、後
に形成される、本発明の第１または第３の局面における
第４電極としてのＴＦＴのゲート電極をなす。また、不
純物拡散領域５ｂ上方に位置する配線１６は、本発明の
第１または第３の局面における第３電極をなす。
【００４１】次に、図１４を参照して、イオン注入法に
よりたとえばＢＦ2 を、エネルギ５〜２０ＫｅＶ、ドー
ズ量１×１０14〜５×１０15／ｃｍ2 にて配線１５をマ
スクとして注入し、本発明の第１の局面における第１お
よび第２半導体層、または、第３の局面における第３お
よび第４不純物拡散領域としてのソース・ドレイン領域
１８ａ、１８ｂを形成する。これによりＴＦＴが形成さ
れる。
よりたとえばＢＦ2 を、エネルギ５〜２０ＫｅＶ、ドー
ズ量１×１０14〜５×１０15／ｃｍ2 にて配線１５をマ
スクとして注入し、本発明の第１の局面における第１お
よび第２半導体層、または、第３の局面における第３お
よび第４不純物拡散領域としてのソース・ドレイン領域
１８ａ、１８ｂを形成する。これによりＴＦＴが形成さ
れる。
【００４２】次に、図１５を参照して、ＣＶＤ法により
シリコン酸化膜２２を１００〜２００ｎｍ形成する。
シリコン酸化膜２２を１００〜２００ｎｍ形成する。
【００４３】その後、図１６を参照して、シリコン酸化
膜にドライエッチングを施し、配線１５の段差とソース
・ドレイン領域１８ａ、１８ｂの段差付近にサイドウォ
ール２４を形成する。
膜にドライエッチングを施し、配線１５の段差とソース
・ドレイン領域１８ａ、１８ｂの段差付近にサイドウォ
ール２４を形成する。
【００４４】次に、図１７を参照して、スパッタ法また
はＣＶＤ法により、金属膜としてのチタン２６を１０〜
５０ｎｍ形成する。金属膜としては、チタンのほかにコ
バルトやニッケルを適用してもよい。
はＣＶＤ法により、金属膜としてのチタン２６を１０〜
５０ｎｍ形成する。金属膜としては、チタンのほかにコ
バルトやニッケルを適用してもよい。
【００４５】次に、図１８を参照して、温度４００〜８
００℃、時間１分にて熱処理を行ない、シリコン膜から
なる配線１５とチタンとを、シリコンからなるソース・
ドレイン領域１８ａ、１８ｂとチタンとをそれぞれ反応
させ、チタンシリサイド２８を形成する。その後、未反
応のチタンをたとえば、硫酸および過酸化水素水の混合
液で除去する。図１９は、この工程における半導体装置
の平面を示す図である。なお、図１９に示す各部材のハ
ッチングは、図１８に示す各部材のハッチングと同じも
のである。以上の工程を経ることによって、半導体装置
の基本構造が得られる。
００℃、時間１分にて熱処理を行ない、シリコン膜から
なる配線１５とチタンとを、シリコンからなるソース・
ドレイン領域１８ａ、１８ｂとチタンとをそれぞれ反応
させ、チタンシリサイド２８を形成する。その後、未反
応のチタンをたとえば、硫酸および過酸化水素水の混合
液で除去する。図１９は、この工程における半導体装置
の平面を示す図である。なお、図１９に示す各部材のハ
ッチングは、図１８に示す各部材のハッチングと同じも
のである。以上の工程を経ることによって、半導体装置
の基本構造が得られる。
【００４６】上述した半導体装置の製造方法においては
以下に述べるような利点がある。まず、図４に示す工程
において、プラグ１１の上面がシリコン酸化膜６の表面
とほぼ一致するように形成されているため、その後、図
５または図６に示す工程で形成される半導体膜１３や図
１０に示す工程で形成される配線１５のパターニングを
精度よく行なうことができる。
以下に述べるような利点がある。まず、図４に示す工程
において、プラグ１１の上面がシリコン酸化膜６の表面
とほぼ一致するように形成されているため、その後、図
５または図６に示す工程で形成される半導体膜１３や図
１０に示す工程で形成される配線１５のパターニングを
精度よく行なうことができる。
【００４７】また、配線１５をマスクとして、ソース・
ドレイン領域１８ａ、１８ｂを自己整合的に形成するた
め、そのソース・ドレイン領域のみを形成するためのマ
スクが不要となり、製造コストの低減を図ることができ
る。
ドレイン領域１８ａ、１８ｂを自己整合的に形成するた
め、そのソース・ドレイン領域のみを形成するためのマ
スクが不要となり、製造コストの低減を図ることができ
る。
【００４８】次に、図１３に示すシリコンからなる半導
体膜１３ａ、１３ｂとシリコンまたは金属シリサイドか
らなる配線１５とは、図１８に示す工程において、ゲー
ト電極１５ａとそのゲート電極１５ａの両側壁に形成さ
れたサイドウォール２４下のソース・ドレイン領域１８
ａ、１８ｂとを残して金属シリサイド２８に変化する。
そのため、配線の電気抵抗を下げることができ、半導体
装置の高速化を図ることができる。
体膜１３ａ、１３ｂとシリコンまたは金属シリサイドか
らなる配線１５とは、図１８に示す工程において、ゲー
ト電極１５ａとそのゲート電極１５ａの両側壁に形成さ
れたサイドウォール２４下のソース・ドレイン領域１８
ａ、１８ｂとを残して金属シリサイド２８に変化する。
そのため、配線の電気抵抗を下げることができ、半導体
装置の高速化を図ることができる。
【００４９】その金属シリサイド２８は図１１に示す配
線１６を介して、不純物拡散領域５ｂに電気的に接続さ
れている。そのため、この金属シリサイド２８は基板Ｍ
ＯＳＦＥＴのビット線を兼ねることになる。また、基板
ＭＯＳＦＥＴのワード線はゲート電極４により構成され
る。これらにより、より簡単な構造でしかも低抵抗の配
線を有する半導体装置を形成することが可能となる。
線１６を介して、不純物拡散領域５ｂに電気的に接続さ
れている。そのため、この金属シリサイド２８は基板Ｍ
ＯＳＦＥＴのビット線を兼ねることになる。また、基板
ＭＯＳＦＥＴのワード線はゲート電極４により構成され
る。これらにより、より簡単な構造でしかも低抵抗の配
線を有する半導体装置を形成することが可能となる。
【００５０】次に、上述した製造方法によって得られた
半導体装置の動作について説明する。図２０は半導体装
置の回路の一例を示す。図２０を参照して、ゲート電極
４、不純物拡散領域５ａ、５ｂから基板ＭＯＳＦＥＴ３
０が構成されている。不純物拡散領域５ｂがビット線と
しての半導体膜１３ｂに接続されている。ゲート電極４
はワード線をなす。上部ゲート電極としての配線１５、
下部ゲート電極としてのプラグ１１、ソース・ドレイン
領域１８ａ、１８ｂとからＴＦＴが構成されている。不
純物拡散領域５ａがプラグ１１と電気的に接続されてい
る。配線１５はワード線としてのゲート電極４と電気的
に接続されている。
半導体装置の動作について説明する。図２０は半導体装
置の回路の一例を示す。図２０を参照して、ゲート電極
４、不純物拡散領域５ａ、５ｂから基板ＭＯＳＦＥＴ３
０が構成されている。不純物拡散領域５ｂがビット線と
しての半導体膜１３ｂに接続されている。ゲート電極４
はワード線をなす。上部ゲート電極としての配線１５、
下部ゲート電極としてのプラグ１１、ソース・ドレイン
領域１８ａ、１８ｂとからＴＦＴが構成されている。不
純物拡散領域５ａがプラグ１１と電気的に接続されてい
る。配線１５はワード線としてのゲート電極４と電気的
に接続されている。
【００５１】ＭＯＳＦＥＴ３０のスイッチング作用によ
りプラグ１１に、情報としての正の電荷が蓄積される。
プラグ１１に正の電荷が蓄積されている場合におけるＴ
ＦＴのゲート電極１５ａの電圧とドレイン電流との関係
は、図２１に示す曲線Ｙとなる。プラグ１１に正の電荷
が蓄積されていない場合には、その関係は曲線Ｘとな
る。
りプラグ１１に、情報としての正の電荷が蓄積される。
プラグ１１に正の電荷が蓄積されている場合におけるＴ
ＦＴのゲート電極１５ａの電圧とドレイン電流との関係
は、図２１に示す曲線Ｙとなる。プラグ１１に正の電荷
が蓄積されていない場合には、その関係は曲線Ｘとな
る。
【００５２】図２１を参照して、電圧Ｖ１をゲート電極
１５ａに印加すると、プラグ１１に電荷が蓄積されてい
ない場合、曲線Ｘと点線Ｖ１との交点に相当するドレイ
ン電流が流れる。一方、プラグ１１に電荷が蓄積されて
いない場合、曲線Ｙと点線Ｖ１には交点がなくドレイン
電流は流れない。これが情報の読出動作となり、プラグ
１１への電荷の蓄積の有無が判断される。
１５ａに印加すると、プラグ１１に電荷が蓄積されてい
ない場合、曲線Ｘと点線Ｖ１との交点に相当するドレイ
ン電流が流れる。一方、プラグ１１に電荷が蓄積されて
いない場合、曲線Ｙと点線Ｖ１には交点がなくドレイン
電流は流れない。これが情報の読出動作となり、プラグ
１１への電荷の蓄積の有無が判断される。
【００５３】情報の書込動作として、プラグ１１に電荷
を蓄積するには、ゲート電極４にしきい値以上の電圧を
印加することによりＭＯＳＦＥＴをオンさせる。次に、
配線１６に正の電荷を印加することにより、配線１６に
接続された不純物拡散層５ｂから不純物拡散層５ａへ電
流が流れ、不純物拡散層５ａに接続されているプラグ１
１に情報としての電荷が蓄積される。
を蓄積するには、ゲート電極４にしきい値以上の電圧を
印加することによりＭＯＳＦＥＴをオンさせる。次に、
配線１６に正の電荷を印加することにより、配線１６に
接続された不純物拡散層５ｂから不純物拡散層５ａへ電
流が流れ、不純物拡散層５ａに接続されているプラグ１
１に情報としての電荷が蓄積される。
【００５４】（実施の形態２）実施の形態１において説
明した製造方法では、ＴＦＴの半導体膜からなるチャネ
ル領域上にゲート電極を形成した。そのため、チャネル
領域の段差部分で、このゲート電極をパターニングする
必要がある。段差部分でのエッチングはエッチング残膜
が発生することがあり、精度のよいパターニングを行な
うことが難しい場合がある。そこで、これを解決する方
法の一例について図を用いて説明する。
明した製造方法では、ＴＦＴの半導体膜からなるチャネ
ル領域上にゲート電極を形成した。そのため、チャネル
領域の段差部分で、このゲート電極をパターニングする
必要がある。段差部分でのエッチングはエッチング残膜
が発生することがあり、精度のよいパターニングを行な
うことが難しい場合がある。そこで、これを解決する方
法の一例について図を用いて説明する。
【００５５】図２２を参照して、図３に示す工程におい
て、第１接続孔７のほかに不純物拡散領域５ｂの表面を
露出する第２接続孔１０も同時に開孔した後、第１およ
び第２接続孔７、１０を埋込むように、ＣＶＤ法により
導電性膜としてのシリコン膜を形成する。導電性膜とし
てはシリコン膜のほかに金属シリサイド膜でもよい。そ
の後、全面エッチバックを施すことにより、第１および
第２接続孔７、１０にのみシリコン膜を残し、本発明の
第２および第４の局面における第２または第３電極とし
ての第１埋込電極３４、第２埋込電極３６をそれぞれ形
成する。
て、第１接続孔７のほかに不純物拡散領域５ｂの表面を
露出する第２接続孔１０も同時に開孔した後、第１およ
び第２接続孔７、１０を埋込むように、ＣＶＤ法により
導電性膜としてのシリコン膜を形成する。導電性膜とし
てはシリコン膜のほかに金属シリサイド膜でもよい。そ
の後、全面エッチバックを施すことにより、第１および
第２接続孔７、１０にのみシリコン膜を残し、本発明の
第２および第４の局面における第２または第３電極とし
ての第１埋込電極３４、第２埋込電極３６をそれぞれ形
成する。
【００５６】次に、図２３を参照して、ＣＶＤ法により
シリコン酸化膜３８を５００ｎｍ形成する。次に、その
シリコン酸化膜３８に写真製版およびエッチングを施
し、ゲート電極４と第２埋込電極３６の表面を露出する
第３接続孔４０を形成する。図２４は、この工程におけ
る平面を示す図である。
シリコン酸化膜３８を５００ｎｍ形成する。次に、その
シリコン酸化膜３８に写真製版およびエッチングを施
し、ゲート電極４と第２埋込電極３６の表面を露出する
第３接続孔４０を形成する。図２４は、この工程におけ
る平面を示す図である。
【００５７】次に、図２５を参照して、第３接続孔を埋
込むようにＣＶＤ法により導電性膜としてのシリコン膜
を形成する。導電性膜としては、シリコン膜のほかに金
属シリサイド膜でもよい。その後、エッチバック法また
は研磨法によりシリコン酸化膜３８上のシリコン膜を除
去することにより、第３接続孔４０内にのみシリコン膜
を残し、第３埋込電極４２を形成する。
込むようにＣＶＤ法により導電性膜としてのシリコン膜
を形成する。導電性膜としては、シリコン膜のほかに金
属シリサイド膜でもよい。その後、エッチバック法また
は研磨法によりシリコン酸化膜３８上のシリコン膜を除
去することにより、第３接続孔４０内にのみシリコン膜
を残し、第３埋込電極４２を形成する。
【００５８】次に、図２６を参照して、第３埋込電極に
写真製版およびエッチングを施し、ゲート電極４と第２
埋込電極３６の表面の一部を露出する開孔部４４を形成
する。図２７はこの工程における平面を示す図である。
図２７を参照して、開孔部４４の幅Ｌ１は、たとえば８
０〜１５０ｎｍとする。この開孔部４４により第３埋込
電極は２つの隔絶した部分に分断され、本発明の第２ま
たは第４の局面における第５電極としての第１側部ゲー
ト電極４６と、第４の電極としての第２側部ゲート電極
４７とがそれぞれ形成される。第１側部ゲート電極４６
は第２埋込電極３６と電気的に接続されている。第２側
部ゲート電極４７はゲート電極４と電気的に接続されて
いる。この開孔部４４の一方の端と第１および第２側部
ゲート電極４６、４７との距離Ｌ２は、たとえば２５０
ｎｍとし、幅Ｌ１よりも大きく設定する。
写真製版およびエッチングを施し、ゲート電極４と第２
埋込電極３６の表面の一部を露出する開孔部４４を形成
する。図２７はこの工程における平面を示す図である。
図２７を参照して、開孔部４４の幅Ｌ１は、たとえば８
０〜１５０ｎｍとする。この開孔部４４により第３埋込
電極は２つの隔絶した部分に分断され、本発明の第２ま
たは第４の局面における第５電極としての第１側部ゲー
ト電極４６と、第４の電極としての第２側部ゲート電極
４７とがそれぞれ形成される。第１側部ゲート電極４６
は第２埋込電極３６と電気的に接続されている。第２側
部ゲート電極４７はゲート電極４と電気的に接続されて
いる。この開孔部４４の一方の端と第１および第２側部
ゲート電極４６、４７との距離Ｌ２は、たとえば２５０
ｎｍとし、幅Ｌ１よりも大きく設定する。
【００５９】次に、図２８を参照して、ゲート絶縁膜と
してのシリコン酸化膜４８を１０ｎｍ形成した後、開孔
部を埋込むようにＣＶＤ法により半導体膜としてのシリ
コン膜４９を形成する。半導体膜としてはシリコン膜の
ほかに、ゲルマニウム、シリコンゲルマニウム合金でも
よい。
してのシリコン酸化膜４８を１０ｎｍ形成した後、開孔
部を埋込むようにＣＶＤ法により半導体膜としてのシリ
コン膜４９を形成する。半導体膜としてはシリコン膜の
ほかに、ゲルマニウム、シリコンゲルマニウム合金でも
よい。
【００６０】次に、図２９を参照して、シリコン膜４９
に全面エッチバックを施し、開孔部にのみシリコン膜４
９を残す。図３０はこの工程における平面を示す図であ
る。図３０を参照して、図２７に示すＬ１とＬ２はＬ１
＜Ｌ２という関係を有するため、第１側部ゲート電極４
６と第２側部ゲート電極４７とによって挟まれたシリコ
ン４９ａ以外はシリコンによって完全に埋込まれずシリ
コン４９で囲まれた開孔部４５が存在する。シリコン４
９ａは、本発明の第２または第４の局面における半導体
領域をなす。次に、図３１を参照して、写真製版および
エッチング法により第１埋込電極３４の表面を露出する
ように、たとえば、０．４μｍサイズの第４接続孔４１
を形成する。その後、ＣＶＤ法により導電性膜としての
リンドープシリコンを０．２μｍ形成する。導電性膜と
しては、リンドープシリコンのほかにリンドープ金属シ
リサイドでもよい。リンドープシリコンに写真製版およ
びエッチングを施し、本発明の第２および第４の局面に
おける第１および第２配線層としての配線５０、５１を
形成する。図３２は、この工程における平面を示す図で
ある。図３１は、図３２に示すＡ−Ａにおける断面を示
す。図３２を参照して、配線５０はビット線をなし、配
線５１はグランド線をなす。その後、熱処理を施し、配
線５０、５１に含まれるリンをシリコン４９ａ以外のシ
リコンに拡散させる。その結果、シリコンにリンが拡散
された領域は、本発明の第２または第４の局面における
第３および第４不純物領域としてのソース・ドレイン領
域４９ｂ、４９ｃとなる。
に全面エッチバックを施し、開孔部にのみシリコン膜４
９を残す。図３０はこの工程における平面を示す図であ
る。図３０を参照して、図２７に示すＬ１とＬ２はＬ１
＜Ｌ２という関係を有するため、第１側部ゲート電極４
６と第２側部ゲート電極４７とによって挟まれたシリコ
ン４９ａ以外はシリコンによって完全に埋込まれずシリ
コン４９で囲まれた開孔部４５が存在する。シリコン４
９ａは、本発明の第２または第４の局面における半導体
領域をなす。次に、図３１を参照して、写真製版および
エッチング法により第１埋込電極３４の表面を露出する
ように、たとえば、０．４μｍサイズの第４接続孔４１
を形成する。その後、ＣＶＤ法により導電性膜としての
リンドープシリコンを０．２μｍ形成する。導電性膜と
しては、リンドープシリコンのほかにリンドープ金属シ
リサイドでもよい。リンドープシリコンに写真製版およ
びエッチングを施し、本発明の第２および第４の局面に
おける第１および第２配線層としての配線５０、５１を
形成する。図３２は、この工程における平面を示す図で
ある。図３１は、図３２に示すＡ−Ａにおける断面を示
す。図３２を参照して、配線５０はビット線をなし、配
線５１はグランド線をなす。その後、熱処理を施し、配
線５０、５１に含まれるリンをシリコン４９ａ以外のシ
リコンに拡散させる。その結果、シリコンにリンが拡散
された領域は、本発明の第２または第４の局面における
第３および第４不純物領域としてのソース・ドレイン領
域４９ｂ、４９ｃとなる。
【００６１】これにより、ゲート電極４に電気的に接続
される第２側部ゲート電極４７と、チャネル領域として
のシリコン４９ａと、不純物拡散領域５ｂに電気的に接
続される第１側部ゲート電極４６とを有するＴＦＴが形
成される。その第２側部ゲート電極４７、シリコン４９
ａ、第１側部ゲート電極４６は半導体基板面に対してほ
ぼ横方向に順に配置されている。
される第２側部ゲート電極４７と、チャネル領域として
のシリコン４９ａと、不純物拡散領域５ｂに電気的に接
続される第１側部ゲート電極４６とを有するＴＦＴが形
成される。その第２側部ゲート電極４７、シリコン４９
ａ、第１側部ゲート電極４６は半導体基板面に対してほ
ぼ横方向に順に配置されている。
【００６２】以上のようにして形成される半導体装置に
おいては、図３１または図３２に示すように、基板ＭＯ
ＳＦＥＴのゲート電極４とＴＦＴの第２側部ゲート電極
４７とが電気的に接続されている。ゲート電極４はワー
ド線を構成するため、基板ＭＯＳＦＥＴとＴＦＴのワー
ド線を兼用することができる。さらに、基板ＭＯＳＦＥ
Ｔの不純物拡散領域５ａとＴＦＴのソース・ドレイン領
域４９ｂとが配線５０を介して電気的に接続されてい
る。配線５０は、ビット線を構成するため、基板ＭＯＳ
ＦＥＴとＴＦＴのビット線を兼用することができる。こ
れにより配線構造の単純化が図られ、半導体装置を容易
に形成することができる。
おいては、図３１または図３２に示すように、基板ＭＯ
ＳＦＥＴのゲート電極４とＴＦＴの第２側部ゲート電極
４７とが電気的に接続されている。ゲート電極４はワー
ド線を構成するため、基板ＭＯＳＦＥＴとＴＦＴのワー
ド線を兼用することができる。さらに、基板ＭＯＳＦＥ
Ｔの不純物拡散領域５ａとＴＦＴのソース・ドレイン領
域４９ｂとが配線５０を介して電気的に接続されてい
る。配線５０は、ビット線を構成するため、基板ＭＯＳ
ＦＥＴとＴＦＴのビット線を兼用することができる。こ
れにより配線構造の単純化が図られ、半導体装置を容易
に形成することができる。
【００６３】また、ＴＦＴのチャネル領域とゲート電極
とを、半導体基板面とほぼ平行に横方向に配置されるよ
うに層間絶縁膜の開孔部に形成しているため、ＴＦＴの
上面には段差が生じない。その結果、半導体装置の微細
化を図ることが容易になる。
とを、半導体基板面とほぼ平行に横方向に配置されるよ
うに層間絶縁膜の開孔部に形成しているため、ＴＦＴの
上面には段差が生じない。その結果、半導体装置の微細
化を図ることが容易になる。
【００６４】（実施の形態３）半導体装置の微細化に伴
い、実施の形態２にて説明した図３０に示す工程におい
て、シリコン４９によって開口部４５が完全に埋込まれ
てしまうことがある。その場合、ＴＦＴのソース・ドレ
イン領域を形成することができなくなる。そこで、この
問題を解決する方法の一例について図を用いて説明す
る。
い、実施の形態２にて説明した図３０に示す工程におい
て、シリコン４９によって開口部４５が完全に埋込まれ
てしまうことがある。その場合、ＴＦＴのソース・ドレ
イン領域を形成することができなくなる。そこで、この
問題を解決する方法の一例について図を用いて説明す
る。
【００６５】まず、図３０に示す工程において形成され
た開孔部４５は、本実施の形態の場合、図３３に示すよ
うに、シリコン４９によって埋込まれている。
た開孔部４５は、本実施の形態の場合、図３３に示すよ
うに、シリコン４９によって埋込まれている。
【００６６】次に、図３４を参照して、所定の領域にレ
ジスト膜５２を形成する。その後、図３５を参照して、
レジスト膜５２をマスクとしてシリコンを異方性エッチ
ングし、開孔部５３を形成する。その後、レジスト膜５
２を除去する。エッチングされないシリコンはチャネル
領域としてのシリコン４９ａとなる。
ジスト膜５２を形成する。その後、図３５を参照して、
レジスト膜５２をマスクとしてシリコンを異方性エッチ
ングし、開孔部５３を形成する。その後、レジスト膜５
２を除去する。エッチングされないシリコンはチャネル
領域としてのシリコン４９ａとなる。
【００６７】その後、図３６を参照して、チャネル領域
としてのシリコン４９ａの導電型と反対の導電型の半導
体膜を形成した後、写真製版およびエッチングにより配
線５０、５１を形成する。図３５に示す開孔部５３に埋
込まれた部分の配線５０、５１はソース・ドレイン領域
をなす。
としてのシリコン４９ａの導電型と反対の導電型の半導
体膜を形成した後、写真製版およびエッチングにより配
線５０、５１を形成する。図３５に示す開孔部５３に埋
込まれた部分の配線５０、５１はソース・ドレイン領域
をなす。
【００６８】なお、その後配線５０、５１の表面をサリ
サイド法により、実施の形態１で説明したように金属シ
リサイドに変換してもよい。
サイド法により、実施の形態１で説明したように金属シ
リサイドに変換してもよい。
【００６９】また、配線５０、５１をシリコン４９ａの
導電型と反対の導電型の不純物を有する金属シリサイド
を用い、開孔部５３とシリコン４９ａの界面近傍のシリ
コン４９ａに拡散させることによりソース・ドレイン領
域を形成してもよい。
導電型と反対の導電型の不純物を有する金属シリサイド
を用い、開孔部５３とシリコン４９ａの界面近傍のシリ
コン４９ａに拡散させることによりソース・ドレイン領
域を形成してもよい。
【００７０】また、実施の形態１、２および３において
は基板ＭＯＳＦＥＴとしてＰＭＯＳトランジスタを、Ｔ
ＦＴとしてＮＭＯＳトランジスタをそれぞれ形成する場
合について説明したが、それぞれ導電型を入換えても同
様の効果を奏する。なおこの際一方のトランジスタがＮ
ＭＯＳであれば他方のトランジスタはＰＭＯＳにする必
要がある。
は基板ＭＯＳＦＥＴとしてＰＭＯＳトランジスタを、Ｔ
ＦＴとしてＮＭＯＳトランジスタをそれぞれ形成する場
合について説明したが、それぞれ導電型を入換えても同
様の効果を奏する。なおこの際一方のトランジスタがＮ
ＭＯＳであれば他方のトランジスタはＰＭＯＳにする必
要がある。
【００７１】今回開示された実施の形態は単なる一例に
すぎず、特許請求の範囲に記載された発明の均等の範囲
内において、種々の実施の形態がとり得ることが意図さ
れる。
すぎず、特許請求の範囲に記載された発明の均等の範囲
内において、種々の実施の形態がとり得ることが意図さ
れる。
【００７２】
【発明の効果】本発明の第１の局面における半導体装置
によれば、第１電極、第１および第２不純物拡散領域が
一方のトランジスタをなし、第２および第４電極、第１
および第２半導体層が他方のトランジスタをなしてい
る。半導体領域は、他方のトランジスタのチャネル領域
をなす。第１電極へしきい値以上の電圧を印加すること
により、一方のトランジスタがＯＮし、第２電極へ情報
としての電荷が蓄積される。他方のトランジスタにおい
ては、第２電極の電荷の蓄積の有無により、そのトラン
ジスタをＯＮするための第４電極のしきい値電圧が変化
する。このしきい値電圧の変化により情報を読み取るこ
とができる。その第２電極は、第２絶縁膜に設けられた
開孔部を埋込むように形成されている。そのため、第２
電極の上面を含む第２絶縁膜の表面はほとんど平坦にな
り、その後第２電極上方に形成される半導体領域や第４
電極のパターニングを精度よく行なうことができる。そ
の結果、半導体装置の高集積化を図ることができる。
によれば、第１電極、第１および第２不純物拡散領域が
一方のトランジスタをなし、第２および第４電極、第１
および第２半導体層が他方のトランジスタをなしてい
る。半導体領域は、他方のトランジスタのチャネル領域
をなす。第１電極へしきい値以上の電圧を印加すること
により、一方のトランジスタがＯＮし、第２電極へ情報
としての電荷が蓄積される。他方のトランジスタにおい
ては、第２電極の電荷の蓄積の有無により、そのトラン
ジスタをＯＮするための第４電極のしきい値電圧が変化
する。このしきい値電圧の変化により情報を読み取るこ
とができる。その第２電極は、第２絶縁膜に設けられた
開孔部を埋込むように形成されている。そのため、第２
電極の上面を含む第２絶縁膜の表面はほとんど平坦にな
り、その後第２電極上方に形成される半導体領域や第４
電極のパターニングを精度よく行なうことができる。そ
の結果、半導体装置の高集積化を図ることができる。
【００７３】好ましくは、第１および第２半導体層にそ
れぞれ形成された金属シリサイド層をさらに備える。そ
の場合、第１および第２半導体層の電気抵抗が下がり、
結果として、半導体装置の高速化を図ることができる。
れぞれ形成された金属シリサイド層をさらに備える。そ
の場合、第１および第２半導体層の電気抵抗が下がり、
結果として、半導体装置の高速化を図ることができる。
【００７４】本発明の第２の局面における半導体装置に
よれば、第１電極、第１および第２不純物拡散領域が一
方のトランジスタをなし、第４および第５電極と第３お
よび第４不純物拡散領域が他方のトランジスタをなす。
第１電極へしきい値以上の電圧を印加することにより、
一方のトランジスタがＯＮし、第３電極へ情報としての
電荷が蓄積される。他方のトランジスタにおいては、第
３電極の電荷の蓄積の有無により、そのトランジスタを
ＯＮするための第４電極のしきい値電圧が変化する。こ
のしきい値電圧の変化により情報を読み取ることができ
る。
よれば、第１電極、第１および第２不純物拡散領域が一
方のトランジスタをなし、第４および第５電極と第３お
よび第４不純物拡散領域が他方のトランジスタをなす。
第１電極へしきい値以上の電圧を印加することにより、
一方のトランジスタがＯＮし、第３電極へ情報としての
電荷が蓄積される。他方のトランジスタにおいては、第
３電極の電荷の蓄積の有無により、そのトランジスタを
ＯＮするための第４電極のしきい値電圧が変化する。こ
のしきい値電圧の変化により情報を読み取ることができ
る。
【００７５】その他方のトランジスタは第４絶縁膜に埋
め込まれており、しかも、そのトランジスタのチャネル
領域としての半導体領域を主表面に平行な一方向から第
４電極と第５電極が挟み、その一方向と実質的に直交す
る方向から第３不純物拡散領域と第４不純物領域が挟み
込んでいる。そのため、他方のトランジスタ形成領域を
含む第４絶縁膜の表面はほぼ平坦となる。これにより、
その後形成される第１および第２配線層のパターニング
を精度よく行なうことができ、半導体装置の高集積化を
図ることができる。
め込まれており、しかも、そのトランジスタのチャネル
領域としての半導体領域を主表面に平行な一方向から第
４電極と第５電極が挟み、その一方向と実質的に直交す
る方向から第３不純物拡散領域と第４不純物領域が挟み
込んでいる。そのため、他方のトランジスタ形成領域を
含む第４絶縁膜の表面はほぼ平坦となる。これにより、
その後形成される第１および第２配線層のパターニング
を精度よく行なうことができ、半導体装置の高集積化を
図ることができる。
【００７６】本発明の第３の局面における半導体装置の
製造方法によれば、第２および第３電極は第２絶縁膜に
埋め込まれるため、第２絶縁膜の表面はほぼ平坦にな
る。そのため、その後第２絶縁膜上に形成される第４電
極や第１および第２半導体層などのパターニングを精度
よく行なうことができる。その結果、半導体装置の高集
積化を図ることができる。また、第４電極をマスクとし
て第３および第４不純物拡散層を自己整合的に形成する
ため、その第３および第４不純物拡散領域のみを形成す
るためのマスクが不要となり、製造コストの低減を図る
ことができる。
製造方法によれば、第２および第３電極は第２絶縁膜に
埋め込まれるため、第２絶縁膜の表面はほぼ平坦にな
る。そのため、その後第２絶縁膜上に形成される第４電
極や第１および第２半導体層などのパターニングを精度
よく行なうことができる。その結果、半導体装置の高集
積化を図ることができる。また、第４電極をマスクとし
て第３および第４不純物拡散層を自己整合的に形成する
ため、その第３および第４不純物拡散領域のみを形成す
るためのマスクが不要となり、製造コストの低減を図る
ことができる。
【００７７】本発明の第４の局面における半導体装置の
製造方法によれば、第４および第５電極、第２導電型の
半導体領域、第３および第４不純物拡散領域が第３絶縁
膜に埋め込まれるため、第３絶縁膜の表面はほぼ平坦に
なる。そのため、その後第３絶縁膜上に形成される第１
および第２配線層のパターニングが精度よく行なわれ、
半導体装置の高集積化を図ることができる。
製造方法によれば、第４および第５電極、第２導電型の
半導体領域、第３および第４不純物拡散領域が第３絶縁
膜に埋め込まれるため、第３絶縁膜の表面はほぼ平坦に
なる。そのため、その後第３絶縁膜上に形成される第１
および第２配線層のパターニングが精度よく行なわれ、
半導体装置の高集積化を図ることができる。
【図１】 本発明の実施の形態１における半導体装置の
製造方法の１工程を示す断面図である。
製造方法の１工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程にお
ける平面を示す図である。
ける平面を示す図である。
【図７】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す第２の断面図である。
後に行なわれる工程を示す第２の断面図である。
【図１２】 同実施の形態において、図１０に示す工程
における平面を示す図である。
における平面を示す図である。
【図１３】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１８】 同実施の形態において、図１７に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１９】 同実施の形態において、図１８に示す工程
における平面を示す図である。
における平面を示す図である。
【図２０】 同実施の形態における半導体装置の回路を
示す図である。
示す図である。
【図２１】 同実施の形態において、半導体装置の動作
を説明するための図である。
を説明するための図である。
【図２２】 本発明の実施の形態２における半導体装置
の製造方法の１工程を示す断面図である。
の製造方法の１工程を示す断面図である。
【図２３】 同実施の形態において、図２２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程
における平面を示す図である。
における平面を示す図である。
【図２５】 同実施の形態において、図２３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２６】 同実施の形態において、図２５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２７】 同実施の形態において、図２６に示す工程
における平面を示す図である。
における平面を示す図である。
【図２８】 同実施の形態において、図２６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２９】 同実施の形態において、図２８に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３０】 同実施の形態において、図２９に示す工程
における平面を示す図である。
における平面を示す図である。
【図３１】 同実施の形態において、図２９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３２】 同実施の形態において、図３１に示す工程
における平面を示す図である。
における平面を示す図である。
【図３３】 本発明の実施の形態３における半導体装置
の製造方法の１工程を示す平面図である。
の製造方法の１工程を示す平面図である。
【図３４】 同実施の形態において、図３３に示す工程
の後に行なわれる工程を示す平面図である。
の後に行なわれる工程を示す平面図である。
【図３５】 同実施の形態において、図３４に示す工程
の後に行なわれる工程を示す平面図である。
の後に行なわれる工程を示す平面図である。
【図３６】 同実施の形態において、図３５に示す工程
の後に行なわれる工程を示す平面図である。
の後に行なわれる工程を示す平面図である。
【図３７】 従来技術における第１の半導体装置の回路
を示すブロック図である。
を示すブロック図である。
【図３８】 従来技術における第１の半導体装置の断面
を示す図である。
を示す図である。
【図３９】 従来技術における第２の半導体装置の回路
を示すブロック図である。
を示すブロック図である。
【図４０】 従来技術における第３の半導体装置の回路
を示すブロック図である。
を示すブロック図である。
【図４１】 従来技術における第４の半導体の回路を示
すブロック図である。
すブロック図である。
【図４２】 従来技術における第４の半導体装置の断面
を示す図である。
を示す図である。
１ 半導体基板、２ シリコン酸化膜、３ ゲート絶縁
膜、４ ゲート電極、５ａ、５ｂ 不純物拡散領域、１
１ プラグ、１５、１６ 配線、１３ｃ チャネル領
域、１８ａ、１８ｂ ソース・ドレイン領域。
膜、４ ゲート電極、５ａ、５ｂ 不純物拡散領域、１
１ プラグ、１５、１６ 配線、１３ｃ チャネル領
域、１８ａ、１８ｂ ソース・ドレイン領域。
Claims (5)
- 【請求項１】 第１導電型の半導体基板の主表面に所定
の間隔を隔ててそれぞれ形成された第２導電型の第１お
よび第２不純物拡散領域と、 前記第１および第２不純物拡散領域によって挟まれた領
域上に第１絶縁膜を介在させて形成された第１電極と、 前記第１電極を埋めるように前記主表面上に形成された
第２絶縁膜と、 前記第１および第２不純物拡散領域の表面をそれぞれ露
出する前記第２絶縁膜に開孔された開孔部を埋めるよう
にそれぞれ形成された第２および第３電極と、 前記第２電極上に第３絶縁膜を介在させて形成された第
２導電型の半導体領域と、 前記第１電極と電気的に接続され、前記半導体領域上に
第４絶縁膜を介在させて形成された第４電極と、 前記第２絶縁膜上にそれぞれ形成され、前記半導体領域
を挟み込むように設けられた、第１導電型の第１半導体
層および前記第３電極と電気的に接続された第１導電型
の第２半導体層とを備えた、半導体装置。 - 【請求項２】 前記第１および第２半導体層にそれぞれ
形成された金属シリサイド層をさらに備えた、請求項１
に記載の半導体装置。 - 【請求項３】 第１導電型の半導体基板の主表面に所定
の間隔を隔てて形成された第２導電型の第１および第２
不純物拡散領域と、 前記第１および第２不純物拡散領域によって挟まれた領
域上に第１絶縁膜を介在させて形成された第１電極と、 前記第１および第２不純物拡散領域に電気的にそれぞれ
接続された第２および第３電極と、 前記第１〜第３電極を埋込むように前記主表面上に形成
された第２絶縁膜と、 前記第２絶縁膜上に形成され、前記第１電極と電気的に
接続される第４電極及び前記第３電極と電気的に接続さ
れる第５電極と、 前記第４電極と前記第５電極とによって挟まれた第２導
電型の半導体領域と、 前記第４電極と前記半導体領域および前記第５電極と前
記半導体領域によってそれぞれ挟まれた第３絶縁膜と、 前記第４電極から前記第５電極へ向かう方向と実質的に
直交する方向から前記半導体領域を挟み込む第１導電型
の第３および第４不純物拡散領域と前記第２絶縁膜上に
形成され、前記半導体領域、第４電極、第５電極、第３
および第４不純物拡散領域を埋め込む第４絶縁膜と、 前記第４絶縁膜上に形成され、前記第３不純物拡散領域
と電気的に接続された第１配線層と、 前記第４絶縁膜上に形成され、前記第４不純物拡散領域
及び前記第２電極と電気的に接続される第２配線層とを
備えた、半導体装置。 - 【請求項４】 第１導電型の半導体基板の主表面に所定
の間隔を隔てて第２導電型の第１および第２不純物拡散
領域を形成する工程と、 前記主表面の前記第１および第２不純物拡散領域によっ
て挟まれた領域上に第１絶縁膜を介在させて第１電極を
形成する工程と、 前記第１電極を埋めるように前記主表面上に第２絶縁膜
を形成する工程と、 前記第１および第２不純物拡散領域の表面をそれぞれ露
出するように前記第２絶縁膜に第１および第２開孔部を
形成する工程と、 前記第１および第２の開孔部を埋込むように第２および
第３電極をそれぞれ形成する工程と、 前記第２絶縁膜の表面と前記第２および第３電極の上面
とを実質的にそろえる工程と、 前記第２および第３電極の上面を含む前記第２絶縁膜上
に第３絶縁膜を形成する工程と、 前記第２電極上方の前記第３絶縁膜上にて互いに接続さ
れる第２導電型の第１および第２半導体層を形成する工
程と、 前記第３電極と前記第２半導体層とを電気的に接続する
工程と、 前記第１および第２半導体層によって挟まれる半導体層
の上に、第４絶縁膜を介在させて前記第１電極と電気的
に接続される第４電極を形成する工程と、 前記第４電極をマスクとして、前記第１および第２半導
体層に第１導電型の不純物を導入し、第３および第４不
純物領域をそれぞれ形成する工程とを備えた、半導体装
置の製造方法。 - 【請求項５】 第１導電型の半導体基板の主表面に所定
の間隔を隔てて第２導電型の第１および第２不純物拡散
領域を形成する工程と、 前記主表面の前記第１および第２不純物拡散領域によっ
て挟まれた領域上に第１絶縁膜を介在させて第１電極を
形成する工程と、 前記第１電極を埋めるように前記主表面上に第２絶縁膜
を形成する工程と、 前記第１および第２不純物拡散領域の表面をそれぞれ露
出するように前記第２絶縁膜に第１および第２開孔部を
形成する工程と、 前記第１および第２開孔部を埋込むように第２および第
３電極をそれぞれ形成する工程と、 前記第２絶縁膜の表面と前記第１〜第３電極の上面を実
質的にそろえる工程と、 前記第１〜第３電極の上面を含む前記第２絶縁膜上に第
３絶縁膜を形成する工程と、 前記第３絶縁膜に、前記第１および第３電極の表面をそ
れぞれ露出するように第３開孔部を形成する工程と、 前記第３開孔部内に、前記第１電極に電気的に接続され
る第４電極と、前記第３電極に電気的に接続される第５
電極と、該第４および第５電極との間にそれぞれ第４絶
縁膜を介在させた第２導電型の半導体領域と、前記第４
電極から前記第５電極へ向かう方向と実質的に直交する
方向に互いに向かい合う第１導電型の第３および第４不
純物拡散領域とを形成する工程と、 前記第３絶縁膜上に、前記第３不純物拡散領域と電気的
に接続される第１配線層を形成する工程と、 前記第３絶縁膜上に、前記第３電極に電気的に接続され
るとともに、前記第４不純物拡散領域と電気的に接続さ
れる第２配線層を形成する工程とを備えた、半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236695A JPH1084047A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236695A JPH1084047A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084047A true JPH1084047A (ja) | 1998-03-31 |
Family
ID=17004407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236695A Withdrawn JPH1084047A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084047A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013504A (ja) * | 2004-06-29 | 2006-01-12 | Internatl Business Mach Corp <Ibm> | メモリ・ゲイン・セル、メモリ回路、およびゲイン・セルのための構造を形成する方法（水平メモリ・ゲイン・セル） |
| WO2011081000A1 (en) * | 2009-12-28 | 2011-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| WO2011102205A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2011145738A1 (en) * | 2010-05-20 | 2011-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| JP2012256830A (ja) * | 2010-12-28 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| US10998447B2 (en) | 2016-03-18 | 2021-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, semiconductor wafer, and electronic device |
-
1996
- 1996-09-06 JP JP8236695A patent/JPH1084047A/ja not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013504A (ja) * | 2004-06-29 | 2006-01-12 | Internatl Business Mach Corp <Ibm> | メモリ・ゲイン・セル、メモリ回路、およびゲイン・セルのための構造を形成する方法（水平メモリ・ゲイン・セル） |
| JP2013128129A (ja) * | 2009-12-28 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2011081000A1 (en) * | 2009-12-28 | 2011-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| JP2011155255A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 記憶装置、半導体装置 |
| US12193244B2 (en) | 2009-12-28 | 2025-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| US11424246B2 (en) | 2009-12-28 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| US10797054B2 (en) | 2009-12-28 | 2020-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| US9472559B2 (en) | 2009-12-28 | 2016-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| JP2013016840A (ja) * | 2009-12-28 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US10020309B2 (en) | 2010-02-19 | 2018-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013048246A (ja) * | 2010-02-19 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9287258B2 (en) | 2010-02-19 | 2016-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9799666B2 (en) | 2010-02-19 | 2017-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10424582B2 (en) | 2010-02-19 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011192979A (ja) * | 2010-02-19 | 2011-09-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2011102205A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9734914B2 (en) | 2010-05-20 | 2017-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving a semiconductor device having a reading transistor coupled to an oxide semiconductor writing transistor |
| JP2012004556A (ja) * | 2010-05-20 | 2012-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| US10037808B2 (en) | 2010-05-20 | 2018-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| WO2011145738A1 (en) * | 2010-05-20 | 2011-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| JP2012256830A (ja) * | 2010-12-28 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| US10998447B2 (en) | 2016-03-18 | 2021-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, semiconductor wafer, and electronic device |
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