JPH1084051A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルを構成するトランジスタがその隣
接するメモリセルとソース同士およびドレイン同士が共
通に接続されるように並列に配置された電気的一括消去
型半導体不揮発性記憶装置において、その製造工程を削
減する。 【解決手段】 浮遊ゲート電極８を形成する以前に第２
絶縁膜１１を成膜し、次にその第２絶縁膜１１のトラン
ジスタのチャネル領域６とすべき位置に開口１２を形成
し、ソース部およびドレイン部である不純物半導体領域
４，５を形成するための不純物イオンを斜めにイオン打
ち込み方式によって打ち込み、その後に浮遊ゲート電極
８を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、電気的一括消去型
半導体不揮発性記憶装置（以下、フラッシュメモリと記
す。）に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＭＯＳ構造を有する電界効果トランジス
タ（ＭＯＳＦＥＴ）を製造する場合、ゲート電極に対し
て自己整合的にソース・ドレイン領域が形成できること
から、一般に、ソース・ドレイン領域である不純物半導
体領域の形成は、ゲート電極を形成した後にイオン注入
法を用いて行われる。また、電気的に書き換え可能な読
み出し専用メモリ（ＥＥＰＲＯＭ）においても同様に、
フローティングゲート部分（浮遊ゲート電極）を加工・
形成した後に、フォトレジスト工程および不純物イオン
の打ち込み工程を行うのが一般的である。

【０００３】たとえば、アイ・イー・イー・イー（ＩＥ
ＥＥ）発行、アイ・イー・ディー・エム９２（ＩＥＤＭ
９２）、ｐ９９１に記載されているようなフラッシュメ
モリ、つまりメモリセルを構成するトランジスタがその
隣接するメモリセルとソース領域およびドレイン領域が
互いに共通に接続されるように並列に配置されたフラッ
シュメモリについても、たとえば、特開平６−１７７３
９２号公報に記載されているように、上記と同様に、ゲ
ート電極が形成された後に不純物半導体領域が形成され
るという製造方法が採用される。

【０００４】また、このようなフラッシュメモリにおい
ては、フローティングゲートとコントロール・ゲート
（制御ゲート電極）との間の容量をより増大させる必要
性から、フローティングゲートを２層構造とし、２層目
のフローティングゲート膜をソース領域およびドレイン
領域の上部にまで広げる構造を採用している。

【０００５】この２層フローティングゲート構造を採用
する必要性から、フローティングゲートの２層目を構成
する電極膜とソース・ドレイン領域である不純物半導体
領域との絶縁性を確保するための酸化膜が必要となる。
この酸化膜は、１層目のゲート形成後、この１層目ゲー
トをマスクとして高濃度のイオン打ち込みを行い、イオ
ン打ち込みが行われた半導体基板の表面を選択酸化させ
ることにより形成される。つまり、ソース・ドレイン領
域である不純物半導体領域上の酸化膜形成のための選択
酸化工程が追加されることとなる。

【０００６】さらに、上記フラッシュメモリでは、トン
ネル絶縁膜を介してフローティングゲートに電荷を注入
し、かつトランジスタのパンチスルーを防止する必要性
から、トランジスタのソース領域とドレイン領域の不純
物濃度分布が互いに異なる構造とする必要があり、この
ため、ソース領域およびドレイン領域のイオンの打ち込
みの工程を分けて、個々にフォトレジスト形成工程を追
加し、別々に形成するという製造方法が採用されてい
る。

【０００７】

【発明が解決しようとする課題】前記のようなフラッシ
ュメモリでは、フローティングゲートの２層構造化、不
純物半導体領域の選択酸化工程、ソース領域とドレイン
領域との不純物濃度を異ならせるための２つの不純物注
入の工程等、複雑で数多くの工程を経る必要がある。

【０００８】このような工程の増加および複雑化は、工
程数増加による製造コストの上昇だけでなく、各工程で
形成される部材の寸法ばらつきや、アライメントのず
れ、あるいは、形成された部材の特性のばらつき等によ
り、半導体集積回路装置の性能のばらつきを生じ、製品
歩留まりの低下、製品の信頼性の低下を来す要因ともな
るものであった。

【０００９】本発明の目的は、不揮発性メモリセルを有
する半導体集積回路装置の製造において、その工程数を
削減し、製造コストを低減するだけでなく、製品歩留ま
りを向上し、さらに半導体集積回路装置の性能を向上す
ることができる不揮発性メモリセルの構造とその製造方
法を提供することにある。

【００１０】本発明の他の目的は、フローティングゲー
トを２層構造とする必要がなく、かつ、フローティング
ゲートとコントロール・ゲートとの間の容量を確保する
ことができる単純な構造の不揮発性メモリセルを有する
半導体集積回路装置を提供することにある。

【００１１】本発明のさらに他の目的は、上記のような
単純な構造の不揮発性メモリセルを有する半導体集積回
路装置を少ない工程数で簡易に形成することができる半
導体集積回路装置の製造方法を提供することにある。

【００１２】本発明のさらに他の目的は、不揮発性メモ
リセルを構成するトランジスタのソース領域およびドレ
イン領域で、互いに異なる不純物濃度分布を容易に得る
ことができる不揮発性メモリセルを有する半導体集積回
路装置の製造方法を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】（１）本発明の半導体集積回路装置は、半
導体基板の主面に形成された素子分離領域および素子分
離領域に囲まれた活性領域と、活性領域の主面の近傍に
形成されたソース領域およびドレイン領域と、ソース領
域とドレイン領域との間に位置するチャネル領域上に形
成されたトンネル絶縁膜と、トンネル絶縁膜上に形成さ
れた浮遊ゲート電極と、浮遊ゲート電極上に第１の絶縁
膜を介して形成された制御ゲート電極とを含む不揮発性
メモリセルを有する半導体集積回路装置であって、トン
ネル絶縁膜は、半導体基板の主面上に形成された第２の
絶縁膜に開口した開口底面の主面上に形成され、浮遊ゲ
ート電極は、トンネル絶縁膜および第２の絶縁膜の上層
に形成され、かつ、単層膜、または、ほぼ均一な膜厚を
有する積層膜から構成されるものである。

【００１６】このような半導体集積回路装置によれば、
トンネル絶縁膜が半導体基板の主面上に形成された第２
の絶縁膜に開口した開口底面の主面上に形成され、浮遊
ゲート電極がトンネル絶縁膜および第２の絶縁膜の上層
に形成されるため、浮遊ゲート電極の面積を、制御ゲー
ト電極との容量を確保するに十分な面積とすることがで
きる。

【００１７】また、浮遊ゲート電極は、単層膜、また
は、ほぼ均一な膜厚を有する積層膜から構成されるた
め、従来の２層構造膜のように２度のリソグラフィ工程
によりトンネル絶縁膜上および第２の絶縁膜上に浮遊ゲ
ート電極を形成する必要がなく、１度のリソグラフィ工
程により浮遊ゲート電極を形成することができる。

【００１８】これにより、浮遊ゲート電極と制御ゲート
電極との間の容量を確保するとともに、製造工程を簡略
化することが容易な不揮発性メモリセルの構造とするこ
とができる。

【００１９】（２）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置であって、チャネル
領域は、開口の中央部領域に形成され、ソース領域およ
びドレイン領域は、開口の端部領域に形成されているも
のである。

【００２０】このような半導体集積回路装置によれば、
ソース領域およびドレイン領域の上層は、トンネル絶縁
膜およびＣＶＤ法により形成された第２の絶縁膜により
覆われているため、従来の構造のように、ソース領域お
よびドレイン領域上を選択酸化膜により覆う必要がな
い。そのため、選択酸化膜を採用することによる製造工
程の複雑化を回避し、半導体集積回路装置の歩留まりの
向上および信頼性の向上を図ることができ、さらに、素
子特性のばらつきを低減することによる半導体集積回路
装置の性能の向上を図ることができる。

【００２１】すなわち、従来構造においては、浮遊ゲー
ト電極を形成した後にソース・ドレイン領域を形成し、
その後選択酸化法によりソース・ドレイン領域上に選択
酸化膜を形成していたが、素子分離領域に対して浮遊ゲ
ート電極のアライメントにずれが生じた場合には、選択
酸化法の成膜原理より不可避的にその膜厚にばらつきが
生じることとなる。この膜厚のばらつきは、素子特性の
ばらつきを生じ、歩留まりの低下および信頼性の低下を
来すものである。ところが、本発明では、選択酸化膜を
採用せず、ＣＶＤ法による第２の絶縁膜によりソース・
ドレイン領域と浮遊ゲート電極とを絶縁するものである
ため、素子分離領域に対して開口位置にずれが生じたと
しても第２の膜厚にばらつきは生じず、素子特性のばら
つき、信頼性および歩留まりの低下を来すものではな
い。

【００２２】（３）本発明の半導体集積回路装置は、前
記（１）または（２）記載の半導体集積回路装置であっ
て、開口の幅を、浮遊ゲート電極の膜厚の２倍以上とす
るものである。

【００２３】このような半導体集積回路装置によれば、
開口の幅を浮遊ゲート電極の膜厚の２倍以上とするた
め、制御ゲート電極と浮遊ゲート電極との間の容量をさ
らに増加させることができる。

【００２４】すなわち、開口の幅を浮遊ゲート電極の膜
厚の２倍以上とした場合には、浮遊ゲート電極は開口内
をその形状に沿ってカバレッジすることとなるが、この
ような場合には、開口の側面に相当する面積分だけ浮遊
ゲート電極の面積を増加することができ、この面積増加
はそのまま比例的に制御ゲート電極と浮遊ゲート電極と
の間の容量を増加することとなる。この結果、少ない面
積で大きな結合容量を得ることができ、半導体集積回路
装置の微細化に対応することが可能となる。

【００２５】（４）本発明の半導体集積回路装置は、前
記（１）〜（３）記載の半導体集積回路装置であって、
複数の不揮発性メモリセルのソース領域またはドレイン
領域が互いに単一のソース領域またはドレイン領域とし
て共用されることによって不揮発性メモリセルが並列に
接続されるＡＮＤ形のメモリセルブロック構造を有する
ものであり、かつ、不揮発性メモリセルに記憶された情
報が電気的に一括消去されるものである。

【００２６】このような半導体集積回路装置は、一般に
ＡＮＤ形フラッシュメモリと称されるものであるが、
（１）〜（３）記載の半導体集積回路装置は、ＡＮＤ形
フラッシュメモリの構造に採用して好適なものである。

【００２７】すなわち、第２の絶縁膜にスリット上の開
口を形成し、この開口に沿って複数の不揮発性メモリセ
ルを配し、一つのメモリセルが１ビットの記憶素子に対
応させるものである。この場合、制御ゲート電極および
浮遊ゲート電極は、スリットの方向の垂直な方向に配さ
れ、各メモリセル間のソース領域およびドレイン領域
は、スリット状開口の底面の一端に沿って形成されるも
のである。

【００２８】このような半導体集積回路装置によれば、
単純な構造を有し、簡易に製造することができ、また、
高集積化にも容易に対応することが可能なＡＮＤ形のフ
ラッシュメモリとすることができる。

【００２９】（５）本発明の半導体集積回路装置は、前
記（１）〜（４）記載の半導体集積回路装置の製造方法
であって、（ａ）半導体基板の主面に素子分離領域を形
成し、その後半導体基板の全面に第２の絶縁膜を形成す
る工程、（ｂ）不揮発性メモリセルのチャネル領域とな
る領域およびその領域に挟まれた隣接する不揮発性メモ
リセル間の領域を選択的に除去して第２の絶縁膜に開口
を形成する工程、（ｃ）開口底面の一の端辺近傍にソー
ス領域またはドレイン領域となる一の不純物半導体領域
を形成し、開口底面の一の端辺に相対する他の端辺近傍
にソース領域またはドレイン領域となる他の不純物半導
体領域を形成する工程、（ｄ）開口底面の半導体基板の
主面にトンネル絶縁膜を形成する工程、（ｅ）半導体基
板の全面に単層または積層の第１の導電膜を堆積し、第
１の導電膜をパターニングすることにより、開口部を含
む第２の絶縁膜の表面に、浮遊ゲート電極となる前段の
第１導電膜パターンを形成する工程、（ｆ）第１導電膜
パターンが形成された半導体基板の全面に第１の絶縁膜
となる絶縁膜および制御ゲート電極となる第２の導電膜
を順次堆積し、第２の導電膜、第１の絶縁膜となる絶縁
膜をパターニングして、制御ゲート電極を形成する工
程、（ｇ）第１導電膜パターンをパターニングし、浮遊
ゲート電極を形成する工程、を含むものである。

【００３０】このような半導体集積回路装置の製造方法
によれば、半導体基板の主面上に形成された第２の絶縁
膜に開口を形成し、この開口底面の相対する端辺近傍に
ソース・ドレイン領域を設けた後にトンネル絶縁膜を形
成し、さらにその後に単層あるいは単純な積層の浮遊ゲ
ート電極を設けるため、従来のように、１層目の浮遊ゲ
ート電極を設けた後にソース・ドレイン領域を形成し、
ソース・ドレイン領域上に選択酸化膜を形成して、さら
に２層目の浮遊ゲート電極を形成するという複雑な製造
工程を経ることなく、浮遊ゲート電極と制御ゲート電極
との結合容量が十分大きな浮遊ゲート電極を形成するこ
とができる。

【００３１】この結果、浮遊ゲート電極の形成を単純化
し、製造工程を簡略化して、半導体集積回路装置の歩留
まりおよび信頼性の向上と製造コストの低減を図ること
ができる。

【００３２】（６）本発明の半導体集積回路装置は、前
記（５）記載の半導体集積回路装置の製造方法であっ
て、前記（ｃ）工程における不純物半導体領域は、半導
体基板をイオンの入射方向に対して斜めに設置し、第２
の絶縁膜の開口部をマスクとして自己整合的に形成され
る斜めイオン注入法により形成されるものである。

【００３３】このような半導体集積回路装置の製造方法
によれば、不純物半導体領域の形成を、第２の絶縁膜の
開口部をマスクとして斜めイオン注入法により行うた
め、マスクを用いることなく自己整合的に行うことがで
き、半導体集積回路装置の微細化に容易に対応すること
ができる。

【００３４】また、斜めイオン注入は、ソース領域の形
成とドレイン領域の形成を別々に行うため、各領域のド
ーズ量を独立に制御することができ、トンネル絶縁膜を
介しての浮遊ゲート電極への電荷の注入効率とパンチス
ルー対策とを容易に最適化することができる。

【００３５】さらに、半導体基板の設置角度を変化して
不純物イオンの入射角度を制御するため、不純物半導体
領域の形成位置を最適化することが可能である。この場
合、不純物半導体領域の形成位置は、不純物イオンの入
射角度および開口の幅と深さにより幾何学的に決定され
る。このように、幾何学的に一義的に決定されるという
ことは、イオン注入条件の設定が容易にできるというメ
リットもある。

【００３６】なお、不純物半導体領域は、チャネル領域
および他の端辺をフォトレジストによりマスクし、一の
端辺近傍にイオン注入を行う第１のイオン注入工程、お
よびチャネル領域および一の端辺をフォトレジストによ
りマスクし、他の端辺近傍にイオン注入を行う第２のイ
オン注入工程を経て形成してもよい。

【００３７】このような場合には、不純物イオンの注入
を斜めから行うことに限られず、真上から行ってもよ
い。したがって、不純物イオンの入射角度の条件に拘束
されることなく他の条件を設定することができる。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００３９】図１（ａ）は、本発明の一実施の形態であ
るフラッシュメモリの一例をそのメモリセル領域につい
て示した上面図であり、図１（ｂ）および図１（ｃ）
は、各々、図１（ａ）におけるｂ−ｂ線およびｃ−ｃ線
に沿った断面図である。

【００４０】本実施の形態のフラッシュメモリは、半導
体基板１上に形成され、たとえばＬＯＣＯＳ酸化膜から
なるフィールド絶縁膜２に囲まれた活性領域３に、複数
の不揮発性メモリセルを有し、各メモリセルを構成する
トランジスタのソース領域は、不純物半導体領域４によ
り共用され、また、ドレイン領域も、不純物半導体領域
５により共用されることにより各メモリセルが並列に接
続されるＡＮＤ形のセル構造を有するものである。

【００４１】１個の不揮発性メモリセルは、活性領域３
に形成されたソース領域である不純物半導体領域４およ
びドレイン領域である不純物半導体領域５と、ソース領
域およびドレイン領域に挟まれたチャネル領域６の上層
に形成されたトンネル絶縁膜７と、その上層に形成され
た浮遊ゲート電極８および第１絶縁膜９を介して浮遊ゲ
ート電極８上に形成された制御ゲート電極１０とから構
成されるものである。

【００４２】活性領域３に形成された不純物半導体領域
４および不純物半導体領域５は、前記のとおり複数のメ
モリセルに共用されるが、これら複数の直線状に配置さ
れたメモリセルによりメモリブロックが構成され、不純
物半導体領域４および不純物半導体領域５は、そのメモ
リブロック内のビット線（データ線）として作用する。
ビット線は、そのメモリブロックの端で選択ＭＯＳＦＥ
Ｔに接続される。

【００４３】トンネル絶縁膜７は、半導体基板１上に形
成された第２絶縁膜１１の開口１２の底面に形成されて
いる。開口１２は、ビット線と平行な方向にスリット状
に形成され、複数のメモリセルの配列に沿って形成され
る。すなわち、１つのメモリブロック内のメモリセル
は、開口１２に沿って配置される。第２絶縁膜１１は、
たとえばＣＶＤ法あるいはＳＯＧ法により形成されたシ
リコン酸化膜とすることができる。

【００４４】浮遊ゲート電極８は、開口１２に沿って形
成され、その一部がトンネル絶縁膜７上に、一部は第２
絶縁膜１１の上面に形成されている。また、浮遊ゲート
電極８は単層のたとえば多結晶シリコン膜から構成され
る。このように、浮遊ゲート電極８がトンネル絶縁膜７
上だけでなく、第２絶縁膜１１の上面あるいは開口１２
の側面にも形成されているため、制御ゲート電極１０と
の結合容量を増加させることができ、しかも、開口１２
に沿って単層で形成されているため、従来プロセスのよ
うに複数のマスクを用いて、下部浮遊ゲート電極と上部
浮遊ゲート電極に分け、複雑な工程を経ることなく形成
することが可能である。また、後に説明するように、浮
遊ゲート電極８は、単に薄膜を堆積し、公知のエッチン
グ技術により加工することができ、高度でかつ微妙な製
造工程を駆使して加工するものではなく、単純かつ容易
なプロセスにより形成することが可能である。なお、浮
遊ゲート電極８は、均一な薄膜を複数層重ねた積層膜で
あってもよい。但し、この場合の積層膜は、従来プロセ
スのように下部浮遊ゲート電極をマスクプロセスにより
形成した後、上部浮遊ゲート電極をマスクプロセスによ
り形成するような複雑なプロセスにより形成される積層
膜を含むものではなく、単純に単層膜を重ねたような積
層膜をいう。

【００４５】制御ゲート電極１０は、たとえば、多結晶
シリコン膜からなり、前記ビット線に垂直に延在される
ものである。また、制御ゲート電極１０は、異なるメモ
リブロックに延在し、フラッシュメモリのワード線とし
て作用するものである。

【００４６】このようなフラッシュメモリによれば、浮
遊ゲート電極８がトンネル絶縁膜７および第２絶縁膜１
１の上層に形成されるため、浮遊ゲート電極８の面積
を、制御ゲート電極１０との容量を確保するに十分な面
積とすることができる。

【００４７】また、浮遊ゲート電極８は、単層膜、また
は、ほぼ均一な膜厚を有する積層膜から構成されるた
め、従来の２層構造膜のように２度のリソグラフィ工程
により十分な面積の浮遊ゲート電極８を形成する必要が
なく、１度のリソグラフィ工程で形成することができ
る。

【００４８】これにより、浮遊ゲート電極８と制御ゲー
ト電極１０との間の結合容量を確保するとともに、製造
工程を簡略化することができる。

【００４９】さらに、ソース領域およびドレイン領域で
ある不純物半導体領域４，５の上層は、トンネル絶縁膜
７および第２絶縁膜１１により覆われているため、従来
の構造のように、ソース領域およびドレイン領域上を選
択酸化膜により覆う必要がない。そのため、製造工程の
複雑化を回避し、半導体集積回路装置の歩留まりの向上
および信頼性の向上を図ることができ、さらに、素子特
性のばらつきを低減することによる半導体集積回路装置
の性能の向上を図ることができる。

【００５０】なお、本実施の形態のフラッシュメモリに
おいては、開口１２の幅を浮遊ゲート電極８の膜厚の２
倍以上としている。このような場合には、制御ゲート電
極１０と浮遊ゲート電極８との間の容量を大きくするこ
とができるため、素子の微細化に対して有利である。

【００５１】次に、本実施の形態のフラッシュメモリの
製造方法を図２〜図１０を用いて説明する。

【００５２】まず、図２に示すように、公知のＬＯＣＯ
Ｓ法により、半導体基板１の主面にフィールド絶縁膜２
を形成する。半導体基板１は、メモリセルの記憶ＭＯＳ
ＦＥＴとしてｎ形のＭＯＳＦＥＴを形成する場合には、
ｐ形の不純物、たとえばボロンがドープされたｐ形基板
を用いることができる。

【００５３】次に、図３に示すように、第２絶縁膜１１
を、半導体基板１の全面に形成する。この第２絶縁膜１
１は、２種類の役割を持っている。一つ目の役割は、後
に説明する斜めイオン打ち込みの工程におけるイオン遮
蔽膜としての役割であり、二つ目の役割は、後に形成す
る浮遊ゲート電極８と基板との間の絶縁膜としての役割
である。この第２絶縁膜１１は、たとえば低圧ＣＶＤの
シリコン酸化膜などを用いることによって成膜すること
ができる。

【００５４】次に、図４に示すように、後にトンネル絶
縁膜７を形成すべき部分を、公知のフォトレジスト工程
およびエッチング工程により開口１２を形成する。

【００５５】なお、図４では開口１２の形状が垂直に描
かれているが、やや傾きを持っていてもよく、その場合
には、後の制御ゲート電極１０の加工時により容易な技
術で加工可能という利点が存在する。

【００５６】次に、図５に示すように、トランジスタの
ソース形成部分・ドレイン形成部分に斜めイオン打ち込
みで不純物イオン１３を打ち込む。不純物はたとえばｎ
型トランジスタを形成する場合には砒素や、燐などを用
いることができる。

【００５７】所望のトランジスタ特性を得るためにイオ
ンの打ち込む場所を調節したい場合には、イオン打ち込
みの角度θ、または第２絶縁膜１１の膜厚、またはその
両方を適当な値に設定することによって行うことができ
る。ただし、このうち第２絶縁膜１１の厚さは、後に説
明するように浮遊ゲート電極８と制御ゲート電極１０と
の間の容量に影響を与えるため、注意する必要がある。

【００５８】また、トランジスタの閾値を調節するため
のイオン打ち込みが必要な場合にはこの状態でイオン打
ち込みを行うことが可能であり、これは、工程数を最小
限に押さえる最良の方法である。このイオン打ち込みは
必ずしも斜め打ち込みである必要はなく、垂直方向から
打ち込んでも構わないことはいうまでもない。

【００５９】不純物イオンを打ち込んだ後は熱処理を行
うことによって不純物イオンを活性化または拡散させる
必要が有るが、その工程は、本工程の直後でもよく、ま
た、後に行われる熱処理工程と兼ねても構わない。その
工程の位置については任意である。

【００６０】次に、図６に示すように、トンネル絶縁膜
７を成膜する。一般的には、このトンネル絶縁膜７は基
板を熱酸化または酸窒化することによって形成すること
ができる。

【００６１】次に、図７に示すように、浮遊ゲート電極
８となる導電膜１４を成膜する。この導電膜１４の材料
としては、たとえばＣＶＤ法による多結晶シリコンなど
が使用できる。この膜の厚さは浮遊ゲート電極８と制御
ゲート電極１０との間の容量に影響を与える。この影響
については後に説明する。

【００６２】次に、図８に示すように、浮遊ゲート電極
８を公知のフォトレジスト工程およびエッチング工程に
よって形成する。浮遊ゲート電極８と制御ゲート電極１
０との間の容量をより多く確保するために、加工可能な
最大な面積となるようにパターンを決定することが望ま
しい。

【００６３】次に、図９に示すように、浮遊ゲート電極
８と制御ゲート電極１０との間の容量絶縁膜である第１
絶縁膜９を成膜する。この第１絶縁膜９は、膜の漏れ電
流が小さく、誘電率の大きいものが適しているが、たと
えばシリコン酸化膜やシリコン窒化膜、あるいはその積
層膜などを使用することができる。シリコン酸化膜やシ
リコン窒化膜、あるいはその積層膜は公知のＣＶＤ法等
を用いて形成することができる。

【００６４】次に、図１０に示すように、制御ゲート電
極１０となる導電膜１５を成膜する。導電膜１５には、
たとえば多結晶シリコンなどを用いることができる。

【００６５】次にフォトレジスト工程およびエッチング
工程を行うことにより、制御ゲート電極１０を形成す
る。まず、制御ゲート電極１０となる導電膜１５のエッ
チングを行い、次に第１絶縁膜９のエッチングを行い、
最後に浮遊ゲート電極８となる導電膜１４のエッチング
を行う。これによって図１に示すフラッシュメモリがほ
ぼ完成する。

【００６６】このようなフラッシュメモリの製造方法に
よれば、半導体基板１の主面上に形成された第２絶縁膜
１１に開口１２を形成し、この開口１２の底面の相対す
る端辺近傍にソース・ドレイン領域となる不純物半導体
領域４，５を設けた後にトンネル絶縁膜７を形成し、さ
らにその後に単層あるいは単純な積層の浮遊ゲート電極
８を設けるため、従来のように、１層目の浮遊ゲート電
極を設けた後にソース・ドレイン領域を形成し、ソース
・ドレイン領域上に選択酸化膜を形成して、さらに２層
目の浮遊ゲート電極を形成するという複雑な製造工程を
経ることなく、浮遊ゲート電極８と制御ゲート電極１０
との結合容量が十分大きな浮遊ゲート電極を形成するこ
とができる。

【００６７】この結果、浮遊ゲート電極８の形成を単純
化し、製造工程を簡略化して、フラッシュメモリの歩留
まりおよび信頼性の向上と製造コストの低減を図ること
ができる。

【００６８】また、不純物半導体領域４，５の形成を、
第２絶縁膜１１の開口１２をマスクとして斜めイオン注
入法により行うため、マスクを用いることなく自己整合
的に行うことができ、微細化に容易に対応することがで
きる。

【００６９】また、斜めイオン注入は、ソース領域の形
成とドレイン領域の形成を別々に行うため、各領域のド
ーズ量を独立に制御することができ、トンネル絶縁膜７
を介しての浮遊ゲート電極８への電荷の注入効率とパン
チスルー対策とを容易に最適化することができる。

【００７０】さらに、半導体基板１の設置角度を変化し
て不純物イオン１３のイオン打ち込みの角度θを制御す
るため、不純物半導体領域４，５の形成位置を最適化す
ることが可能である。

【００７１】ちなみに、従来のフラッシュメモリを製造
するのに必要な工程数と本発明の工程数とを比較してみ
ると、以下のとおりである。

【００７２】従来技術ではトンネル絶縁膜成膜工程、浮
遊ゲート電極用膜１層目成膜工程、シリコン窒化膜成膜
工程、１層目浮遊ゲート電極形成用フォトレジスト工
程、１層目浮遊ゲート電極加工工程、ソース部イオン打
ち込み用フォトレジスト工程、ソース部イオン打ち込み
工程、ドレイン部イオン打ち込み用フォトレジスト工
程、ドレイン部イオン打ち込み工程、絶縁膜成膜工程、
絶縁膜エッチバック工程、選択酸化用イオン打ち込み工
程、選択酸化、シリコン窒化膜除去工程、浮遊ゲート電
極用膜２層目成膜工程、２層目浮遊ゲート電極形成用フ
ォトレジスト工程、２層目浮遊ゲート電極加工工程、容
量絶縁膜成膜工程、制御ゲート電極用膜成膜工程、制御
ゲート電極形成用フォトレジスト工程、制御ゲート電極
加工工程、の２１工程必要である。

【００７３】対して、本発明の実施の形態の場合を例示
すれば、絶縁膜成膜工程、絶縁膜開口用フォトレジスト
工程、絶縁膜開口用加工工程、斜めイオン打ち込み工
程、トンネル絶縁膜成膜工程、浮遊ゲート電極用膜成膜
工程、浮遊ゲート電極形成用フォトレジスト工程、浮遊
ゲート電極加工工程、容量絶縁膜成膜工程、制御ゲート
電極用膜成膜工程、制御ゲート電極形成用フォトレジス
ト工程、制御ゲート電極加工工程、の１２工程必要であ
る。

【００７４】従って、本実施の形態のフラッシュメモリ
の製造においては、従来技術に比べ、工程数を大きく削
減できるという効果がある。

【００７５】なお、図１１を用いて、開口１２の寸法
（ｒ）、第２絶縁膜１１の膜厚（ｈ）、制御ゲート電極
１０の膜厚（ｔ）、制御ゲート電極１０の加工寸法
（Ｌ）の各値と、浮遊ゲート電極８および制御ゲート電
極１０間の容量（Ｃ）との関係について説明する。容量
（Ｃ）は浮遊ゲート電極８と制御ゲート電極１０間の面
積に比例するので以下の式が成り立つ。

【００７６】（１）ｔ＜ｒ／２の場合 Ｃ∝２ｔ＋Ｌ＋２ｈ （２）ｔ＞＝ ｒ／２の場合 Ｃ∝２ｔ＋Ｌ 従って、加工段差を抑制しながら容量（Ｃ）をできるだ
け確保するには（１）の条件を満たすように各値を決定
すれば良いことがわかる。

【００７７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００７８】たとえば、上記実施の形態では、斜めイオ
ン注入により不純物半導体領域４，５を形成する例につ
いて説明したが、図１２および図１３に示すように、一
方の不純物半導体領域をフォトレジスト１６によりマス
クしてイオン注入を行い、同様に他方の不純物半導体領
域のフォトレジスト１６によりマスクしてイオン注入を
行い、各々独立に不純物半導体領域４，５を形成しても
よい。

【００７９】このような場合には、図示するように不純
物イオン１３の注入を斜めから行うことに限られず、真
上から行ってもよい。したがって、不純物イオンの入射
角度の条件に拘束されることなく他の条件を設定するこ
とができる。

【００８０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００８１】（１）不揮発性メモリセルを有する半導体
集積回路装置の製造において、その工程数を削減し、製
造コストを低減するだけでなく、製品歩留まりを向上
し、さらに半導体集積回路装置の性能を向上することが
できる。

【００８２】（２）浮遊ゲート電極を２層構造とする必
要がなく、かつ、浮遊ゲート電極と制御ゲート電極との
間の容量を確保することができる構造を単純に実現する
ことができる。

【００８３】（３）単純な構造の不揮発性メモリセルを
有する半導体集積回路装置を少ない工程数で簡易に形成
することができる。

【００８４】（４）不揮発性メモリセルを構成するトラ
ンジスタのソース領域およびドレイン領域で、互いに異
なる不純物濃度分布を容易に得ることができる。

【図面の簡単な説明】

【図１】（ａ）は、本発明の一実施の形態であるフラッ
シュメモリの一例とそのメモリセル領域について示した
上面図であり、（ｂ）および（ｃ）は、各々、（ａ）に
おけるｂ−ｂ線およびｃ−ｃ線に沿った断面図である。

【図２】本発明の一実施の形態であるフラッシュメモリ
の製造工程の一例をそのメモリセル領域について示した
断面図である。

【図３】本発明の一実施の形態であるフラッシュメモリ
の製造工程の一例をそのメモリセル領域について示した
断面図である。

【図４】本発明の一実施の形態であるフラッシュメモリ
の製造工程の一例をそのメモリセル領域について示した
断面図である。

【図５】本発明の一実施の形態であるフラッシュメモリ
の製造工程の一例をそのメモリセル領域について示した
断面図である。

【図６】本発明の一実施の形態であるフラッシュメモリ
の製造工程の一例をそのメモリセル領域について示した
断面図である。

【図７】本発明の一実施の形態であるフラッシュメモリ
の製造工程の一例をそのメモリセル領域について示した
断面図である。

【図８】本発明の一実施の形態であるフラッシュメモリ
の製造工程の一例をそのメモリセル領域について示した
断面図である。

【図９】本発明の一実施の形態であるフラッシュメモリ
の製造工程の一例をそのメモリセル領域について示した
断面図である。

【図１０】本発明の一実施の形態であるフラッシュメモ
リの製造工程の一例をそのメモリセル領域について示し
た断面図である。

【図１１】本発明の一実施の形態であるフラッシュメモ
リの一例をそのメモリセル領域について示した断面図で
ある。

【図１２】本発明の一実施の形態であるフラッシュメモ
リの製造工程の他の例をそのメモリセル領域について示
した断面図である。

【図１３】本発明の一実施の形態であるフラッシュメモ
リの製造工程の他の例をそのメモリセル領域について示
した断面図である。

【符号の説明】

１ 半導体基板 ２ フィールド絶縁膜 ３ 活性領域 ４ 不純物半導体領域 ５ 不純物半導体領域 ６ チャネル領域 ７ トンネル絶縁膜 ８ 浮遊ゲート電極 ９ 第１絶縁膜 １０ 制御ゲート電極 １１ 第２絶縁膜 １２ 開口 １３ 不純物イオン １４ 導電膜 １５ 導電膜 １６ フォトレジスト θ 角度

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面に形成された素子分離
   領域および前記素子分離領域に囲まれた活性領域と、前
   記活性領域の前記主面の近傍に形成されたソース領域お
   よびドレイン領域と、前記ソース領域と前記ドレイン領
   域との間に位置するチャネル領域上に形成されたトンネ
   ル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲ
   ート電極と、前記浮遊ゲート電極上に第１の絶縁膜を介
   して形成された制御ゲート電極とを含む不揮発性メモリ
   セルを有する半導体集積回路装置であって、 前記トンネル絶縁膜は、前記半導体基板の主面上に形成
   された第２の絶縁膜に開口した開口底面の前記主面上に
   形成され、 前記浮遊ゲート電極は、前記トンネル絶縁膜および前記
   第２の絶縁膜の上層に形成され、かつ、単層膜、また
   は、ほぼ均一な膜厚を有する積層膜から構成されるもの
   であることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、 前記チャネル領域は、前記開口の中央部領域に形成さ
   れ、前記ソース領域およびドレイン領域は、前記開口の
   端部領域に形成されていることを特徴とする半導体集積
   回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、 前記開口の幅は、前記浮遊ゲート電極の膜厚の２倍以上
   であることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置であって、 複数の前記不揮発性メモリセルの前記ソース領域または
   ドレイン領域が互いに単一のソース領域またはドレイン
   領域として共用されることによって、前記不揮発性メモ
   リセルが並列に接続されるＡＮＤ形のメモリセルブロッ
   ク構造を有し、かつ、前記不揮発性メモリセルに記憶さ
   れた情報が電気的に一括消去されることを特徴とする半
   導体集積回路装置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   集積回路装置の製造方法であって、 （ａ）前記半導体基板の主面に素子分離領域を形成し、
   その後、前記半導体基板の全面に前記第２の絶縁膜を形
   成する工程、 （ｂ）前記不揮発性メモリセルの前記チャネル領域とな
   る領域、およびその領域に挟まれた隣接する前記不揮発
   性メモリセル間の領域を選択的に除去して前記第２の絶
   縁膜に開口を形成する工程、 （ｃ）前記開口底面の一の端辺近傍にソース領域または
   ドレイン領域となる一の不純物半導体領域を形成し、前
   記開口底面の前記一の端辺に相対する他の端辺近傍にソ
   ース領域またはドレイン領域となる他の不純物半導体領
   域を形成する工程、 （ｄ）前記開口底面の半導体基板の主面にトンネル絶縁
   膜を形成する工程、 （ｅ）前記半導体基板の全面に単層または積層の第１の
   導電膜を堆積し、前記第１の導電膜をパターニングする
   ことにより、前記開口部を含む前記第２の絶縁膜の表面
   に、前記浮遊ゲート電極となる前段の第１導電膜パター
   ンを形成する工程、 （ｆ）前記第１導電膜パターンが形成された半導体基板
   の全面に前記第１の絶縁膜となる絶縁膜および前記制御
   ゲート電極となる第２の導電膜を順次堆積し、前記第２
   の導電膜、前記第１の絶縁膜となる前記絶縁膜をパター
   ニングして、前記制御ゲート電極を形成する工程、 （ｇ）前記第１導電膜パターンをパターニングし、浮遊
   ゲート電極を形成する工程、 を含むことを特徴とする半導体集積回路装置の製造方
   法。
6. 【請求項６】 請求項５記載の半導体集積回路装置の製
   造方法であって、 前記（ｃ）工程における不純物半導体領域は、前記半導
   体基板をイオンの入射方向に対して斜めに設置し、前記
   第２の絶縁膜の開口部をマスクとして自己整合的に形成
   される斜めイオン注入法により形成されることを特徴と
   する半導体集積回路装置の製造方法。
7. 【請求項７】 請求項５記載の半導体集積回路装置の製
   造方法であって、 前記（ｃ）工程における不純物半導体領域は、前記チャ
   ネル領域および前記他の端辺をフォトレジストによりマ
   スクし、前記一の端辺近傍にイオン注入を行う第１のイ
   オン注入工程、および前記チャネル領域および前記一の
   端辺をフォトレジストによりマスクし、前記他の端辺近
   傍にイオン注入を行う第２のイオン注入工程を経て形成
   されることを特徴とする半導体集積回路装置の製造方
   法。