JPH1091301A - 半導体装置のパッド信号検出回路 - Google Patents
半導体装置のパッド信号検出回路Info
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- JPH1091301A JPH1091301A JP9094172A JP9417297A JPH1091301A JP H1091301 A JPH1091301 A JP H1091301A JP 9094172 A JP9094172 A JP 9094172A JP 9417297 A JP9417297 A JP 9417297A JP H1091301 A JPH1091301 A JP H1091301A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】
【課題】 半導体装置のパッド信号検出回路を提供す
る。 【解決手段】 外部装置と連結するための半導体装置１
のパッド１１と、前記パッド１１に連結され前記パッド
１１の電圧が基準電圧以上である時のみに導通して感知
信号を出力するスイッチング手段３３と、前記スイッチ
ング手段３３の出力を入力として前記スイッチング手段
３３の出力が論理ローレベルである時のみに出力信号を
イネーブルさせる論理ゲート３５，３７とを具備するこ
とにより、パッド１１に印加されるＶref電圧を検出す
ることができる。
る。 【解決手段】 外部装置と連結するための半導体装置１
のパッド１１と、前記パッド１１に連結され前記パッド
１１の電圧が基準電圧以上である時のみに導通して感知
信号を出力するスイッチング手段３３と、前記スイッチ
ング手段３３の出力を入力として前記スイッチング手段
３３の出力が論理ローレベルである時のみに出力信号を
イネーブルさせる論理ゲート３５，３７とを具備するこ
とにより、パッド１１に印加されるＶref電圧を検出す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のパッド
信号検出回路に係り、特にパッドに入力される基準電圧
を検出するための半導体装置のパッド信号検出回路に関
する。
信号検出回路に係り、特にパッドに入力される基準電圧
を検出するための半導体装置のパッド信号検出回路に関
する。
【０００２】
【従来の技術】コンピューターの使用量が増加するに伴
い、コンピューターのデータ処理速度が急速に増加して
いる。即ち、コンピューターのデータ処理速度が増加す
るということは、コンピューターの頭に当たる中央処理
装置(Central Processing Unit)の動作速度が早いこと
を示す。中央処理装置の動作速度が早まるに伴い、中央
処理装置に連結される周辺機器、例えば半導体メモリ装
置やＡＳＩＣ(application specific integrated circu
it)などの動作速度も高速化されなければならない。半
導体メモリ装置においては、最近急速に開発されている
ＤＲＡＭの他に同期式ＤＲＡＭあるいはランバスＤＲＡ
Ｍなどの半導体メモリ装置が出現して中央処理装置が要
求する動作周波数をある程度充足させている。
い、コンピューターのデータ処理速度が急速に増加して
いる。即ち、コンピューターのデータ処理速度が増加す
るということは、コンピューターの頭に当たる中央処理
装置(Central Processing Unit)の動作速度が早いこと
を示す。中央処理装置の動作速度が早まるに伴い、中央
処理装置に連結される周辺機器、例えば半導体メモリ装
置やＡＳＩＣ(application specific integrated circu
it)などの動作速度も高速化されなければならない。半
導体メモリ装置においては、最近急速に開発されている
ＤＲＡＭの他に同期式ＤＲＡＭあるいはランバスＤＲＡ
Ｍなどの半導体メモリ装置が出現して中央処理装置が要
求する動作周波数をある程度充足させている。
【０００３】このような装置の発達にも関らず、コンピ
ューターの高速化の妨げとなっているのが素子と素子の
間を連結するデータバスである。データバスが長い場合
には、データバスを通過する信号の移動時間が遅延され
るようになる。これを克服するために、トランジスタト
ランジスタ論理（ＴＴＬ）レベルの代わりに直列終端論
理（以下、ＳＳＴＬという）レベルが開発された。ＳＳ
ＴＬは基準電圧（以下、Ｖrefという）を用いて論理ハ
イレベルと論理ローレベルを定義するものであり、コン
ピューターのデータ処理速度を向上させるためにＳＳＴ
Ｌレベルを用いることができる。そういう場合、Ｖref
を検出できる回路が要るようになる。何故ならば、従来
には電源電圧のＶccや接地電圧のＶssのみを用いて論理
ハイレベルと論理ローレベルを定義したからである。こ
のように半導体装置のパッドに印加されるＶrefを検出
する回路をパッド信号検出回路という。
ューターの高速化の妨げとなっているのが素子と素子の
間を連結するデータバスである。データバスが長い場合
には、データバスを通過する信号の移動時間が遅延され
るようになる。これを克服するために、トランジスタト
ランジスタ論理（ＴＴＬ）レベルの代わりに直列終端論
理（以下、ＳＳＴＬという）レベルが開発された。ＳＳ
ＴＬは基準電圧（以下、Ｖrefという）を用いて論理ハ
イレベルと論理ローレベルを定義するものであり、コン
ピューターのデータ処理速度を向上させるためにＳＳＴ
Ｌレベルを用いることができる。そういう場合、Ｖref
を検出できる回路が要るようになる。何故ならば、従来
には電源電圧のＶccや接地電圧のＶssのみを用いて論理
ハイレベルと論理ローレベルを定義したからである。こ
のように半導体装置のパッドに印加されるＶrefを検出
する回路をパッド信号検出回路という。
【０００４】図１ａ乃至図１ｂは従来の半導体装置のパ
ッド信号検出回路図である。そのうち、図１ａはＶssを
検出する回路であり、図１ｂはＶccを検出する回路であ
る。
ッド信号検出回路図である。そのうち、図１ａはＶssを
検出する回路であり、図１ｂはＶccを検出する回路であ
る。
【０００５】図１ａを参照すると、半導体装置１には一
つのパッド１１と、一つのＰＭＯＳトランジスタ１３及
び直列で連結された三つのインバーター１５，１７，１
９が配列されている。前記ＰＭＯＳトランジスタ１３は
ドレインが前記パッド１１に連結されゲートが接地され
ソースが電源のＶddに連結される。前記ＰＭＯＳトラン
ジスタ１３のドレインに第１インバーター１５の入力端
が連結され、第３インバーター１９の出力端に出力信号
のＰＤＥＴが連結される。
つのパッド１１と、一つのＰＭＯＳトランジスタ１３及
び直列で連結された三つのインバーター１５，１７，１
９が配列されている。前記ＰＭＯＳトランジスタ１３は
ドレインが前記パッド１１に連結されゲートが接地され
ソースが電源のＶddに連結される。前記ＰＭＯＳトラン
ジスタ１３のドレインに第１インバーター１５の入力端
が連結され、第３インバーター１９の出力端に出力信号
のＰＤＥＴが連結される。
【０００６】図１ａに示された回路の動作を説明するこ
とにする。前記パッド１１に論理ハイレベルの電圧、例
えばＶddが入力されると、前記信号は三つのインバータ
ー１５，１７，１９を通過しながら３回反転される。従
って、ＰＤＥＴは論理ローレベルになりディスエーブル
される。逆に、論理ローレベルの電圧、例えばＶssが前
記パッド１１に入力されると、ＰＤＥＴは論理ハイレベ
ルになるのでイネーブルされる。ここで、前記ＰＭＯＳ
トランジスタ１３は前記パッド１１が外部装置と連結さ
れない時、第１インバーター１５が動作してＰＤＥＴが
イネーブルされることを防止するためのものであり、第
１インバーター１５に常に論理ハイレベルの電圧を供す
る。前述したように、図１ａは前記パッド１１にＶssが
入力されるとイネーブルされるので、パッド１１にＶss
が入力されることを検出するための回路である。
とにする。前記パッド１１に論理ハイレベルの電圧、例
えばＶddが入力されると、前記信号は三つのインバータ
ー１５，１７，１９を通過しながら３回反転される。従
って、ＰＤＥＴは論理ローレベルになりディスエーブル
される。逆に、論理ローレベルの電圧、例えばＶssが前
記パッド１１に入力されると、ＰＤＥＴは論理ハイレベ
ルになるのでイネーブルされる。ここで、前記ＰＭＯＳ
トランジスタ１３は前記パッド１１が外部装置と連結さ
れない時、第１インバーター１５が動作してＰＤＥＴが
イネーブルされることを防止するためのものであり、第
１インバーター１５に常に論理ハイレベルの電圧を供す
る。前述したように、図１ａは前記パッド１１にＶssが
入力されるとイネーブルされるので、パッド１１にＶss
が入力されることを検出するための回路である。
【０００７】図１ｂを参照すると、半導体装置１には一
つのパッド１１と、一つのＮＭＯＳトランジスタ２１及
び直列で連結された三つのインバーター１５，１７，１
９が配列されている。前記ＮＭＯＳトランジスタ２１は
ドレインが前記パッド１１に連結されゲートがＶddに連
結されソースが接地される。前記ＮＭＯＳトランジスタ
２１のドレインに第１インバーター１５の入力端が連結
され、第３インバーター１９の出力端に出力信号のＰＤ
ＥＴＢが連結される。
つのパッド１１と、一つのＮＭＯＳトランジスタ２１及
び直列で連結された三つのインバーター１５，１７，１
９が配列されている。前記ＮＭＯＳトランジスタ２１は
ドレインが前記パッド１１に連結されゲートがＶddに連
結されソースが接地される。前記ＮＭＯＳトランジスタ
２１のドレインに第１インバーター１５の入力端が連結
され、第３インバーター１９の出力端に出力信号のＰＤ
ＥＴＢが連結される。
【０００８】図１ｂに示された回路の動作を説明するこ
とにする。前記パッド１１にＶddが入力されると、前記
信号は三つのインバーター１５，１７，１９を通過しな
がら３回反転される。従って、ＰＤＥＴＢは論理ローレ
ベルになりイネーブルされる。逆に、Ｖssが前記パッド
１１に入力されると、ＰＤＥＴＢは論理ハイレベルにな
るのでディスエーブルされる。前述したように、図１ｂ
はパッド１１にＶddが入力されるとイネーブルされるの
で、パッド１１にＶddが入力されることを検出するため
の回路である。
とにする。前記パッド１１にＶddが入力されると、前記
信号は三つのインバーター１５，１７，１９を通過しな
がら３回反転される。従って、ＰＤＥＴＢは論理ローレ
ベルになりイネーブルされる。逆に、Ｖssが前記パッド
１１に入力されると、ＰＤＥＴＢは論理ハイレベルにな
るのでディスエーブルされる。前述したように、図１ｂ
はパッド１１にＶddが入力されるとイネーブルされるの
で、パッド１１にＶddが入力されることを検出するため
の回路である。
【０００９】ところが、前記図１ａあるいは図１ｂはパ
ッドにＶref、例えば１．０ボルトが入力される場合、
インバーター１５，１７，１９は誤動作を行うようにな
る。図２はこのような状況を説明するために示したイン
バーターの具体的な回路図である。図２において、入力
端子２３に１．０ボルトが入力されると、ＰＭＯＳトラ
ンジスタ２５とＮＭＯＳトランジスタ２７が同時に導通
されるようになる。従って、電源から電流がＰＭＯＳト
ランジスタ２５とＮＭＯＳトランジスタ２７を通じて接
地端に流れて電極の消耗が増加する。その上、ＰＭＯＳ
トランジスタ２５とＮＭＯＳトランジスタ２７のうち何
れか一つだけが導通することによりインバーターの機能
を果たすことができるが、図２ではＰＭＯＳトランジス
タ２５とＮＭＯＳトランジスタ２７の両方が全部導通す
るため、出力端子２９に現れる電圧は論理ローレベルで
もなく論理ハイレベルでもない中間電圧になり本来のイ
ンバーターの機能を果たせなくなる。
ッドにＶref、例えば１．０ボルトが入力される場合、
インバーター１５，１７，１９は誤動作を行うようにな
る。図２はこのような状況を説明するために示したイン
バーターの具体的な回路図である。図２において、入力
端子２３に１．０ボルトが入力されると、ＰＭＯＳトラ
ンジスタ２５とＮＭＯＳトランジスタ２７が同時に導通
されるようになる。従って、電源から電流がＰＭＯＳト
ランジスタ２５とＮＭＯＳトランジスタ２７を通じて接
地端に流れて電極の消耗が増加する。その上、ＰＭＯＳ
トランジスタ２５とＮＭＯＳトランジスタ２７のうち何
れか一つだけが導通することによりインバーターの機能
を果たすことができるが、図２ではＰＭＯＳトランジス
タ２５とＮＭＯＳトランジスタ２７の両方が全部導通す
るため、出力端子２９に現れる電圧は論理ローレベルで
もなく論理ハイレベルでもない中間電圧になり本来のイ
ンバーターの機能を果たせなくなる。
【００１０】前述したように従来の技術によると、パッ
ドにＶcc電圧あるいはＶss電圧が入力される場合にはこ
れらを検出することができるが、Ｖref電圧がパッドに
入力される場合にはこれを検出することができない。従
って、ＳＳＴＬのようにＶref電圧を用いるインタフェ
ースは半導体装置に連結して用いることができない。
ドにＶcc電圧あるいはＶss電圧が入力される場合にはこ
れらを検出することができるが、Ｖref電圧がパッドに
入力される場合にはこれを検出することができない。従
って、ＳＳＴＬのようにＶref電圧を用いるインタフェ
ースは半導体装置に連結して用いることができない。
【００１１】
【発明が解決しようとする課題】本発明は前記のような
問題点を解決するために案出されたものであり、Ｖref
電圧を検出できる半導体装置のパッド信号検出回路を提
供するにその目的がある。
問題点を解決するために案出されたものであり、Ｖref
電圧を検出できる半導体装置のパッド信号検出回路を提
供するにその目的がある。
【００１２】
【課題を解決するための手段】前記目的のために本発明
の半導体装置のパッド信号検出回路は、外部装置と連結
するための半導体装置のパッドと、前記パッドに連結さ
れ前記パッドの電圧が基準電圧以上である時のみに導通
して感知信号を出力するスイッチング手段と、前記スイ
ッチング手段の出力を入力として前記スイッチング手段
の出力が論理ローレベルである時のみに出力信号をイネ
ーブルさせる論理ゲートとを具備することを特徴とす
る。
の半導体装置のパッド信号検出回路は、外部装置と連結
するための半導体装置のパッドと、前記パッドに連結さ
れ前記パッドの電圧が基準電圧以上である時のみに導通
して感知信号を出力するスイッチング手段と、前記スイ
ッチング手段の出力を入力として前記スイッチング手段
の出力が論理ローレベルである時のみに出力信号をイネ
ーブルさせる論理ゲートとを具備することを特徴とす
る。
【００１３】かつ、前記スイッチング手段は前記パッド
にドレインが連結され電源にゲートが連結されソースが
接地された第１ＮＭＯＳトランジスタと、前記第１ＮＭ
ＯＳトランジスタのドレインにゲートが連結されソース
が接地された第２ＮＭＯＳトランジスタと、前記第２Ｎ
ＭＯＳトランジスタのドレインにドレインが連結され電
源にソースが連結されてゲートが接地されたＰＭＯＳト
ランジスタとを含み、前記論理ゲートは前記ＰＭＯＳト
ランジスタのドレインに入力端が連結された第１インバ
ーターと、前記第１インバーターの出力端に入力端が連
結され出力端にパッド信号検出信号を出力する第２イン
バーターとを具備することが望ましい。かつ、前記第１
ＮＭＯＳトランジスタは前記第２ＮＭＯＳトランジスタ
より高いスレショルド電圧を有することが望ましい。
にドレインが連結され電源にゲートが連結されソースが
接地された第１ＮＭＯＳトランジスタと、前記第１ＮＭ
ＯＳトランジスタのドレインにゲートが連結されソース
が接地された第２ＮＭＯＳトランジスタと、前記第２Ｎ
ＭＯＳトランジスタのドレインにドレインが連結され電
源にソースが連結されてゲートが接地されたＰＭＯＳト
ランジスタとを含み、前記論理ゲートは前記ＰＭＯＳト
ランジスタのドレインに入力端が連結された第１インバ
ーターと、前記第１インバーターの出力端に入力端が連
結され出力端にパッド信号検出信号を出力する第２イン
バーターとを具備することが望ましい。かつ、前記第１
ＮＭＯＳトランジスタは前記第２ＮＭＯＳトランジスタ
より高いスレショルド電圧を有することが望ましい。
【００１４】なお、前記目的のために本発明による半導
体装置のパッド信号検出回路は、外部装置と連結するた
めの半導体装置のパッドと、前記パッドに連結され前記
パッドの電圧が基準電圧である時のみに導通するスイッ
チング手段と、前記スイッチング手段の出力を入力とし
て前記スイッチング手段の出力が論理ローレベルである
時のみに出力信号をイネーブルさせる論理ゲートとを具
備することを特徴とする。
体装置のパッド信号検出回路は、外部装置と連結するた
めの半導体装置のパッドと、前記パッドに連結され前記
パッドの電圧が基準電圧である時のみに導通するスイッ
チング手段と、前記スイッチング手段の出力を入力とし
て前記スイッチング手段の出力が論理ローレベルである
時のみに出力信号をイネーブルさせる論理ゲートとを具
備することを特徴とする。
【００１５】更に、前記スイッチング手段は前記パッド
にドレインが連結されＧＮＤにゲートが連結され電源電
圧にソースが連結された第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインにゲートが連
結され電源電圧にソースが連結された第２ＰＭＯＳトラ
ンジスタと、前記第２ＰＭＯＳトランジスタのドレイン
にドレインが連結され電源電圧にゲートが連結されＧＮ
Ｄにソースが連結されたＮＭＯＳトランジスタとから構
成されることが望ましい。
にドレインが連結されＧＮＤにゲートが連結され電源電
圧にソースが連結された第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインにゲートが連
結され電源電圧にソースが連結された第２ＰＭＯＳトラ
ンジスタと、前記第２ＰＭＯＳトランジスタのドレイン
にドレインが連結され電源電圧にゲートが連結されＧＮ
Ｄにソースが連結されたＮＭＯＳトランジスタとから構
成されることが望ましい。
【００１６】かつ、前記論理ゲートは前記スイッチング
手段の出力を入力とする第１インバーターと、前記第１
インバーターの出力を入力としてパッド信号検出信号を
出力する第２インバーターとから構成されることを特徴
とする。
手段の出力を入力とする第１インバーターと、前記第１
インバーターの出力を入力としてパッド信号検出信号を
出力する第２インバーターとから構成されることを特徴
とする。
【００１７】なお、前記第１ＰＭＯＳトランジスタは前
記第２ＰＭＯＳトランジスタより更に大きいＭＯＳトラ
ンジスタであることを特徴とする。
記第２ＰＭＯＳトランジスタより更に大きいＭＯＳトラ
ンジスタであることを特徴とする。
【００１８】前記本発明によりパッドに印加されるＶre
f電圧が検出できてＶref電圧を用いるインタフェースを
半導体装置に連結して用いることができる。
f電圧が検出できてＶref電圧を用いるインタフェースを
半導体装置に連結して用いることができる。
【００１９】
【発明の実施の形態】以下、本発明を添付した図面に基
づき更に詳細に説明する。図３は本発明による半導体装
置のパッド信号検出回路図である。図３で図１ｂと同一
の符号は図１ｂと同一の素子を示す。図３に示された構
造を見ると、半導体装置１には一つのパッド１１と、一
つのＰＭＯＳトランジスタ３１と、第１ＮＭＯＳトラン
ジスタ２１と第２ＮＭＯＳトランジスタ３３と、直列で
連結された第１インバーター３５と第２インバーター３
７とが配列されている。前記第１ＮＭＯＳトランジスタ
２１のドレインは前記パッド１１に連結されゲートはＶ
ddに連結されソースは接地されている。前記第２ＮＭＯ
Ｓトランジスタ３３のゲートは前記第１ＮＭＯＳトラン
ジスタ２１のドレインに連結されソースは接地されてい
る。前記ＰＭＯＳトランジスタ３１のドレインは前記第
２トランジスタ３３のドレインに連結されゲートは接地
されソースはＶddに連結されている。第１インバーター
３５の入力端は前記ＰＭＯＳトランジスタ３１のドレイ
ンに連結され、第２インバーター３７の入力端は第１イ
ンバーター３５の出力端に連結され出力端はパッド１１
の信号を検出する信号のＰＤＥＴＢに連結されている。
づき更に詳細に説明する。図３は本発明による半導体装
置のパッド信号検出回路図である。図３で図１ｂと同一
の符号は図１ｂと同一の素子を示す。図３に示された構
造を見ると、半導体装置１には一つのパッド１１と、一
つのＰＭＯＳトランジスタ３１と、第１ＮＭＯＳトラン
ジスタ２１と第２ＮＭＯＳトランジスタ３３と、直列で
連結された第１インバーター３５と第２インバーター３
７とが配列されている。前記第１ＮＭＯＳトランジスタ
２１のドレインは前記パッド１１に連結されゲートはＶ
ddに連結されソースは接地されている。前記第２ＮＭＯ
Ｓトランジスタ３３のゲートは前記第１ＮＭＯＳトラン
ジスタ２１のドレインに連結されソースは接地されてい
る。前記ＰＭＯＳトランジスタ３１のドレインは前記第
２トランジスタ３３のドレインに連結されゲートは接地
されソースはＶddに連結されている。第１インバーター
３５の入力端は前記ＰＭＯＳトランジスタ３１のドレイ
ンに連結され、第２インバーター３７の入力端は第１イ
ンバーター３５の出力端に連結され出力端はパッド１１
の信号を検出する信号のＰＤＥＴＢに連結されている。
【００２０】図３に示された回路の動作を説明すること
にする。前記パッド１１に論理ハイレベルの電圧、例え
ばＶddが入力されると、第２ＮＭＯＳトランジスタ３３
が導通して第１インバーター３５の入力端を論理ローレ
ベルに設定する。従って、第２インバーター３７の出力
は論理ローレベルになり、ＰＤＥＴＢはイネーブルされ
る。逆に、論理ローレベルの電圧、例えばＶssが前記パ
ッド１１に入力されると、第２ＮＭＯＳトランジスタ３
３は導通しなくなり、ＶddがＰＭＯＳトランジスタ３１
を通じて第１インバーター３５に印加される。従って、
第２インバーター３７の出力は論理ハイレベルになり、
ＰＤＥＴＢはディスエーブルされる。
にする。前記パッド１１に論理ハイレベルの電圧、例え
ばＶddが入力されると、第２ＮＭＯＳトランジスタ３３
が導通して第１インバーター３５の入力端を論理ローレ
ベルに設定する。従って、第２インバーター３７の出力
は論理ローレベルになり、ＰＤＥＴＢはイネーブルされ
る。逆に、論理ローレベルの電圧、例えばＶssが前記パ
ッド１１に入力されると、第２ＮＭＯＳトランジスタ３
３は導通しなくなり、ＶddがＰＭＯＳトランジスタ３１
を通じて第１インバーター３５に印加される。従って、
第２インバーター３７の出力は論理ハイレベルになり、
ＰＤＥＴＢはディスエーブルされる。
【００２１】もし、第２ＮＭＯＳトランジスタ３３のス
レショルド電圧より大きい電圧、例えばＶrefが前記パ
ッド１１に入力されると、第２ＮＭＯＳトランジスタ３
３が導通される。すると、第１インバーター３５の入力
端が論理ローレベルになるので、第２インバーター３７
の出力が論理ローレベルになりＰＤＥＴＢはイネーブル
される。
レショルド電圧より大きい電圧、例えばＶrefが前記パ
ッド１１に入力されると、第２ＮＭＯＳトランジスタ３
３が導通される。すると、第１インバーター３５の入力
端が論理ローレベルになるので、第２インバーター３７
の出力が論理ローレベルになりＰＤＥＴＢはイネーブル
される。
【００２２】ここで、前記第１ＮＭＯＳトランジスタ２
１は前記パッド１１が外部の装置と連結されていない時
に第２ＮＭＯＳトランジスタ３３が導通してＰＤＥＴＢ
がイネーブルされることを防止するためのものである。
従って、パッド１１が外部装置と連結されていない時に
は第１ＮＭＯＳトランジスタ２１が第２ＮＭＯＳトラン
ジスタ３３のゲートに常に論理ローレベルの電圧を供し
て第２ＮＭＯＳトランジスタ３３が導通されることを防
止する。ここで、前記第１ＮＭＯＳトランジスタ２１は
前記第２ＮＭＯＳトランジスタ３３より高いスレショル
ド電圧を有する。そのために、第１ＮＭＯＳトランジス
タ２１に多量の電流が流れて第２ＮＭＯＳトランジスタ
２１に電流が漏れることを防止する。このように図３に
よると、パッド１１にＶddやＶrefが入力される時にパ
ッド信号検出信号のＰＤＥＴＢがイネーブルされるの
で、パッド１１にＶddやＶrefが入力されることを検出
することができる。
１は前記パッド１１が外部の装置と連結されていない時
に第２ＮＭＯＳトランジスタ３３が導通してＰＤＥＴＢ
がイネーブルされることを防止するためのものである。
従って、パッド１１が外部装置と連結されていない時に
は第１ＮＭＯＳトランジスタ２１が第２ＮＭＯＳトラン
ジスタ３３のゲートに常に論理ローレベルの電圧を供し
て第２ＮＭＯＳトランジスタ３３が導通されることを防
止する。ここで、前記第１ＮＭＯＳトランジスタ２１は
前記第２ＮＭＯＳトランジスタ３３より高いスレショル
ド電圧を有する。そのために、第１ＮＭＯＳトランジス
タ２１に多量の電流が流れて第２ＮＭＯＳトランジスタ
２１に電流が漏れることを防止する。このように図３に
よると、パッド１１にＶddやＶrefが入力される時にパ
ッド信号検出信号のＰＤＥＴＢがイネーブルされるの
で、パッド１１にＶddやＶrefが入力されることを検出
することができる。
【００２３】図４は本発明の他の実施例による半導体装
置のパッド信号検出回路図である。図４で前記図３と同
一の符号は同一の素子を示す。前記図４に示された回路
は半導体装置１に用いられる回路であり、第１乃至第２
ＰＭＯＳトランジスタ４１，４３と、ＮＭＯＳトランジ
スタ４５と、第１乃至第２インバーター３５，３７とか
ら構成されている。具体的に、前記第１ＰＭＯＳトラン
ジスタ４１は外部信号と内部信号とを連結する半導体装
置１のパッド１１にドレインが連結されＧＮＤにゲート
が連結されＶddにソースが連結されている。前記第２Ｐ
ＭＯＳトランジスタ４３は前記パッド１１にゲートが連
結されＶddにソースが連結されている。前記ＮＭＯＳト
ランジスタ４５は前記第２ＰＭＯＳトランジスタ４３の
ドレインにドレインが連結されＶddにゲートが連結され
ＧＮＤにソースが連結されている。かつ、前記ＮＭＯＳ
トランジスタ４５のドレインに第１インバーター３５の
入力端が連結され、ＰＤＥＴ信号を出力する第２インバ
ーター３７が前記第１インバーター３５の出力端に連結
されている。
置のパッド信号検出回路図である。図４で前記図３と同
一の符号は同一の素子を示す。前記図４に示された回路
は半導体装置１に用いられる回路であり、第１乃至第２
ＰＭＯＳトランジスタ４１，４３と、ＮＭＯＳトランジ
スタ４５と、第１乃至第２インバーター３５，３７とか
ら構成されている。具体的に、前記第１ＰＭＯＳトラン
ジスタ４１は外部信号と内部信号とを連結する半導体装
置１のパッド１１にドレインが連結されＧＮＤにゲート
が連結されＶddにソースが連結されている。前記第２Ｐ
ＭＯＳトランジスタ４３は前記パッド１１にゲートが連
結されＶddにソースが連結されている。前記ＮＭＯＳト
ランジスタ４５は前記第２ＰＭＯＳトランジスタ４３の
ドレインにドレインが連結されＶddにゲートが連結され
ＧＮＤにソースが連結されている。かつ、前記ＮＭＯＳ
トランジスタ４５のドレインに第１インバーター３５の
入力端が連結され、ＰＤＥＴ信号を出力する第２インバ
ーター３７が前記第１インバーター３５の出力端に連結
されている。
【００２４】前記図４に示された回路の動作を説明する
ことにする。待機状態では前記パッド１１にＶddやＶss
あるいはＶrefが入力されない。ところが、所望しない
信号が前記パッド１１に入力される場合もある。例え
ば、０．１ボルトの電圧レベルを有する外部信号が前記
パッド１１に入力されると、前記第２ＰＭＯＳトランジ
スタ４３はわずかに導通される。第２ＰＭＯＳトランジ
スタ４３がわずかに導通されても第１インバーター３５
が動作して論理ローレベルの電圧を出力させる。第１イ
ンバーター３５が論理ローレベルの電圧を出力すると、
第２インバーター３７が論理ハイレベルの電圧を出力す
るので、ＰＤＥＴはイネーブルされる。すると、半導体
装置１は誤動作を行うようになる。
ことにする。待機状態では前記パッド１１にＶddやＶss
あるいはＶrefが入力されない。ところが、所望しない
信号が前記パッド１１に入力される場合もある。例え
ば、０．１ボルトの電圧レベルを有する外部信号が前記
パッド１１に入力されると、前記第２ＰＭＯＳトランジ
スタ４３はわずかに導通される。第２ＰＭＯＳトランジ
スタ４３がわずかに導通されても第１インバーター３５
が動作して論理ローレベルの電圧を出力させる。第１イ
ンバーター３５が論理ローレベルの電圧を出力すると、
第２インバーター３７が論理ハイレベルの電圧を出力す
るので、ＰＤＥＴはイネーブルされる。すると、半導体
装置１は誤動作を行うようになる。
【００２５】このような半導体装置１の誤動作を防止す
るために、第１ＰＭＯＳトランジスタ４１とＮＭＯＳト
ランジスタ４５が用いられる。第１ＰＭＯＳトランジス
タ４１はそのゲートが接地されているので常に導通状態
になり、第２ＰＭＯＳトランジスタ４３のゲートにＶｄ
ｄを印加する。従って、待機状態では第２ＰＭＯＳトラ
ンジスタ４３が常に不通されるので、所望しない外部信
号が前記パッド１１に入力されても半導体装置１１の誤
動作が防止される。かつ、ＮＭＯＳトランジスタ４５も
ゲートがＶddに連結されているので常に導通状態にな
り、第１インバーター３５の入力端はＧＮＤレベルにな
る。従って、ＰＤＥＴはディスエーブル状態になり、待
機状態でＰＤＥＴはディスエーブル状態を引き続き保
つ。
るために、第１ＰＭＯＳトランジスタ４１とＮＭＯＳト
ランジスタ４５が用いられる。第１ＰＭＯＳトランジス
タ４１はそのゲートが接地されているので常に導通状態
になり、第２ＰＭＯＳトランジスタ４３のゲートにＶｄ
ｄを印加する。従って、待機状態では第２ＰＭＯＳトラ
ンジスタ４３が常に不通されるので、所望しない外部信
号が前記パッド１１に入力されても半導体装置１１の誤
動作が防止される。かつ、ＮＭＯＳトランジスタ４５も
ゲートがＶddに連結されているので常に導通状態にな
り、第１インバーター３５の入力端はＧＮＤレベルにな
る。従って、ＰＤＥＴはディスエーブル状態になり、待
機状態でＰＤＥＴはディスエーブル状態を引き続き保
つ。
【００２６】前記第１ＰＭＯＳトランジスタ４１とＮＭ
ＯＳトランジスタ４５は第２ＰＭＯＳトランジスタ４３
より更に大きいＭＯＳトランジスタである。そうでなけ
れば、パッド１１にＶdd、Ｖss及びＶrefが入力される
時、前記図３の回路が動作するに影響を及ぼすようにな
る。
ＯＳトランジスタ４５は第２ＰＭＯＳトランジスタ４３
より更に大きいＭＯＳトランジスタである。そうでなけ
れば、パッド１１にＶdd、Ｖss及びＶrefが入力される
時、前記図３の回路が動作するに影響を及ぼすようにな
る。
【００２７】かつ、Ｖrefが前記パッド１１に入力され
ると、第２ＰＭＯＳトランジスタ４３は導通される。す
ると、第１インバーター３５の入力端が論理ハイにな
り、第２インバーター３７の入力端は論理ローになる。
従って、ＰＤＥＴは論理ハイになりイネーブルされるの
で、前記パッド１１にＶrefが入力されたことを示す。
ると、第２ＰＭＯＳトランジスタ４３は導通される。す
ると、第１インバーター３５の入力端が論理ハイにな
り、第２インバーター３７の入力端は論理ローになる。
従って、ＰＤＥＴは論理ハイになりイネーブルされるの
で、前記パッド１１にＶrefが入力されたことを示す。
【００２８】もし、Ｖddが前記パッド１１に入力される
と第２ＰＭＯＳトランジスタ４３は不通状態をそのまま
保つようになるので、ＰＤＥＴは論理ローレベルになり
ディスエーブルされる。かつ、Ｖssが前記パッド１１に
入力されると、第２ＰＭＯＳトランジスタ４３は導通さ
れてＰＤＥＴはイネーブルされる。
と第２ＰＭＯＳトランジスタ４３は不通状態をそのまま
保つようになるので、ＰＤＥＴは論理ローレベルになり
ディスエーブルされる。かつ、Ｖssが前記パッド１１に
入力されると、第２ＰＭＯＳトランジスタ４３は導通さ
れてＰＤＥＴはイネーブルされる。
【００２９】
【発明の効果】本発明によると、Ｖref電圧を検出する
ことができる。従って、ＳＳＴＬのようにＶref電圧を
用いるインタフェースを半導体装置に連結して用いるこ
とができる。
ことができる。従って、ＳＳＴＬのようにＶref電圧を
用いるインタフェースを半導体装置に連結して用いるこ
とができる。
【００３０】本発明は前記実施例に限られず、本発明が
属した技術的思想内で当分野において通常の知識を有す
る者により多くの変形が可能であることは明白である。
属した技術的思想内で当分野において通常の知識を有す
る者により多くの変形が可能であることは明白である。
【図１】 Ａ乃至Ｂは従来の半導体装置のパッド信号検
出回路図である。
出回路図である。
【図２】 前記図１に示したインバーターの具体的な回
路図である。
路図である。
【図３】 本発明の一実施例による半導体装置のパッド
信号検出回路図である。
信号検出回路図である。
【図４】 本発明の他の実施例による半導体装置のパッ
ド信号検出回路図である。
ド信号検出回路図である。
１ 半導体装置、１１ パッド、１３ ＰＭＯＳトラン
ジスタ、１５，１７，１９ インバーター、２１ ＮＭ
ＯＳトランジスタ、２３ 入力端子、２５ ＰＭＯＳト
ランジスタ、２７ ＮＭＯＳトランジスタ、２９ 出力
端子、３１ ＰＭＯＳトランジスタ、３３ 第２ＮＭＯ
Ｓトランジスタ、３５ 第１インバーター、３７ 第２
インバーター、４１ 第１ＰＭＯＳトランジスタ、４３
第２ＰＭＯＳトランジスタ、４５ ＮＭＯＳトランジ
スタ
ジスタ、１５，１７，１９ インバーター、２１ ＮＭ
ＯＳトランジスタ、２３ 入力端子、２５ ＰＭＯＳト
ランジスタ、２７ ＮＭＯＳトランジスタ、２９ 出力
端子、３１ ＰＭＯＳトランジスタ、３３ 第２ＮＭＯ
Ｓトランジスタ、３５ 第１インバーター、３７ 第２
インバーター、４１ 第１ＰＭＯＳトランジスタ、４３
第２ＰＭＯＳトランジスタ、４５ ＮＭＯＳトランジ
スタ
Claims (8)
- 【請求項１】 外部装置と連結するための半導体装置の
パッドと、 前記パッドに連結され前記パッドの電圧が基準電圧以上
である時のみに導通して感知信号を出力するスイッチン
グ手段と、 前記スイッチング手段の出力を入力として前記スイッチ
ング手段の出力が論理ローレベルである時のみに出力信
号をイネーブルさせる論理ゲートとを具備することを特
徴とする半導体装置のパッド信号検出回路。 - 【請求項２】 前記スイッチング手段は前記パッドにド
レインが連結され電源にゲートが連結されソースが接地
された第１ＮＭＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタのドレインにゲートが連
結されソースが接地された第２ＮＭＯＳトランジスタ
と、 前記第２ＮＭＯＳトランジスタのドレインにドレインが
連結され電源にソースが連結されゲートが接地されたＰ
ＭＯＳトランジスタとを含むことを特徴とする請求項１
に記載の半導体装置のパッド信号検出回路。 - 【請求項３】 前記論理ゲートは前記ＰＭＯＳトランジ
スタのドレインに入力端が連結された第１インバーター
と、 前記第１インバーターの出力端に入力端が連結され、出
力端にパッド信号検出信号を出力する第２インバーター
とを具備することを特徴とする請求項１に記載の半導体
装置のパッド信号検出回路。 - 【請求項４】 前記第１ＮＭＯＳトランジスタは前記第
２ＮＭＯＳトランジスタより高いスレショルド電圧を有
することを特徴とする請求項２に記載の半導体装置のパ
ッド信号検出回路。 - 【請求項５】 外部装置と連結するための半導体装置の
パッドと、 前記パッドに連結され前記パッドの電圧が基準電圧以上
である時のみに導通するスイッチング手段と、 前記スイッチング手段の出力を入力として前記スイッチ
ング手段の出力が論理ローレベルである時のみに出力信
号をイネーブルさせる論理ゲートとを具備することを特
徴とする半導体装置のパッド信号検出回路。 - 【請求項６】 前記スイッチング手段は前記パッドにド
レインが連結されＧＮＤにゲートが連結され電源電圧に
ソースが連結された第１ＰＭＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタのドレインにゲートが連
結され電源電圧にソースが連結された第２ＰＭＯＳトラ
ンジスタと、 前記第２ＰＭＯＳトランジスタのドレインにドレインが
連結され電源電圧にゲートが連結されＧＮＤにソースが
連結されたＮＭＯＳトランジスタとを含むことを特徴と
する請求項５に記載の半導体装置のパッド信号検出回
路。 - 【請求項７】 前記論理ゲートは前記スイッチング手段
の出力を入力とする第１インバーターと、 前記第１インバーターの出力を入力としてパッド信号検
出信号を出力する第２インバーターとから構成されるこ
とを特徴とする請求項５に記載の半導体装置のパッド信
号検出回路。 - 【請求項８】 前記第１ＰＭＯＳトランジスタは前記第
２ＰＭＯＳトランジスタより更に大きいＭＯＳトランジ
スタであることを特徴とする請求項５に記載の半導体装
置のパッド信号検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-P-034505 | 1996-08-20 | ||
| KR1019960034505A KR100207486B1 (ko) | 1996-08-20 | 1996-08-20 | 반도체 장치의 패드 신호 검출 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091301A true JPH1091301A (ja) | 1998-04-10 |
| JP3751406B2 JP3751406B2 (ja) | 2006-03-01 |
Family
ID=19470136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09417297A Expired - Fee Related JP3751406B2 (ja) | 1996-08-20 | 1997-04-11 | 半導体装置のパッド信号検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5999021A (ja) |
| JP (1) | JP3751406B2 (ja) |
| KR (1) | KR100207486B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100554112B1 (ko) | 1997-05-30 | 2006-02-20 | 미크론 테크놀로지,인코포레이티드 | 256 메가 다이내믹 랜덤 액세스 메모리 |
| US6897713B1 (en) * | 2002-02-14 | 2005-05-24 | Rambus Inc. | Method and apparatus for distributed voltage compensation with a voltage driver that is responsive to feedback |
| US6876248B2 (en) * | 2002-02-14 | 2005-04-05 | Rambus Inc. | Signaling accommodation |
| CN1291205C (zh) | 2002-08-24 | 2006-12-20 | 三星电子株式会社 | 冷柜 |
| US7373561B2 (en) * | 2002-10-29 | 2008-05-13 | Broadcom Corporation | Integrated packet bit error rate tester for 10G SERDES |
| US7236894B2 (en) * | 2004-12-23 | 2007-06-26 | Rambus Inc. | Circuits, systems and methods for dynamic reference voltage calibration |
| US20080061842A1 (en) * | 2006-09-07 | 2008-03-13 | Micron Technology, Inc. | Circuit and method for detecting timed amplitude reduction of a signal relative to a threshold voltage |
| US7560959B2 (en) * | 2006-09-18 | 2009-07-14 | Micron Technology, Inc. | Absolute value peak differential voltage detector circuit and method |
| US8418098B2 (en) * | 2007-12-28 | 2013-04-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Advisory system for verifying sensitive circuits in chip-design |
| US20130042132A1 (en) * | 2011-08-09 | 2013-02-14 | Samsung Electronics Co., Ltd. | Image forming appratus, microcontroller, and methods for controlling image forming apparatus and microcontroller |
| US9104420B2 (en) | 2011-08-09 | 2015-08-11 | Samsung Electronics Co., Ltd. | Image forming apparatus, microcontroller, and methods for controlling image forming apparatus and microcontroller |
| CN111796976B (zh) * | 2020-07-08 | 2023-06-09 | 湖南国科微电子股份有限公司 | 一种usb接口的检测电路以及一种端口检测装置 |
| KR20230108543A (ko) | 2022-01-11 | 2023-07-18 | 엘지전자 주식회사 | 포터블 냉장고 및 이를 포함하는 메인 냉장고 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110319A (ja) * | 1984-05-30 | 1986-01-17 | Fujitsu Ltd | 出力制御回路 |
| FR2719135B1 (fr) * | 1994-04-21 | 1996-06-28 | Sgs Thomson Microelectronics | Circuit de limitation de tension avec comparateur à hystérésis. |
| JP3207680B2 (ja) * | 1994-08-30 | 2001-09-10 | 株式会社東芝 | 半導体集積回路 |
-
1996
- 1996-08-20 KR KR1019960034505A patent/KR100207486B1/ko not_active Expired - Fee Related
-
1997
- 1997-04-11 JP JP09417297A patent/JP3751406B2/ja not_active Expired - Fee Related
- 1997-08-18 US US08/912,654 patent/US5999021A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3751406B2 (ja) | 2006-03-01 |
| US5999021A (en) | 1999-12-07 |
| KR19980015249A (ko) | 1998-05-25 |
| KR100207486B1 (ko) | 1999-07-15 |
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