JPH1091396A - 浮動小数点数検出装置および浮動小数点数検出回路 - Google Patents
浮動小数点数検出装置および浮動小数点数検出回路Info
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- JPH1091396A JPH1091396A JP24757896A JP24757896A JPH1091396A JP H1091396 A JPH1091396 A JP H1091396A JP 24757896 A JP24757896 A JP 24757896A JP 24757896 A JP24757896 A JP 24757896A JP H1091396 A JPH1091396 A JP H1091396A
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Abstract
(57)【要約】
【課題】 仮数部の右シフト後に、シフトアウトする全
ビットの論理和をとらずに、ステイッキービット検出時
間の削減を図り、高速処理を図ることにある。 【解決手段】 入力オペランドの指数部の比較から小さ
い方の指数部を有するオペランドの仮数部を大きい方の
指数部に桁合わせの際、仮数部からあふれるビットの論
理和であるスティッキービットの有無を検出する回路で
あって、指数部の小さい方の入力オペランドの最下位ビ
ットから０の続く数を数えるリーディングゼロ回路５０
と、入力オペランドの比較を行い、小さい方の指数部を
有するオペランドを大きい方の指数部に桁合わせを行う
ための仮数部の右シフト量を算出する比較減算回路１０
と、リーディングゼロ回路５０の値と前記仮数部右シフ
ト量とを比較し、右シフト量が大きいことを示す比較回
路６０とを備え、仮数部の右シフト後に仮数部からシフ
トアウトする全ビットの論理和をとらずに済むため、ス
ティッキービットの検出時間を削減でき、装置の高速処
理を可能にする。
ビットの論理和をとらずに、ステイッキービット検出時
間の削減を図り、高速処理を図ることにある。 【解決手段】 入力オペランドの指数部の比較から小さ
い方の指数部を有するオペランドの仮数部を大きい方の
指数部に桁合わせの際、仮数部からあふれるビットの論
理和であるスティッキービットの有無を検出する回路で
あって、指数部の小さい方の入力オペランドの最下位ビ
ットから０の続く数を数えるリーディングゼロ回路５０
と、入力オペランドの比較を行い、小さい方の指数部を
有するオペランドを大きい方の指数部に桁合わせを行う
ための仮数部の右シフト量を算出する比較減算回路１０
と、リーディングゼロ回路５０の値と前記仮数部右シフ
ト量とを比較し、右シフト量が大きいことを示す比較回
路６０とを備え、仮数部の右シフト後に仮数部からシフ
トアウトする全ビットの論理和をとらずに済むため、ス
ティッキービットの検出時間を削減でき、装置の高速処
理を可能にする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、丸め処理を行う浮
動小数点演算回路に組み込まれる浮動小数点数検出装置
および浮動小数点数検出回路に関する。
動小数点演算回路に組み込まれる浮動小数点数検出装置
および浮動小数点数検出回路に関する。
【０００２】
【従来の技術】従来、浮動小数点数検出装置は、浮動小
数点数演算を高速に実行するため、たとえば、特開平３
−１７１２２８号公報によれば、丸め処理に伴う桁上が
りの伝搬時間を減少させて高速処理をするものが記載さ
れている。なお、スティッキービットとは、例えば浮動
小数点表示された２数について指数部を大きい方の数に
一致させるとき、小さい方の数の仮数部を右シフトして
あふれるビットの論理和のことである。この種の装置で
は、入力オペランドの指数部を比較し、最とも大きい指
数部に小さい指数部を合わせるようにして、小さい指数
部を有する仮数部を指数部の差だけ下位ビット側にシフ
トした後、仮数部からシフトアウトするビットの全ての
論理和をとっている。
数点数演算を高速に実行するため、たとえば、特開平３
−１７１２２８号公報によれば、丸め処理に伴う桁上が
りの伝搬時間を減少させて高速処理をするものが記載さ
れている。なお、スティッキービットとは、例えば浮動
小数点表示された２数について指数部を大きい方の数に
一致させるとき、小さい方の数の仮数部を右シフトして
あふれるビットの論理和のことである。この種の装置で
は、入力オペランドの指数部を比較し、最とも大きい指
数部に小さい指数部を合わせるようにして、小さい指数
部を有する仮数部を指数部の差だけ下位ビット側にシフ
トした後、仮数部からシフトアウトするビットの全ての
論理和をとっている。
【０００３】この種の検出装置には、例えば、図３のよ
うに構成したものがある。図３において、比較減算回路
１００は、第１オペランドと第２オペランドのそれぞれ
の指数部を比較し、第１オペランドと第２オペランドの
それぞれの指数部の大きい方から小さい方を減算して比
較信号１１０とシフト量信号１２０を出力する。仮数部
選択回路１２２は、比較信号１１０より入力オペランド
の指数部が大きい方の仮数部を絶対値加減算回路１７０
へ、指数部が小さい方の仮数部をシフト回路３０へ出力
するよう選択する。さらに、シフト回路１３０は、シフ
ト量信号１２０にしたがって、指数部が小さい方の仮数
部を右ヘシフトさせて桁合わせを行い、シフト結果を絶
対値加減算回路１７０へ、右シフト後仮数部からシフト
アウトするビットの全てをＯＲ回路１４０へ出力する。
このＯＲ回路１４０は、シフト回路１３０からの仮数部
からシフトアウトするビットの全ての論理和をとること
でスティッキービットを検出し、絶対値加減算回路１７
０へ出力する。
うに構成したものがある。図３において、比較減算回路
１００は、第１オペランドと第２オペランドのそれぞれ
の指数部を比較し、第１オペランドと第２オペランドの
それぞれの指数部の大きい方から小さい方を減算して比
較信号１１０とシフト量信号１２０を出力する。仮数部
選択回路１２２は、比較信号１１０より入力オペランド
の指数部が大きい方の仮数部を絶対値加減算回路１７０
へ、指数部が小さい方の仮数部をシフト回路３０へ出力
するよう選択する。さらに、シフト回路１３０は、シフ
ト量信号１２０にしたがって、指数部が小さい方の仮数
部を右ヘシフトさせて桁合わせを行い、シフト結果を絶
対値加減算回路１７０へ、右シフト後仮数部からシフト
アウトするビットの全てをＯＲ回路１４０へ出力する。
このＯＲ回路１４０は、シフト回路１３０からの仮数部
からシフトアウトするビットの全ての論理和をとること
でスティッキービットを検出し、絶対値加減算回路１７
０へ出力する。
【０００４】この絶対値加減算回路１７０は、指数部の
大きい方の仮数部と、桁合わせ後の仮数部およびステイ
ッキービットとを絶対値加減算処理する。例えば、第１
オペランドの指数部の方が大きい場合は、比較減算回路
１０において指数部同士の比較から、第１オペランドの
指数部から第２オペランドの指数部を減算し、減算結果
をシフト量信号１２０としてシフト回路１３０へ出力す
る。また仮数部選択回路２０は、比較信号１１によっ
て、第２オペランドの仮数部をシフト回路１３０へ出力
し、第１オペランドの仮数部を絶対値加減算回路１７０
へ出力する。さらにシフト回路１３０は、第２オペラン
ドの仮数部を、シフト量信号１２０にしたがって右シフ
トする。仮数部のビット幅から右にシフトアウトされる
全ビットをＯＲ回路１４０で論理和をとり、スティッキ
ービットを検出する。これにより、第１オペランドの仮
数部と桁合わせ後の第２オペランドの仮数部とスティッ
キービットの絶対値加算処理を開始することができる。
大きい方の仮数部と、桁合わせ後の仮数部およびステイ
ッキービットとを絶対値加減算処理する。例えば、第１
オペランドの指数部の方が大きい場合は、比較減算回路
１０において指数部同士の比較から、第１オペランドの
指数部から第２オペランドの指数部を減算し、減算結果
をシフト量信号１２０としてシフト回路１３０へ出力す
る。また仮数部選択回路２０は、比較信号１１によっ
て、第２オペランドの仮数部をシフト回路１３０へ出力
し、第１オペランドの仮数部を絶対値加減算回路１７０
へ出力する。さらにシフト回路１３０は、第２オペラン
ドの仮数部を、シフト量信号１２０にしたがって右シフ
トする。仮数部のビット幅から右にシフトアウトされる
全ビットをＯＲ回路１４０で論理和をとり、スティッキ
ービットを検出する。これにより、第１オペランドの仮
数部と桁合わせ後の第２オペランドの仮数部とスティッ
キービットの絶対値加算処理を開始することができる。
【０００５】
【発明が解決しようとする課題】この種の検出装置に
は、比較減算処理、右シフト処理、ＯＲ処理の３段階、
あるいは比較減算処理、仮数部選択処理、右シフト処
理、ＯＲ処理の４段階が必要となる。すなわち、３段階
または４段階の処理を遂次に実行しているので、本命の
加算処理までに多くの時間を費やすことになる。
は、比較減算処理、右シフト処理、ＯＲ処理の３段階、
あるいは比較減算処理、仮数部選択処理、右シフト処
理、ＯＲ処理の４段階が必要となる。すなわち、３段階
または４段階の処理を遂次に実行しているので、本命の
加算処理までに多くの時間を費やすことになる。
【０００６】本発明の目的は、右シフトする仮数部の最
下位ビットからのビット列とシフト量に注目して高速に
スティッキービットを生成するための浮動小数点数検出
装置および浮動小数点数検出回路を提供することにあ
る。
下位ビットからのビット列とシフト量に注目して高速に
スティッキービットを生成するための浮動小数点数検出
装置および浮動小数点数検出回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明は、丸め処理を行
う３入力の浮動小数点数加減算手段のスティッキービッ
ト検出手段を有し、３数のうち最大の第１の数の指数部
に、残りの第２、第３の数を一致させるときに、第２、
第３の数の仮数部を右シフトするそれぞれのシフト量
と、第２、第３の数の最下位ビットから続くゼロの数を
カウントしたそれぞれのリーディングゼロ量とを比較
し、リーディングゼロ量よりもシフト量が大きいときス
テイッキービットが１とするようにして構成されてい
る。なお、スティッキービットとは、例えば浮動小数点
表示された２数について指数部を大きい方の数に一致さ
せるとき小さい方の数の仮数部を右シフトしてあふれる
ビットの論理和のことである。
う３入力の浮動小数点数加減算手段のスティッキービッ
ト検出手段を有し、３数のうち最大の第１の数の指数部
に、残りの第２、第３の数を一致させるときに、第２、
第３の数の仮数部を右シフトするそれぞれのシフト量
と、第２、第３の数の最下位ビットから続くゼロの数を
カウントしたそれぞれのリーディングゼロ量とを比較
し、リーディングゼロ量よりもシフト量が大きいときス
テイッキービットが１とするようにして構成されてい
る。なお、スティッキービットとは、例えば浮動小数点
表示された２数について指数部を大きい方の数に一致さ
せるとき小さい方の数の仮数部を右シフトしてあふれる
ビットの論理和のことである。
【０００８】すなわち本発明によれば、リーディングゼ
ロの計数およびその後の比較処理によってスティッキー
ビットを検出するまでの間に、浮動小数点加減算回路で
は、桁合わせのシフト処理と並行して実行できる。そし
て、このシフト処理の終了と同時にスティッキービット
を得て加減算処理に移ることができる。
ロの計数およびその後の比較処理によってスティッキー
ビットを検出するまでの間に、浮動小数点加減算回路で
は、桁合わせのシフト処理と並行して実行できる。そし
て、このシフト処理の終了と同時にスティッキービット
を得て加減算処理に移ることができる。
【０００９】
【発明の実施の形態】次に、本発明の浮動小数点検出装
置および浮動小数点検出回路の実施例について図面を参
照して説明する。図１は本発明の実施例の浮動小数点検
出装置の構成を示すブロック図である。図１では、本実
施例によるスティッキービット検出回路と共に、浮動小
数点加減算回路の桁合わせ処理の部分を示している。ま
た、図２は処理されるオペランドの仮数部のフォーマッ
トを示す説明図である。
置および浮動小数点検出回路の実施例について図面を参
照して説明する。図１は本発明の実施例の浮動小数点検
出装置の構成を示すブロック図である。図１では、本実
施例によるスティッキービット検出回路と共に、浮動小
数点加減算回路の桁合わせ処理の部分を示している。ま
た、図２は処理されるオペランドの仮数部のフォーマッ
トを示す説明図である。
【００１０】図１に示すブロック図は、ＩＥＥＥ規格Ｐ
７５４に準拠した淳動小数点加減算回路の一部であり、
図２示す仮数部のスティッキービットを検出する。な
お、スティッキービットとは、例えば浮動小数点表示さ
れた２数について指数部を大きい方の数に一致させると
き、小さい方の数の仮数部を右シフトしてあふれるビッ
トの論理和のことである。
７５４に準拠した淳動小数点加減算回路の一部であり、
図２示す仮数部のスティッキービットを検出する。な
お、スティッキービットとは、例えば浮動小数点表示さ
れた２数について指数部を大きい方の数に一致させると
き、小さい方の数の仮数部を右シフトしてあふれるビッ
トの論理和のことである。
【００１１】図１において、比較減算回路１０は、第１
オペランドと第２オペランドと第３オペランドのそれぞ
れの指数部Ｅｌ，Ｅ２，Ｅ３を入力とし比較を行い、第
１オペランドと第２オペランドと第３オペランドの中で
指数部の一番大きいものから指数の小さい２数をそれぞ
れ減算する。これにより、３つの指数部のうち一番大き
い指数部を示す比較信号１１と、減算結果であるシフト
量信号１２を出力する。
オペランドと第２オペランドと第３オペランドのそれぞ
れの指数部Ｅｌ，Ｅ２，Ｅ３を入力とし比較を行い、第
１オペランドと第２オペランドと第３オペランドの中で
指数部の一番大きいものから指数の小さい２数をそれぞ
れ減算する。これにより、３つの指数部のうち一番大き
い指数部を示す比較信号１１と、減算結果であるシフト
量信号１２を出力する。
【００１２】仮数部選択回路２０は、比較信号１１を受
け一番大きい指数部を持つオペランドの仮数部を絶対値
加減算回路７０へ、残りの２つのオペランドの仮数部を
シフト回路３０、シフト回路３１へそれぞれ出力するよ
う選択する。シフト回路は、シフト量信号１２にしたが
って、仮数部選択回路２０から入力される仮数部を最下
位ビット側の右ヘシフトして指数部Ｅｌと指数部Ｅ２が
同じになるように指数部が小さい方の仮数部を指数部が
大きい方の仮数部に桁合わせを行い、そのシフト結果を
絶対値加減算回路７０へ出力する。
け一番大きい指数部を持つオペランドの仮数部を絶対値
加減算回路７０へ、残りの２つのオペランドの仮数部を
シフト回路３０、シフト回路３１へそれぞれ出力するよ
う選択する。シフト回路は、シフト量信号１２にしたが
って、仮数部選択回路２０から入力される仮数部を最下
位ビット側の右ヘシフトして指数部Ｅｌと指数部Ｅ２が
同じになるように指数部が小さい方の仮数部を指数部が
大きい方の仮数部に桁合わせを行い、そのシフト結果を
絶対値加減算回路７０へ出力する。
【００１３】ＬＺＣ回路（リーディングゼロ計数回路。
以下ＬＺＣ回路という。）５０は、３つの入力オペラン
ドのうち一番大きい指数部をもつオペランド以外の２つ
のオペランドの仮数部それぞれに対して、最下位ビット
から上位ビット方向に０の続く数を数えるリーディング
ゼロ処理を行い、リーディングゼロ量信号５１とリーデ
ィングゼロ量信号５２を比較回路６０へ出力する。リー
ディングゼロ処理対象の仮数部は、入力オペランドの仮
数部であり、ガードビットＧと丸めビットＲの拡張前の
ものである。ガードビットＧと丸めビットＲの２ビット
分に「０」をシフトインし、「００」ビット５２からビ
ット１までを行う。比較回路６０は、ＬＺＣ回路５０が
送出する仮数部選択回路２０でシフト回路３０へ出力さ
れる仮数部のリーディングゼロ量信号５１とシフト量信
号１２とを入力とし、また仮数部選択回路２０でシフト
回路３１へ出力される仮数部のリーディングゼロ量信号
５２とシフト量信号１３とを人力信号としてそれぞれ比
較処理を行い、リーディングゼロ量信号がシフト量信号
以上のとき「０」、シフト量信号がリーディングゼロ量
信号より大きいときに「１」になる２種のスティッキー
ビット信号１４を送出する。またステイッキービットＳ
を絶対値加減算回路７０へ入力する。
以下ＬＺＣ回路という。）５０は、３つの入力オペラン
ドのうち一番大きい指数部をもつオペランド以外の２つ
のオペランドの仮数部それぞれに対して、最下位ビット
から上位ビット方向に０の続く数を数えるリーディング
ゼロ処理を行い、リーディングゼロ量信号５１とリーデ
ィングゼロ量信号５２を比較回路６０へ出力する。リー
ディングゼロ処理対象の仮数部は、入力オペランドの仮
数部であり、ガードビットＧと丸めビットＲの拡張前の
ものである。ガードビットＧと丸めビットＲの２ビット
分に「０」をシフトインし、「００」ビット５２からビ
ット１までを行う。比較回路６０は、ＬＺＣ回路５０が
送出する仮数部選択回路２０でシフト回路３０へ出力さ
れる仮数部のリーディングゼロ量信号５１とシフト量信
号１２とを入力とし、また仮数部選択回路２０でシフト
回路３１へ出力される仮数部のリーディングゼロ量信号
５２とシフト量信号１３とを人力信号としてそれぞれ比
較処理を行い、リーディングゼロ量信号がシフト量信号
以上のとき「０」、シフト量信号がリーディングゼロ量
信号より大きいときに「１」になる２種のスティッキー
ビット信号１４を送出する。またステイッキービットＳ
を絶対値加減算回路７０へ入力する。
【００１４】スティッキービットは、図２に示すよう
に、桁合わせの仮数部の右シフト後に丸めビットＲより
下位の全てのビットの論理和を表すものであり、シフト
量信号１２がリーディングゼロの値より大きければ、シ
フトアウトしたビット列に、少なくとも「１」が存在
し、スティッキービットを検出できることは明かであ
る。
に、桁合わせの仮数部の右シフト後に丸めビットＲより
下位の全てのビットの論理和を表すものであり、シフト
量信号１２がリーディングゼロの値より大きければ、シ
フトアウトしたビット列に、少なくとも「１」が存在
し、スティッキービットを検出できることは明かであ
る。
【００１５】図２において仮数部は、５６ビットからな
り、最上位ビット（ＭＳＢ、ビット０）を隠れビット、
ビット１〜ビット５２を有効桁としている。また、仮数
部の最下位ビットの１ビット下位にはガードビットＧ、
ガードビットＧの更に１ビット下位には、丸めビット
Ｒ、丸めビットＲより下位の全てのビットの論理和を表
すスティッキービットＳが拡張されている。
り、最上位ビット（ＭＳＢ、ビット０）を隠れビット、
ビット１〜ビット５２を有効桁としている。また、仮数
部の最下位ビットの１ビット下位にはガードビットＧ、
ガードビットＧの更に１ビット下位には、丸めビット
Ｒ、丸めビットＲより下位の全てのビットの論理和を表
すスティッキービットＳが拡張されている。
【００１６】次に、本発明の実施例の動作を図１および
図２に基づいて説明する。３つのオペランドは、それぞ
れ仮数部が仮数部選択回路２０とＬＺＣ回路５０へ、指
数部が比較減算回路１０へ入力する。例えば、第１オペ
ランドの指数部が一番大きい場合には、比較減算回路１
０で３つの指数部の比較から比較信号１１が「１００」
となり、第１オペランドの指数部から第２オペランドの
指数部を、また第１オペランドの指数部から第３オペラ
ンドの指数部を減算し、２種の減算結果をシフト量信号
１２とシフト量信号１３としてそれぞれシフト回路３０
へ出力する。
図２に基づいて説明する。３つのオペランドは、それぞ
れ仮数部が仮数部選択回路２０とＬＺＣ回路５０へ、指
数部が比較減算回路１０へ入力する。例えば、第１オペ
ランドの指数部が一番大きい場合には、比較減算回路１
０で３つの指数部の比較から比較信号１１が「１００」
となり、第１オペランドの指数部から第２オペランドの
指数部を、また第１オペランドの指数部から第３オペラ
ンドの指数部を減算し、２種の減算結果をシフト量信号
１２とシフト量信号１３としてそれぞれシフト回路３０
へ出力する。
【００１７】また仮数部選択回路２０は、比較信号１１
の「１００」によって、第２オペランドの仮数部をシフ
ト回路３０へ、また第３オペランドの仮数部をシフト回
路３１へ出力し、第１オペランドの仮数部を絶対値加減
算回路７０へ出力する。ＬＺＣ回路５０は、比較信号１
１の「１００」によって第２オペランドおよび第３オペ
ランドの仮数部の最下位ビットから０の続く数を数える
リーディングゼロ処理を行い、リーディングゼロ量信号
５１とリーディングゼロ量信号５２を比較回路６０へ出
力する。比較回路６０は、リーディングゼロ量信号５１
とシフト量信号１２、またリーディングゼロ量信号５２
とシフト量信号１３との比較処理を行い、その比較結果
を２ビットのスティッキービット検出信号として絶対値
加減算回路７０へ出力する。
の「１００」によって、第２オペランドの仮数部をシフ
ト回路３０へ、また第３オペランドの仮数部をシフト回
路３１へ出力し、第１オペランドの仮数部を絶対値加減
算回路７０へ出力する。ＬＺＣ回路５０は、比較信号１
１の「１００」によって第２オペランドおよび第３オペ
ランドの仮数部の最下位ビットから０の続く数を数える
リーディングゼロ処理を行い、リーディングゼロ量信号
５１とリーディングゼロ量信号５２を比較回路６０へ出
力する。比較回路６０は、リーディングゼロ量信号５１
とシフト量信号１２、またリーディングゼロ量信号５２
とシフト量信号１３との比較処理を行い、その比較結果
を２ビットのスティッキービット検出信号として絶対値
加減算回路７０へ出力する。
【００１８】例えば仮数部が全て、「１」のときには、
リーディングゼロ値は「２」で、桁合わせの仮数部の右
シフト量が「２」より大きければ、シフトアウトされる
ビットには必ず「１」があるので、スティッキービット
は「１」になる。また桁合わせの仮数部の右シフト量が
「２」以下のときは、スティッキービットは「０」であ
る。シフト回路３０は、第２オペランドの仮数部を、シ
フト量信号１２にしたがって右シフトし、そのシフト結
果にガードビットＧと丸めビットＲと比較回路６０から
のスティッキービットＳを拡張して絶対値加減算回路７
０へ出力する。同様に、シフト回路３１は、第３オペラ
ンドの仮数部を、シフト量信号１３にしたがって右シフ
トし、シフト結果にガードビットＧと丸めビットＲと比
較回路６１からのスティッキービットＳを拡張して、絶
対値加減算回路７０へ出力する。
リーディングゼロ値は「２」で、桁合わせの仮数部の右
シフト量が「２」より大きければ、シフトアウトされる
ビットには必ず「１」があるので、スティッキービット
は「１」になる。また桁合わせの仮数部の右シフト量が
「２」以下のときは、スティッキービットは「０」であ
る。シフト回路３０は、第２オペランドの仮数部を、シ
フト量信号１２にしたがって右シフトし、そのシフト結
果にガードビットＧと丸めビットＲと比較回路６０から
のスティッキービットＳを拡張して絶対値加減算回路７
０へ出力する。同様に、シフト回路３１は、第３オペラ
ンドの仮数部を、シフト量信号１３にしたがって右シフ
トし、シフト結果にガードビットＧと丸めビットＲと比
較回路６１からのスティッキービットＳを拡張して、絶
対値加減算回路７０へ出力する。
【００１９】本実施例では、第１オペランドの仮数部
と、桁合わせされたシフト回路からの仮数部が、絶対値
加減算回路７０で加減算処理され、正規化処理、及び丸
め処理を経て解が得られる。
と、桁合わせされたシフト回路からの仮数部が、絶対値
加減算回路７０で加減算処理され、正規化処理、及び丸
め処理を経て解が得られる。
【００２０】以上に説明した実施例は、丸め処理を行う
３入力の浮動小数点加減算手段のスティッキービット検
出手段を有し、３数のうち最大の第１の数の指数部に、
残りの第２、第３の数を一致させるときに、第２、第３
の数の仮数部を右シフトするそれぞれのシフト量と、第
２、第３の数の最下位ビットから続く０の数をカウント
したそれぞれのリーディングゼロ量とを比較し、リーデ
ィングゼロ量よりもシフト量が大きいとき、スティッキ
ービットを１とする。これにより、リーディングゼロの
計数およびその後の比較処理によって、スティッキービ
ットを検出するまでの間に、浮動小数点加減算回路では
桁合わせのシフト処理と並行して実行できるため、シフ
ト処理の終了と同時にスティッキービットを得て加減算
処理に移ることができる。
３入力の浮動小数点加減算手段のスティッキービット検
出手段を有し、３数のうち最大の第１の数の指数部に、
残りの第２、第３の数を一致させるときに、第２、第３
の数の仮数部を右シフトするそれぞれのシフト量と、第
２、第３の数の最下位ビットから続く０の数をカウント
したそれぞれのリーディングゼロ量とを比較し、リーデ
ィングゼロ量よりもシフト量が大きいとき、スティッキ
ービットを１とする。これにより、リーディングゼロの
計数およびその後の比較処理によって、スティッキービ
ットを検出するまでの間に、浮動小数点加減算回路では
桁合わせのシフト処理と並行して実行できるため、シフ
ト処理の終了と同時にスティッキービットを得て加減算
処理に移ることができる。
【００２１】したがって、本実施例によれば、丸め処理
を行う浮動小数点加減算回路を用いて、入力オペランド
の最下位ビットからゼロの続く数を数えた値と、指数部
桁合わせのための仮数部の右シフト量を比較する。右シ
フト量の方が大きいときには、ステイッキービットが存
在し、仮数部の右シフト後に仮数部からシフトアウトす
る全ビットの論理和をとらずにスティッキービットの検
出時間を削減することができ、これにより装置の高速処
理を可能にすることができる。
を行う浮動小数点加減算回路を用いて、入力オペランド
の最下位ビットからゼロの続く数を数えた値と、指数部
桁合わせのための仮数部の右シフト量を比較する。右シ
フト量の方が大きいときには、ステイッキービットが存
在し、仮数部の右シフト後に仮数部からシフトアウトす
る全ビットの論理和をとらずにスティッキービットの検
出時間を削減することができ、これにより装置の高速処
理を可能にすることができる。
【００２２】
【発明の効果】以上に説明した本発明によれば、丸め処
理を行う浮動小数点加減算回路において、入力オペラン
ドの最下位ビットからゼロの続く数を数えた値と、指数
部の桁合わせのための仮数部の右シフト量を比較し、右
シフト量の方が大きいときにステイッキービットが存在
することを示す回路を設けることにより、仮数部の右シ
フト後に仮数部からシフトアウトする全ビットの論理和
をとらずに済むため、スティッキービットの検出時間を
削減でき、装置の高速処理を可能にすることができるな
どの効果を奏することができる。
理を行う浮動小数点加減算回路において、入力オペラン
ドの最下位ビットからゼロの続く数を数えた値と、指数
部の桁合わせのための仮数部の右シフト量を比較し、右
シフト量の方が大きいときにステイッキービットが存在
することを示す回路を設けることにより、仮数部の右シ
フト後に仮数部からシフトアウトする全ビットの論理和
をとらずに済むため、スティッキービットの検出時間を
削減でき、装置の高速処理を可能にすることができるな
どの効果を奏することができる。
【図１】本発明の浮動小数点検出装置および浮動小数点
検出回路の実施例の構成を示すブロック図である。
検出回路の実施例の構成を示すブロック図である。
【図２】図１における浮動小数点検出装置において、淳
動小数点演算される板数部のフォーマットを示す説明図
である。
動小数点演算される板数部のフォーマットを示す説明図
である。
【図３】従来の浮動小数点装置の構成を示すブロック図
である。
である。
１０ 比較減算回路 １１ 比較信号 １２，１３ シフト量信号 ２０ 仮数部選択回路 ３０，３１ シフト回路 ４０ ＯＲ回路 ５０ ＬＺＣ回路 ６０ 比較回路 ７０ 絶対値加減算回路
Claims (6)
- 【請求項１】入力信号を入力して浮動小数点数の演算処
理をする浮動小数点数演算手段と、この浮動小数点数演
算手段内に組み込まれ、仮数部からあふれるビットの論
理和であるスティッキービットの有無を検出する検出手
段とを有する浮動小数点数検出装置において、 入力オペランドの指数部の比較から小さい方の指数部を
有するオペランドの前記仮数部を大きい方の指数部に桁
合わせをするとき、前記指数部の小さい方の入力オペラ
ンドの最下位ビットからゼロの続く数を数えるリーディ
ングゼロ計数手段と、 前記入力オペランドの比較を行い、小さい方の前記指数
部を有するオペランドを大きい方の前記指数部に桁合わ
せを行うために前記仮数部の右シフト量を算出する比較
減算手段と、 前記リーディングゼロ計数手段の計数値と前記仮数部の
右シフト量とを比較し、その右シフト量が大きいことを
示す比較手段と、 を備え、前記仮数部の右シフト後に前記仮数部からシフ
トアウトする全ビットの論理和をとることを特徴とする
浮動小数点数検出装置。 - 【請求項２】入力信号を入力する浮動小数点数演算手段
に組み込まれるスティッキービットを検出する検出手段
を備えた浮動小数点数検出装置において、 入力オペランドのうち最も大きい指数部を有するオペラ
ンド以外のオペランドの仮数部のそれぞれに対して、最
下位ビットから上位ビット方向にゼロの続く数をリーデ
イングゼロ計数手段と、 前記オペランドのそれぞれの指数部の値を入力してそれ
ぞれの減算をする減算手段と、 前記オペランドのうちから前記仮数部を選択する仮数部
選択手段と、 前記リーデイングゼロ計数手段と前記減算手段のそれぞ
れの出力信号を比較して前記スティッキービット検出信
号を出力する比較手段と、 前記仮数部選択手段から出力する仮数部と前記減算手段
から出力する減算信号に基づいて前記仮数部を前記最下
位ビット側にシフトして前記特定の２つの指数部が同じ
になるように前記指数部が小さい方の前記仮数部を前記
指数部の大きい方の前記仮数部に桁合わせをして、シフ
ト結果信号を出力するシフト手段と、 このシフト結果信号と前記スティッキービット検出信号
に基づいて加減算処理をする絶対値加減算手段と、 を備えたことを特徴とする浮動小数点数検出装置。 - 【請求項３】前記浮動小数点数演算手段は、浮動小数点
表示された２数について前記指数部を大きい方の数に一
致させるとき、小さい方の数の前記仮数部を右シフトし
てあふれるビットの論理和を演算する論理和演算手段を
備えたことを特徴とする請求項２に記載の浮動小数点数
検出装置。 - 【請求項４】入力信号を入力する浮動小数点数演算回路
に組み込まれ、仮数部からあふれるビットの論理和であ
るスティッキービットの有無を検出するスティッキービ
ット検出回路を備えた浮動小数点数検出回路において、 入力オペランドの指数部の比較から小さい方の前記指数
部を有するオペランドの前記仮数部を大きい方の前記指
数部に桁合わせをする際、前記指数部の小さい方の前記
入力オペランドの最下位ビットからゼロの続く数を数え
るリーディングゼロ計数回路と、 前記入力オペランドの比較を行い、小さい方の前記指数
部を有するオペランドを大きい方の前記指数部に桁合わ
せを行うための前記仮数部の右シフト量を算出する比較
減算回路と、 前記リーディングゼロ計数回路の計数値と前記仮数部の
右シフト量とを比較し、右シフト量が大きいことを示す
比較回路と、 を備え、前記仮数部の右シフト後に前記仮数部からシフ
トアウトする全ビットの論理和をとることを特徴とする
浮動小数点数検出回路。 - 【請求項５】入力信号を入力する浮動小数点数演算回路
に組み込まれるスティッキービット検出手段を備えた浮
動小数点数検出回路において、 入力オペランドのうち最も大きい指数部を有するオペラ
ンド以外のオペランドの前記仮数部のそれぞれに対し
て、最下位ビットから上位ビット方向にゼロの続く数を
数えて、リーデイングゼロを計数するリーデイングゼロ
計数回路と、 前記オペランドのそれぞれの指数部の値を入力してそれ
ぞれの減算をする減算回路と、 前記オペランドのうちから仮数部に相当する信号をを選
択する仮数部選択回路と、 前記リーデイングゼロ計数回路と前記減算回路のそれぞ
れの出力信号を比較して前記スティッキービット検出信
号を出力する比較回路と、 前記仮数部選択回路から出力する仮数部を示す信号と前
記減算手段から出力する減算信号に基づいて前記仮数部
を示す信号を前記最下位ビット側にシフトして前記特定
の２つの指数部が同じになるように前記指数部が小さい
方の前記仮数部を前記指数部の大きい方の前記仮数部に
桁合わせをしてシフト結果信号を出力するシフト回路
と、 このシフト結果信号と前記スティッキービット検出信号
に基づいて加減算処理をする絶対値加減算回路と、 を備えたことを特徴とする浮動小数点数検出回路。 - 【請求項６】前記浮動小数点数演算回路は、浮動小数点
表示された２数について指数部を大きい方の数に一致さ
せるとき、小さい方の数の仮数部を右シフトしてあふれ
るビットの論理和を演算することを特徴とする請求項５
に記載の浮動小数点数検出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8247578A JP2919386B2 (ja) | 1996-09-19 | 1996-09-19 | 浮動小数点数検出装置および浮動小数点数検出回路 |
| CA 2215719 CA2215719C (en) | 1996-09-19 | 1997-09-18 | Sticky bit determination in floating point arithmetic system |
| EP97116366A EP0831396A3 (en) | 1996-09-19 | 1997-09-19 | Sticky bit determination in floating point arithmetic system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8247578A JP2919386B2 (ja) | 1996-09-19 | 1996-09-19 | 浮動小数点数検出装置および浮動小数点数検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091396A true JPH1091396A (ja) | 1998-04-10 |
| JP2919386B2 JP2919386B2 (ja) | 1999-07-12 |
Family
ID=17165590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8247578A Expired - Fee Related JP2919386B2 (ja) | 1996-09-19 | 1996-09-19 | 浮動小数点数検出装置および浮動小数点数検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0831396A3 (ja) |
| JP (1) | JP2919386B2 (ja) |
| CA (1) | CA2215719C (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012203A (ja) * | 2011-06-29 | 2013-01-17 | Arm Ltd | 浮動小数点加算器 |
| JP2017515177A (ja) * | 2014-03-26 | 2017-06-08 | インテル・コーポレーション | ３ソースオペランド浮動小数点加算プロセッサ、方法、システム、及び命令 |
| JP2022533850A (ja) * | 2019-05-24 | 2022-07-26 | グーグル エルエルシー | 多入力浮動小数点加算器 |
| JP2024530974A (ja) * | 2021-12-29 | 2024-08-27 | ▲騰▼▲訊▼科技（深▲セン▼）有限公司 | 多入力の浮動小数点数の処理方法、装置、プロセッサ、コンピュータ機器及びコンピュータプログラム |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1230591B1 (en) | 1999-11-18 | 2007-01-03 | Sun Microsystems, Inc. | Decompression bit processing with a general purpose alignment tool |
| CN102243577A (zh) * | 2010-05-10 | 2011-11-16 | 上海华虹集成电路有限责任公司 | 一种快速实现浮点加法的电路 |
| CN102789376B (zh) * | 2012-06-21 | 2015-03-25 | 华为技术有限公司 | 浮点数加法电路及其实现方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2693800B2 (ja) * | 1988-12-28 | 1997-12-24 | 甲府日本電気株式会社 | 浮動小数点データ総和演算回路 |
| US5128889A (en) * | 1990-02-22 | 1992-07-07 | Matsushita Electric Industrial Co., Ltd. | Floating-point arithmetic apparatus with compensation for mantissa truncation |
| JPH09204295A (ja) * | 1996-01-29 | 1997-08-05 | Kofu Nippon Denki Kk | スティッキービット検出回路 |
-
1996
- 1996-09-19 JP JP8247578A patent/JP2919386B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-18 CA CA 2215719 patent/CA2215719C/en not_active Expired - Fee Related
- 1997-09-19 EP EP97116366A patent/EP0831396A3/en not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012203A (ja) * | 2011-06-29 | 2013-01-17 | Arm Ltd | 浮動小数点加算器 |
| JP2017515177A (ja) * | 2014-03-26 | 2017-06-08 | インテル・コーポレーション | ３ソースオペランド浮動小数点加算プロセッサ、方法、システム、及び命令 |
| JP2022533850A (ja) * | 2019-05-24 | 2022-07-26 | グーグル エルエルシー | 多入力浮動小数点加算器 |
| JP2024530974A (ja) * | 2021-12-29 | 2024-08-27 | ▲騰▼▲訊▼科技（深▲セン▼）有限公司 | 多入力の浮動小数点数の処理方法、装置、プロセッサ、コンピュータ機器及びコンピュータプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0831396A3 (en) | 2000-03-15 |
| CA2215719A1 (en) | 1998-03-19 |
| JP2919386B2 (ja) | 1999-07-12 |
| CA2215719C (en) | 2001-01-30 |
| EP0831396A2 (en) | 1998-03-25 |
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