JPH1091435A - 二種類の命令長コードを実行するプロセッサ及びその命令コード入力装置 - Google Patents

Abstract

(57)【要約】 【課題】 二種類の命令長コードを備えたプロセッサに
おいて、コードサイズの縮小化及びＨ／Ｗ量の削減化に
よる高速化を図る。 【解決手段】 ２種類の命令長（１６ビット，３２ビッ
ト）の命令コードを備えたプロセッサにおいて、命令コ
ードの配置方法を次の２種類に制限する。即ち、（１）
２個の１６ビット長命令コードを３２ビットワード境界
内に格納し、（２）単一の３２ビット長命令コードはそ
のまま３２ビットワード境界内に格納する。更に、分岐
先のアドレスを３２ビットワード境界に制限すると共
に、各命令コードのＭＳＢに１ビットの命令長識別子を
設けて命令コードの実行順序の制御を行う。これによ
り、プロセッサ内の命令フェッチ部から命令デコード部
への転送経路は２種類となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の命令コー
ドの演算を実行するためのデータ処理装置に関するもの
であり、具体的には、プロセッサにおける命令コードの
配置技術に関する。

【０００２】

【従来の技術】通常、プロセッサにおいては、命令は、
プロセッサとデータバスを介してつながっているメモリ
に、命令コードとして格納されている。この場合、当該
メモリに格納されている命令コードのフォーマットに
は、命令コードの長さが命令の種類によらずに常に一
定に設定されている「固定長フォーマット」と、命令
コードの長さがそれぞれ命令の種類によって異なるよう
に設定されている「任意長命令フォーマット」とがあ
る。

【０００３】命令コードには、演算、転送、分岐など
の、命令の機能を指定するオペレーションコード部分
と、命令の実行対象データ（オペランド）を指定するオ
ペランドコード部分とがある。オペランドの指定は、命
令コード中のアドレッシングモードの指定部において当
該オペランドがレジスタ内に格納されているのか、それ
とも外部のメモリ内に格納されているのかを指定するこ
とにより、行われる。そして、オペランドがメモリ内に
ある場合には、更にアドレス情報を命令コード中に付加
する。

【０００４】以下に、固定長フォーマット及び任意長フ
ォーマットの命令フォーマットを、それぞれ図１８及び
図１９に模式的に示す。両図において、命令フォーマッ
ト１００はオペランドがない場合を、命令フォーマット
１０１はオペランドがある場合を、命令フォーマット１
０２はオペランドがない場合の任意長フォーマットを、
命令フォーマット１０３はオペランドがある場合の任意
長フォーマットを、それぞれ表している。

【０００５】

【発明が解決しようとする課題】 命令コードが固定長命令フォーマットの場合 この場合には、命令コードのデコードが容易であるとい
う利点がある。しかし、この命令フォーマットでは、決
められた一定の命令長の範囲内で、オペレーションコー
ドやアドレッシングモードの指定部や、さらにはアドレ
ス情報などの付加情報を記述しなくてはならないという
制約がある。従って、より多くの付加情報を記述するた
めには命令長を大きく設定する必要がある。その結果、
命令長を大きくした固定長命令フォーマットでは、命令
ビットパターンに冗長部分が増加し、コードサイズが大
きくなるという問題点が生ずる。一方では、コードサイ
ズを小さくするために命令長を小さく設定すると、命令
機能に対する制限が大きくなるという問題点が生じる。

【０００６】命令コードが任意長命令フォーマットの
場合 この場合には、２種類以上の任意の命令長の命令フォー
マットが使用されるので、各々の命令毎に応じて命令機
能を拡張することができるという利点がある。また、オ
ペランドのない命令の命令長を短く設定することができ
るので、固定長命令フォーマットの場合と比較して、コ
ードサイズを小さくできる利点がある。

【０００７】その反面、メモリから読み込んだデータを
各命令コードとして抽出し、更に、命令コード自身の各
々をデコードする作業が複雑化するので、命令デコード
方法が複雑にならざるを得ないという問題点がある。こ
のため、メモリの内容から命令コードを抽出して、命令
デコーダに送り込むためのＨ／Ｗ（ハードウェア）が大
きくなる。例えば、図２０に示す様に、１６／３２ビッ
ト長命令フォーマット１０５，１０４を任意長命令フォ
ーマットとして導入するときには、図２１に示す様に、
命令フェッチ部と命令デコーダの間には、命令コードの
転送のために、４つの経路を用意する必要がある。この
ためには、有効な命令コードをシフトして適切な命令コ
ードの配置の下でデコードが実行されるように、複雑な
シフト機能を命令デコーダに具備させなければならな
い。

【０００８】以上の通り、の固定長命令フォーマット
及びの任意長命令フォーマットには、それぞれ一長一
短がある。そこで、及びのそれぞれの利点を兼ね備
えたプロセッサの実現が要望されているのである。

【０００９】この発明は、上記の懸案事項を実現するた
めになされたものであり、具体的には、（ｉ）固定長命
令フォーマットに比べてコードサイズを縮小化し、且つ
（ｉｉ）従来の任意長命令フォーマットに比べてプロセ
ッサのＨ／Ｗ量を削減して高速化を図ることができる命
令フォーマットを備えたプロセッサ及びプロセッサ用の
入力装置を実現することを、その主たる目的としてい
る。

【００１０】又、この発明は、命令実行中に発生する各
割り込み（外部割り込み、ＰＣブレーク割り込み）やソ
フトウェア割り込みの機能を具備したプロセッサを実現
することを、その副次的目的としている。

【００１１】又、この発明は、そのような命令コードを
デコードするためのプロセッサの構成を具体化すること
を、その副次的目的としている。

【００１２】

【課題を解決するための手段】第１の発明に係る二種類
の命令長コードを実行するプロセッサは、Ｎ（Ｎは１以
上の整数）ビット長命令を与える第１命令データ信号と
２Ｎビット長命令を与える第２命令データ信号のみから
成る命令コードを備え、前記第１及び第２命令データ信
号の命令コードは、（１）２個の前記第１命令データ信
号を２Ｎビット長のワードの境界内に格納し、（２）前
記第２命令データ信号の各々を前記２Ｎビットワード境
界内に格納するという規則の下に配置された、命令コー
ド入力手段と、前記命令コード入力手段をフェッチして
前記規則の下に配置された前記命令コードを保持する命
令フェッチ手段とを備えている。

【００１３】第２の発明に係る二種類の命令長コードを
実行するプロセッサは、第１の発明の二種類の命令長コ
ードを実行するプロセッサであって、前記命令フェッチ
手段より転送される前記命令コードを与える信号を受け
取って、前記命令コードに対して分岐先アドレスを前記
２Ｎビットワード境界に制限することにより前記命令コ
ードをデコードする命令デコード手段を更に備えてい
る。

【００１４】第３の発明に係る二種類の命令長コードを
実行するプロセッサであって、前記第１及び第２命令デ
ータ信号のそれぞれは、その所定のビット位置におい
て、命令実行順序の制御情報を与える命令長識別子デー
タを備えている。

【００１５】第４の発明に係る二種類の命令長コードを
実行するプロセッサは、第２又は第３の発明の二種類の
命令長コードを実行するプロセッサであって、外部割り
込み信号及び特定のアドレス実行時に発生するＰＣブレ
ーク割り込み信号のそれぞれによる割り込み要求を前記
命令コードの前記２Ｎビットワード境界においてのみ受
け付けて、前記割り込み要求に対応した処理を実行する
ことを特徴としている。

【００１６】第５の発明に係る二種類の命令長コードを
実行するプロセッサは、第２又は第３の発明の二種類の
命令長コードを実行するプロセッサであって、前記２Ｎ
ビットワード境界内に配置された前記第１命令データ信
号の内の一方が、ソフトウェアにより制御される割り込
みの実行を指令するトラップ命令であるときには、前記
命令デコード手段により前記トラップ命令をデコードし
て前記トラップ命令に対応した処理を実行することを特
徴としている。

【００１７】第６の発明に係る命令コード入力装置は、
プロセッサに対して命令コードを与える命令コード入力
装置であって、前記命令コードは、Ｎ（Ｎは１以上の整
数）ビット長命令を与える第１命令データ信号と２Ｎビ
ット長命令を与える第２命令データ信号のみから成り、
前記第１及び第２命令データ信号の命令コードを、
（１）２個の前記第１命令データ信号を２Ｎビット長の
ワードの境界内に格納し、（２）前記第２命令データ信
号の各々を前記２Ｎビットワード境界内に格納するとい
う規則の下に配置している。

【００１８】

【発明の実施の形態】

（実施の形態１）ここでは、Ｎ＝１６とした場合の一例
について、図面に基づき説明する。

【００１９】図１は、本発明に係る複数の演算を実行す
るデータ処理装置の構成を示すブロック図である。図１
に示す通り、同装置は、プロセッサ１０を中核として構
成される。

【００２０】プロセッサ１０は、演算部１、レジスタ
２、プログラムカウンタ部（以下、ＰＣ部と称す）３、
アドレス生成器４、命令キュー（ｑｕｅｕｅ）部５、命
令フェッチ部６、命令デコード部７及び制御部８より構
成されている。この内、制御部８は、命令デコード部７
が出力するデコード結果に従って、プロセッサ１０内の
各部１〜７の動作を制御する。尚、図示の簡略化のため
に、同図中には、制御部８から出力される各制御信号の
図示化は省略されている。又、演算部１は、ＡＬＵ（算
術論理演算器）、シフタ（ｓｈｉｆｔ）、Ｌｏａｄ−Ｓ
ｔｏｒｅユニット及び乗算器（Ｍｕｌ．）から成る。
又、レジスタ２は汎用レジスタであり、３２ビット幅で
１６本の信号線を有し、演算結果のデータ及びアドレス
データを保持する。他の構成部分の詳細については、後
述する。

【００２１】尚、命令キュー部５と命令フェッチ部６と
を総称して、「命令フェッチ機能部」と定義する。

【００２２】又、プロセッサ１０と、外部の周辺回路１
１、メモリ１２及びデータセレクタ１４とは、データバ
ス１５とバスインタフェイス部１３とによって接続され
ている。尚、データバス１５は、命令コードを与える命
令コードデータ信号を本プロセッサ１０に入力する「入
力手段」に該当する。

【００２３】Ｉ．命令コードの配置方法（命令セット） 次に、この発明の根幹をなす「命令コードの配置方法」
について説明する。

【００２４】既述した通り、固定長命令フォーマット
及び任意長命令フォーマットでは、それぞれに一長一
短があった。特に、の任意長命令フォーマットにおい
て、１６ビット長命令コードと３２ビット長命令コード
の２種類の命令コードを用いる場合は、命令フェッチ部
（ないし命令キュー部）と命令デコード部間には、４つ
の転送経路が必要とされる。この内、特にハードウェア
の複雑化という深刻な問題点を惹起せしめる要因となっ
ているのは、３２（２Ｎ）ビット長命令が３２（２Ｎ）
ビット境界を乗り越えてしまうような命令コードの配置
を許していることにあると考えられる。この点を、図２
に模式的に示す。

【００２５】今、命令フェッチ部が外部のメモリより同
図の上段側に示す様な順序で配列された４つの命令コー
ド１０６〜１０９をフェッチしてきたものとし、これら
の内で、３２ビット長の命令コード１０７及び１０８が
データ処理にとって有効であるものとする。このような
場合には、同図の下段側に示すような配置として、有効
命令コード１０７，１０８をデコードする必要がある。
従って、同図に示す様な、交差した２つの経路１１０，
１１１を実現する必要が生じるのである。このような経
路となる命令コードの配置を、ここでは「２Ｎビット命
令が２Ｎビット境界をまたぐ配置」と呼称している。こ
のために、命令デコーダ側のハードウェアが複雑化せざ
るを得ないのである。かかる要因に着眼するならば、そ
のような命令コードの配置を禁止する必要がある。

【００２６】そこで、この発明では、（ｉ）Ｎ（Ｎ≧
１）ビット長の命令（第１命令データ信号）と２Ｎビッ
ト長の命令（第２命令データ信号）という、２種類の命
令長のみから成る複数の命令コード（命令コードデータ
信号）を実行することとし、（ｉｉ）命令コードの配置
方法、即ち、２Ｎビット長で与えられる「ワード」内
（これを、２Ｎビット長ワード境界内と称す）に各命令
をどのように配置するのかという点を、以下の２種類の
みに制限することとしている。即ち、 （１）２個のＮビット長命令を２Ｎビットワード境界内
に格納する。

【００２７】（２）単一の２Ｎビット長命令を２Ｎビッ
トワード境界内に格納する。

【００２８】本実施例では、Ｎ＝１６の場合を扱うもの
としているので、１６ビット長命令と３２ビット長命令
（最大ビット長の命令）の２種類のみとなり、命令コー
ドの配置方法は図３に示す通りとなる。

【００２９】このような配置制限を設けることによっ
て、３２ビット長命令が３２ビット境界をまたぐような
命令コードの配置が完全に禁止されることとなり、その
結果として、図１の命令フェッチ部６と命令デコード部
７との転送経路は、図４に示す様に、３種類に削減され
る。この３種類の転送経路は、次の模式的な説明図５に
よって、理解されうるであろう。

【００３０】同図に示す様に、命令キュー部５内に保持
されている状態では、３種類の命令コードの配列があり
うる。その内、同図の上段及び中段に示されるものは、
それぞれ、先行する１６ビット長命令コードＡ１及び後
行する１６ビット長命令コードＢ２のみが有効となる場
合であり、いずれも上記配列方法（１）の制限の下で配
列されている。この内、同図の上段の場合には、図４に
示す経路ＲＴ１を経て、命令コードＡ１はデコーダに転
送される。又、図５の中段の場合には、図４に示す交差
経路ＲＴ３を経て、命令コードＢ２はデコーダに転送さ
れる。他方、図５の下段に示される３２ビット長の命令
コードＣ１は上記配置方法（２）に基づく制約の下で配
列されているものであり、図４に示す経路ＲＴ１，ＲＴ
２を経てデコーダに転送される。従って、デコード化の
ためには、３種類の経路ＲＴ１〜ＲＴ３のみで良いこと
となる。

【００３１】このように、命令コードの配置を上記
（１），（２）の制約に服させることとしているので、
転送経路を従来の場合よりも１種類分だけ削減すること
が可能となるのであるが、上記（１），（２）の制約を
受けて配置された命令コードを与える命令コードデータ
信号は、図１のデータバス１５上の入力データ信号とし
て実現されて、命令キュー部５に保持される。そのため
には、ここでは、上記制約ルール（１），（２）に基づ
いたプログラム制御によって、命令コードのデータをメ
モリ１２内に書き込んでいる。従って、上記制約ルール
（１），（２）に基づく配置で書き込まれた命令コード
データ信号を記憶する「メモリ１２」と、上記配置順序
に従って当該メモリ１２から読み出された命令コードデ
ータ信号をプロセッサ１０内に入力する手段たる「デー
タバス１５」とを、「プロセッサ用命令コード入力装
置」として総称する。

【００３２】尚、上記命令コードデータ信号の内、上記
制約（１）に基づき配置された１６ビット（一般的には
Ｎビット）長命令コードを与えるものを「第１命令コー
ドデータ信号」と、上記制約（２）に基づき配置された
３２ビット（一般的には２Ｎビット）長命令コードを与
えるものを「第２命令コードデータ信号」と、それぞれ
呼称する。

【００３３】プロセッサ１０の命令キュー部５内の命令
コードデータ信号のフォーマットを、図６に示す。同図
中の記号ｏｐ１，ｏｐ２はオペランドコードを、記号Ｒ
１，Ｒ２はレジスタを、記号Ｃは定数を、記号ｃｏｎｄ
は分岐条件の指定を表わす。

【００３４】尚、上記制限（１），（２）の下でメモリ
１２に命令コードのデータを書き込むのに代えて、上記
制限とは無関係に命令コードのデータをメモリ１２内に
書き込み、新たにデータバス１５上にメモリ１２より読
み出した命令コードデータ信号を上記制限（１），
（２）の下で配置する機能部を設け、この機能部の出力
データを命令キュー部５に格納するようにしても良い。

【００３５】ＩＩ．分岐先の制御 更に、本プロセッサ１０においては、分岐先のアドレス
を３２ビット境界にのみ指定ないし制限する。このよう
に、命令コードの３２ビット境界への配置を禁止したこ
とに加えて、分岐先アドレスを３２ビット境界にのみに
制限したことにより、命令フェッチ部６と命令デコーダ
間の転送経路は２種類にまで削減される。

【００３６】この点は、既述した図５に立ち戻って概観
すれば、容易に理解されうるであろう。即ち、分岐先ア
ドレスを３２ビット境界においてのみ指定できるように
制限したということは、図１の命令デコード部７では、
命令フェッチ部６より出力された、３２ビット長ワード
境界内に配置された命令コードデータ信号を受け取った
後は、当該命令コードデータ信号をその３２ビット（２
Ｎビット）境界からデコードを開始することを意味す
る。従って、３２ビットワード境界内に２個の１６ビッ
ト長命令コードが配置されている場合は、先行する命令
Ａ２をデコードした後に、同図の中段の命令コードＢ２
を、先行する命令コードＡ２があるビット位置へシフト
した上でデコードすればよい。

【００３７】よって、命令キュー部５から命令デコード
部７への命令コードデータ信号の転送経路は、図７に模
式的に示す様に、２種類のみとなるのである。即ち、転
送経路は、 （イ）命令キュー部：上位１６ビット→命令デコード
部：上位１６ビット。

【００３８】（ロ）命令キュー部：下位１６ビット→命
令デコード部：下位１６ビット。

【００３９】分岐命令の飛び先の指定は、以下の形式で
行われる。その点を、図８、図９及び図１０に示す本プ
ロセッサ１０における命令コード表に基づき説明する。
尚、上記命令コード表において、「Ｆｏｒｍａｔ」中の
「ｄｅｓｔ」は結果収納先のレジスタの番号を示してお
り、「ｓｒｃ」は演算対象であり、ここでは図６に示し
たレジスタＲ１を意味しており、当該レジスタＲ１中の
数値がメモリのアドレス値となっている。又、「ｐｃｄ
ｉｓｐ８」は、即値が８ビットで与えられていることを
示している。

【００４０】上記命令コード表において、 （ａ）ＪＭＰ，ＪＬ命令は、命令コード内で指定したレ
ジスタの値が分岐先アドレスとなる。（ただし、レジス
タの下位２ビットの値”０”は無視する）。 （ｂ）ＢＲＡ，ＢＬ，ＢＣ，ＢＮＣ命令は、８ビット又
は２４ビットの即値を指定する。 （ｃ）ＢＥＱ，ＢＮＥ，ＢＥＱＺ，ＢＮＥＺ，ＢＬＴ
Ｚ，ＢＧＥＺ，ＢＬＥＺ，ＢＧＴＺ命令は１６ビットの
即値を指定する。 上記（ｂ），（ｃ）における分岐先のアドレスは、 （分岐命令のＰＣ値）＋（符号拡張された即値を左に
（最上位ビット位置側に）２ビットシフトした値） とする。ただし、加算を行う際には、ＰＣ値の下位２ビ
ットは”００”となる。

【００４１】以上のように、分岐先を３２ビット境界の
みに指定したことにより、分岐先アドレスの下位２ビッ
トは常に”００”となる。したがって、命令コード内で
分岐先アドレスを指定する場合には、その下位２ビット
を指定する必要がなくなる。結果として、命令コード内
から直接分岐できる範囲は２²倍、従って４倍となる。
本実施の形態の場合には、上記命令コード表に示される
ように、命令コード内のアドレス指定部は最大で２４ビ
ットであるので、実行中の命令のアドレスから±３２Ｍ
Ｂｙｔｅの範囲に直接分岐できる。

【００４２】ＩＩＩ．命令のデコード順序の制御 更に本プロセッサ１０においては、命令コード内に命令
フォーマット識別子を与える情報を所定のビット数とし
て、ここでは１ビットとして設けている。そして、この
命令フォーマット識別子の値いかんによって、命令のデ
コード及び実行順序を制御している。ここでは、各命令
コードのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ
Ｂｉｔ）が命令フォーマット識別子に該当する。

【００４３】上記命令フォーマット識別子を用いた制御
のルールは、次の通りに設定される。即ち、単一の３２
ビット長命令コードのＭＳＢは常に１に設定されてい
る。他方、命令コードが２個の１６ビット長命令コード
から成る場合においては、上位１６ビット側に存在する
命令コードのＭＳＢは常に０とされる。それに続く下位
１６ビット側の命令コードに対しては、そのＭＳＢの値
いかんによって異なる処理を行う。

【００４４】命令の実行順序の制御方法を、図１１を用
いて説明する。同図において、「命令Ｂ」のＭＳＢが
０の場合は、「命令Ａ」と「命令Ｂ」とは連続して実行
される。

【００４５】それに対して、「命令Ｂ」のＭＳＢが１
の場合は、「命令Ａ」のみが実行される。命令Ｂは実行
されない。即ち、３２ビット長命令の命令コード配置の
制約に基づいたワードアライメント調整のための命令Ｂ
としてワードアライメント調整用「ＮＯＰ命令」を挿入
したときには、アセンブラが自動的に当該「ＮＯＰ命
令」にあたる命令コードのＭＳＢを１とし、これにより
「命令Ａ」のみの実行が行われる。通常の無効演算「Ｎ
ＯＰ命令」は”０１１１００００００００００００”と
して与えられるが、アライメントという上記目的のため
に「ＮＯＰ命令」は３２ビットワード境界内の下位側１
６ビット位置に挿入されたのであって、それを直接実行
する必要もない。従って、本プロセッサ１０では、「Ｎ
ＯＰ命令」は”１１１１００００００００００００”と
して与えられ、その結果、「ＮＯＰ命令」自体は実行さ
れない。

【００４６】このような命令実行順序の制御を行うこと
により、コード配置を満たすために挿入された無効演算
である「ＮＯＰ命令」の実行時間ペナルティがなくなる
という利点が得られる。

【００４７】Ｖ．命令デコード方法とその制御部 以下では、命令のデコード制御方法の具体例を、図１２
を用いて説明する。

【００４８】（命令デコード部７の構成）命令デコード
部７は、命令デコード入力ラッチ７ａ、命令デコーダ７
ｃ、定数生成器７ｄ及び命令デコード部７の制御ロジッ
ク７ｂから構成される。これらの内で、制御ロジック７
ｂは、命令デコード部７の各部の制御を司る。又、命令
デコーダ７ｃは、命令デコード入力ラッチ７ａに格納さ
れた３２ビットのビットパターンのうちの有効な命令コ
ードを、入力として受け取り、当該命令デコーダ７ｃは
命令コードをデコードする。尚、命令デコード入力ラッ
チ７ａ内の命令コードの配置は、メモリ１２上での命令
コードの配置と同じである。デコード結果はプロセッサ
１０の制御部８へと出力され、制御部８は、そのデコー
ド結果に基づき、演算部１やプロセッサ１０全体を制御
する。

【００４９】各部のより詳細な動作は、次の通りであ
る。

【００５０】（命令フェッチ部６）先ず、命令フェッチ
部６は、データバス１５（図１）を介してメモリ１２か
ら命令コードデータ信号を３２ビット長単位でフェッチ
し、それらを命令キュー部５に格納する。更に命令フェ
ッチ部６は、後述の第５制御信号ＣＢに応じて、命令キ
ュー部５より順次に命令コードデータ信号を読み出して
命令デコード部７へ転送する。その結果、転送されてき
た命令コードデータ信号は、３２ビット幅の命令デコー
ド入力ラッチ７ａへ格納される。

【００５１】命令デコード入力ラッチ７ａに格納された
命令コードデータ信号の内で有効な命令コードを与える
信号のデコードの実行は、既述した命令フォーマット識
別子に基づき、制御ロジック７ｂにより、次の通りに制
御される。その点を、以下に詳述する。

【００５２】（制御ロジック７ｂ）図１２の第１〜第３
制御信号ＣＴ１〜ＣＴ３（入力信号とも称す）と命令デ
コード入力ラッチ７ａ内の有効コード配置との関係を、
図１３に示す。図中の斜線部は命令フォーマット識別子
を示し、梨地部は有効なコードを示す。

【００５３】図１２に示すように、制御ロジック７ｂ
は、命令デコード入力ラッチ７ａに納められた３２ビッ
トパターンのうちの命令長識別子を与える第１，第２制
御信号ＣＴ１，ＣＴ２と、制御ロジック７ｂ自身から出
力される第３制御信号ＣＴ３とを、入力とする。即ち、
命令デコード入力ラッチ７ａは、命令フォーマット識別
子として自ら保有する３２ビットのビットパターンの０
ビット目の値と１６ビット目の値とを、各々第１制御信
号ＣＴ１及び第２制御信号ＣＴ２として、制御ロジック
７ｂに出力する。第３制御信号ＣＴ３は制御ロジック７
ｂ自身からの出力信号であり、それは、命令デコーダ７
ｃが出力するデコード終了信号ＥＳに応じて、上記ラッ
チ７ａに納められた３２ビットのビットパターン中の０
ビット目から１５ビット目までの部分がデコードされて
いるのか（この場合には”０”）、それとも１６ビット
目から３１ビット目までの部分が現在デコードされてい
るのか（この場合には”１”）を、表わす。

【００５４】（α）第１制御信号ＣＴ１の値が”１”で
ある時は、命令デコード入力ラッチ７ａに納められてい
る命令コードデータ信号は３２ビット長命令を与えるも
のである。

【００５５】（β）第１制御信号ＣＴ１が”０”である
ときは、命令デコード入力ラッチ７ａには２個の１６ビ
ット長命令から成る命令コードデータ信号が格納されて
いる。このとき、さらに第２制御信号ＣＴ２が”０”か
つ第３制御信号ＣＴ３が”０”であれば、有効な命令コ
ードは上位１６ビット側にある。これに対して、第２制
御信号２が”０”かつ第３制御信号ＣＴ３が”１”であ
れば、有効な命令コードは下位１６ビット側にある。

【００５６】（γ）第１制御信号ＣＴ１が”０”で、し
かも第２制御信号ＣＴ２が”１”である場合は、上位１
６ビットの命令コードのみが有効なコードであり、下位
１６ビットの命令コードは、上述したワードアライメン
ト調整用「ＮＯＰ命令」であり実行されない。

【００５７】制御ロジック７ｂは、以上の入力信号ＣＴ
１〜ＣＴ３の値を基に、次コードのデコードのために、
次の３種類の制御信号ＣＡ，ＣＢ，ＣＴ３を出力する。
この内、第４制御信号ＣＡは、命令デコード入力ラッチ
７ａ内において下位１６ビットの命令コードを上位１６
ビット位置へシフトするための制御信号、即ちシフタ制
御信号であり、第５制御信号ＣＢは命令アドレスの３２
ビット境界のポインタであり、命令フェッチ部６に対し
て命令デコード入力ラッチ７ａへの命令コードの転送開
始を命令する信号である。第３制御信号ＣＴ３は、既述
した通り、次の有効コードが３２ビットワード境界内の
上位１６ビット位置にあるのか、下位１６ビット位置に
あるのかを示す信号である。

【００５８】さらに、図１２に示すように、制御ロジッ
ク７ｂは、第６制御信号ＣＣとして、命令デコーダ７ｃ
においてデコード実行中の命令コードのアドレスが３２
ビットワード境界上にある場合には”１”を、ワード境
界上にない場合には”０”を、後述するＰＣのビット３
０部（ＰＣ３０部）に出力する。

【００５９】命令コード内の即値により分岐先アドレス
を指定する分岐命令、即ち、上述した（ｂ）ＢＲＡ命令
等や（ｃ）ＢＥＱ命令等をデコードする場合は、命令デ
コード入力ラッチ７ａの後半２４ビット（８ビット目か
ら３１ビット目まで）位置に接続された定数生成器７ｄ
へ、同ラッチ７ａは即値を出力する。定数生成器７ｄ
は、即値を符号拡張して得られる値を、バスＳ２に出力
する。

【００６０】命令実行時に分岐が発生した場合には、第
１〜第３制御信号（入力）ＣＴ１〜ＣＴ３の値に関わり
なく、命令デコード部７の第４制御信号ＣＡ、第５制御
信号ＣＢ、第６制御信号ＣＣ及び第３制御信号ＣＴ３
は、すべて初期化される。

【００６１】制御信号（入力）と制御信号（出力）の関
係を図１４に示す。

【００６２】以上より、命令デコード部７（図１，図１
２）においては、いずれの場合にも、第１回目にデコー
ドする命令コードは、必ず命令デコード入力ラッチ７ａ
の先頭からはじまる。したがって、命令デコード入力ラ
ッチ７ａの内容が、そのまま命令デコーダ７ｃに転送さ
れる。命令コードデータ信号が単一の３２ビット長命令
コードの場合には、転送経路は図１２に示す経路Ｐ２，
Ｐ３である。又、上位の１６ビット長命令コードの転送
経路は、経路Ｐ２である。

【００６３】命令デコード入力ラッチ７ａにおける命令
コードの配置が１６ビット長命令の逐次実行である場合
のみ、命令コードの２回目の命令デコーダ７ｃへの出力
が行われる。この際、２回目の命令デコーダ７ｃへの出
力前に、次のような処理が行われる。デコード対象とな
る命令コード、即ち有効なコードは３２ビットワード境
界内の下位側の１６ビット位置にあるので、命令デコー
ド入力ラッチ７ａの内容は左へ（３２ビットのビットパ
ターンの０ビット目方向へ）１６ビット分だけシフトさ
れ（経路Ｐ１）、入力ラッチ７ａに入る。その結果が、
２回目の命令デコーダ７ｃへの出力となる（経路Ｐ
２）。

【００６４】このように、経路Ｐ１を経由するのは、有
効コードが命令デコード入力ラッチ７ａの下位１６ビッ
ト位置にある場合に限られるので、Ｈ／Ｗ量を削減する
ことができ、さらに高速化を図れることが可能となる。

【００６５】ＶＩ．ＰＣ部３のインクリメント動作 図１５は、図１中のＰＣ部３及びアドレス生成器４の部
分を拡大したブロック図である。図１５を用いてＰＣ部
３のインクリメント動作について説明する。

【００６６】アドレス生成器４は、シフタ４ａと加算器
４ｂとから構成されており、分岐命令のアドレスをアド
レッシングモードに従って計算する。

【００６７】ＰＣ部３は、プログラムカウンタ（以後、
ＰＣと称す）を中核として、更に比較器３ｂ、（＋１／
０）部３ｅ、バックアップ・プログラムカウンタ（以
下、ＢＰＣと称す）３ｆ、ＢＰＣ３０部３ｇ及びプログ
ラムカウンタ・ブレークポインタ（以下、ＰＢＰと称
す）より構成される。この内、ＰＢＰ３ａとＢＰＣ３ｆ
とは、制御レジスタである。

【００６８】上述のプログラムカウンタは３２ビットの
カウンタであり、現在実行中の命令のアドレス値を保持
する。命令コードの配置方法を上述の通り限定している
ので、本プロセッサ１０（図１）の命令は偶数アドレス
値からのみ始まる。よって、プログラムカウンタの３１
ビット目の値は、図２２に例示するように、”０”固定
となる。従って、ハードウェア上では、ＰＣの３１ビッ
ト目の値を実現する必要がないので、ＰＣは、図１５に
示す通り、０ビット目から２９ビット目までの値を与え
るＰＣ（０：２９）３ｃと、３０ビット目の値を与える
ＰＣ３０部３ｄとによって実現されている。この内、Ｐ
Ｃ３０部３ｄは、第６制御信号ＣＣの値”０”又は”
１”を保有するレジスタである。

【００６９】又、上述のＢＰＣは、後述する割り込み・
トラップ発生時にＰＣ３ｃが保持するＰＣ値を退避す
る。ここで、図２３に例示するように、ＢＰＣの３１ビ
ット目の値は常に”０”固定されているので、ハードウ
ェア上では、ＢＰＣは、０ビット目から２９ビット目ま
での値を与えるＢＰＣ（０：２９）３ｆと、３０ビット
目の値を与えるＢＰＣ３０より実現されている。従っ
て、本プロセッサ１０（図１）は、後述する割り込み・
トラップの発生を検出すると、ＰＣ（０：２９）３ｃの
値をＢＰＣ（０：２９）３ｆへ退避させる。他方、ＰＢ
Ｐ３ａは、後述するＰＣブレーク割り込みを制御するた
めの３２ビット幅制御レジスタであり、ＰＢＰ３ａは、
割り込みを起動する命令実行のアドレス値を予め保有し
ており、制御部８（図１）から出力するバスＤ１上の書
き込み命令信号を用いて、上記アドレス値を書き込んで
いる。

【００７０】ＰＣ（０：２９）３ｃの更新は、本プロセ
ッサ１０（図１）において分岐以外の命令が実行された
時には、以下に示すように行われる。尚、ここでは、４
本のバスＳ１，Ｓ２，Ｓ３及びＤ１を使用しており、信
号線Ｄは、ＰＣ３ｃに接続されている。

【００７１】図１２の命令デコード部７の制御ロジック
７ｂから出力される第５制御信号ＣＢ（３２ビットワー
ド境界のアドレスを指すポインタ）が更新されると、Ｐ
Ｃ（０：２９）３ｃが保持する値は（＋１／０）部３ｅ
によって”＋１”だけ増加させられ、その増加後の値が
信号線Ｄ上にのる。これに対して、第５制御信号ＣＢが
更新されない場合は、ＰＣ（０：２９）３ｃの値は、
（＋１／０）部３ｅによって増加されることなく、その
まま信号線Ｄ上にのる。

【００７２】信号線Ｄ上の値はＰＣ（０：２９）３ｃへ
書き込まれ、これにより、ＰＣ（０：２９）３ｃのＰＣ
値は、次命令のＰＣ（０：２９）３ｃの値へと書き換え
られる。また、信号線ＤはバスＳ１に結線されているの
で、このＰＣ（０：２９）３ｃの更新値をバスＳ１上に
呼びだすことができる。

【００７３】ＰＣ３０部３ｄには、命令デコード部７内
の制御ロジック７ｂ（図１）から出力される第６制御信
号ＣＣの値が、命令実行時に書き込まれる。

【００７４】他方、命令実行時に分岐が発生した場合に
は、次命令のＰＣ値は、アドレス生成器４を用いて生成
され、その生成値はバスＳ３を経由してＰＣ（０：２
９）３ｃに書き込まれる。

【００７５】又、飛び先アドレス指定を即値でおこなう
分岐命令（上述した分岐命令（ｂ），（ｃ））の場合に
は、命令デコード部７の定数生成器７ｄ（図１）は、当
該命令コードから抽出した即値を３２ビットに拡張し、
拡張後の即値をバスＳ２を介してアドレス生成器４へ出
力する。そして、符号拡張された即値は、アドレス生成
器４内のシフタ４ａによって左に（最上位側へ）２ビッ
トだけシフトされる。ＰＣ（０：２９）３ｃの更新値
は、信号線ＤからバスＳ１を介して、アドレス生成器４
に出力される。ここで、ＰＣ（０：２９）３ｃの更新値
は、分岐命令のＰＣ上位３０ビットにあたる。加算器４
ｂは、 （ＰＣ（０：２９）３ｃの更新値）＋（符号拡張された
即値を左に２ビットシフトした値） を計算し、これにより、分岐先アドレスの上位３０ビッ
トが得られる。この上位３０ビットの値は、バスＳ３を
介して、ＰＣ（０：２９）３ｃに書き込まれる。

【００７６】飛び先アドレス指定をレジスタ２（図１）
の値で行う分岐命令の場合（上述の分岐命令（ａ））に
は、命令コードにより指定されたレジスタ２から、バス
Ｓ１を介して、レジスタに保持されている値が受け取ら
れ、その定数値がＰＣ３ｃに書き込まれる。

【００７７】分岐発生時は、命令デコード部７が第６制
御信号ＣＣを”０”に初期化することにより、ＰＣ３０
部３ｄには”０”が書き込まれる。よって、本プロセッ
サ１０（図１）では、上述の通り、分岐先のアドレスは
３２ビットワード境界のみとなる。

【００７８】ＶＩＩ．割り込み・トラップ動作の説明 プロセッサ１０（図１）が通常のプログラムを実行して
いる途中で、ある事象が発生すると、そのプログラムの
実行を中断して、別のプログラムを実行する必要が生じ
る。このような事象としては、大別して、割り込み及び
トラップ動作がある。

【００７９】（ａ）割り込み（Ｉｎｔｅｒｒｕｐｔ） 上記事象の内、外部からのハードウェア信号（これを割
り込み要求信号と称す）により、又は特定のアドレス実
行時に生ずるＰＣブレーク信号により発生する事象。

【００８０】（ｂ）トラップ（Ｔｒａｐ） 上記事象のうち、命令により発行される事象。

【００８１】本プロセッサ１０（図１）はまた、外部割
り込み（ＥＩ）及びＰＣブレーク割り込み（ＰＢＩ）か
ら成る２種類の（ａ）割り込みと、１種類のトラップ
（ＴＲＡＰ）とを実現する機能を備える。

【００８２】割り込み・トラップ発生時の処理手順を図
１６を用いて説明すれば、概要、次の通りとなる。

【００８３】割り込み要求信号又はＰＣブレーク信号が
有効となった場合には、後程詳述する様に、プロセッサ
１０は、３２ビットワード境界でのみ割込み命令を受け
付ける。また、トラップ命令は、その命令実行後、トラ
ップの処理を開始する。

【００８４】これにより、プロセッサ１０（図１）は、
プログラムの実行を中断して割り込み又はトラップの処
理を行う。その際、同プロセッサ１０は、後述する様
に、割り込み又はトラップの事象を検出して図１５のＰ
Ｃ３ｃのＰＣ値をＢＰＣ３ｆへ退避させることとしてお
り、その後、各々の割り込み又はトラップに対応した処
理プログラム「割り込み・トラップ処理ハンドラ」への
分岐をおこなう。

【００８５】「割り込み・トラップ処理ハンドラ」での
処理が完了すると、「割り込み・トラップ処理ハンド
ラ」からの復帰命令を実行し、続いてＰＣ３ｃのＰＣ値
の復帰を行い、プロセッサ１０は当該割り込み・トラッ
プ処理から復帰する。

【００８６】本プロセッサ１０における割り込み・トラ
ップの処理は、以上の通り、ハードウェアが処理を行う
部分と、プログラムが処理をする部分とから成る。即
ち、本プロセッサ１０では、上述の処理の内、（１）戻
り先であるＰＣ値のＢＰＣ３ｆへの退避、（２）「割り
込み・トラップ処理ハンドラ」への分岐、（３）ＢＰＣ
値のＰＣ３ｃへの書き込み、を、ハードウェア部分が実
行する。

【００８７】前述の外部割り込み（ＥＩ）は、外部から
のハードウェア信号（割込み要求信号）により発生す
る。割込み要求信号による割り込みの要求は、３２ビッ
トワード境界上でのみ受け付ける（この機構は、後記の
検出回路の構成による）。割り込み発生時に図１５のＢ
ＰＣ３ｆに退避される値は、次命令のＰＣ値である。

【００８８】他方、ＰＣブレーク割り込み（ＰＢＩ）
は、特定のアドレスを実行したときに発生する。本プロ
セッサ１０（図１）においては、指定するアドレスは３
２ビットワード境界のみである。各サイクル毎に、図１
５の比較器３ｂは、ＰＢＰ３ａが保持する値とＰＣ３ｃ
の値とを比較し、両者の値が一致するときにＰＣブレー
ク信号１８を出力する。ＰＣブレーク信号１８は、後述
する割り込み・トラップ検出回路を介して、割り込み・
トラップ検出信号として検出され、その信号は図１５の
（＋１／０）部３ｅへ出力される。その結果、プロセッ
サ１０に割り込みが発生し、ＰＣ値の退避が生じる。既
述した通り、ＰＢＰ３ａへの書き込みは、データバスＤ
１を用いて行われる。又、割り込み発生時にＢＰＣ３ｆ
に退避される値は、次命令のＰＣ値である。

【００８９】又、トラップとは、ソフトウェアで制御す
る割り込みのことであり、トラップ命令の実行により発
生する。この場合、トラップ命令が３２ビットワード境
界内の上位１６ビット側にあるのか、それとも下位１６
ビット側にあるのかを与える情報を、ＢＰＣビット３
０、即ち、ＢＰＣ３０部３ｇに格納する。トラップ命令
が上位１６ビットにある場合は、ＢＰＣ３０部３ｇの値
は”０”、下位１６ビットである場合は、ＢＰＣ３０部
３ｇの値は”１”である。割り込み発生時にＢＰＣに退
避される値は、（トラップ命令のＰＣ値＋４）である。

【００９０】割り込み・トラップを検出する回路を、図
１７に示す。同検出回路は、図１の制御部８の一部を構
成しており、インバータ２２、ＡＮＤ回路２３，２４及
び割り込み・トラップ検出回路１６より成る。

【００９１】本プロセッサ１０は、当該検出回路によっ
て、外部信号１９による割り込みの要求及びＰＣブレー
ク信号１８による割り込みの要求を、共に３２ビットワ
ード境界においてのみ受け付ける。即ち、３２ビットワ
ード境界においては第６制御信号ＣＣのレベルは”０”
であるので、第６制御信号ＣＣを反転したワード境界検
出信号２１（そのレベルは”１”）と割込み要求信号１
９とが同時に有効（”１”）になったときにのみ、出力
信号ＶＥが有効（”１”）となる。また、ワード境界検
出信号２１とＰＣブレーク信号１８とが同時に有効（”
１”）になったときにのみ、出力信号ＶＦが有効とな
る。このように、３２ビットワード境界でのみ上記割込
み要求が受け付けられ、割り込み・トラップ処理ハンド
ラへ分岐し、当該処理を行った後に、「割り込み・トラ
ップ処理ハンドラ」からの復帰命令の実行によって、割
り込み・トラップ処理から実行プログラムへの復帰が行
われる。

【００９２】他方、トラップ命令では、トラップ命令に
よる割り込みが指令されると、トラップ要求信号２０が
有効（”１”）になる。

【００９３】トラップ要求信号２０、出力信号ＶＥ、出
力信号ＶＦの内のいずれか１つが有効（”１”）になる
と、割り込み・トラップ検出回路１６により、割り込み
・トラップ検出信号１７が出力される。割り込み・トラ
ップ検出信号１７が出力されると、割り込み・トラップ
処理ハンドラへ分岐し、当該処理を行った後、復帰命令
を実行し、当該処理から実行プログラムへと復帰する。

【００９４】既述の通り、割り込み・トラップ発生時に
は、ＰＣ３ｃ（図１５）の値がＢＰＣ３ｆに退避され
る。割り込み発生時、ＢＰＣ３ｆには次命令のＰＣ値が
書き込まれる。

【００９５】例えば、分岐命令の実行直後に割り込みが
発生した場合には、図１５のアドレス生成器４で生成さ
れた分岐先を与えるＰＣ値は、制御部８の制御の下、バ
スＳ３を経由してＢＰＣ３ｆに書き込まれる。これに対
して、分岐命令以外の命令の実行直後に割り込みが発生
した場合には、（＋１／０）部３ｅによってＰＣ（０：
２９）３ｃの出力値に”＋１”を加えられたものが、Ｂ
ＰＣ（０：２９）３ｆに書き込まれる。

【００９６】ＢＰＣ３０部３ｇには、ＰＣ３０部３ｄの
値が書き込まれる。本プロセッサ１０（図１）において
は、既述した通り、割り込みは３２ビットワード境界に
おいてのみ受け付けられるので、割り込み発生時にＢＰ
Ｃ３０部３ｇに退避される値は、常に”０”である。

【００９７】トラップ発生時には、（（トラップ命令の
ＰＣ）＋４）の値がＢＰＣ３ｆに書き込まれる。即ち、
（＋１／０）部３ｅによってＰＣ（０：２９）３ｃの出
力値に”＋１”が加えられたものが、ＢＰＣ（０：２
９）３ｆに書き込まれ、ＢＰＣ３０部３ｇにはＰＣ３０
部３ｄの値が書き込まれる。即ち、トラップを発生させ
たトラップ命令が３２ビットワード境界の上位１６ビッ
トにある場合は、ＢＰＣ３０部３ｆには”０”が、３２
ビットワード境界の下位１６ビットにある場合はＢＰＣ
３０部３ｇには”１”が、それぞれ書き込まれる。

【００９８】割り込み・トラップからの復帰は、既述の
通り、リターン命令を実行することによって行う。リタ
ーン命令は、制御部８が出力する信号２５を受けてＢＰ
Ｃ３ｆが出力する信号が与えるアドレスへ分岐する。た
だし、本プロセッサ１０においては、分岐先のアドレス
は常に３２ビット境界のみに設定されているので、ＢＰ
Ｃ３ｆがＰＣ３ｃに復帰する際、ＰＣの下位２ビットは
常に”００”となる。

【００９９】（まとめ）以上の構成を採用したことによ
り、次の様な特徴点が得られる。

【０１００】本プロセッサ１０は、Ｎビット長と２Ｎビ
ット長という２種類の命令長から成る命令コードを実行
することにより、固定長命令フォーマットに比べて、命
令機能の制限を受けることなくコードサイズを縮小する
ことができると共に、従来の任意長命令フォーマットに
比べて命令デコード方法を簡略化できる。

【０１０１】特に、命令コードの配置に一定の制限を加
えて、２Ｎビット境界をまたぐ命令の配置を禁止すると
共に、分岐先アドレスを２Ｎビットワード境界のみに指
定することとしたことにより、命令フェッチ部６及び命
令デコード部７間のデータ転送経路を格段に削減するこ
とができる。その結果、命令デコードのためのＨ／Ｗ量
を削減でき、高速化が図れる。

【０１０２】しかも、本プロセッサ１０においては、分
岐先アドレスを２Ｎビット境界に制約したことにより、
分岐先アドレスの下位２ビットは常に”００”となる。
したがって、命令コード内で分岐先アドレスの下位２ビ
ットを指定する必要がない。その結果として、アドレス
の全てのビットを指定する場合と比較して、２²倍、即
ち４倍の広範囲へ実行中の命令のアドレスから直接分岐
することができる。

【０１０３】そのような機能を備えた本プロセッサ１０
に対して、更に、各種の割り込みやトラップ処理をサポ
ートし得る機能を備えることも可能である。

【０１０４】

【発明の効果】請求項１〜５記載の各発明によれば、命
令コード入力手段により２個の第１命令データ信号及び
第２命令データ信号は共に２Ｎビットワード境界内に格
納されるので、２Ｎビット長命令のデータが当該２Ｎビ
ット境界をまたいでしまうこととなる命令コードの配置
が禁止されることとなる。このため、命令フェッチ部か
ら命令デコード部への命令コードデータ信号の転送経路
を従来の４種類から３種類に削減することができるとい
う効果がある。

【０１０５】特に、請求項２記載の発明によれば、命令
デコーダ手段が分岐先アドレスを２Ｎビットワード境界
内に制限するので、命令コードデータ信号の転送経路を
２種類までに削減することができるという効果がある。

【０１０６】更に、請求項３記載の発明によれば、命令
長識別子に基づいて各命令のデコード及びその実行順序
を制御することが可能となる。そして、命令長識別子の
適切な設置によっては、無効演算としての命令コードデ
ータ信号を実行しなくて済むようにすることができ、こ
れにより実行時間ペナルティをなくすことも可能になる
いう利点がある。

【０１０７】更に、請求項４記載の発明では、外部割り
込み及びＰＣブレーク割り込みをサポートすることがで
きるという効果がある。

【０１０８】又、請求項５記載の発明では、トラップ命
令をサポートしうるという効果も得られる。

【０１０９】又、請求項６記載の発明では、命令コード
入力装置が２個の第１命令データ信号及び第２命令デー
タ信号を共に２Ｎビットワード境界内に格納した上で、
そのように各命令コードの配置が制約された２Ｎビット
長の命令コードデータ信号を順次にプロセッサに対して
入力させることができるので、当該命令コードデータ信
号を受けるプロセッサの側においては、命令デコード化
のための転送経路を従来の４種類から３種類に削減でき
るという効果を、プロセッサに対してもたらし得るとい
う効果がある。

【図面の簡単な説明】

【図１】 データ処理装置の構成を示すブロック図であ
る。

【図２】 命令コードの配置方法を模式的に示す図であ
る。

【図３】 命令コードの配置方法を模式的に示す図であ
る。

【図４】 命令フェッチ部と命令デコード部との転送経
路を模式的に示す図である。

【図５】 ３種類の命令コードの配列を示す図である。

【図６】 命令キュー部内の命令コードデータ信号のフ
ォーマットを示す図である。

【図７】 命令キュー部と命令デコード部との転送経路
を模式的に示す図である。

【図８】 プロセッサの命令コード表を示す図である。

【図９】 プロセッサの命令コード表を示す図である。

【図１０】 プロセッサの命令コード表を示す図であ
る。

【図１１】 命令コードの実行順序の制御方法を示す図
である。

【図１２】 命令デコード部の構成の詳細を示すブロッ
ク図である。

【図１３】 第１〜第３制御信号と命令デコード入力ラ
ッチ内の有効コード配置との関係を示す図である。

【図１４】 命令デコード部の制御ロジックの第１〜第
３制御信号と第４〜第６制御信号との関係を示す図であ
る。

【図１５】 ＰＣ部及びアドレス生成器の構成の詳細を
示すブロック図である。

【図１６】 割り込み・トラップ発生時の処理手順を示
す図である。

【図１７】 割り込み・トラップを検出する回路を示す
ブロック図である。

【図１８】 従来の固定長命令フォーマットを示す図で
ある。

【図１９】 従来の任意長命令フォーマットを示す図で
ある。

【図２０】 従来の任意長命令フォーマットの具体例を
示す図である。

【図２１】 従来の命令フェッチ部と命令デコーダ部間
の転送経路を示す図である。

【図２２】 ＰＣがハードウェア上で実現されている態
様を示す図である。

【図２３】 ＢＰＣがハードウェア上で実現されている
態様を示す図である。

【符号の説明】

１ 演算部、２ レジスタ、３ ＰＣ部、３ａ プログ
ラムカウンタ・ブレークポインタ、３ｂ 比較器、３ｃ
プログラムカウンタ部（ビット０〜２９）、３ｄ プ
ログラムカウンタ部（ビット３０）、３ｅ （＋１／
０）部、３ｆ バックアップ・プログラムカウンタ（ビ
ット０〜２９）、３ｇ バックアップ・プログラムカウ
ンタ（ビット３０）、４ アドレス生成器、５ 命令キ
ュー部、６命令フェッチ部、７ 命令デコード部、７ａ
命令デコード入力ラッチ、７ｂ制御ロジック、７ｃ
命令デコーダ、７ｄ 定数生成器、８ 制御部、１０プ
ロセッサ、１１ 周辺回路、１２ メモリ、１３ バス
インタフェイス部、１４ データセレクタ、１５ デー
タバス、１６ 割り込み・トラップ検出回路、１７ 割
り込み・トラップ検出信号、１８ ＰＣブレーク信号、
１９ 割込み要求信号、２０ ＴＲＡＰ要求信号、２１
ワード境界検出信号、２２ インバータ、２３，２４
ＡＮＤ回路、２５ 出力信号。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 Ｎ（Ｎは１以上の整数）ビット長命令を
   与える第１命令データ信号と２Ｎビット長命令を与える
   第２命令データ信号のみから成る命令コードを備え、前
   記第１及び第２命令データ信号の命令コードは、（１）
   ２個の前記第１命令データ信号を２Ｎビット長のワード
   の境界内に格納し、（２）前記第２命令データ信号の各
   々を前記２Ｎビットワード境界内に格納するという規則
   の下に配置された、命令コード入力手段と、 前記命令コード入力手段をフェッチして前記規則の下に
   配置された前記命令コードを保持する命令フェッチ手段
   とを備えた、二種類の命令長コードを実行するプロセッ
   サ。
2. 【請求項２】 請求項１記載のプロセッサであって、 前記命令フェッチ手段より転送される前記命令コードを
   与える信号を受け取って、前記命令コードに対して分岐
   先アドレスの指定を前記２Ｎビットワード境界に制限す
   ることにより前記命令コードをデコードする命令デコー
   ド手段を更に備えた、二種類の命令長コードを実行する
   プロセッサ。
3. 【請求項３】 請求項２記載のプロセッサであって、 前記第１及び第２命令データ信号のそれぞれは、その所
   定のビット位置において、命令実行順序の制御情報を与
   える命令長識別子データを備える、二種類の命令長コー
   ドを実行するプロセッサ。
4. 【請求項４】 請求項２又は３記載のプロセッサであっ
   て、 外部割り込み信号及び特定のアドレス実行時に発生する
   ＰＣブレーク割り込み信号のそれぞれによる割り込み要
   求を前記命令コードの前記２Ｎビットワード境界におい
   てのみ受け付けて、前記割り込み要求に対応した処理を
   実行することを特徴とする、二種類の命令長コードを実
   行するプロセッサ。
5. 【請求項５】 請求項２又は３記載のプロセッサであっ
   て、 前記２Ｎビットワード境界内に配置された前記命令コー
   ドが、ソフトウェアにより制御される割り込みの実行を
   指令するトラップ命令であるときには、前記命令デコー
   ド手段により前記トラップ命令をデコードして前記トラ
   ップ命令に対応した処理を実行することを特徴とする、
   二種類の命令長コードを実行するプロセッサ。
6. 【請求項６】 プロセッサに対して命令コードを与える
   命令コード入力装置であって、 前記命令コードは、Ｎ（Ｎは１以上の整数）ビット長命
   令を与える第１命令データ信号と２Ｎビット長命令を与
   える第２命令データ信号のみから成り、 前記第１及び第２命令データ信号の命令コードを、
   （１）２個の前記第１命令データ信号を２Ｎビット長の
   ワードの境界内に格納し、（２）前記第２命令データ信
   号を前記２Ｎビットワード境界内に格納するという規則
   の下に配置する、命令コード入力装置。