JPH1091571A - Ｄｍａコントローラのチェーン外れ検出方法及びｄｍａコントローラ - Google Patents
Ｄｍａコントローラのチェーン外れ検出方法及びｄｍａコントローラInfo
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- JPH1091571A JPH1091571A JP8246755A JP24675596A JPH1091571A JP H1091571 A JPH1091571 A JP H1091571A JP 8246755 A JP8246755 A JP 8246755A JP 24675596 A JP24675596 A JP 24675596A JP H1091571 A JPH1091571 A JP H1091571A
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Abstract
(57)【要約】
【課題】チェーン方式のＤＭＡコントローラのチェーン
外れ検出方法に関し、ＣＰＵの負担及びＤＭＡコントロ
ーラの回路量の増大を最小限に抑えて、チェーン外れに
よるシステムの暴走の防止を図ることができるようにす
る。 【解決手段】メモリ内のＤＭＡ制御情報ブロックＤＤ
１、ＤＤ２、ＤＤ３・・・の内容に固有の制御情報番号
“１”、“２”、“３”・・・を付加し、ＤＭＡコント
ローラの内部で制御情報番号“１”、“２”、“３”・
・・をチェックし、ＤＭＡコントローラのチェーン外れ
を検出する。
外れ検出方法に関し、ＣＰＵの負担及びＤＭＡコントロ
ーラの回路量の増大を最小限に抑えて、チェーン外れに
よるシステムの暴走の防止を図ることができるようにす
る。 【解決手段】メモリ内のＤＭＡ制御情報ブロックＤＤ
１、ＤＤ２、ＤＤ３・・・の内容に固有の制御情報番号
“１”、“２”、“３”・・・を付加し、ＤＭＡコント
ローラの内部で制御情報番号“１”、“２”、“３”・
・・をチェックし、ＤＭＡコントローラのチェーン外れ
を検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ（Ｃentral
Ｐrocessing Ｕnit）の処理を介さずに、メモリと周辺
回路との間のデータ転送を行うＤＭＡ（Ｄirect Ｍemor
y Ａccess）コントローラのうち、チェーン方式のＤＭ
Ａコントローラのチェーン外れ検出方法及びチェーン方
式のＤＭＡコントローラに関する。
Ｐrocessing Ｕnit）の処理を介さずに、メモリと周辺
回路との間のデータ転送を行うＤＭＡ（Ｄirect Ｍemor
y Ａccess）コントローラのうち、チェーン方式のＤＭ
Ａコントローラのチェーン外れ検出方法及びチェーン方
式のＤＭＡコントローラに関する。
【０００２】近年、コンピュータ・システムの高機能化
に伴い、システム全体の処理能力のネックとなるバスの
使用効率の向上が図られており、その一貫として、ＣＰ
Ｕの処理を介さずに、直接にメモリと周辺回路との間の
データ転送を行うＤＭＡコントローラの機能向上が要請
されている。
に伴い、システム全体の処理能力のネックとなるバスの
使用効率の向上が図られており、その一貫として、ＣＰ
Ｕの処理を介さずに、直接にメモリと周辺回路との間の
データ転送を行うＤＭＡコントローラの機能向上が要請
されている。
【０００３】一般に、ＤＭＡコントローラは、２種類に
分類することができる。第１の種類のＤＭＡコントロー
ラは、ＤＭＡデータ転送に必要なデータブロックのアド
レス及びサイズをＣＰＵにより書き込まれるものであ
り、第２の種類のＤＭＡコントローラは、メモリ内のＤ
ＭＡ制御情報ブロックからデータブロックのアドレス及
びサイズをそれ自身が読み込むように構成されているも
のである。
分類することができる。第１の種類のＤＭＡコントロー
ラは、ＤＭＡデータ転送に必要なデータブロックのアド
レス及びサイズをＣＰＵにより書き込まれるものであ
り、第２の種類のＤＭＡコントローラは、メモリ内のＤ
ＭＡ制御情報ブロックからデータブロックのアドレス及
びサイズをそれ自身が読み込むように構成されているも
のである。
【０００４】第２の種類のＤＭＡコントローラは、ＣＰ
Ｕの処理を介さずに、複数のデータブロックについてＤ
ＭＡデータ転送が可能であるという利点を有しており、
通信の分野でよく使用されている。
Ｕの処理を介さずに、複数のデータブロックについてＤ
ＭＡデータ転送が可能であるという利点を有しており、
通信の分野でよく使用されている。
【０００５】なお、第２の種類のＤＭＡコントローラに
は、各データブロックに対応する各ＤＡＭ制御情報ブロ
ックをメモリ上に連続させて配置しているメモリをアク
セス対象とするものや、ＤＭＡ制御情報ブロックの中に
次のＤＭＡ制御情報ブロックのアドレスを記憶させ、Ｄ
ＭＡ制御情報ブロックがチェーンを形成しているメモリ
をアクセス対象とするもの、いわゆるチェーン方式のも
の等がある。
は、各データブロックに対応する各ＤＡＭ制御情報ブロ
ックをメモリ上に連続させて配置しているメモリをアク
セス対象とするものや、ＤＭＡ制御情報ブロックの中に
次のＤＭＡ制御情報ブロックのアドレスを記憶させ、Ｄ
ＭＡ制御情報ブロックがチェーンを形成しているメモリ
をアクセス対象とするもの、いわゆるチェーン方式のも
の等がある。
【０００６】
【従来の技術】図４はチェーン方式の従来のＤＭＡコン
トローラの一例の要部を示すブロック図である。
トローラの一例の要部を示すブロック図である。
【０００７】図４中、１は外部アドレスバス、２は外部
データバス、３は外部アドレスバス１に対応して設けら
れているバッファ、４は外部データバス２に対応して設
けられているバッファである。
データバス、３は外部アドレスバス１に対応して設けら
れているバッファ、４は外部データバス２に対応して設
けられているバッファである。
【０００８】また、５はＤＭＡコントローラ内部におい
てアドレスの転送を行うためのアドレス転送バス、６は
ＤＭＡコントローラ内部においてデータの転送を行うた
めのデータ転送バスである。
てアドレスの転送を行うためのアドレス転送バス、６は
ＤＭＡコントローラ内部においてデータの転送を行うた
めのデータ転送バスである。
【０００９】また、７はＤＭＡ制御情報ブロックのアド
レスを格納するためのＤＭＡ制御情報ブロックアドレス
レジスタ、８はデータブロックのアドレスを格納するた
めのデータブロックアドレスレジスタである。
レスを格納するためのＤＭＡ制御情報ブロックアドレス
レジスタ、８はデータブロックのアドレスを格納するた
めのデータブロックアドレスレジスタである。
【００１０】また、９はＤＭＡ制御情報ブロックアドレ
スレジスタ７の内容あるいはデータブロックアドレスレ
ジスタ８の内容をインクリメントするためのインクリメ
ンタである。
スレジスタ７の内容あるいはデータブロックアドレスレ
ジスタ８の内容をインクリメントするためのインクリメ
ンタである。
【００１１】また、１０はデータブロックのサイズ情報
を格納するためのデータブロックサイズレジスタ、１１
はデータブロックサイズレジスタ１０の内容をデクリメ
ントするためのデクリメンタ、１２はＤＭＡコントロー
ラの起動を制御するための情報などを格納するＤＭＡコ
ントローラ制御レジスタである。
を格納するためのデータブロックサイズレジスタ、１１
はデータブロックサイズレジスタ１０の内容をデクリメ
ントするためのデクリメンタ、１２はＤＭＡコントロー
ラの起動を制御するための情報などを格納するＤＭＡコ
ントローラ制御レジスタである。
【００１２】図５は、図４に示す従来のＤＭＡコントロ
ーラによりアクセスされるメモリの構成例を示す図であ
る。
ーラによりアクセスされるメモリの構成例を示す図であ
る。
【００１３】図５中、ＤＢ１、ＤＢ２、ＤＢ３はＤＭＡ
データ転送の対象とされるデータブロック、ＤＤ１、Ｄ
Ｄ２、ＤＤ３はデータブロックＤＢ１、ＤＢ２、ＤＢ３
に対応して設けられているＤＭＡ制御情報ブロックであ
る。
データ転送の対象とされるデータブロック、ＤＤ１、Ｄ
Ｄ２、ＤＤ３はデータブロックＤＢ１、ＤＢ２、ＤＢ３
に対応して設けられているＤＭＡ制御情報ブロックであ
る。
【００１４】ＤＭＡ制御情報ブロックＤＤ１において、
ｘ１、ｘ１＋１、ｘ１＋２はアドレスであり、アドレス
ｘ１にはデータブロックＤＢ１のアドレスａ１が記憶さ
れ、アドレスｘ１＋１にはデータブロックＤＢ１のブロ
ックサイズｂ１が記憶され、アドレスｘ１＋２にはチェ
ーン先のアドレス、いわゆるチェーンアドレスｘ２が記
憶されている。
ｘ１、ｘ１＋１、ｘ１＋２はアドレスであり、アドレス
ｘ１にはデータブロックＤＢ１のアドレスａ１が記憶さ
れ、アドレスｘ１＋１にはデータブロックＤＢ１のブロ
ックサイズｂ１が記憶され、アドレスｘ１＋２にはチェ
ーン先のアドレス、いわゆるチェーンアドレスｘ２が記
憶されている。
【００１５】また、ＤＭＡ制御情報ブロックＤＤ２にお
いて、ｘ２、ｘ２＋１、ｘ２＋２はアドレスであり、ア
ドレスｘ２にはデータブロックＤＢ２のアドレスａ２が
記憶され、アドレスｘ２＋１にはデータブロックＤＢ２
のブロックサイズｂ２が記憶され、アドレスｘ２＋２に
はチェーンアドレスｘ３が記憶されている。
いて、ｘ２、ｘ２＋１、ｘ２＋２はアドレスであり、ア
ドレスｘ２にはデータブロックＤＢ２のアドレスａ２が
記憶され、アドレスｘ２＋１にはデータブロックＤＢ２
のブロックサイズｂ２が記憶され、アドレスｘ２＋２に
はチェーンアドレスｘ３が記憶されている。
【００１６】また、ＤＭＡ制御情報ブロックＤＤ３にお
いて、ｘ３、ｘ３＋１、ｘ３＋２はアドレスであり、ア
ドレスｘ３にはデータブロックＤＢ３のアドレスａ３が
記憶され、アドレスｘ３＋１にはデータブロックＤＢ３
のブロックサイズｂ３が記憶され、アドレスｘ３＋２に
はチェーンアドレスｘ４が記憶されている。
いて、ｘ３、ｘ３＋１、ｘ３＋２はアドレスであり、ア
ドレスｘ３にはデータブロックＤＢ３のアドレスａ３が
記憶され、アドレスｘ３＋１にはデータブロックＤＢ３
のブロックサイズｂ３が記憶され、アドレスｘ３＋２に
はチェーンアドレスｘ４が記憶されている。
【００１７】図４に示す従来のＤＭＡコントローラは、
外部データバス２、バッファ４及びデータ転送バス６を
経由して、ＤＭＡコントローラ制御情報ブロックアドレ
スレジスタ７にＤＭＡ制御情報ブロックＤＤ１のアドレ
スｘ１を書込み、ＤＭＡコントローラ制御レジスタ１２
にＤＭＡコントローラ起動指示データを書き込むと、起
動して、次のような動作が行われる。
外部データバス２、バッファ４及びデータ転送バス６を
経由して、ＤＭＡコントローラ制御情報ブロックアドレ
スレジスタ７にＤＭＡ制御情報ブロックＤＤ１のアドレ
スｘ１を書込み、ＤＭＡコントローラ制御レジスタ１２
にＤＭＡコントローラ起動指示データを書き込むと、起
動して、次のような動作が行われる。
【００１８】（動作１−１）ＤＭＡ制御情報ブロックア
ドレスレジスタ７に書き込まれたＤＭＡ制御情報ブロッ
クＤＤ１のアドレスｘ１は、アドレス転送バス５を経由
して、バッファ３及びインクリメンタ９に転送され、バ
ッファ３に転送されたアドレスｘ１は、外部アドレスバ
ス１に出力される。
ドレスレジスタ７に書き込まれたＤＭＡ制御情報ブロッ
クＤＤ１のアドレスｘ１は、アドレス転送バス５を経由
して、バッファ３及びインクリメンタ９に転送され、バ
ッファ３に転送されたアドレスｘ１は、外部アドレスバ
ス１に出力される。
【００１９】（動作１−２）外部アドレスバス１が示す
アドレスｘ１に記憶されているブロックアドレスａ１
が、外部データバス２、バッファ４及びデータ転送バス
６を経由して、データブロックアドレスレジスタ８に格
納される。
アドレスｘ１に記憶されているブロックアドレスａ１
が、外部データバス２、バッファ４及びデータ転送バス
６を経由して、データブロックアドレスレジスタ８に格
納される。
【００２０】同時に、インクリメンタ９に転送されたＤ
ＭＡ制御情報ブロックアドレスレジスタ７の内容である
アドレスｘ１は、ｘ１＋１にインクリメントされ、アド
レス転送バス５を経由して、ＤＭＡ制御情報ブロックア
ドレスレジスタ７に格納される。
ＭＡ制御情報ブロックアドレスレジスタ７の内容である
アドレスｘ１は、ｘ１＋１にインクリメントされ、アド
レス転送バス５を経由して、ＤＭＡ制御情報ブロックア
ドレスレジスタ７に格納される。
【００２１】（動作２−１）ＤＭＡ制御情報ブロックア
ドレスレジスタ７に格納されているアドレスｘ１＋１
は、アドレス転送バス５を経由してバッファ３及びイン
クリメンタ９に転送され、バッファ３に転送されたアド
レスｘ１＋１は、外部アドレスバス１に出力される。
ドレスレジスタ７に格納されているアドレスｘ１＋１
は、アドレス転送バス５を経由してバッファ３及びイン
クリメンタ９に転送され、バッファ３に転送されたアド
レスｘ１＋１は、外部アドレスバス１に出力される。
【００２２】（動作２−２）外部アドレスバス１が示す
アドレスｘ１＋１に記憶されているブロックサイズｂ１
が、外部データバス２、バッファ４及びデータ転送バス
６を経由して、データブロックサイズレジスタ１０に格
納される。
アドレスｘ１＋１に記憶されているブロックサイズｂ１
が、外部データバス２、バッファ４及びデータ転送バス
６を経由して、データブロックサイズレジスタ１０に格
納される。
【００２３】同時に、インクリメンタ９に転送されたＤ
ＭＡ制御情報ブロックアドレスレジスタ７の内容である
アドレスｘ１＋１は、ｘ１＋２にインクリメントされ、
アドレス転送バス５を経由して、ＤＭＡ制御情報ブロッ
クアドレスレジスタ７に格納される。
ＭＡ制御情報ブロックアドレスレジスタ７の内容である
アドレスｘ１＋１は、ｘ１＋２にインクリメントされ、
アドレス転送バス５を経由して、ＤＭＡ制御情報ブロッ
クアドレスレジスタ７に格納される。
【００２４】（動作３−１）ＤＭＡ制御情報ブロックア
ドレスレジスタ７に格納されているアドレスｘ１＋２
は、アドレス転送バス５を経由して、バッファ３に転送
され、バッファ３に転送されたアドレスｘ１＋２は、外
部アドレスバス１に出力される。
ドレスレジスタ７に格納されているアドレスｘ１＋２
は、アドレス転送バス５を経由して、バッファ３に転送
され、バッファ３に転送されたアドレスｘ１＋２は、外
部アドレスバス１に出力される。
【００２５】（動作３−２）外部アドレスバス１が示す
アドレスｘ１＋２に記憶されているチェーンアドレスｘ
２が、外部データバス２、バッファ４及びデータ転送バ
ス６を経由して、ＤＭＡ制御情報ブロックアドレスレジ
スタ７に格納される。
アドレスｘ１＋２に記憶されているチェーンアドレスｘ
２が、外部データバス２、バッファ４及びデータ転送バ
ス６を経由して、ＤＭＡ制御情報ブロックアドレスレジ
スタ７に格納される。
【００２６】（動作４−１）ＤＭＡ転送要求が発生する
と、データブロックアドレスレジスタ８が格納している
ブロックアドレスａ１が、アドレス転送バス５を経由し
て、バッファ３及びインクリメンタ９に転送され、バッ
ファ３に転送されたブロックアドレスａ１は、外部アド
レスバス１に出力される。
と、データブロックアドレスレジスタ８が格納している
ブロックアドレスａ１が、アドレス転送バス５を経由し
て、バッファ３及びインクリメンタ９に転送され、バッ
ファ３に転送されたブロックアドレスａ１は、外部アド
レスバス１に出力される。
【００２７】同時に、データブロックサイズレジスタ１
０に格納されているデータブロックＤＢ１のブロックサ
イズｂ１がデクリメンタ１１に転送される。
０に格納されているデータブロックＤＢ１のブロックサ
イズｂ１がデクリメンタ１１に転送される。
【００２８】（動作４−２）外部アドレスバス１が示す
ブロックアドレスａ１とＤＭＡ転送要求を発生した外部
周辺回路との間のＤＭＡデータ転送が実施される。
ブロックアドレスａ１とＤＭＡ転送要求を発生した外部
周辺回路との間のＤＭＡデータ転送が実施される。
【００２９】同時に、インクリメンタ９に転送されたデ
ータブロックアドレスレジスタ８の内容であるブロック
アドレスａ１は、ａ１＋１にインクリメントされ、アド
レス転送バス５を経由して、データブロックアドレスレ
ジスタ８に格納される。
ータブロックアドレスレジスタ８の内容であるブロック
アドレスａ１は、ａ１＋１にインクリメントされ、アド
レス転送バス５を経由して、データブロックアドレスレ
ジスタ８に格納される。
【００３０】また、デクリメンタ１１に転送されたデー
タブロックサイズレジスタ１０の内容であるｂ１は、ｂ
１−１にデクリメントされ、データブロックサイズレジ
スタ１０に格納される。
タブロックサイズレジスタ１０の内容であるｂ１は、ｂ
１−１にデクリメントされ、データブロックサイズレジ
スタ１０に格納される。
【００３１】ここに、データブロックサイズレジスタ１
０の内容がゼロでない限り、動作４−１に戻り、ＤＭＡ
データ転送が続行され、データブロックサイズレジスタ
１０の内容がゼロになると、動作１−１に戻り、ＤＭＡ
制御情報ブロックＤＤ２の内容が読み込まれ、同様の動
作が繰り返される。
０の内容がゼロでない限り、動作４−１に戻り、ＤＭＡ
データ転送が続行され、データブロックサイズレジスタ
１０の内容がゼロになると、動作１−１に戻り、ＤＭＡ
制御情報ブロックＤＤ２の内容が読み込まれ、同様の動
作が繰り返される。
【００３２】
【発明が解決しようとする課題】このように、図４に示
す従来のＤＭＡコントローラにおいては、或るＤＭＡ制
御情報ブロックから次のＤＭＡ制御情報ブロックに移行
する際に、チェーンアドレスのみを参照しているため、
ボード内のノイズ等、何らかの要因でチェーンアドレス
の読込み、出力を誤った場合、いわゆるチェーン外れが
生じた場合に、これを検出することができず、予期せぬ
アドレスの内容を破壊し、システム全体の暴走を誘発し
てしまう恐れがある。
す従来のＤＭＡコントローラにおいては、或るＤＭＡ制
御情報ブロックから次のＤＭＡ制御情報ブロックに移行
する際に、チェーンアドレスのみを参照しているため、
ボード内のノイズ等、何らかの要因でチェーンアドレス
の読込み、出力を誤った場合、いわゆるチェーン外れが
生じた場合に、これを検出することができず、予期せぬ
アドレスの内容を破壊し、システム全体の暴走を誘発し
てしまう恐れがある。
【００３３】本発明は、ＣＰＵの負担及びＤＭＡコント
ローラの回路量の増大を最小限に抑えて、チェーン外れ
によるシステムの暴走の防止を図ることができるように
したＤＭＡコントローラのチェーン外れ検出方法及びＤ
ＭＡコントローラを提供することを目的とする。
ローラの回路量の増大を最小限に抑えて、チェーン外れ
によるシステムの暴走の防止を図ることができるように
したＤＭＡコントローラのチェーン外れ検出方法及びＤ
ＭＡコントローラを提供することを目的とする。
【００３４】
【課題を解決するための手段】本発明中、第１の発明
（請求項１記載のＤＭＡコントローラのチェーン外れ検
出方法）は、ＤＭＡデータ転送の対象となる複数のデー
タブロックと、各データブロックに対応して設けられ、
ＤＭＡデータ転送及びチェーン動作に必要なＤＭＡ制御
情報を記憶する複数のＤＭＡ制御情報ブロックとを有し
てなるメモリと、各データブロックについてＤＭＡデー
タ転送を行う前に、対応するＤＭＡ制御情報ブロックの
内容を読込むことにより、ＤＭＡデータ転送及びチェー
ン動作を行うＤＭＡコントローラとを備えるシステムに
おけるＤＭＡコントローラのチェーン外れを検出するＤ
ＭＡコントローラのチェーン外れ検出方法であって、各
ＤＭＡ制御情報ブロックの内容に固有の制御情報番号を
付加し、ＤＭＡコントローラの内部で制御情報番号をチ
ェックすることにより、ＤＭＡコントローラのチェーン
外れを検出するというものである。
（請求項１記載のＤＭＡコントローラのチェーン外れ検
出方法）は、ＤＭＡデータ転送の対象となる複数のデー
タブロックと、各データブロックに対応して設けられ、
ＤＭＡデータ転送及びチェーン動作に必要なＤＭＡ制御
情報を記憶する複数のＤＭＡ制御情報ブロックとを有し
てなるメモリと、各データブロックについてＤＭＡデー
タ転送を行う前に、対応するＤＭＡ制御情報ブロックの
内容を読込むことにより、ＤＭＡデータ転送及びチェー
ン動作を行うＤＭＡコントローラとを備えるシステムに
おけるＤＭＡコントローラのチェーン外れを検出するＤ
ＭＡコントローラのチェーン外れ検出方法であって、各
ＤＭＡ制御情報ブロックの内容に固有の制御情報番号を
付加し、ＤＭＡコントローラの内部で制御情報番号をチ
ェックすることにより、ＤＭＡコントローラのチェーン
外れを検出するというものである。
【００３５】この第１の発明によれば、各ＤＭＡ制御情
報ブロックの内容に固有の制御情報番号を付加し、ＤＭ
Ａコントローラの内部で制御情報番号をチェックするこ
とにより、ＤＭＡコントローラのチェーン外れを検出す
るとしているので、ＣＰＵの負担及びＤＭＡコントロー
ラの回路量の増大を最小限に抑えて、チェーン外れによ
るシステムの暴走の防止を図ることができる。
報ブロックの内容に固有の制御情報番号を付加し、ＤＭ
Ａコントローラの内部で制御情報番号をチェックするこ
とにより、ＤＭＡコントローラのチェーン外れを検出す
るとしているので、ＣＰＵの負担及びＤＭＡコントロー
ラの回路量の増大を最小限に抑えて、チェーン外れによ
るシステムの暴走の防止を図ることができる。
【００３６】本発明中、第２の発明（請求項２記載のＤ
ＭＡコントローラ）は、ＤＭＡデータ転送の対象となる
複数のデータブロックと、各データブロックに対応して
設けられ、ＤＭＡデータ転送及びチェーン動作に必要な
ＤＭＡ制御情報を記憶する複数のＤＭＡ制御情報ブロッ
クとを有し、各ＤＭＡ制御情報ブロックの内容に固有の
制御情報番号が付加されたメモリをアクセス対象とする
ＤＭＡコントローラであって、読み込んだ制御情報番号
をチェックする制御情報番号チェック回路を備えている
というものである。
ＭＡコントローラ）は、ＤＭＡデータ転送の対象となる
複数のデータブロックと、各データブロックに対応して
設けられ、ＤＭＡデータ転送及びチェーン動作に必要な
ＤＭＡ制御情報を記憶する複数のＤＭＡ制御情報ブロッ
クとを有し、各ＤＭＡ制御情報ブロックの内容に固有の
制御情報番号が付加されたメモリをアクセス対象とする
ＤＭＡコントローラであって、読み込んだ制御情報番号
をチェックする制御情報番号チェック回路を備えている
というものである。
【００３７】この第２の発明によれば、読み込んだ制御
情報番号をチェックする制御情報番号チェック回路を備
えているので、ＣＰＵの負担及びＤＭＡコントローラの
回路量の増大を最小限に抑えて、チェーン外れによるシ
ステムの暴走の防止を図ることができる。
情報番号をチェックする制御情報番号チェック回路を備
えているので、ＣＰＵの負担及びＤＭＡコントローラの
回路量の増大を最小限に抑えて、チェーン外れによるシ
ステムの暴走の防止を図ることができる。
【００３８】本発明中、第３の発明（請求項３記載のＤ
ＭＡコントローラ）は、第２の発明において、制御情報
番号チェック回路は、制御情報番号期待値発生回路と、
この制御情報番号期待値発生回路から出力される制御情
報番号期待値とメモリから読み込んだ制御情報番号とを
比較する比較回路とを備えているというものである。
ＭＡコントローラ）は、第２の発明において、制御情報
番号チェック回路は、制御情報番号期待値発生回路と、
この制御情報番号期待値発生回路から出力される制御情
報番号期待値とメモリから読み込んだ制御情報番号とを
比較する比較回路とを備えているというものである。
【００３９】本発明中、第４の発明（請求項４記載のＤ
ＭＡコントローラ）は、第３の発明において、比較回路
は、制御情報番号期待値発生回路から出力される制御情
報番号期待値とメモリから読み込んだ制御情報番号とが
一致しない場合には、ＤＭＡコントローラ起動指示を取
り消すように構成されているというものである。
ＭＡコントローラ）は、第３の発明において、比較回路
は、制御情報番号期待値発生回路から出力される制御情
報番号期待値とメモリから読み込んだ制御情報番号とが
一致しない場合には、ＤＭＡコントローラ起動指示を取
り消すように構成されているというものである。
【００４０】本発明中、第５の発明（請求項５記載のＤ
ＭＡコントローラ）は、第３又は第４の発明において、
制御情報番号期待値発生回路は、制御情報番号期待値を
保持する制御情報番号期待値保持レジスタと、この制御
情報番号期待値保持レジスタに保持された制御情報番号
を更新する更新回路とを備えて構成されているというも
のである。
ＭＡコントローラ）は、第３又は第４の発明において、
制御情報番号期待値発生回路は、制御情報番号期待値を
保持する制御情報番号期待値保持レジスタと、この制御
情報番号期待値保持レジスタに保持された制御情報番号
を更新する更新回路とを備えて構成されているというも
のである。
【００４１】本発明中、第６の発明（請求項６記載のＤ
ＭＡコントローラ）は、第５の発明において、更新回路
は、ＤＭＡ制御情報ブロックのアドレス及びＤＭＡ制御
情報ブロックの内容であるデータブロックのアドレスを
更新する場合に使用されるものであるというものであ
る。
ＭＡコントローラ）は、第５の発明において、更新回路
は、ＤＭＡ制御情報ブロックのアドレス及びＤＭＡ制御
情報ブロックの内容であるデータブロックのアドレスを
更新する場合に使用されるものであるというものであ
る。
【００４２】
【発明の実施の形態】図１は本発明によるＤＭＡコント
ローラの実施の一形態の要部を示すブロック図であり、
本発明によるＤＭＡコントローラのチェーン外れ検出方
法の実施の一形態が実施されるものである。
ローラの実施の一形態の要部を示すブロック図であり、
本発明によるＤＭＡコントローラのチェーン外れ検出方
法の実施の一形態が実施されるものである。
【００４３】図１中、２１は外部アドレスバス、２２は
外部データバス、２３は外部アドレスバス２１に対応し
て設けられているマルチプレクサ（ＭＵＸ）及びバッフ
ァ（以下、単にバッファという）、２４は外部データバ
ス２２に対応して設けられているバッファである。
外部データバス、２３は外部アドレスバス２１に対応し
て設けられているマルチプレクサ（ＭＵＸ）及びバッフ
ァ（以下、単にバッファという）、２４は外部データバ
ス２２に対応して設けられているバッファである。
【００４４】また、２５はＤＭＡコントローラ内部にお
いてアドレスの転送を行うためのアドレス転送バス、２
６はＤＭＡコントローラ内部においてデータの転送を行
うためのデータ転送バスである。
いてアドレスの転送を行うためのアドレス転送バス、２
６はＤＭＡコントローラ内部においてデータの転送を行
うためのデータ転送バスである。
【００４５】また、２７はＤＭＡ制御情報ブロックのア
ドレスを格納するためのＤＭＡ制御情報ブロックアドレ
スレジスタ、２８はデータブロックのアドレスを格納す
るためのデータブロックアドレスレジスタである。
ドレスを格納するためのＤＭＡ制御情報ブロックアドレ
スレジスタ、２８はデータブロックのアドレスを格納す
るためのデータブロックアドレスレジスタである。
【００４６】また、２９はＤＭＡ制御情報ブロックアド
レスレジスタ２７、データブロックアドレスレジスタ２
８又は後述する制御情報番号期待値保持レジスタに対応
して設けられているインクリメンタ／デクリメンタであ
る。
レスレジスタ２７、データブロックアドレスレジスタ２
８又は後述する制御情報番号期待値保持レジスタに対応
して設けられているインクリメンタ／デクリメンタであ
る。
【００４７】また、３０はデータブロックのサイズ情報
を格納するためのデータブロックサイズレジスタ、３１
はデータブロックサイズレジスタ３０の内容をデクリメ
ントするためのデクリメンタ、３２はＤＭＡコントロー
ラの起動を制御するための情報などを格納するＤＭＡコ
ントローラ制御レジスタである。
を格納するためのデータブロックサイズレジスタ、３１
はデータブロックサイズレジスタ３０の内容をデクリメ
ントするためのデクリメンタ、３２はＤＭＡコントロー
ラの起動を制御するための情報などを格納するＤＭＡコ
ントローラ制御レジスタである。
【００４８】また、３３は外部データバス２２及びバッ
ファ２４を経由してデータ転送バス２６に出力される後
述する制御情報番号と比較すべき制御情報番号期待値を
保持する制御情報番号期待値保持レジスタである。
ファ２４を経由してデータ転送バス２６に出力される後
述する制御情報番号と比較すべき制御情報番号期待値を
保持する制御情報番号期待値保持レジスタである。
【００４９】また、３４は制御情報番号期待値保持レジ
スタ３３に保持されている制御情報番号期待値と、外部
データバス２２及びバッファ２４を経由してデータ転送
バス２６に出力された制御情報番号とを比較し、これら
が一致しない場合には、ＤＭＡコントローラ起動指示を
取り消すＤＭＡコントローラ起動指示取消し信号をＤＭ
Ａコントローラ制御レジスタ３２に転送する比較回路で
ある。
スタ３３に保持されている制御情報番号期待値と、外部
データバス２２及びバッファ２４を経由してデータ転送
バス２６に出力された制御情報番号とを比較し、これら
が一致しない場合には、ＤＭＡコントローラ起動指示を
取り消すＤＭＡコントローラ起動指示取消し信号をＤＭ
Ａコントローラ制御レジスタ３２に転送する比較回路で
ある。
【００５０】また、３５はリード／ライト制御及びＤＭ
Ａ転送制御を行うリード／ライト制御・ＤＭＡ転送制御
部である。
Ａ転送制御を行うリード／ライト制御・ＤＭＡ転送制御
部である。
【００５１】なお、インクリメンタ／デクリメンタ２９
と、制御情報番号期待値保持レジスタ３３とで、制御情
報番号期待値発生回路が構成されており、インクリメン
タ／デクリメンタ２９と、制御情報番号期待値保持レジ
スタ３３と、比較回路３４とで、制御情報番号チェック
回路が構成されている。
と、制御情報番号期待値保持レジスタ３３とで、制御情
報番号期待値発生回路が構成されており、インクリメン
タ／デクリメンタ２９と、制御情報番号期待値保持レジ
スタ３３と、比較回路３４とで、制御情報番号チェック
回路が構成されている。
【００５２】図２は本発明によるＤＭＡコントローラの
実施の一形態によりアクセスされるメモリ、即ち、本発
明によるＤＭＡコントローラのチェーン外れ検出方法の
実施の一形態の実施に使用されるメモリの構成例を示す
図である。
実施の一形態によりアクセスされるメモリ、即ち、本発
明によるＤＭＡコントローラのチェーン外れ検出方法の
実施の一形態の実施に使用されるメモリの構成例を示す
図である。
【００５３】図２中、ＤＢ１、ＤＢ２、ＤＢ３はＤＭＡ
データ転送の対象とされるデータブロック、ＤＤ１、Ｄ
Ｄ２、ＤＤ３はデータブロックＤＢ１、ＤＢ２、ＤＢ３
に対応して設けられているＤＭＡ制御情報ブロックであ
る。
データ転送の対象とされるデータブロック、ＤＤ１、Ｄ
Ｄ２、ＤＤ３はデータブロックＤＢ１、ＤＢ２、ＤＢ３
に対応して設けられているＤＭＡ制御情報ブロックであ
る。
【００５４】ＤＭＡ制御情報ブロックＤＤ１において、
ｘ１、ｘ１＋１、ｘ１＋２、ｘ１＋３はアドレスであ
り、アドレスｘ１にはＤＭＡ制御情報ブロックＤＤ１に
固有の制御情報番号“１”が記憶され、アドレスｘ１＋
１にはデータブロックＤＢ１のアドレスａ１が記憶さ
れ、アドレスｘ１＋２にはデータブロックＤＢ１のブロ
ックサイズｂ１が記憶され、アドレスｘ１＋３にはチェ
ーンアドレスｘ２が記憶されている。
ｘ１、ｘ１＋１、ｘ１＋２、ｘ１＋３はアドレスであ
り、アドレスｘ１にはＤＭＡ制御情報ブロックＤＤ１に
固有の制御情報番号“１”が記憶され、アドレスｘ１＋
１にはデータブロックＤＢ１のアドレスａ１が記憶さ
れ、アドレスｘ１＋２にはデータブロックＤＢ１のブロ
ックサイズｂ１が記憶され、アドレスｘ１＋３にはチェ
ーンアドレスｘ２が記憶されている。
【００５５】また、ＤＭＡ制御情報ブロックＤＤ２にお
いて、ｘ２、ｘ２＋１、ｘ２＋２、ｘ２＋３はアドレス
であり、アドレスｘ２にはＤＭＡ制御情報ブロックＤＤ
２に固有の制御情報番号“２”が記憶され、アドレスｘ
２＋１にはデータブロックＤＢ２のアドレスａ２が記憶
され、アドレスｘ２＋２にはデータブロックＤＢ２のブ
ロックサイズｂ２が記憶され、アドレスｘ２＋３には、
チェーンアドレスｘ３が記憶されている。
いて、ｘ２、ｘ２＋１、ｘ２＋２、ｘ２＋３はアドレス
であり、アドレスｘ２にはＤＭＡ制御情報ブロックＤＤ
２に固有の制御情報番号“２”が記憶され、アドレスｘ
２＋１にはデータブロックＤＢ２のアドレスａ２が記憶
され、アドレスｘ２＋２にはデータブロックＤＢ２のブ
ロックサイズｂ２が記憶され、アドレスｘ２＋３には、
チェーンアドレスｘ３が記憶されている。
【００５６】また、ＤＭＡ制御情報ブロックＤＤ３にお
いて、ｘ３、ｘ３＋１、ｘ３＋２、ｘ３＋３はアドレス
であり、アドレスｘ３にはＤＭＡ制御情報ブロックＤＤ
３に固有の制御情報番号“３”が記憶され、アドレスｘ
３＋１にはデータブロックＤＢ３のアドレスａ３が記憶
され、アドレスｘ３＋２にはデータブロックＤＢ３のブ
ロックサイズｂ３が記憶され、アドレスｘ３＋３には、
チェーンアドレスｘ４が記憶されている。
いて、ｘ３、ｘ３＋１、ｘ３＋２、ｘ３＋３はアドレス
であり、アドレスｘ３にはＤＭＡ制御情報ブロックＤＤ
３に固有の制御情報番号“３”が記憶され、アドレスｘ
３＋１にはデータブロックＤＢ３のアドレスａ３が記憶
され、アドレスｘ３＋２にはデータブロックＤＢ３のブ
ロックサイズｂ３が記憶され、アドレスｘ３＋３には、
チェーンアドレスｘ４が記憶されている。
【００５７】即ち、本発明によるＤＭＡコントローラの
チェーン外れ検出方法の実施の一形態の実施に使用され
るメモリは、ＤＭＡ制御情報ブロックＤＤ１、ＤＤ２、
ＤＤ３・・・の内容として、ブロックアドレスａ１、ａ
２、ａ３・・・、ブロックサイズｂ１、ｂ２、ｂ３・・
・及びチェーンアドレスｘ２、ｘ３、ｘ４・・・の他
に、ＤＭＡ制御情報ブロックＤＤ１、ＤＤ２、ＤＤ３・
・・に固有の制御情報番号“１”、“２”、“３”・・
・を付加するというものである。
チェーン外れ検出方法の実施の一形態の実施に使用され
るメモリは、ＤＭＡ制御情報ブロックＤＤ１、ＤＤ２、
ＤＤ３・・・の内容として、ブロックアドレスａ１、ａ
２、ａ３・・・、ブロックサイズｂ１、ｂ２、ｂ３・・
・及びチェーンアドレスｘ２、ｘ３、ｘ４・・・の他
に、ＤＭＡ制御情報ブロックＤＤ１、ＤＤ２、ＤＤ３・
・・に固有の制御情報番号“１”、“２”、“３”・・
・を付加するというものである。
【００５８】図３は、本発明によるＤＭＡコントローラ
の実施の一形態の動作例を示すタイミングチャートであ
る。
の実施の一形態の動作例を示すタイミングチャートであ
る。
【００５９】本発明によるＤＭＡコントローラの実施の
一形態は、外部データバス２２、バッファ２４及びデー
タ転送バス２６を経由して、制御情報番号期待値保持レ
ジスタ３３に“１”を書込み、ＤＭＡ制御情報ブロック
アドレスレジスタ２７にＤＭＡ制御情報ブロックＤＤ１
のアドレスｘ１を書込み、ＤＭＡコントローラ制御レジ
スタ３２にＤＭＡコントローラ起動指示データを書き込
むと、起動して、次のような動作が行われる。
一形態は、外部データバス２２、バッファ２４及びデー
タ転送バス２６を経由して、制御情報番号期待値保持レ
ジスタ３３に“１”を書込み、ＤＭＡ制御情報ブロック
アドレスレジスタ２７にＤＭＡ制御情報ブロックＤＤ１
のアドレスｘ１を書込み、ＤＭＡコントローラ制御レジ
スタ３２にＤＭＡコントローラ起動指示データを書き込
むと、起動して、次のような動作が行われる。
【００６０】（動作１−１）ＤＭＡ制御情報ブロックア
ドレスレジスタ２７に書き込まれたＤＭＡ制御情報ブロ
ックＤＤ１のアドレスｘ１は、アドレス転送バス２５を
経由して、バッファ２３及びインクリメンタ／デクリメ
ンタ２９に転送され、バッファ２３に転送されたアドレ
スｘ１は、外部アドレスバス２１に出力される。
ドレスレジスタ２７に書き込まれたＤＭＡ制御情報ブロ
ックＤＤ１のアドレスｘ１は、アドレス転送バス２５を
経由して、バッファ２３及びインクリメンタ／デクリメ
ンタ２９に転送され、バッファ２３に転送されたアドレ
スｘ１は、外部アドレスバス２１に出力される。
【００６１】（動作１−２）外部アドレスバス２１が示
すアドレスｘ１に記憶されている制御情報番号“１”
が、外部データバス２２、バッファ２４及びデータ転送
バス２６を経由して、比較回路３４に転送され、比較回
路３４において、制御情報番号“１”と、制御情報番号
期待値保持レジスタ３３が保持している制御情報番号期
待値“１”とが比較される。
すアドレスｘ１に記憶されている制御情報番号“１”
が、外部データバス２２、バッファ２４及びデータ転送
バス２６を経由して、比較回路３４に転送され、比較回
路３４において、制御情報番号“１”と、制御情報番号
期待値保持レジスタ３３が保持している制御情報番号期
待値“１”とが比較される。
【００６２】インクリメンタ／デクリメンタ２９に転送
されたＤＭＡ制御情報ブロックアドレスレジスタ２７の
内容であるアドレスｘ１は、ｘ１＋１にインクリメント
され、アドレス転送バス２５を経由して、ＤＭＡ制御情
報ブロックアドレスレジスタ２７に格納される。
されたＤＭＡ制御情報ブロックアドレスレジスタ２７の
内容であるアドレスｘ１は、ｘ１＋１にインクリメント
され、アドレス転送バス２５を経由して、ＤＭＡ制御情
報ブロックアドレスレジスタ２７に格納される。
【００６３】（動作１−３）比較回路３４による制御情
報番号と制御情報番号期待値保持レジスタ３３が保持し
ている制御情報番号期待値との比較の結果、これら制御
情報番号と制御情報番号期待値保持レジスタ３３が保持
している制御情報番号期待値とが一致しない場合には、
比較回路３４は、ＤＭＡコントローラ制御レジスタ３２
に書き込まれているＤＭＡコントローラ起動指示を取消
し、ＤＭＡコントローラ制御レジスタ３２に割込み要求
ビットをセットする。
報番号と制御情報番号期待値保持レジスタ３３が保持し
ている制御情報番号期待値との比較の結果、これら制御
情報番号と制御情報番号期待値保持レジスタ３３が保持
している制御情報番号期待値とが一致しない場合には、
比較回路３４は、ＤＭＡコントローラ制御レジスタ３２
に書き込まれているＤＭＡコントローラ起動指示を取消
し、ＤＭＡコントローラ制御レジスタ３２に割込み要求
ビットをセットする。
【００６４】これに対して、比較回路３４に転送された
制御情報番号と、制御情報番号期待値保持レジスタ３３
が保持している制御情報番号期待値とが一致した場合に
は、動作２−１に移行する。
制御情報番号と、制御情報番号期待値保持レジスタ３３
が保持している制御情報番号期待値とが一致した場合に
は、動作２−１に移行する。
【００６５】この例では、比較回路３４に転送された制
御情報番号は“１”、制御情報番号期待値保持レジスタ
３３が保持している制御情報番号期待値も“１”であ
り、比較回路３４に転送された制御情報番号と制御情報
番号期待値保持レジスタ３３が保持している制御情報番
号期待値は一致するので、動作２−１に移行することに
なる。
御情報番号は“１”、制御情報番号期待値保持レジスタ
３３が保持している制御情報番号期待値も“１”であ
り、比較回路３４に転送された制御情報番号と制御情報
番号期待値保持レジスタ３３が保持している制御情報番
号期待値は一致するので、動作２−１に移行することに
なる。
【００６６】（動作２−１）ＤＭＡ制御情報ブロックア
ドレスレジスタ２７に格納されたアドレスｘ１＋１は、
アドレス転送バス２５を経由して、バッファ２３及びイ
ンクリメンタ／デクリメンタ２９に転送され、バッファ
２３に転送されたアドレスｘ１＋１は、外部アドレスバ
ス２１に出力される。
ドレスレジスタ２７に格納されたアドレスｘ１＋１は、
アドレス転送バス２５を経由して、バッファ２３及びイ
ンクリメンタ／デクリメンタ２９に転送され、バッファ
２３に転送されたアドレスｘ１＋１は、外部アドレスバ
ス２１に出力される。
【００６７】（動作２−２）外部アドレスバス２１が示
すアドレスｘ１＋１に記憶されているブロックアドレス
ａ１が、外部データバス２２、バッファ２４及びデータ
転送バス２６を経由して、データブロックアドレスレジ
スタ２８に格納される。
すアドレスｘ１＋１に記憶されているブロックアドレス
ａ１が、外部データバス２２、バッファ２４及びデータ
転送バス２６を経由して、データブロックアドレスレジ
スタ２８に格納される。
【００６８】同時に、インクリメンタ／デクリメンタ２
９に転送されたＤＭＡ制御情報ブロックアドレスレジス
タ２７の内容であるアドレスｘ１＋１は、ｘ１＋２にイ
ンクリメントされ、アドレス転送バス２５を経由して、
ＤＭＡ制御情報ブロックアドレスレジスタ２７に格納さ
れる。
９に転送されたＤＭＡ制御情報ブロックアドレスレジス
タ２７の内容であるアドレスｘ１＋１は、ｘ１＋２にイ
ンクリメントされ、アドレス転送バス２５を経由して、
ＤＭＡ制御情報ブロックアドレスレジスタ２７に格納さ
れる。
【００６９】（動作３−１）ＤＭＡ制御情報ブロックア
ドレスレジスタ２７に格納されたアドレスｘ１＋２は、
アドレス転送バス２５を経由して、バッファ２３及びイ
ンクリメンタ／デクリメンタ２９に転送され、バッファ
２３に転送されたアドレスｘ１＋２は、外部アドレスバ
ス２１に出力される。
ドレスレジスタ２７に格納されたアドレスｘ１＋２は、
アドレス転送バス２５を経由して、バッファ２３及びイ
ンクリメンタ／デクリメンタ２９に転送され、バッファ
２３に転送されたアドレスｘ１＋２は、外部アドレスバ
ス２１に出力される。
【００７０】（動作３−２）外部アドレスバス２１が示
すアドレスｘ１＋２に記憶されているブロックサイズｂ
２が、外部データバス２２、バッファ２４及びデータ転
送バス２６を経由して、データブロックサイズレジスタ
３０に格納される。
すアドレスｘ１＋２に記憶されているブロックサイズｂ
２が、外部データバス２２、バッファ２４及びデータ転
送バス２６を経由して、データブロックサイズレジスタ
３０に格納される。
【００７１】同時に、インクリメンタ／デクリメンタ２
９に転送されたＤＭＡ制御情報ブロックアドレスレジス
タ２７の内容であるアドレスｘ１＋２は、ｘ１＋３にイ
ンクリメントされ、アドレス転送バス５を経由して、Ｄ
ＭＡ制御情報ブロックアドレスレジスタ２７に格納され
る。
９に転送されたＤＭＡ制御情報ブロックアドレスレジス
タ２７の内容であるアドレスｘ１＋２は、ｘ１＋３にイ
ンクリメントされ、アドレス転送バス５を経由して、Ｄ
ＭＡ制御情報ブロックアドレスレジスタ２７に格納され
る。
【００７２】（動作４−１）ＤＭＡ制御情報ブロックア
ドレスレジスタ２７に格納されたアドレスｘ１＋３は、
アドレス転送バス２５を経由してバッファ２３に転送さ
れ、バッファ２３に転送されたアドレスｘ１＋３は、外
部アドレスバス２１に出力される。
ドレスレジスタ２７に格納されたアドレスｘ１＋３は、
アドレス転送バス２５を経由してバッファ２３に転送さ
れ、バッファ２３に転送されたアドレスｘ１＋３は、外
部アドレスバス２１に出力される。
【００７３】同時に、制御情報番号期待値保持レジスタ
３３に格納されている制御情報番号期待値“１”は、イ
ンクリメンタ／デクリメンタ２９に転送される。
３３に格納されている制御情報番号期待値“１”は、イ
ンクリメンタ／デクリメンタ２９に転送される。
【００７４】（動作４−２）外部アドレスバス２１が示
すアドレスｘ１＋３に記憶されているチェーンアドレス
ｘ２が、外部データバス２２、バッファ２４及びデータ
転送バス２６を経由して、ＤＭＡ制御情報ブロックアド
レスレジスタ２７に格納される。
すアドレスｘ１＋３に記憶されているチェーンアドレス
ｘ２が、外部データバス２２、バッファ２４及びデータ
転送バス２６を経由して、ＤＭＡ制御情報ブロックアド
レスレジスタ２７に格納される。
【００７５】同時に、インクリメンタ／デクリメンタ２
９に転送された制御情報番号期待値“１”は、“２”に
インクリメントされ、制御情報番号期待値保持レジスタ
３３に格納される。
９に転送された制御情報番号期待値“１”は、“２”に
インクリメントされ、制御情報番号期待値保持レジスタ
３３に格納される。
【００７６】（動作５−１）ＤＭＡ転送要求が発生する
と、データブロックアドレスレジスタ２８に格納されて
いるブロックアドレスａ１が、アドレス転送バス２５を
経由して、バッファ２３及びインクリメンタ／デクリメ
ンタ２９に転送され、バッファ２３に転送されたブロッ
クアドレスａ１は、外部アドレスバス２１に出力され
る。
と、データブロックアドレスレジスタ２８に格納されて
いるブロックアドレスａ１が、アドレス転送バス２５を
経由して、バッファ２３及びインクリメンタ／デクリメ
ンタ２９に転送され、バッファ２３に転送されたブロッ
クアドレスａ１は、外部アドレスバス２１に出力され
る。
【００７７】同時に、データブロックサイズレジスタ３
０に格納されているデータブロックＤＢ１のブロックサ
イズｂ１がデクリメンタ３１に転送される。
０に格納されているデータブロックＤＢ１のブロックサ
イズｂ１がデクリメンタ３１に転送される。
【００７８】（動作５−２）外部アドレスバス２１が示
すブロックアドレスａ１とＤＭＡ転送要求を発生した外
部周辺回路との間のＤＭＡデータ転送が実施される。
すブロックアドレスａ１とＤＭＡ転送要求を発生した外
部周辺回路との間のＤＭＡデータ転送が実施される。
【００７９】同時に、インクリメンタ／デクリメンタ２
９に転送されたデータブロックアドレスレジスタ２８の
内容であるブロックアドレスａ１は、ａ１＋１にインク
リメントされ、データブロックアドレスレジスタ２８に
格納される。
９に転送されたデータブロックアドレスレジスタ２８の
内容であるブロックアドレスａ１は、ａ１＋１にインク
リメントされ、データブロックアドレスレジスタ２８に
格納される。
【００８０】また、同時に、デクリメンタ３１に転送さ
れたデータブロックサイズレジスタ３０の内容であるｂ
１は、ｂ１−１にデクリメントされ、データブロックサ
イズレジスタ３０に格納される。
れたデータブロックサイズレジスタ３０の内容であるｂ
１は、ｂ１−１にデクリメントされ、データブロックサ
イズレジスタ３０に格納される。
【００８１】ここに、データブロックサイズレジスタ３
０の内容がゼロでない限り、動作５−１に戻り、データ
ブロックＤＢ１と外部周辺回路との間のＤＭＡデータ転
送が続行される。
０の内容がゼロでない限り、動作５−１に戻り、データ
ブロックＤＢ１と外部周辺回路との間のＤＭＡデータ転
送が続行される。
【００８２】そして、データブロックサイズレジスタ３
０の内容がゼロになると、動作１−１に戻り、ＤＭＡ制
御情報ブロックＤＤ２の内容が読み込まれ、チェーン外
れが発生しない限り、同様の動作が繰り返される。
０の内容がゼロになると、動作１−１に戻り、ＤＭＡ制
御情報ブロックＤＤ２の内容が読み込まれ、チェーン外
れが発生しない限り、同様の動作が繰り返される。
【００８３】なお、図３においては、ＤＭＡ制御情報ブ
ロックＤＤ１の読み込みには成功したが、何らかの原因
で、チェーンが外れ、ＤＭＡ制御情報ブロックＤＤ２の
読み込みを行うことができなかった場合を示している。
ロックＤＤ１の読み込みには成功したが、何らかの原因
で、チェーンが外れ、ＤＭＡ制御情報ブロックＤＤ２の
読み込みを行うことができなかった場合を示している。
【００８４】このように、本発明によるＤＭＡコントロ
ーラの実施の一形態によれば、制御情報番号期待値保持
レジスタ３３と、比較回路３４とを設け、ＤＭＡ制御情
報ブロックＤＤ１、ＤＤ２、ＤＤ３・・・の内容に付加
されている制御情報番号“１”、“２”、“３”・・・
をチェックするとしているので、ＣＰＵの負担を最小限
に抑えて、チェーン外れによるシステムの暴走の防止を
図ることができる。
ーラの実施の一形態によれば、制御情報番号期待値保持
レジスタ３３と、比較回路３４とを設け、ＤＭＡ制御情
報ブロックＤＤ１、ＤＤ２、ＤＤ３・・・の内容に付加
されている制御情報番号“１”、“２”、“３”・・・
をチェックするとしているので、ＣＰＵの負担を最小限
に抑えて、チェーン外れによるシステムの暴走の防止を
図ることができる。
【００８５】また、制御情報番号期待値のインクリメン
トにはＤＭＡ制御情報ブロックアドレスレジスタ２７及
びデータブロックアドレスレジスタ２８の内容の更新に
使用するインクリメンタ／デクリメンタ２９を使用する
としているので、ＤＭＡコントローラの回路量の増大を
最小限に抑えることができる。
トにはＤＭＡ制御情報ブロックアドレスレジスタ２７及
びデータブロックアドレスレジスタ２８の内容の更新に
使用するインクリメンタ／デクリメンタ２９を使用する
としているので、ＤＭＡコントローラの回路量の増大を
最小限に抑えることができる。
【００８６】即ち、本発明によるＤＭＡコントローラの
チェーン外れ検出方法の実施の一形態によれば、ＤＭＡ
制御情報ブロックＤＤ１、ＤＤ２、ＤＤ３・・・の内容
に固有の制御情報番号“１”、“２”、“３”・・・を
付加し、ＤＭＡコントローラの内部で制御情報番号
“１”、“２”、“３”・・・をチェックすることによ
り、ＤＭＡコントローラのチェーン外れを検出するとし
ているので、ＣＰＵの負担及びＤＭＡコントローラの回
路量の増大を最小限に抑えて、チェーン外れによるシス
テムの暴走の防止を図ることができる。
チェーン外れ検出方法の実施の一形態によれば、ＤＭＡ
制御情報ブロックＤＤ１、ＤＤ２、ＤＤ３・・・の内容
に固有の制御情報番号“１”、“２”、“３”・・・を
付加し、ＤＭＡコントローラの内部で制御情報番号
“１”、“２”、“３”・・・をチェックすることによ
り、ＤＭＡコントローラのチェーン外れを検出するとし
ているので、ＣＰＵの負担及びＤＭＡコントローラの回
路量の増大を最小限に抑えて、チェーン外れによるシス
テムの暴走の防止を図ることができる。
【００８７】なお、本発明のＤＭＡコントローラのチェ
ーン外れ検出方法の実施の一形態においては、制御情報
番号として、１以上の整数“１”、“２”、“３”・・
・を使用したが、この代わりに、２の累乗数“２0”、
“２1”、“２3”・・・を使用するようにしても良い。
ーン外れ検出方法の実施の一形態においては、制御情報
番号として、１以上の整数“１”、“２”、“３”・・
・を使用したが、この代わりに、２の累乗数“２0”、
“２1”、“２3”・・・を使用するようにしても良い。
【００８８】
【発明の効果】以上のように、本発明中、第１の発明
（請求項１記載のＤＭＡコントローラのチェーン外れ検
出方法）によれば、各ＤＭＡ制御情報ブロックの内容に
固有の制御情報番号を付加し、ＤＭＡコントローラの内
部で制御情報番号をチェックすることにより、ＤＭＡコ
ントローラのチェーン外れを検出するとしているので、
ＣＰＵの負担及びＤＭＡコントローラの回路量の増大を
最小限に抑えて、チェーン外れによるシステムの暴走の
防止を図ることができ、システムの信頼性の向上を図る
ことができる。
（請求項１記載のＤＭＡコントローラのチェーン外れ検
出方法）によれば、各ＤＭＡ制御情報ブロックの内容に
固有の制御情報番号を付加し、ＤＭＡコントローラの内
部で制御情報番号をチェックすることにより、ＤＭＡコ
ントローラのチェーン外れを検出するとしているので、
ＣＰＵの負担及びＤＭＡコントローラの回路量の増大を
最小限に抑えて、チェーン外れによるシステムの暴走の
防止を図ることができ、システムの信頼性の向上を図る
ことができる。
【００８９】本発明中、第２、第３、第４、第５及び第
６の発明（請求項２、３、４、５及び６記載のＤＭＡコ
ントローラ）によれば、読み込んだ制御情報番号をチェ
ックする制御情報番号チェック回路を備えているので、
ＣＰＵの負担及びＤＭＡコントローラの回路量の増大を
最小限に抑えて、チェーン外れによるシステムの暴走の
防止を図ることができ、システムの信頼性の向上を図る
ことができる。
６の発明（請求項２、３、４、５及び６記載のＤＭＡコ
ントローラ）によれば、読み込んだ制御情報番号をチェ
ックする制御情報番号チェック回路を備えているので、
ＣＰＵの負担及びＤＭＡコントローラの回路量の増大を
最小限に抑えて、チェーン外れによるシステムの暴走の
防止を図ることができ、システムの信頼性の向上を図る
ことができる。
【図１】本発明によるＤＭＡコントローラの実施の一形
態の要部を示すブロック図である。
態の要部を示すブロック図である。
【図２】本発明によるＤＭＡコントローラの実施の一形
態によりアクセスされるメモリの構成例を示す図であ
る。
態によりアクセスされるメモリの構成例を示す図であ
る。
【図３】本発明によるＤＭＡコントローラの実施の一形
態の動作例を示すタイミングチャートである。
態の動作例を示すタイミングチャートである。
【図４】チェーン方式の従来のＤＭＡコントローラの一
例の要部を示すブロック図である。
例の要部を示すブロック図である。
【図５】図４に示す従来のＤＭＡコントローラによりア
クセスされるメモリの構成例を示す図である。
クセスされるメモリの構成例を示す図である。
２１ 外部アドレスバス ２２ 外部データバス ２３、２４ バッファ ２５ アドレス転送バス ２６ データ転送バス ２７ ＤＭＡ制御情報ブロックアドレスレジスタ ２８ データブロックアドレスレジスタ ２９ インクリメンタ／デクリメンタ ３０ データブロックサイズレジスタ ３１ デクリメンタ ３２ ＤＭＡコントローラ制御レジスタ ３３ 制御情報番号期待値保持レジスタ ３４ 比較回路 ３５ リード／ライト制御・ＤＭＡ転送制御部
Claims (6)
- 【請求項１】ＤＭＡデータ転送の対象となる複数のデー
タブロックと、各データブロックに対応して設けられ、
ＤＭＡデータ転送及びチェーン動作に必要なＤＭＡ制御
情報を記憶する複数のＤＭＡ制御情報ブロックとを有し
てなるメモリと、各データブロックについてＤＭＡデー
タ転送を行う前に、対応するＤＭＡ制御情報ブロックの
内容を読込むことにより、ＤＭＡデータ転送及びチェー
ン動作を行うＤＭＡコントローラとを備えるシステムに
おける前記ＤＭＡコントローラのチェーン外れを検出す
るＤＭＡコントローラのチェーン外れ検出方法であっ
て、 各ＤＭＡ制御情報ブロックの内容に固有の制御情報番号
を付加し、前記ＤＭＡコントローラの内部で前記制御情
報番号をチェックすることにより、前記ＤＭＡコントロ
ーラのチェーン外れを検出することを特徴とするＤＭＡ
コントローラのチェーン外れ検出方法。 - 【請求項２】ＤＭＡデータ転送の対象となる複数のデー
タブロックと、各データブロックに対応して設けられ、
ＤＭＡデータ転送及びチェーン動作に必要なＤＭＡ制御
情報を記憶する複数のＤＭＡ制御情報ブロックとを有
し、各ＤＭＡ制御情報ブロックの内容に固有の制御情報
番号が付加されたメモリをアクセス対象とするＤＭＡコ
ントローラであって、 読み込んだ制御情報番号をチェックする制御情報番号チ
ェック回路を備えていることを特徴とするＤＭＡコント
ローラ。 - 【請求項３】前記制御情報番号チェック回路は、制御情
報番号期待値発生回路と、この制御情報番号期待値発生
回路から出力される制御情報番号期待値と前記メモリか
ら読み込んだ制御情報番号とを比較する比較回路とを備
えて構成されていることを特徴とする請求項２記載のＤ
ＭＡコントローラ。 - 【請求項４】前記比較回路は、前記制御情報番号期待値
発生回路から出力される制御情報番号期待値と前記メモ
リから読み込んだ制御情報番号とが一致しない場合に
は、ＤＭＡコントローラ起動指示を取り消すように構成
されていることを特徴とする請求項３記載のＤＭＡコン
トローラ。 - 【請求項５】前記制御情報番号期待値発生回路は、制御
情報番号期待値を保持する制御情報番号期待値保持レジ
スタと、この制御情報番号期待値保持レジスタに保持さ
れた制御情報番号を更新する更新回路とを備えて構成さ
れていることを特徴とする請求項３又は４記載のＤＭＡ
コントローラ。 - 【請求項６】前記更新回路は、前記ＤＭＡ制御情報ブロ
ックのアドレス及び前記ＤＭＡ制御情報ブロックの内容
であるデータブロックのアドレスを更新する場合に使用
されるものであることを特徴とする請求項５記載のＤＭ
Ａコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246755A JPH1091571A (ja) | 1996-09-19 | 1996-09-19 | Ｄｍａコントローラのチェーン外れ検出方法及びｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246755A JPH1091571A (ja) | 1996-09-19 | 1996-09-19 | Ｄｍａコントローラのチェーン外れ検出方法及びｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091571A true JPH1091571A (ja) | 1998-04-10 |
Family
ID=17153182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246755A Withdrawn JPH1091571A (ja) | 1996-09-19 | 1996-09-19 | Ｄｍａコントローラのチェーン外れ検出方法及びｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615292B1 (en) | 1999-03-26 | 2003-09-02 | Nec Corporation | Data transfer apparatus performing DMA data transfer from non-consecutive addresses |
| US7698473B2 (en) | 2005-01-05 | 2010-04-13 | Sony Computer Entertainment Inc. | Methods and apparatus for list transfers using DMA transfers in a multi-processor system |
-
1996
- 1996-09-19 JP JP8246755A patent/JPH1091571A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615292B1 (en) | 1999-03-26 | 2003-09-02 | Nec Corporation | Data transfer apparatus performing DMA data transfer from non-consecutive addresses |
| US7698473B2 (en) | 2005-01-05 | 2010-04-13 | Sony Computer Entertainment Inc. | Methods and apparatus for list transfers using DMA transfers in a multi-processor system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |