JPH1092182A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＲＡＭ装置におけるランダムアクセス時の
プリチャージ期間によるアクセス速度の低下を改善す
る。 【解決手段】 メモリセル１５としてａ，ｂの２系統の
データ入出力ポート（６８，６９）と（７０，７１）と
を設け、これ等各系統のビット線（４０，４１）と（４
２，４３）とを、独立にプリチャージ可能としておく
（３３，３４）。ａ系統がワード線４４により選択され
てデータの読出し／書込みの期間中に、ｂ系統をプリチ
ャージすることで、外部からは見掛け上プリチャージ期
間がない様に見え、高速化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にランダムアクセス可能なスタティック型の半導
体記憶装置に関するものである。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）は、複
数個のスタティック型メモリセルをマトリクス配置して
なるメモリセルアレイを含む。メモリセルの選択端子は
行方向毎にワード線に結合され、メモリセルのデータ入
出力端子は列方向毎に相補ビット線（相補データ線とも
称される）に結合している。各々の相補ビット線は、相
補ビット線に１対１結合した複数個の列選択スイッチを
含み、列選択スイッチ（カラムスイッチ回路）を介して
相補コモンビット線に共通接続されている。

【０００３】外部より入力されるアドレス信号は、それ
に対応して配置されたアドレスバッファを介して行アド
レスデコーダや列アドレスデコーダに伝達される。行ア
ドレスデコーダのデコード出力に基づいて、入力アドレ
ス信号に対応するワード線が選択レベルに駆動される
と、このワード線に結合されたメモリセルが選択され
る。

【０００４】また、列アドレスデコーダのデコード出力
に基づいて列選択スイッチがオンされて、上記選択され
たメモリセルが、相補コモンビット線に導通する。この
とき相補コモンビット線の電位は、データ入出力回路に
含まれているセンスアンプで増幅され、更に出力バッフ
ァ等を介して外部に出力される。

【０００５】また、データ入出力回路に含まれる入力バ
ッファに外部から書込みデータが与えられると、その書
込みデータに従って相補コモンビット線が駆動され、そ
れにより、アドレス信号によって選択された相補ビット
線を介して所定のメモリセルにそのデータに対応する電
荷情報が蓄積される。

【０００６】メモリセルをアクセスする直前に、１対の
相補ビット線を所定の時間だけ“１”レベルにプリチャ
ージ（誤書込みに対する保護）し、プリチャージ用ＭＯ
Ｓトランジスタをオフにした後にメモリセルをアクセス
する。これには、プリチャージ用ＭＯＳトランジスタの
オン／オフを制御する信号としてメモリセルのアクセス
と同期した信号が必要である。よって、連続して読出し
書込みを行う時はプリチャージ動作と読出し書込み動作
とが交互に行われる動作となる。

【０００７】また、例えば特開平７−２１１０７６号公
報に開示されているように、スタティック型メモリセル
を集積形成してなる半導体記憶装置において、スタティ
ック型メモリセルからビット線に読出されたデータを保
持するためのラッチ回路と、このラッチ回路の保持デー
タを選択的にセンスアンプに伝達するためのカラムスイ
ッチとを含んで半導体記憶装置を構成する場合、行アド
レスが同一で列アドレスが順次変化される期間、ビット
線のプリチャージを禁止し、ラッチ回路内データを順次
出力することによって、目的のデータが出力できる。

【０００８】これによって、当該期間における行アドレ
スデコード，ワード線駆動及びビット線プリチャージに
要する時間を省略でき、半導体記憶装置の高速化を達成
する。

【０００９】また、行アドレスが同一で列アドレスが順
次変化される期間で、ラッチ回路で外部からのデータを
順にラッチし、メモリセルへ一行分のデータを一斉に転
写することによって、行アドレスデコード，ワード線駆
動及びビット線プリチャージに要する時間を省略でき、
半導体記憶装置の高速化を達成する。

【００１０】

【発明が解決しようとする課題】しかし、上述した従来
の技術では、セルをランダムにアクセスする場合や列ア
ドレス変化だけでは十分でない場合等、行アドレスが変
化する必要のあるアクセスを行う場合には、再びプリチ
ャージ動作を行い、プリチャージ期間が過ぎた後セルに
アクセスしなければならないために、プリチャージ期間
の長さによってアクセス動作速度が低下するという不具
合を有している。

【００１１】従って、本発明の目的は、ランダムアクセ
ス時のアクセス速度が低下しない半導体記憶装置を提供
することである。

【００１２】

【課題を解決するための手段】本発明による半導体記憶
装置は、各々が複数系統のデータ入出力ポートを有する
メモリセルと、前記メモリセルの前記データ入出力ポー
トの各系統に夫々対応して設けられ対応系統のデータ入
出力ポートに夫々接続された複数系統のデータ入出力ビ
ット線と、これ等各系統のデータ入出力ビット線に夫々
対応して設けられた複数系統の選択用ワード線と、前記
データ入出力用ビット線の各系統に対して夫々独立にプ
リチャージ制御を行うプリチャージ手段と、前記メモリ
セルに対してデータの入出力を行う際に前記複数系統の
ワード線と前記複数系統のデータ入出力用ビット線との
うち対応する一組の系統を選択する選択手段と、この選
択手段により選択された一組の系統のワード線とデータ
入出力用ビット線とを用いてデータの入出力を行ってい
る期間に、非選択中の他系統のデータ入出力用ビット線
のプリチャージをなすよう制御する手段とを含むことを
特徴とする。

【００１３】本発明による他の半導体記憶装置は、各々
が第１及び第２系統のデータ入出力ポートを有するメモ
リセルと、前記メモリセルの前記データ入出力ポートの
各系統に夫々対応して設けられ対応系統のデータ入出力
ポートに夫々接続された第１及び第２系統のデータ入出
力ビット線と、これ等第１及び第２系統のデータ入出力
ビット線に夫々対応して設けられた第１及び第２系統の
選択用ワード線と、前記第１及び第２系統のデータ入出
力用ビット線の各系統に対して夫々独立にプリチャージ
制御を行うプリチャージ手段と、前記プリチャージ手段
による前記第１系統のデータ入出力ビット線に対するプ
リチャージの期間中、前記第２系統の選択用ワード線と
それに対応する第２系統のデータ入出力用ビット線との
組を選択してデータの入出力をなすよう制御する制御手
段とを含むことを特徴とする。

【００１４】本発明の作用を述べると、各メモリセルと
して、データ入出力ポートを複数有する様に構成し、こ
れ等ポートの各系統毎に、データ入出力用ビット線及び
選択ワード線を夫々１組ずつ設け、これ等各系統のプリ
チャージ期間を、他系統のデータ入出力期間に行うもの
である。

【００１５】

【発明の実施の形態】本発明の実施形態について図面を
参照して詳細に説明する。

【００１６】図１は、本発明の一実施例であるＳＲＡＭ
のブロック構成図である。図１において、１００は複数
個のスタティック型メモリセルＭＣ１５（以下、「メモ
リセルＭＣ１５」という）をマトリクス配置したメモリ
セルアレイである。

【００１７】また、周辺回路として、コントロール回路
（Ｔ−ＣＴＲＬ）４、データ出力マルチプレクサ（ＭＵ
Ｘ）２２、行アドレスバッファ（Ｘ−ｂｕｆ）１、列ア
ドレスバッファ（Ｙ−ｂｕｆ）１２、制御信号バッファ
（Ｃ−ｂｕｆ）１１、データ入力バッファ（Ｉ−ｂｕ
ｆ）２４、データ出力バッファ（Ｏ−ｂｕｆ）２３、ａ
系統行アドレスラッチ（Ｘａ−ＬＣＨ）２、ｂ系統行ア
ドレスラッチ（Ｘｂ−ＬＣＨ）５、ａ系統列アドレスラ
ッチ（Ｙａ−ＬＣＨ）７、ｂ系統列アドレスラッチ（Ｙ
ｂ−ＬＣＨ）１０、ａ系統行アドレスデコーダ（Ｘａ−
ＤＥＣ）３、ｂ系統行アドレスデコーダ（ｘｂ−ＤＥ
Ｃ）６、ａ系統列アドレスデコーダ（Ｙａ−ＤＥＣ）
８、ｂ系統列アドレスデコーダ（Ｙｂ−ＤＥＣ）９が設
けられている。

【００１８】更に、周辺回路として、ａ系統プリチャー
ジ回路（ＬＯＡＤａ）１３、ｂ系統プリチャージ回路
（ＬＯＡＤｂ）１４、ａ系統列選択スイッチ（Ｙａ−Ｓ
Ｗ）１６、ｂ系統列選択スイッチ（Ｙｂ−ＳＷ）１７、
ａ系統センスアンプ（ＳＡＭＰ−ａ）１８、ｂ系統セン
スアンプ（ＳＡＭＰ−ｂ）１９、ａ系統書込みアンプ
（ＷＡＭＰ−ａ）２０、ｂ系統書込みアンプ（ＷＡＭＰ
−ｂ）２１、ａ系統ワード線４４、ｂ系統ワード線４
５、ａ系統相補ビット線４０，４１、ｂ系統相補ビット
線４２，４３、ａ系統相補コモンビット線４８，４９、
ｂ系統相補コモンビット線５０，５１、ａ系統列選択線
４６、ｂ系統列選択線４７が設けられている。

【００１９】尚、信号線として、ａ系統プリチャージ制
御信号３３、ｂ系統プリチャージ制御信号３４、ａ系統
行アドレスラッチ制御信号２５、ｂ系統行アドレスラッ
チ制御信号２７、ａ系統列アドレスラッチ制御信号２
９、ｂ系統列アドレスラッチ制御信号３１、ａ系統行ア
ドレスデコーダ制御信号２６、ｂ系統行アドレスデコー
ダ制御信号２８、ａ系統列アドレスデコーダ制御信号３
０、ｂ系統列アドレスデコーダ制御信号３２、ａ系統セ
ンスアンプ制御信号３５、ｂ系統センスアンプ制御信号
３７、ａ系統書込みアンプ制御信号３６、ｂ系統書込み
アンプ制御信号３８、データ出力マルチプレクサ制御信
号３９、共通行アドレスバス５２、ａ系統行アドレス線
５３、ｂ系統行アドレス線５４、共通列アドレスバス５
８、ａ系統列アドレス線５５、ｂ系統列アドレス線５
６、外部制御信号５７が設けられている。制御信号２５
〜３９を内部制御信号と呼ぶ。

【００２０】本発明においては、一つのデータ入出力端
子から各メモリセルＭＣ１５に対してデータの読出し，
書込みを行うための２系統の同等のパス及びこれ等２系
統の選択機構を有しており、１つをａ系統、他をｂ系統
と呼ぶ。

【００２１】図２はメモリセルＭＣ１５の回路例を示し
ており、メモリセルは、互いに入出力が交叉接続された
インバータ７２，７３のラッチ型式とされている。この
１つのメモリセルに対してａ系統の１対のビット線４
０，４１の他に、ｂ系統のビット線４２，４３と、ａ系
統のワード線４４、ｂ系統のワード線４５とが設けられ
ている。

【００２２】ａ系統のビット線４０，４１はメモリセル
のａ系統の入出力ポート６８，６９に接続されており、
またｂ系統のビット線４２，４３はｂ系統の入出力ポー
ト７０，７１に接続されている。そして、入出力ポート
６８，６９はトランスファゲート７４，７５を介してイ
ンバータ７２，７３の入出力接続点の夫々に接続されて
おり、入出力ポート７０，７１はトランスファゲート７
６，７７を介して同じくインバータ７２，７３の入出力
接続点に夫々接続されている。

【００２３】ａ系統のトランスファゲート７４，７５の
各ゲート端子６４，６５はａ系統のワード線４４に接続
され、ｂ系統のトランスファゲート７６，７７の各ゲー
ト端子６６，６７はｂ系統のワード線４５に接続されて
いる。

【００２４】外部より入力される（ｋ＋１）ビットのア
ドレス信号Ａ０〜Ａｋのうち、上位（ｋ−ｕ）ビットＡ
ｕ＋１〜Ａｋは、行アドレスとしてそれに対応して配置
された行アドレスバッファＸ−ｂｕｆ１に入力され、行
アドレスバッファＸ−ｂｕｆ１の出力は共通行アドレス
バス５２に接続される。

【００２５】また、アドレス信号Ａ０〜Ａｋのうち、下
位（ｕ＋１）ビットＡ０〜Ａｕは、列アドレスとしてそ
れに対応して配置された列アドレスバッファＹ−ｂｕｆ
１２に入力され、列アドレスバッファＹ−ｂｕｆ１２の
出力は共通列アドレスバス５８に接続される。

【００２６】外部から入力される制御信号（チップセレ
クト，ライトイネーブル等を含む）は、それに対応した
制御信号バッファ１１に入力され、制御信号バッファ１
１の出力は外部制御信号５７に接続される。

【００２７】ａ系統行アドレスラッチ２のデータ入力端
子には共通行アドレスバス５２が接続され、ラッチ制御
信号端子にはａ系統行アドレスラッチ制御信号２５が接
続され、データ出力端子にはａ系統行アドレス線５３が
接続される。ａ系統行アドレスデコーダ３のデータ入力
端子にはａ系統行アドレス線５３が接続され、デコーダ
制御信号入力端子にはａ系統行アドレスデコーダ制御信
号２６が接続され、デコード信号出力端子にはａ系統ワ
ード線４４が接続される。

【００２８】ｂ系統行アドレスラッチ５のデータ入力端
子には共通行アドレスバス５２が接続され、ラッチ制御
信号入力端子にはｂ系統行アドレスラッチ制御信号２７
が接続され、データ出力端子にはｂ系統行アドレス線５
４が接続される。ｂ系統行アドレスデコーダ６のデータ
入力端子にはｂ系統行アドレス線５４が接続され、デコ
ーダ制御信号入力端子にはｂ系統行アドレスデコーダ制
御信号２８が接続され、デコード信号出力端子にはｂ系
統ワード線４５が接続される。

【００２９】コントロール回路Ｔ−ＣＴＲＬ４のデータ
入力端子には共通行アドレスバス５２と共通列アドレス
バス５８が接続され、外部制御信号入力端子には外部制
御信号５７が接続され、制御信号出力端子には内部制御
信号２５〜３９が接続される。

【００３０】ａ系統列アドレスラッチ７のデータ入力端
子には共通列アドレスバス５８が接続され、ラッチ制御
信号入力端子にはａ系統列アドレスラッチ制御信号２９
が接続され、データ出力端子にはａ系統列アドレス線５
５が接続される。ａ系統列アドレスデコーダ８のデータ
入力端子にはａ系統列アドレス線５５が接続され、デコ
ーダ制御信号入力端子にはａ系統列アドレスデコーダ制
御信号３０が接続され、デコード信号出力端子にはａ系
統列選択線４６が接続される。

【００３１】ｂ系統列アドレスラッチ１０のデータ入力
端子には共通列アドレスバス５８が接続され、ラッチ制
御信号入力端子にはｂ系統列アドレスラッチ制御信号３
１が接続され、データ出力端子にはｂ系統列アドレス線
５６が接続される。ｂ系統列アドレスデコーダ９のデー
タ入力端子にはｂ系統列アドレス線５６が接続され、デ
コーダ制御信号入力端子にはｂ系統列アドレスデコーダ
制御信号３２が接続され、デコード信号出力端子にはｂ
系統列選択線４７が接続される。

【００３２】ａ系統プリチャージ回路ＬＯＡＤａ１３の
プリチャージ制御信号入力端子にはａ系統プリチャージ
制御信号３３が接続され、プリチャージ出力端子にはａ
系統相補ビット線４０，４１が接続される。ｂ系統プリ
チャージ回路ＬＯＡＤｂ１４のプリチャージ制御信号入
力端子にはｂ系統プリチャージ制御信号３４が接続さ
れ、プリチャージ出力端子にはｂ系統相補ビット線４
２，４３が接続される。

【００３３】メモリセルＭＣ１５のａ系統セル選択端子
にはａ系統ワード線４４が接続され、ｂ系統セル選択端
子にはｂ系統ワード線４５が接続され、ａ系統セルデー
タ入出力端子にはａ系統相補ビット線４０，４１が接続
され、ｂ系統セルデータ入出力端子にはｂ系統相補ビッ
ト線４２，４３が接続される。

【００３４】ａ系統列選択スイッチ１６の列選択入力端
子にはａ系統列選択線４６が接続され、データ入出力端
子にはａ系統相補ビット線４０，４１が接続され、もう
一つのデータ入出力端子にはａ系統相補コモンビット線
４８，４９が接続される。

【００３５】ｂ系統列選択スイッチ１７の列選択入力端
子にはｂ系統列選択線４７が接続され、データ入出力端
子にはｂ系統相補ビット線４２，４３が接続され、もう
一つのデータ入出力端子にはｂ系統相補コモンビット線
５０，５１が接続される。

【００３６】ａ系統センスアンプ１８のセンスアンプ制
御信号入力端子にはａ系統センスアンプ制御信号３５が
接続され、センスアンプデータ入力端子にはａ系統相補
コモンビット線４８，４９が接続され、センスアンプデ
ータ出力端子にはデータ線５９が接続される。

【００３７】ｂ系統センスアンプ１９のセンスアンプ制
御信号入力端子にはｂ系統センスアンプ制御信号３７が
接続され、センスアンプデータ入力端子にはｂ系統相補
コモンビット線５０，５１が接続され、センスアンプデ
ータ出力端子にはデータ線６０が接続される。

【００３８】データ出力マルチプレクサ２２のデータ入
力端子１にはデータ線５９が接続され、データ入力端子
２にはデータ線６０が接続され、データ出力マルチプレ
クサ制御信号入力端子にはデータ出力マルチプレクサ制
御信号３９が接続され、データ出力端子にはデータ線６
３が接続される。データ出力バッファ２３のデータ入力
端子にはデータ線６３が接続され、データ出力端子は外
部データバスと接続される。

【００３９】ａ系統書込みアンプ２０のデータ入力端子
にはデータ線６１が接続され、書込みアンプ制御信号入
力端子には書込みアンプ制御信号３６が接続され、デー
タ出力端子にはａ系統相補コモンビット線４８，４９が
接続される。

【００４０】ｂ系統書込みアンプ２１のデータ入力端子
にはデータ線６２が接続され、書込みアンプ制御信号入
力端子には書込みアンプ制御信号３８が接続され、デー
タ出力端子にはｂ系統相補コモンビット線５０，５１が
接続される。データ入力バッファ２４のデータ出力端子
にはデータ線６１，６２が接続され、データ入力端子は
外部データバスと接続される。

【００４１】複数個のメモリセルＭＣ１５をマトリクス
配置したメモリアレイ１００は、メモリセルＭＣ１５を
列方向に２の（ｋ−ｕ）乗個配置し、行方向に２のｕ乗
個配置したものである。

【００４２】図３には、本実施例の読出し時のタイミン
グチャートを、図４には書込み時のタイミングチャート
を示す。

【００４３】図３，図４中のアドレスＡ１〜Ａ５は、外
部から入力されたアドレスとタイミングであり、Ｄ１〜
Ｄ５は、Ａ１〜Ａ５に対応するデータの入出力タイミン
グである。

【００４４】次に、本実施例の動作についてこれ等タイ
ミングチャートを用いて説明する。説明の便宜上、ａ系
統プリチャージ動作を行っている時をａ１フェーズ、ａ
系統によりメモリセルＭＣ１５とデータの入出力動作を
行っている時をａ２フェーズ、ｂ系統プリチャージ動作
を行っている時をｂ１フェーズ、ｂ系統によりメモリセ
ルＭＣ１５とデータの入出力動作を行っている時をｂ２
フェーズと呼ぶ。

【００４５】先ず、読出し動作について図３を参照して
詳細に説明する。アドレスが変化すると、（図３中
（ｂ））、ａ１フェーズとなり、ａ系統プリチャージ制
御信号３３をハイレベルとし（図３中（ｄ））、ａ系統
ＬＯＡＤａ１３はプリチャージ動作をする。ａ系統行ア
ドレスラッチ制御信号２５，ａ系統列アドレスラッチ制
御信号２９をハイレベルとし（図３中（ｆ））、ａ系統
行アドレスラッチ２とａ系統列アドレスラッチ７は書込
み動作をする（図３中（ｈ））。

【００４６】ａ系統行アドレスデコーダ制御信号２６に
よりａ系統行アドレスデコーダＸａ−ＤＥＣ３は、全非
選択状態となる。ａ系統列アドレスデコーダ制御信号３
０によりａ系統列アドレスデコーダＹａ−ＤＥＣ８は、
全選択状態となり、ａ系統のプリチャージを開始する。

【００４７】ａ系統ビット線のプリチャージが完了する
とａ２フェーズとなり、コントロール回路Ｔ−ＣＴＲＬ
４の制御によって以下の動作をする。ａ系統プリチャー
ジ信号３３をローレベル状態とし（図３中（ｄ））、ａ
系統ＬＯＡＤａ１３のプリチャージ動作を停止する。ａ
系統センスアンプ制御信号３５をハイレベルとし（図３
中（ｌ））、ａ系統センスアンプ１８を活性状態にす
る。

【００４８】ａ系統行アドレスラッチ制御信号２５，ａ
系統列アドレスラッチ制御信号２９をローレベルとし
（図３中（ｆ））、ａ系統行アドレスラッチ２とａ系統
列アドレスラッチ７は入力されたアドレスを保持する
（図３中（ｈ））。

【００４９】ａ系統行アドレスデコーダ制御信号２６，
ａ系統列アドレスデコーダ制御信号３０をイネーブル状
態とし（図３中（ｊ））、ａ系統行アドレスデコーダＸ
ａ−ＤＥＣ３，ａ系統列アドレスデコーダＹａ−ＤＥＣ
８は、夫々入力アドレスに対応したａ系統ワード線４４
のうちの一本、ａ系統列選択線４６のうちの一本を選択
レベルに駆動する。以上の操作により唯一のメモリセル
ＭＣ１５が選択され、活性化したａ系統センスアンプ１
８により増幅される。この時、データ出力マルチプレク
サ制御信号３９によりデータ出力マルチプレクサ２２は
ａ系統センスアンプ１８により増幅されたデータを外部
に出力する（図３中（ｃ））。

【００５０】ａ１フェーズ完了後にアドレスが変化する
と、ｂ１フェーズとなり、ｂ系統プリチャージ制御信号
３４をハイレベルとし（図３中（ｅ））、ｂ系統ＬＯＡ
Ｄｂ１４はプリチャージ動作をする。ｂ系統行アドレス
ラッチ制御信号２７，ｂ系統列アドレスラッチ制御信号
３１をハイレベルとし（図３中（ｇ））、ｂ系統行アド
レスラッチ５とｂ系統列アドレスラッチ１０は書込み動
作をする（図３中（ｉ））。

【００５１】ｂ系統行アドレスデコーダ制御信号２８に
よりｂ系統行アドレスデコーダＸｂ−ＤＥＣ６は、全非
選択状態となる。ｂ系統列アドレスデコーダ制御信号３
２によりｂ系統列アドレスデコーダＹｂ−ＤＥＣ９は、
全選択状態となり、ｂ系統のプリチャージを開始する。

【００５２】ｂ系統プリチャージ完了後、ｂ２フェーズ
となり、コントロール回路Ｔ−ＣＴＲＬ４の制御によっ
て以下の動作をする。ｂ系統プリチャージ信号３４をロ
ーレベルとし（図３中（ｅ））、ｂ系統ＬＯＡＤｂ１４
のプリチャージ動作を停止する。ｂ系統センスアンプ制
御信号３７をハイレベルとし（図３中（ｍ））、ｂ系統
センスアンプ１９を活性状態にする。ｂ系統行アドレス
ラッチ制御信号２７，ｂ系統列アドレスラッチ制御信号
３１をローレベルとし（図３中（ｇ））、ｂ系統行アド
レスラッチ５とｂ系統列アドレスラッチ１０は入力され
たアドレスを保持する（図３中（ｉ））。

【００５３】ｂ系統行アドレスデコーダ制御信号２８，
ｂ系統列アドレスデコーダ制御信号３２により（図３中
（ｊ））、ｂ系統行アドレスデコーダＸｂ−ＤＥＣ６，
ｂ系統列アドレスデコーダＹｂ−ＤＥＣ９は、夫々入力
アドレスに対応したｂ系統ワード線５４のうちの一本、
ｂ系統列選択線４７のうちの一本を選択レベルに駆動す
る。そのことによって、唯一のメモリセルＭＣ１５が選
択され活性化したｂ系統センスアンプ１９により増幅さ
れる。

【００５４】この時、データ出力マルチプレクサ制御信
号３９によりデータ出力マルチプレクサ２２はｂ系統セ
ンスアンプ１９により増幅されたデータを外部に出力す
る（図３中（ｃ））。ｂ１フェーズ完了後にアドレスが
変化すると、再度ａ１フェーズに移行し、以降この動作
を繰返すことにより外部にデータを読出す。

【００５５】以上、データの読出しについて説明した
が、書込みについても同様の動作を行うことで対応で
き、図４を参照して説明する。外部からのアドレス入力
によりＴ−ＣＴＲＬ４から出力される各種制御信号によ
り、書込みメモリセルＭＣと書込み相補ビット線を一つ
選択し、ａ２フェーズでは、読込み時のａ系統センスア
ンプ１８の代りに、ａ系統書込み制御信号３６をハイレ
ベルとし（図４中（ｌ））、ａ系統書込みアンプＷＡＭ
Ｐ−ａ２０を活性化し、入力バッファＩ−ｂｕｆ２４か
ら入力されるデータをメモリセルＭＣ１５に書込む（図
４中（ｃ））。

【００５６】また、ｂ２フェーズでは、読込み時のｂ系
統センスアンプ１９の代りに、ｂ系統書込み制御信号３
８をハイレベルとし（図４中（ｍ））、ｂ系統書込みア
ンプＷＡＭＰ−ｂ２０を活性化し、入力バッファＩ−ｂ
ｕｆ２４から入力されるデータをメモリセルＭＣ１５に
書込む（図４中（ｃ））。

【００５７】ａ１フェーズとｂ１フェーズはアドレスの
変化によって動作開始し、ａ１フェーズからａ２フェー
ズへ、ｂ１フェーズからｂ２フェーズへは、プリチャー
ジ時間を経て移行する。また、ａ２フェーズとｂ２フェ
ーズは内部でアドレスを夫々保持しているので、ａ２フ
ェーズとｂ２フェーズでの入力アドレスの変化を可能と
する。

【００５８】また、書込み動作と読出し動作で、タイミ
ング等の変化はないので、読出し，書込みの連続動作だ
けでなく読出し書込みの順番がランダムでも同様にアク
セスできる。

【００５９】図５は本発明の第２の実施例のブロック構
成図であり、図１と同等部分は同一符号にて示す。本実
施例では、図１の第１の実施例より行アドレスラッチ
２，５、列アドレスラッチ７，１０及びその制御機構２
５，２７，２９，３１を除いたものである。

【００６０】ａ系統行アドレスデコーダ３のデータ入力
端子には共通行アドレスバス５２が接続され、ｂ系統行
アドレスデコーダ６のデータ入力端子には共通行アドレ
スバス５２が接続され、ａ系統列アドレスデコーダ８の
データ入力端子には共通列アドレスバス５８が接続さ
れ、ｂ系統列アドレスデコーダ９のデータ入力端子には
共通列アドレスバス５８が接続され、コントロール回路
Ｔ−ＣＴＲＬ４は、各種内部制御信号２６，２８，３０
〜３９を出力する。上記以外の構成は第１の実施例に示
した構成と同一の構成をとる。

【００６１】また、第２の実施例の動作は、ａ系統とｂ
系統夫々非アクセス時には常時、ビット線プリチャージ
信号３３，３４をハイレベルとし、列アドレスデコーダ
制御信号３０，３２により各々列アドレスデコーダＹａ
−ＤＥＣ８，Ｙｂ−ＤＥＣ９は、全選択状態にして、プ
リチャージ動作をさせておく。

【００６２】第１の実施例のａ２フェーズ動作において
外部から入力されたアドレスをａ系統列アドレスデコー
ダ３，８で直接デコードし（図６，図７中（ｇ）），
（図６，図７中（ｆ））、ｂ２フェーズ動作において外
部から入力されたアドレスをｂ系統列アドレスデコーダ
６，９で直接デコードし（図６，図７中（ｇ））、上記
以外の動作は、第１の実施例に示した動作と同様の動作
をすることにより、各フェーズに入力されたアドレスの
メモリセルをアクセスできる。この時、ａ１フェーズと
ｂ２フェーズとｂ１フェーズはａ２フェーズと同じ期間
とする。

【００６３】図６には、第２の実施例の読出し時のタイ
ミングチャートを、図７には書込み時のタイミングチャ
ートを示す。

【００６４】図６，図７中の、アドレスＡ１〜Ａ５は外
部から入力されたアドレスとタイミングであり、Ｄ１〜
Ｄ５はＡ１〜Ａ５に対応するデータの入出力タイミング
である。

【００６５】また、以上にはプリチャージ時間がメモリ
セルアクセス時間より短い場合を示したが、プリチャー
ジ時間がメモリセルアクセス時間より長い場合は、プリ
チャージ時間Ｔｐ，メモリアクセス時間Ｔａとした時、
Ｔａ×ｎ＞Ｔｐが成り立つｎ＋１組のワード線ビット線
を各々のメモリセルに接続し、各組を順次アクセスする
ことにより、読出し時間のみでメモリに対するアクセス
が可能となる。

【００６６】

【発明の効果】以上説明した様に、本発明によれば、１
つのメモリセルに対して複数系統の書込み及びデータ読
出しパスを持ち、互いのプリチャージ期間を他方のデー
タ読出しまたはデータ書込み期間に重ねて動作すること
により、ランダムアクセス時も外部からはプリチャージ
期間がない、メモリセル読出し時間かメモリセル書込み
時間のみで高速動作することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるＳＲＡＭの構成ブ
ロック図である。

【図２】本発明の実施例に用いるＳＲＡＭにおけるメモ
リセルの回路図である。

【図３】本発明の第１の実施例のＳＲＡＭにおけるデー
タ読出し時のタイミングチャート図である。

【図４】本発明の第１の実施例のＳＲＡＭにおけるデー
タ書込み時のタイミングチャート図である。

【図５】本発明の第２の実施例のＲＡＭの構成ブロック
図である。

【図６】本発明の第２の実施例のＲＡＭにおけるデータ
読出し時のタイミングチャート図である。

【図７】本発明の第２の実施例のＲＡＭにおけるデータ
書込み時のタイミングチャート図である。

【符号の説明】

１ 行アドレスバッファ ２ ａ系統行アドレスラッチ ３ ａ系統行アドレスデコーダ ４ コントロール回路 ５ ｂ系統行アドレスラッチ ６ ｂ系統行アドレスデコーダ ７ ａ系統列アドレスラッチ ８ ａ系統列アドレスデコーダ ９ ｂ系統列アドレスデコーダ １０ ｂ系統列アドレスラッチ １１ 制御信号バッファ １２ 列アドレスバッファ １３ ａ系統プリチャージ回路 １４ ｂ系統プリチャージ回路 １５ メモリセル １６ ａ系統列選択スイッチ １７ ｂ系統列選択スイッチ １８ ａ系統センスアンプ １９ ｂ系統センスアンプ ２０ ａ系統書込みアンプ ２１ ｂ系統書込みアンプ ２２ データ出力マルチプレクサ ２３ データ出力バッファ ２４ データ入力バッファ ４０，４１ ａ系統相補ビット線 ４２，４３ ｂ系統相補ビット線 ４４ ａ系統ワード線 ４５ ｂ系統ワード線 ４６ ａ系統列選択線 ４６ ｂ系統列選択線 ４８，４９ ａ系統相補コモンビット線 ５０，５１ ｂ系統相補コモンビット線 ５２ 共通行アドレス ５３ ａ系統行アドレス線 ５４ ｂ系統行アドレス線 ５５ ａ系統列アドレス線 ５６ ｂ系統列アドレス線 ５７ 外部制御信号 ５８ 共通列アドレスバス ５９〜６３ データ線 ６４，６５ ａ系統セル選択端子 ６６，６７ ｂ系統セル選択端子 ６８，６９ ａ系統セルデータ入出力端子 ７０，７１ ｂ系統セルデータ入出力端子 ７２，７３ インバータ ７４〜７７ トランスファゲート

Claims (6)

【特許請求の範囲】
1. 【請求項１】 各々が複数系統のデータ入出力ポートを
   有するメモリセルと、 前記メモリセルの前記データ入出力ポートの各系統に夫
   々対応して設けられ対応系統のデータ入出力ポートに夫
   々接続された複数系統のデータ入出力ビット線と、 これ等各系統のデータ入出力ビット線に夫々対応して設
   けられた複数系統の選択用ワード線と、 前記データ入出力用ビット線の各系統に対して夫々独立
   にプリチャージ制御を行うプリチャージ手段と、 前記メモリセルに対してデータの入出力を行う際に前記
   複数系統のワード線と前記複数系統のデータ入出力用ビ
   ット線とのうち対応する一組の系統を選択する選択手段
   と、 この選択手段により選択された一組の系統のワード線と
   データ入出力用ビット線とを用いてデータの入出力を行
   っている期間に、非選択中の他系統のデータ入出力用ビ
   ット線のプリチャージをなすよう制御する手段と、を含
   むことを特徴とする半導体記憶装置。
2. 【請求項２】 各々が第１及び第２系統のデータ入出力
   ポートを有するメモリセルと、 前記メモリセルの前記データ入出力ポートの各系統に夫
   々対応して設けられ対応系統のデータ入出力ポートに夫
   々接続された第１及び第２系統のデータ入出力ビット線
   と、 これ等第１及び第２系統のデータ入出力ビット線に夫々
   対応して設けられた第１及び第２系統の選択用ワード線
   と、 前記第１及び第２系統のデータ入出力用ビット線の各系
   統に対して夫々独立にプリチャージ制御を行うプリチャ
   ージ手段と、 前記プリチャージ手段による前記第１系統のデータ入出
   力ビット線に対するプリチャージの期間中、前記第２系
   統の選択用ワード線とそれに対応する第２系統のデータ
   入出力用ビット線との組を選択してデータの入出力をな
   すよう制御する制御手段と、を含むことを特徴とする半
   導体記憶装置。
3. 【請求項３】 前記制御手段は、前記プリチャージ手段
   による前記第２系統のデータ入出力ビット線に対するプ
   リチャージの期間中、前記第１系統の選択用ワード線と
   それに対応する第１系統のデータ入出力用ビット線との
   組を選択してデータの入出力をなすよう制御するよう構
   成されていることを特徴とする請求項２記載の半導体記
   憶装置。
4. 【請求項４】 前記選択手段は、前記ワード線と前記ビ
   ット線との組のうちの一組に選択的にアドレスデコード
   信号を供給する手段を有することを特徴とする請求項１
   〜３いずれか記載の半導体記憶装置。
5. 【請求項５】 前記選択手段は、前記ワード線と前記ビ
   ット線との組のうちの一組に選択的にデータの入出力経
   路を与える手段を有することを特徴とする請求項１〜４
   いずれか記載の半導体記憶装置。
6. 【請求項６】 前記メモリセル群の各セルはランダムア
   クセス可能なスタティック型のメモリセルであることを
   特徴とする請求項１〜５いずれか記載の半導体記憶装
   置。