JPH1092810A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH1092810A
JPH1092810A JP8239343A JP23934396A JPH1092810A JP H1092810 A JPH1092810 A JP H1092810A JP 8239343 A JP8239343 A JP 8239343A JP 23934396 A JP23934396 A JP 23934396A JP H1092810 A JPH1092810 A JP H1092810A
Authority
JP
Japan
Prior art keywords
oxide film
film
silicon
silane
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8239343A
Other languages
English (en)
Inventor
Koji Oda
耕治 小田
Seiji Okura
誠司 大倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8239343A priority Critical patent/JPH1092810A/ja
Priority to US08/827,555 priority patent/US5880518A/en
Priority to KR1019970012892A priority patent/KR100368697B1/ko
Publication of JPH1092810A publication Critical patent/JPH1092810A/ja
Priority to US09/228,272 priority patent/US6319849B1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/66—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
    • H10P14/662—Laminate layers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/66—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
    • H10P14/668—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials
    • H10P14/6681—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si
    • H10P14/6682—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/6922—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof

Landscapes

  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 水素の悪影響を受け易いＥＥＰＲＯＭに用い
るシリコン酸化膜から成る保護絶縁膜が、ステップカバ
レジおよび耐湿性が悪いものである。 【解決手段】 保護絶縁膜１２を２層構造にし、下層部
分を、有機シランと酸素を用いたＰ−ＣＶＤ法による有
機シラン系シリコン酸化膜１２ａで構成してステップカ
バレジを向上させ、上層部分を化学量論的組成よりシリ
コンを過剰に含む、Ｐ−ＣＶＤ法によるシラン系シリコ
ン酸化膜１２ｂで構成して耐湿性を向上させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体基板に形
成された半導体素子や配線層を保護するために、その上
に堆積する保護絶縁膜に関するものである。
【０００２】
【従来の技術】半導体装置では、半導体基板に半導体素
子を形成した後、これらの半導体素子間を相互に電気的
に接続するために配線層を形成し、さらに、これらの半
導体素子や配線層が、水分や応力などの外部環境による
影響を受けない様に、表面を保護絶縁膜により被覆した
後、モールド樹脂やセラミックパッケージにおさめられ
る。保護絶縁膜としては、シリコン酸化膜に比べ、水分
等の透過率が著しく小さく、しかも機械的強度が高いシ
リコン窒化膜が広く用いられている。このシリコン窒化
膜はシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を主成分
ガスとして、プラズマを用いた化学気相成長法（以下、
Ｐ−ＣＶＤ法と称す）で形成された屈折率１．９０〜
２．１０程度の膜である。
【０００３】しかしながら、シリコン窒化膜は、成膜時
において、ガス材料中に含まれている水素が完全に脱離
しきらずに膜中に取り残されるために、膜中に多量の水
素が含有されている。例えばシラン（ＳｉＨ4）と亜酸
化窒素（Ｎ2Ｏ）を主成分ガスとして、Ｐ−ＣＶＤ法に
より形成された屈折率１．５３〜１．５９程度のシリコ
ン酸化膜と比べると、膜中の水素濃度は約６倍である。
この様な膜中の水素は、低温の熱処理で遊離し易く、保
護絶縁膜形成後に、プラズマ・ダメージの回復のために
行う３００〜４００℃、１０〜６０分程度の比較的低温
の熱処理工程において、拡散によって半導体素子付近ま
で容易に到達する。このため、例えば電気的書き換え可
能な不揮発性メモリー素子（以下、ＥＥＰＲＯＭ素子と
称す）の様な水素の影響を受け易い敏感な素子の場合、
その特性を劣化させてしまう。
【０００４】以上の様に、シリコン窒化膜は、耐湿性お
よび機械的強度に優れているが、膜中に多量の水素を含
有するため、ＥＥＰＲＯＭ等、敏感な素子には、保護絶
縁膜として用いることが出来ない。図３は、従来のＥＥ
ＰＲＯＭの構造を示す断面図である。図において、１は
シリコン単結晶等から成る半導体基板（以下、基板と称
す）、２は基板１に形成されたＥＥＰＲＯＭ素子、３は
ＥＥＰＲＯＭ素子２上の全面に形成されたＢＰＳＧ膜等
から成る層間絶縁膜、４は層間絶縁膜３上に形成された
アルミ等から成る配線層、５はＥＥＰＲＯＭ素子２や配
線層４を保護するために、全面を覆って形成された保護
絶縁膜としてのシラン系シリコン酸化膜である。このシ
ラン系シリコン酸化膜５は、シラン（ＳｉＨ4）と亜酸
化窒素（Ｎ2Ｏ）を主成分ガスとして、Ｐ−ＣＶＤ法に
より１．２μｍ程度の膜厚に形成された屈折率１．５３
〜１．５９程度のものである。
【０００５】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭ
は、以上の様に、Ｐ−ＣＶＤ法によるシラン系シリコン
膜５を保護絶縁膜に用いている。このシラン系シリコン
膜５は、気相中での膜形成過程が主であるため、段差被
覆性（以下、ステップカバレジと称す）が悪いものであ
る。このため図４に示す様に、シラン系シリコン膜５
は、配線層４端部でオーバーハング形状６を生じ、配線
層４間、特に段差部７における膜厚が薄くなる。また、
シラン系シリコン膜５は、上述したシリコン窒化膜に比
べ、機械的強度が弱く、水分等の透過のブロック性が劣
るものである。この結果、薄膜化した段差部７におい
て、シラン系シリコン酸化膜５の膜質は劣化し、その部
分を介して外部から水分が浸透し、下層の層間絶縁膜３
に到達し、層間絶縁膜３の絶縁不良および配線層４間の
電流リークを引き起こす等の問題点があった。
【０００６】この発明は、上記の様な問題点を解決する
ためになされたもので、ＥＥＰＲＯＭ素子の様な敏感な
素子に悪影響を与えることなく、しかもステップカバレ
ジが良好で、水分等の透過率が低く耐湿性の優れた保護
絶縁膜を有する、信頼性の高い半導体装置を得ることを
目的とする。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、素子構成された半導体基板上に、配線
層と、この配線層を覆って全面に形成された保護絶縁膜
とを有し、該保護絶縁膜が積層構造であって、その最下
層が、有機シランと酸素とを主成分ガスとし、プラズマ
を用いた化学気相成長法で形成された有機シラン系シリ
コン酸化膜で構成され、最上層が、化学量論的組成（Ｏ
／Ｓｉ＝２．００）よりもシリコンを過剰に含む、プラ
ズマを用いた化学気相成長法で形成されたシラン系シリ
コン酸化膜で構成されたものである。
【０００８】この発明の請求項２に係る半導体装置は、
保護絶縁膜の最上層を構成するシラン系シリコン酸化膜
が、屈折率１．５９〜１．６６程度の膜である。
【０００９】この発明の請求項３に係る半導体装置は、
保護絶縁膜が、有機シラン系シリコン酸化膜とシリコン
を過剰に含むシラン系シリコン酸化膜との２層構造であ
る。
【００１０】この発明の請求項４に係る半導体装置は、
半導体基板に構成された素子が、電気的に書き換え可能
な不揮発性メモリー素子である。
【００１１】
【発明の実施の形態】
実施の形態１．以下、この発明の実施の形態１を図につ
いて説明する。図１は、この発明の実施の形態１による
ＥＥＰＲＯＭの構造を示す断面図である。図において、
８はシリコン単結晶等から成る半導体基板（以下、基板
と称す）、９は基板８に形成されたＥＥＰＲＯＭ素子、
１０はＥＥＰＲＯＭ素子９上の全面に形成されたＢＰＳ
Ｇ膜等から成る層間絶縁膜、１１は層間絶縁膜１０上に
形成されたアルミ等から成る配線層、１２はＥＥＰＲＯ
Ｍ素子９や配線層１１を保護するために、全面を覆って
形成された保護絶縁膜で、下層部分を有機シラン系シリ
コン酸化膜１２ａ、上層部分を化学量論的組成（Ｏ／Ｓ
ｉ＝２．００）よりシリコンを過剰に含むシラン系シリ
コン酸化膜１２ｂ（以下、シリコン過剰酸化膜と称す）
で構成したものである。
【００１２】この様に構成されるＥＥＰＲＯＭにおける
保護絶縁膜１２の形成方法を図２に基づいて以下に示
す。配線層１１が形成された基板８上に、有機シラン系
シリコン酸化膜１２ａを、有機シランとしてのテトラエ
トキシシラン（以下、ＴＥＯＳと称す）と酸素を主成分
ガスとしたＰ−ＣＶＤ法によって０．３〜０．６μｍの
膜厚に堆積する。この有機シラン系シリコン酸化膜１２
ａの形成は、基板８表面での化学気相反応が主であるた
め、ステップカバレジが良好である。このため、配線層
１１間および段差部１３が充分な膜厚で被覆され、特に
段差部１３においては、なめらかに良好に被覆される
（図２（ａ））。
【００１３】次に、有機シラン系シリコン酸化膜１２ａ
上に、シリコン過剰酸化膜１２ｂを、シラン（Ｓｉ
Ｈ4）と亜酸化窒素（Ｎ2Ｏ）を主成分ガスとしたＰ−Ｃ
ＶＤ法によって、化学量論的組成（Ｏ／Ｓｉ＝２．０
０）よりシリコンを過剰に含む状態で、０．７〜１．０
μｍの膜厚に、下地の有機シラン系シリコン酸化膜１２
ａと合わせた保護絶縁膜１２の膜厚が１．３μｍ程度に
なる様に堆積する。このとき成膜条件は、成膜温度；３
００〜４００℃程度、シランガス流量；１４５〜１８５
ｓｃｃｍ程度、亜酸化窒素ガス流量；９００〜１４００
ｓｃｃｍ程度とする。シランガス流量を増加させるか、
あるいは亜酸化窒素ガス流量を減少させることにより、
膜中のシリコン量を増加させることが可能である。ま
た、シリコン酸化膜中のシリコン組成比（Ｏ／Ｓｉ）
は、膜の屈折率と相関関係があり、この場合屈折率１．
５９〜１．６６程度の膜が望ましい（図２（ｂ））。
【００１４】シリコン過剰酸化膜１２ｂ中には、シリコ
ンを化学量論的組成より過剰に含むため、シリコンのダ
ングリングボンドが増加する。このダングリングボンド
は水素や水分をトラップする作用があるため、水素や水
分が下層に拡散あるいは透過して悪影響を与えるのを防
止する。すなわち、シリコン過剰酸化膜１２ｂを保護絶
縁膜１２の上層部分に形成することで、外部からの水分
の透過のブロック性が高い耐湿性に優れた保護絶縁膜１
２の構造が得られる。また、シリコン過剰酸化膜１２ｂ
は、シリコン窒化膜に比べ膜中の水素含有量は格段と少
ないが、膜中で遊離した水素や外部から拡散して来た水
素をトラップするため、下層のＥＥＰＲＯＭ素子への水
素の影響をさらに低減できる。
【００１５】さらに、シリコン過剰酸化膜１２ｂは、通
常のシラン系酸化膜に比べシリコンを過剰にすることに
より機械的強度が増加する。このため、保護絶縁膜１２
の上層部分にシリコン過剰酸化膜１２ｂを形成すること
で、後工程でモールド樹脂等で封止した際、モールド樹
脂等から受ける応力に対する耐性が向上する。この様な
シリコン過剰酸化膜１２ｂは、上述した様に屈折率１．
５９〜１．６６程度が望ましい。これは屈折率がそれ以
下であると、ダングリングボンドが充分に増加しないた
め、水素や水分をトラップする効果が得ることが困難と
なり、また屈折率がそれ以上であると、膜の応力が強く
なり信頼性が悪くなるためである。
【００１６】この実施の形態では、保護絶縁膜１２の下
層部分に、ステップカバレジの良好な有機シラン系シリ
コン酸化膜１２ａを形成して、配線層１１間や段差部１
３をなめらかに良好に被覆した後、上層部分に、耐湿性
の優れたシリコン過剰酸化膜１２ｂを形成したものであ
る。これにより、シリコン過剰酸化膜１２ｂは、下地の
段差がなめらかにされた状態で形成されるため、配線層
１１の段差部１３において従来の様に膜質の劣化を招く
事はない。すなわち、シリコン過剰酸化膜１２ｂは、膜
自体も耐湿性に優れているが、下地にステップカバレジ
の良好な有機シラン系シリコン酸化膜１２ａを形成する
ことで、段差部１３における膜質の劣化等の問題もな
く、その劣化部分からの水分の透過の問題も解決でき
る。この様に、有機シラン系シリコン酸化膜１２ａを下
層にシリコン過剰酸化膜１２ｂを上層に積層すること
で、ステップカバレジが良好で耐湿性に優れ、下層に水
分や水素による悪影響を与えることのない、しかも外部
応力に対する耐性も増大した信頼性の高い保護絶縁膜１
２が得られる。
【００１７】また、この実施の形態では、保護絶縁膜１
２の各層の形成をＰ−ＣＶＤ法により行うものである。
Ｐ−ＣＶＤ法は比較的低温で処理できるため、下地配線
層１１の信頼性が確保できる。下層部分の有機シラン系
シリコン酸化膜１２ａは、この場合、有機シランと酸素
を用いたＰ−ＣＶＤ法で形成する。酸素の代わりにオゾ
ンを用いても形成できるが、オゾンの場合、熱ＣＶＤ法
を用いて形成した膜は酸素の場合よりステップカバレジ
が良好になるが、Ｐ−ＣＶＤ法ではその利点がなく、し
かもオゾンの管理は、通常分解する必要がある。このた
め取り扱いが容易な酸素と有機シランを用いたＰ−ＣＶ
Ｄ法により、ステップカバレジが良好で、下地配線層１
１の信頼性が確保できる有機シラン系シリコン酸化膜１
２ａを容易に形成できる。
【００１８】なお、上記実施の形態では、有機シラン系
シリコン酸化膜１２ａの形成にＴＥＯＳを用いたが、他
の有機シラン、例えば、ジメチルジエトキシシラン、テ
トラメトキシシラン等を用いても同様の効果を奏する。
【００１９】また、上記実施の形態ではＥＥＰＲＯＭに
ついて示したが、記憶保持に水素の影響を受け易い他の
ＲＯＭ素子等、敏感な素子を有する半導体装置に同様に
適用できる。
【００２０】実施の形態２．上記実施の形態１で形成し
た有機シラン系シリコン酸化膜１２ａは、有機シランと
酸素を主成分ガスとした、２周波の高周波を用いたＰ−
ＣＶＤ法によって形成しても良い。例えば、１３．５６
ＭＨｚと３５０〜４３０ＫＨｚの２周波の高周波を用い
たＰ−ＣＶＤ法によっても、ステップカバレジの良好な
有機シラン系シリコン酸化膜１２ａが同様に形成でき
る。また、ＥＣＲ放電を用いたＰ−ＣＶＤ法によって
も、同様にステップカバレジの良好な有機シラン系シリ
コン酸化膜１２ａが形成できる。
【００２１】さらにまた、保護絶縁膜１２の上層部分に
形成するシリコン過剰酸化膜１２ｂを、シランと亜酸化
窒素を主成分ガスとした、２周波の高周波を用いたＰ−
ＣＶＤ法、あるいは、ＥＣＲ放電を用いたＰ−ＣＶＤ法
により形成しても良く、上記実施の形態１と同様に耐湿
性に優れたシリコン過剰酸化膜１２ｂが形成できる。
【００２２】実施の形態３．上記実施の形態１では、有
機シラン系シリコン酸化膜１２ａとシリコン過剰酸化膜
１２ｂとで保護絶縁膜１２を構成したが、有機シラン系
シリコン酸化膜１２ａとシリコン過剰酸化膜１２ｂとの
間に他の膜、例えばシランと亜酸化窒素を主成分ガスと
してＰ−ＣＶＤ法により形成した屈折率１．５３〜１．
５９程度のシラン系シリコン酸化膜等を形成した三層以
上の積層膜にしても良い。この場合も、最下層にステッ
プカバレジの良好な有機シラン系シリコン酸化膜１２ａ
を形成することで、配線層１１間や段差部１３をなめら
かに良好に被覆し、さらにその上に形成する膜の膜質劣
化を防止できる。また、最上層に耐湿性の優れたシリコ
ン過剰膜１２ｂを形成することで、外部からの水分の透
過を防止でき、外部応力に対する耐性も向上し、しかも
ＥＥＰＲＯＭ素子への水素の悪影響も防止でき、上記実
施の形態１と同様に、信頼性の高い保護絶縁膜１２が得
られる。
【００２３】
【発明の効果】以上の様にこの発明によると、保護絶縁
膜の最下層を、有機シランと酸素を用いたＰ−ＣＶＤ法
により形成された有機シラン系シリコン酸化膜で構成
し、最上層を、化学量論的組成よりもシリコンを過剰に
含む、Ｐ−ＣＶＤ法により形成されたシラン系シリコン
酸化膜で構成した。この結果、ステップカバレジが良好
で耐湿性に優れ、下層への水分や水素による悪影響が防
止でき、しかも外部応力に対する耐性も増大した保護絶
縁膜が得られ、半導体装置の信頼性が向上する。
【００２４】またこの発明によると、保護絶縁膜の最上
層を構成するシラン系シリコン酸化膜を、屈折率１．５
９〜１．６６程度の膜としたため、シリコンを過剰に含
む耐湿性に優れたシラン系シリコン酸化膜が信頼性よく
確実に得られ、上述した効果が達成できる。
【００２５】またこの発明によると、保護絶縁膜を２層
構造としたため、上述した効果を有する保護絶縁膜が容
易に形成でき、信頼性の高い半導体装置が得られる。
【００２６】またこの発明によると、電気的に書き換え
可能な不揮発性メモリー素子を有する半導体装置とした
ため、水素に起因する素子の特性劣化が防止でき、しか
も、上述した効果を有する保護絶縁膜が得られ、半導体
装置の信頼性が向上する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の
構造を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置に
おける保護絶縁膜の形成方法を示す断面図である。
【図３】 従来の半導体装置の構造を示す断面図であ
る。
【図４】 従来の半導体装置の問題点を説明する断面図
である。
【符号の説明】
８ 半導体装置、９ 電気的に書き換え可能な不揮発性
メモリー（ＥＥＰＲＯＭ）素子、１１ 配線層、１２
保護絶縁膜、１２ａ 有機シラン系シリコン酸化膜、１
２ｂ シリコンを過剰に含むシラン系シリコン酸化膜。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 素子構成された半導体基板上に、配線層
    と、この配線層を覆って全面に形成された保護絶縁膜と
    を有し、該保護絶縁膜が積層構造であって、その最下層
    が、有機シランと酸素とを主成分ガスとし、プラズマを
    用いた化学気相成長法で形成された有機シラン系シリコ
    ン酸化膜で構成され、最上層が、化学量論的組成（Ｏ／
    Ｓｉ＝２．００）よりもシリコンを過剰に含む、プラズ
    マを用いた化学気相成長法で形成されたシラン系シリコ
    ン酸化膜で構成されたことを特徴とする半導体装置。
  2. 【請求項２】 保護絶縁膜の最上層を構成するシラン系
    シリコン酸化膜が、屈折率１．５９〜１．６６程度の膜
    であることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 保護絶縁膜が、有機シラン系シリコン酸
    化膜とシリコンを過剰に含むシラン系シリコン酸化膜と
    の２層構造であることを特徴とする請求項１あるいは２
    記載の半導体装置。
  4. 【請求項４】 半導体基板に構成された素子が、電気的
    に書き換え可能な不揮発性メモリー素子であることを特
    徴とする請求項１〜３のいずれかに記載の半導体装置。
JP8239343A 1996-09-10 1996-09-10 半導体装置 Pending JPH1092810A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8239343A JPH1092810A (ja) 1996-09-10 1996-09-10 半導体装置
US08/827,555 US5880518A (en) 1996-09-10 1997-03-28 Semiconductor device including a two-layer protective insulating layer
KR1019970012892A KR100368697B1 (ko) 1996-09-10 1997-04-08 반도체장치및그의제조방법
US09/228,272 US6319849B1 (en) 1996-09-10 1999-01-11 Semiconductor device and a process for forming a protective insulating layer thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8239343A JPH1092810A (ja) 1996-09-10 1996-09-10 半導体装置

Publications (1)

Publication Number Publication Date
JPH1092810A true JPH1092810A (ja) 1998-04-10

Family

ID=17043336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8239343A Pending JPH1092810A (ja) 1996-09-10 1996-09-10 半導体装置

Country Status (3)

Country Link
US (2) US5880518A (ja)
JP (1) JPH1092810A (ja)
KR (1) KR100368697B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015515088A (ja) * 2012-03-16 2015-05-21 オスラム オーエルイーディー ゲゼルシャフト ミット ベシュレンクテル ハフツングＯＳＲＡＭ ＯＬＥＤ ＧｍｂＨ 湿気バリア層を備えている電子モジュール
US9312270B2 (en) 2010-09-14 2016-04-12 Samsung Electronics Co., Ltd. Methods of manufacturing three-dimensional semiconductor memory devices
US10998335B2 (en) 2019-03-05 2021-05-04 Toshiba Memory Corporation Semiconductor device including a passivation film and multiple word lines

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092810A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置
US6511923B1 (en) * 2000-05-19 2003-01-28 Applied Materials, Inc. Deposition of stable dielectric films
SG98468A1 (en) † 2001-01-17 2003-09-19 Air Prod & Chem Organosilicon precursors for interlayer dielectric films with low dielectric constants
KR100403630B1 (ko) * 2001-07-07 2003-10-30 삼성전자주식회사 고밀도 플라즈마를 이용한 반도체 장치의 층간 절연막 형성방법
US6812140B2 (en) * 2002-03-26 2004-11-02 Winbond Electronics Corporation Method for contact profile improvement
JP3586268B2 (ja) * 2002-07-09 2004-11-10 株式会社東芝 半導体装置及びその製造方法
US7456116B2 (en) * 2002-09-19 2008-11-25 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US6905940B2 (en) * 2002-09-19 2005-06-14 Applied Materials, Inc. Method using TEOS ramp-up during TEOS/ozone CVD for improved gap-fill
US7431967B2 (en) 2002-09-19 2008-10-07 Applied Materials, Inc. Limited thermal budget formation of PMD layers
US7141483B2 (en) 2002-09-19 2006-11-28 Applied Materials, Inc. Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill
JP2004214610A (ja) * 2002-12-20 2004-07-29 Renesas Technology Corp 半導体装置の製造方法
KR100503951B1 (ko) * 2003-04-30 2005-07-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7642171B2 (en) 2004-08-04 2010-01-05 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
US20060237802A1 (en) * 2005-04-21 2006-10-26 Macronix International Co., Ltd. Method for improving SOG process
US20060292774A1 (en) * 2005-06-27 2006-12-28 Macronix International Co., Ltd. Method for preventing metal line bridging in a semiconductor device
US8962097B1 (en) * 2007-09-07 2015-02-24 Edward Maxwell Yokley Surface properties of polymeric materials with nanoscale functional coating
JP5052638B2 (ja) * 2010-03-17 2012-10-17 Ｓｐｐテクノロジーズ株式会社 成膜方法
US8476099B2 (en) 2010-07-22 2013-07-02 International Business Machines Corporation Methods for improved adhesion of protective layers of imager microlens structures by forming an interfacial region
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US12304790B1 (en) 2021-07-20 2025-05-20 Shaw Industries Group, Inc. Clamp adapter for lift vehicle to facilitate lifting of malleable objects

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6053051A (ja) * 1983-09-02 1985-03-26 Toshiba Corp 半導体装置の製造方法
JPH01134935A (ja) * 1987-11-20 1989-05-26 Fujitsu Ltd 半導体装置の製造方法
US5104482A (en) * 1989-02-21 1992-04-14 Lam Research Corporation Simultaneous glass deposition and viscoelastic flow process
JP2700351B2 (ja) * 1990-05-30 1998-01-21 三菱電機株式会社 半導体装置およびその製造方法
US5069747A (en) * 1990-12-21 1991-12-03 Micron Technology, Inc. Creation and removal of temporary silicon dioxide structures on an in-process integrated circuit with minimal effect on exposed, permanent silicon dioxide structures
US5252515A (en) * 1991-08-12 1993-10-12 Taiwan Semiconductor Manufacturing Company Method for field inversion free multiple layer metallurgy VLSI processing
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
US5356722A (en) * 1992-06-10 1994-10-18 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
US5286297A (en) * 1992-06-24 1994-02-15 Texas Instruments Incorporated Multi-electrode plasma processing apparatus
US5428244A (en) * 1992-06-29 1995-06-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a silicon rich dielectric layer
JPH06132542A (ja) * 1992-10-20 1994-05-13 Mitsubishi Electric Corp 半導体装置
JP3256708B2 (ja) * 1993-03-26 2002-02-12 川崎マイクロエレクトロニクス株式会社 半導体装置の製造方法
DE69333722T2 (de) * 1993-05-31 2005-12-08 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zur Verbesserung der Haftung zwischen Dielektrikschichten, an ihrer Grenzfläche, in der Herstellung von Halbleiterbauelementen
US5403780A (en) * 1993-06-04 1995-04-04 Jain; Vivek Method enhancing planarization etchback margin, reliability, and stability of a semiconductor device
US5399533A (en) * 1993-12-01 1995-03-21 Vlsi Technology, Inc. Method improving integrated circuit planarization during etchback
JPH07321105A (ja) * 1994-05-23 1995-12-08 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH1092810A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312270B2 (en) 2010-09-14 2016-04-12 Samsung Electronics Co., Ltd. Methods of manufacturing three-dimensional semiconductor memory devices
JP2015515088A (ja) * 2012-03-16 2015-05-21 オスラム オーエルイーディー ゲゼルシャフト ミット ベシュレンクテル ハフツングＯＳＲＡＭ ＯＬＥＤ ＧｍｂＨ 湿気バリア層を備えている電子モジュール
US10998335B2 (en) 2019-03-05 2021-05-04 Toshiba Memory Corporation Semiconductor device including a passivation film and multiple word lines

Also Published As

Publication number Publication date
US5880518A (en) 1999-03-09
KR19980024000A (ko) 1998-07-06
US6319849B1 (en) 2001-11-20
KR100368697B1 (ko) 2003-03-31

Similar Documents

Publication Publication Date Title
JPH1092810A (ja) 半導体装置
JP2682403B2 (ja) 半導体装置の製造方法
US6541370B1 (en) Composite microelectronic dielectric layer with inhibited crack susceptibility
KR940008373B1 (ko) 반도체 장치의 제조방법
JPH0653210A (ja) 半導体装置
US7943506B2 (en) Semiconductor device and production method therefor
TWI459466B (zh) 半導體裝置之製造方法
CN1893017A (zh) 防止半导体元件中金属线短路的方法
JPH0750295A (ja) 半導体装置の製造方法
JPH05218015A (ja) 半導体装置
WO2004107446A1 (ja) 半導体装置及びその製造方法
JPH03133131A (ja) 半導体装置
JPH056890A (ja) パツシベーシヨン多層膜を備えた半導体装置及びその製造方法
JPH06163521A (ja) 半導体装置の製造方法
JPS62174927A (ja) 半導体装置
KR100401504B1 (ko) 반도체장치의 패시베이션층 형성방법
JPH0555199A (ja) 半導体装置
JPS6247135A (ja) 半導体装置の製造方法
JPH03175632A (ja) 半導体装置およびその製造方法
JPH08148485A (ja) 半導体装置の製造方法
JPH05234991A (ja) 半導体装置
JPH09129625A (ja) 半導体素子の層間絶縁膜形成方法
KR100448245B1 (ko) 반도체 소자의 금속배선간 절연막 형성방법
US20060019499A1 (en) Method of forming passivation layer in semiconductor device
JPH06216118A (ja) 半導体装置の製造方法