JPH1092833A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
- Publication number
- JPH1092833A JPH1092833A JP8245181A JP24518196A JPH1092833A JP H1092833 A JPH1092833 A JP H1092833A JP 8245181 A JP8245181 A JP 8245181A JP 24518196 A JP24518196 A JP 24518196A JP H1092833 A JPH1092833 A JP H1092833A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polycrystalline silicon
- silicon layer
- silicon oxide
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 36
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 36
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 ベース抵抗とベース−コレクタ容量の両方を
同時に低減することができ、トランジスタの高速動作を
可能にするバイポーラトランジスタの製造方法を提供す
る。 【解決手段】 第１の多結晶シリコン層４の下の絶縁層
を、ＣＶＤシリコン酸化膜３と熱酸化により形成したシ
リコン酸化膜２のように、後のエッチングに用いる溶液
に対するエッチング速度が大きい膜を上層に、小さい膜
を下層に位置するようにしたので、これらシリコン酸化
膜３，２をエッチングすると、その側壁形状は順テーパ
ー状となる。従って、第１の多結晶シリコン層４と第２
の多結晶シリコン層９との接触面積を広くとりながら、
トランジスタのベース−コレクタ面積を低減できる。
同時に低減することができ、トランジスタの高速動作を
可能にするバイポーラトランジスタの製造方法を提供す
る。 【解決手段】 第１の多結晶シリコン層４の下の絶縁層
を、ＣＶＤシリコン酸化膜３と熱酸化により形成したシ
リコン酸化膜２のように、後のエッチングに用いる溶液
に対するエッチング速度が大きい膜を上層に、小さい膜
を下層に位置するようにしたので、これらシリコン酸化
膜３，２をエッチングすると、その側壁形状は順テーパ
ー状となる。従って、第１の多結晶シリコン層４と第２
の多結晶シリコン層９との接触面積を広くとりながら、
トランジスタのベース−コレクタ面積を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタの製造方法に係り、特に、ベース層の形成にエピ
タキシャル成長技術を用いた、自己整合型バイポーラト
ランジスタの製造方法に関するものである。
ジスタの製造方法に係り、特に、ベース層の形成にエピ
タキシャル成長技術を用いた、自己整合型バイポーラト
ランジスタの製造方法に関するものである。
【０００２】
【従来の技術】近年、バイポーラトランジスタのベース
層の薄膜化を図るために、ベース層の形成をエピタキシ
ャル成長法によって行う製造方法が提案されてきてい
る。かかるエピタキシャル成長法では、従来のイオン注
入法で発生するチャネリングの問題、イオン注入ダメー
ジに伴う増速拡散の問題等が解決され、極薄いベース層
が実現される。また、ベース層の厚みおよび不純物濃度
を全く独立に制御できる、ベース層をＳｉＧｅ合金とす
ることにより、ヘテロ接合バイポーラトランジスタが実
現できるという利点も有している。
層の薄膜化を図るために、ベース層の形成をエピタキシ
ャル成長法によって行う製造方法が提案されてきてい
る。かかるエピタキシャル成長法では、従来のイオン注
入法で発生するチャネリングの問題、イオン注入ダメー
ジに伴う増速拡散の問題等が解決され、極薄いベース層
が実現される。また、ベース層の厚みおよび不純物濃度
を全く独立に制御できる、ベース層をＳｉＧｅ合金とす
ることにより、ヘテロ接合バイポーラトランジスタが実
現できるという利点も有している。
【０００３】自己整合型バイポーラトランジスタ構造の
ベース層の形成を、選択的なエピタキシャル成長法によ
り行う製造方法の一例として、ＩＥＤＭ９０，ｐｐ．６
０７−６１０に開示されているものがある。以下、その
バイポーラトランジスタの製造方法について説明する。
図３はかかる従来のバイポーラトランジスタの製造工程
断面図であり、ここでは、そのバイポーラトランジスタ
の主要部分のみを示した工程断面図に従い、その製造方
法を説明する。
ベース層の形成を、選択的なエピタキシャル成長法によ
り行う製造方法の一例として、ＩＥＤＭ９０，ｐｐ．６
０７−６１０に開示されているものがある。以下、その
バイポーラトランジスタの製造方法について説明する。
図３はかかる従来のバイポーラトランジスタの製造工程
断面図であり、ここでは、そのバイポーラトランジスタ
の主要部分のみを示した工程断面図に従い、その製造方
法を説明する。
【０００４】（１）まず、Ｐ型のシリコン基板に、Ｎ+
型埋め込み拡散層を形成後（図示なし）、その上に、図
３（ａ）に示すように、Ｎ型シリコン層２１を成長させ
る。次に、Ｎ型シリコン層２１上にシリコン酸化膜２
２、基板全面に第１の多結晶シリコン層２３を順次形成
する。次に、第１の多結晶シリコン層２３内にボロンを
ドープした後、シリコン窒化膜２４を形成する。
型埋め込み拡散層を形成後（図示なし）、その上に、図
３（ａ）に示すように、Ｎ型シリコン層２１を成長させ
る。次に、Ｎ型シリコン層２１上にシリコン酸化膜２
２、基板全面に第１の多結晶シリコン層２３を順次形成
する。次に、第１の多結晶シリコン層２３内にボロンを
ドープした後、シリコン窒化膜２４を形成する。
【０００５】（２）次に、図３（ｂ）に示すように、シ
リコン窒化膜２４、第１の多結晶シリコン層２３を、公
知のリソグラフィ技術および異方性ドライエッチング技
術によりパターニングして、エミッタ開口部２５を形成
する。次に、エミッタ開口部２５側壁に窒化シリコンか
らなるサイドウォール２６を形成後、等方性のウェット
エッチングにより、開口内部のシリコン酸化膜２２を除
去するとともに、開口端から後退させる。
リコン窒化膜２４、第１の多結晶シリコン層２３を、公
知のリソグラフィ技術および異方性ドライエッチング技
術によりパターニングして、エミッタ開口部２５を形成
する。次に、エミッタ開口部２５側壁に窒化シリコンか
らなるサイドウォール２６を形成後、等方性のウェット
エッチングにより、開口内部のシリコン酸化膜２２を除
去するとともに、開口端から後退させる。
【０００６】（３）次に、図３（ｃ）に示すように、選
択エピタキシャル成長技術を用いてＮ型シリコン層２１
上に、Ｐ型ベース層２７を形成する。この時多結晶シリ
コン層２３のひさしから、ベース層と同様の厚みの第２
の多結晶層２８が成長し、この層を介してベース層２７
と第１の多結晶シリコン層２３は接続される。次に、窒
化シリコンからなるサイドウォール２６の側壁に、酸化
シリコンからなるサイドウォール２９を形成した後、Ｎ
+ 型多結晶シリコン層３０を形成し、パターニングを行
う。次に、シリコン酸化膜３１を形成後、熱処理を行
い、ベース層の表面にＮ+ 型エミッタ層３２を形成す
る。
択エピタキシャル成長技術を用いてＮ型シリコン層２１
上に、Ｐ型ベース層２７を形成する。この時多結晶シリ
コン層２３のひさしから、ベース層と同様の厚みの第２
の多結晶層２８が成長し、この層を介してベース層２７
と第１の多結晶シリコン層２３は接続される。次に、窒
化シリコンからなるサイドウォール２６の側壁に、酸化
シリコンからなるサイドウォール２９を形成した後、Ｎ
+ 型多結晶シリコン層３０を形成し、パターニングを行
う。次に、シリコン酸化膜３１を形成後、熱処理を行
い、ベース層の表面にＮ+ 型エミッタ層３２を形成す
る。
【０００７】その後、ベース、エミッタ、コレクタとの
コンタクトをとるための開口及びメタライゼーション等
を行うことにより、バイポーラトランジスタが得られる
（図示せず）。
コンタクトをとるための開口及びメタライゼーション等
を行うことにより、バイポーラトランジスタが得られる
（図示せず）。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来のバイポーラトランジスタの製造方法では、ベー
ス層と第１の多結晶シリコン層との導通を低抵抗でと
り、トランジスタのベース抵抗を低減するためには、等
方性のウェットエッチングによる第１のシリコン酸化膜
の開口端からの後退量を２００〜３００ｎｍ程度とし、
第１の多結晶シリコン層と第２の多結晶シリコン層との
接触面積を増やす必要があった。しかし、このように後
退量を大きくすることは、トランジスタのベース−コレ
クタ接合面積の増加を招き、ベース抵抗と共にトランジ
スタの高速動作にとって重要な、ベース−コレクタ容量
を増加させるという問題点があった。
た従来のバイポーラトランジスタの製造方法では、ベー
ス層と第１の多結晶シリコン層との導通を低抵抗でと
り、トランジスタのベース抵抗を低減するためには、等
方性のウェットエッチングによる第１のシリコン酸化膜
の開口端からの後退量を２００〜３００ｎｍ程度とし、
第１の多結晶シリコン層と第２の多結晶シリコン層との
接触面積を増やす必要があった。しかし、このように後
退量を大きくすることは、トランジスタのベース−コレ
クタ接合面積の増加を招き、ベース抵抗と共にトランジ
スタの高速動作にとって重要な、ベース−コレクタ容量
を増加させるという問題点があった。
【０００９】本発明は、上記問題点を除去し、ベース抵
抗とベース−コレクタ容量の両方を同時に低減すること
ができ、トランジスタの高速動作を可能にするバイポー
ラトランジスタの製造方法を提供することを目的とす
る。
抗とベース−コレクタ容量の両方を同時に低減すること
ができ、トランジスタの高速動作を可能にするバイポー
ラトランジスタの製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、（１）バイポーラトランジスタの製造方
法において、第１導電型シリコンからなるコレクタ層上
に第１の絶縁層を形成する工程と、前記第１の絶縁層上
に第１の多結晶シリコン層を形成する工程と、前記第１
の多結晶シリコン層に第２導電型の不純物をドープする
工程と、前記第１の多結晶シリコン層上に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜と前記第１の多結
晶シリコン層の所定の一部に開口部を形成する工程と、
前記開口部の側壁に第３の絶縁膜からなるサイドウォー
ルを形成する工程と、前記開口部および開口外周部の第
１の絶縁層を溶液によりエッチングし第１の多結晶シリ
コン層からなるひさし部分を形成する工程と、前記開口
部に露出したコレクタ層上に第２導電型の不純物を少な
くともその一部に含むベース層を選択的に成長し、それ
と同時に多結晶シリコン層のひさし部分から第２の多結
晶シリコン層を成長させる工程とを施し、前記開口部お
よび開口外周部の前記第１の絶縁層をエッチングする溶
液に対するエッチング速度が第１の絶縁層の上部ではそ
の下部に比べ大きくなるようにしたものである。
成するために、（１）バイポーラトランジスタの製造方
法において、第１導電型シリコンからなるコレクタ層上
に第１の絶縁層を形成する工程と、前記第１の絶縁層上
に第１の多結晶シリコン層を形成する工程と、前記第１
の多結晶シリコン層に第２導電型の不純物をドープする
工程と、前記第１の多結晶シリコン層上に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜と前記第１の多結
晶シリコン層の所定の一部に開口部を形成する工程と、
前記開口部の側壁に第３の絶縁膜からなるサイドウォー
ルを形成する工程と、前記開口部および開口外周部の第
１の絶縁層を溶液によりエッチングし第１の多結晶シリ
コン層からなるひさし部分を形成する工程と、前記開口
部に露出したコレクタ層上に第２導電型の不純物を少な
くともその一部に含むベース層を選択的に成長し、それ
と同時に多結晶シリコン層のひさし部分から第２の多結
晶シリコン層を成長させる工程とを施し、前記開口部お
よび開口外周部の前記第１の絶縁層をエッチングする溶
液に対するエッチング速度が第１の絶縁層の上部ではそ
の下部に比べ大きくなるようにしたものである。
【００１１】このように、第１の多結晶シリコン層の下
の絶縁層を、ＣＶＤシリコン酸化膜と熱酸化により形成
したシリコン酸化膜のように、後のエッチングに用いる
溶液に対するエッチング速度が大きい膜を上層に、小さ
い膜を下層に位置するようにしたので、これらシリコン
酸化膜をエッチングすると、その側壁形状は順テーパー
状となる。従って、第１の多結晶シリコン層と第２の多
結晶シリコン層との接触面積を広くとりながら、トラン
ジスタのベース−コレクタ接合面積を低減できる。
の絶縁層を、ＣＶＤシリコン酸化膜と熱酸化により形成
したシリコン酸化膜のように、後のエッチングに用いる
溶液に対するエッチング速度が大きい膜を上層に、小さ
い膜を下層に位置するようにしたので、これらシリコン
酸化膜をエッチングすると、その側壁形状は順テーパー
状となる。従って、第１の多結晶シリコン層と第２の多
結晶シリコン層との接触面積を広くとりながら、トラン
ジスタのベース−コレクタ接合面積を低減できる。
【００１２】したがって、トランジスタの高速動作にと
って重要なパラメータである、ベース抵抗とベース−コ
レクタ容量の両方を同時に低減することができる。
って重要なパラメータである、ベース抵抗とベース−コ
レクタ容量の両方を同時に低減することができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照しながら詳細に説明する。図１は本発明の実
施例を示すバイポーラトランジスタの製造工程断面図
（その１）、図２はそのバイポーラトランジスタの製造
工程断面図（その２）である。ここでは、主要部分のみ
を示した工程断面図に従い、本発明によるバイポーラト
ランジスタの製造方法を説明する。
て図を参照しながら詳細に説明する。図１は本発明の実
施例を示すバイポーラトランジスタの製造工程断面図
（その１）、図２はそのバイポーラトランジスタの製造
工程断面図（その２）である。ここでは、主要部分のみ
を示した工程断面図に従い、本発明によるバイポーラト
ランジスタの製造方法を説明する。
【００１４】（１）まず、Ｐ型のシリコン基板に、Ｎ+
型埋め込み拡散層を形成後（図示なし）、その上に、図
１（ａ）に示すように、Ｎ型シリコン層１を成長させ
る。次に、Ｎ型シリコン層１を熱酸化し、１００ｎｍ程
度の厚みのシリコン酸化膜２を形成する。次に、ＳｉＨ
4 ガスとＮ2 Ｏガスを用いた２００〜３５０℃でのプラ
ズマＣＶＤ法で、５０ｎｍ程度の厚みのＣＶＤシリコン
酸化膜３を形成後、基板全面に第１の多結晶シリコン層
４を形成する。次に、第１の多結晶シリコン層４内にボ
ロンをイオン注入しアニールを行った後、シリコン窒化
膜５を形成する。
型埋め込み拡散層を形成後（図示なし）、その上に、図
１（ａ）に示すように、Ｎ型シリコン層１を成長させ
る。次に、Ｎ型シリコン層１を熱酸化し、１００ｎｍ程
度の厚みのシリコン酸化膜２を形成する。次に、ＳｉＨ
4 ガスとＮ2 Ｏガスを用いた２００〜３５０℃でのプラ
ズマＣＶＤ法で、５０ｎｍ程度の厚みのＣＶＤシリコン
酸化膜３を形成後、基板全面に第１の多結晶シリコン層
４を形成する。次に、第１の多結晶シリコン層４内にボ
ロンをイオン注入しアニールを行った後、シリコン窒化
膜５を形成する。
【００１５】（２）次に、図１（ｂ）に示すように、シ
リコン窒化膜５、第１の多結晶シリコン層４を公知のリ
ソグラフィ技術および異方性ドライエッチング技術によ
り、パターニングして、エミッタ開口部６を形成する。
次に、エミッタ開口部６側壁に窒化シリコンからなるサ
イドウォール７を形成する。 （３）次に、図１（ｃ）に示すように、５％（重量％）
程度の弗酸溶液を用いて開口内部のＣＶＤシリコン酸化
膜３、シリコン酸化膜２のエッチングを行う。この時、
ＣＶＤシリコン酸化膜３のエッチング速度は、熱酸化に
より形成したシリコン酸化膜２のエッチング速度に比べ
大きいために、エッチングとともに、ＣＶＤシリコン酸
化膜３が横方向にエッチングされ、Ｎ型シリコン層１が
露出するまでエッチングを行うと、ＣＶＤシリコン酸化
膜３とシリコン酸化膜２の側壁は、図１（ｃ）に示すよ
うな順テーパー状の形状となる。なお、ＣＶＤシリコン
酸化膜３のエッチング速度を、熱酸化により形成したシ
リコン酸化膜２に比べ、どの程度大きくするかは、ＣＶ
Ｄの成長温度、成長後のアニール条件等によってコント
ロールできる。従って、テーパーの角度もコントロール
できる。
リコン窒化膜５、第１の多結晶シリコン層４を公知のリ
ソグラフィ技術および異方性ドライエッチング技術によ
り、パターニングして、エミッタ開口部６を形成する。
次に、エミッタ開口部６側壁に窒化シリコンからなるサ
イドウォール７を形成する。 （３）次に、図１（ｃ）に示すように、５％（重量％）
程度の弗酸溶液を用いて開口内部のＣＶＤシリコン酸化
膜３、シリコン酸化膜２のエッチングを行う。この時、
ＣＶＤシリコン酸化膜３のエッチング速度は、熱酸化に
より形成したシリコン酸化膜２のエッチング速度に比べ
大きいために、エッチングとともに、ＣＶＤシリコン酸
化膜３が横方向にエッチングされ、Ｎ型シリコン層１が
露出するまでエッチングを行うと、ＣＶＤシリコン酸化
膜３とシリコン酸化膜２の側壁は、図１（ｃ）に示すよ
うな順テーパー状の形状となる。なお、ＣＶＤシリコン
酸化膜３のエッチング速度を、熱酸化により形成したシ
リコン酸化膜２に比べ、どの程度大きくするかは、ＣＶ
Ｄの成長温度、成長後のアニール条件等によってコント
ロールできる。従って、テーパーの角度もコントロール
できる。
【００１６】（４）次に、図２（ａ）に示すように、選
択エピタキシャル成長技術を用いてＮ型シリコン層１上
に、少なくともその一部に高濃度のボロンをドープした
厚み約８０ｎｍのベース層８を形成する。この時、第１
の多結晶シリコン層４のひさしから、エピタキシャル層
と同様の厚みの第２の多結晶シリコン層９が成長し、こ
の層を介してベース層８と第１の多結晶シリコン層４は
接続される。
択エピタキシャル成長技術を用いてＮ型シリコン層１上
に、少なくともその一部に高濃度のボロンをドープした
厚み約８０ｎｍのベース層８を形成する。この時、第１
の多結晶シリコン層４のひさしから、エピタキシャル層
と同様の厚みの第２の多結晶シリコン層９が成長し、こ
の層を介してベース層８と第１の多結晶シリコン層４は
接続される。
【００１７】（５）次に、図２（ｂ）に示すように、窒
化シリコンからなるサイドウォール７の側壁に、酸化シ
リコンからなるサイドウォール１０を形成した後、Ｎ+
型多結晶シリコン層１１を形成し、パターニングを行
う。次に、シリコン酸化膜１２を形成後、熱処理を行
い、ベース層８の表面にＮ+ 型エミッタ層１３を形成す
る。
化シリコンからなるサイドウォール７の側壁に、酸化シ
リコンからなるサイドウォール１０を形成した後、Ｎ+
型多結晶シリコン層１１を形成し、パターニングを行
う。次に、シリコン酸化膜１２を形成後、熱処理を行
い、ベース層８の表面にＮ+ 型エミッタ層１３を形成す
る。
【００１８】その後、ベース、エミッタ、コレクタとの
コンタクトをとるための開口及びメタライゼーション等
を行うことにより、バイポーラトランジスタが得られる
（図示なし）。このように、本発明によれば、第１の多
結晶シリコン層４の下の絶縁層を、ＣＶＤシリコン酸化
膜３と熱酸化により形成したシリコン酸化膜２のよう
に、後のエッチングに用いる溶液に対するエッチング速
度が大きい膜を上層に、小さい膜を下層に位置するよう
にしたので、これらシリコン酸化膜３，２をエッチング
すると、その側壁形状は順テーパー状となる。
コンタクトをとるための開口及びメタライゼーション等
を行うことにより、バイポーラトランジスタが得られる
（図示なし）。このように、本発明によれば、第１の多
結晶シリコン層４の下の絶縁層を、ＣＶＤシリコン酸化
膜３と熱酸化により形成したシリコン酸化膜２のよう
に、後のエッチングに用いる溶液に対するエッチング速
度が大きい膜を上層に、小さい膜を下層に位置するよう
にしたので、これらシリコン酸化膜３，２をエッチング
すると、その側壁形状は順テーパー状となる。
【００１９】従って、第１の多結晶シリコン層４と第２
の多結晶シリコン層９との接触面積を広くとりながら、
トランジスタのベース−コレクタ接合面積を低減でき
る。例えば、エミッタ開口部の幅を５００ｎｍ程度とし
た場合、本発明ではベース−コレクタ接合面積を従来の
半分程度にすることができる。即ち、本発明によりトラ
ンジスタの高速動作にとって重要なパラメータである、
ベース抵抗とベース−コレクタ容量の両方を同時に低減
することができる。
の多結晶シリコン層９との接触面積を広くとりながら、
トランジスタのベース−コレクタ接合面積を低減でき
る。例えば、エミッタ開口部の幅を５００ｎｍ程度とし
た場合、本発明ではベース−コレクタ接合面積を従来の
半分程度にすることができる。即ち、本発明によりトラ
ンジスタの高速動作にとって重要なパラメータである、
ベース抵抗とベース−コレクタ容量の両方を同時に低減
することができる。
【００２０】なお、本発明によれば、以下のような利用
形態を有する。上記実施例では、多結晶シリコン層の下
の絶縁層を、ＣＶＤシリコン酸化膜と熱酸化により形成
したシリコン酸化膜との２層構造について説明したが、
本発明は、このような構造に限られない。例えば、絶縁
層を１層とし、その上部のみに燐をドープする等によ
り、１層の絶縁膜内でエッチング速度を変化させること
もできる。
形態を有する。上記実施例では、多結晶シリコン層の下
の絶縁層を、ＣＶＤシリコン酸化膜と熱酸化により形成
したシリコン酸化膜との２層構造について説明したが、
本発明は、このような構造に限られない。例えば、絶縁
層を１層とし、その上部のみに燐をドープする等によ
り、１層の絶縁膜内でエッチング速度を変化させること
もできる。
【００２１】また、この実施例では、ＮＰＮ型バイポー
ラトランジスタに適用した例を説明したが、不純物の種
類を変更することにより、ＰＮＰ型にも適用できる。更
にベース層をＳｉＧｅ合金としてヘテロ接合型のバイポ
ーラトランジスタにも適用できる。また、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
ラトランジスタに適用した例を説明したが、不純物の種
類を変更することにより、ＰＮＰ型にも適用できる。更
にベース層をＳｉＧｅ合金としてヘテロ接合型のバイポ
ーラトランジスタにも適用できる。また、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。第１
の多結晶シリコン層の下の絶縁層を、ＣＶＤシリコン酸
化膜と熱酸化により形成したシリコン酸化膜のように、
後のエッチングに用いる溶液に対するエッチング速度が
大きい膜を上層に、小さい膜を下層に位置するようにし
たので、これらシリコン酸化膜をエッチングすると、そ
の側壁形状は順テーパー状となる。従って、第１の多結
晶シリコン層と第２の多結晶シリコン層との接触面積は
広くとりながら、トランジスタのベース−コレクタ接合
面積を低減できる。
よれば、以下のような効果を奏することができる。第１
の多結晶シリコン層の下の絶縁層を、ＣＶＤシリコン酸
化膜と熱酸化により形成したシリコン酸化膜のように、
後のエッチングに用いる溶液に対するエッチング速度が
大きい膜を上層に、小さい膜を下層に位置するようにし
たので、これらシリコン酸化膜をエッチングすると、そ
の側壁形状は順テーパー状となる。従って、第１の多結
晶シリコン層と第２の多結晶シリコン層との接触面積は
広くとりながら、トランジスタのベース−コレクタ接合
面積を低減できる。
【００２３】したがって、トランジスタの高速動作にと
って重要なパラメータである、ベース抵抗とベース−コ
レクタ容量の両方を同時に低減することができる。
って重要なパラメータである、ベース抵抗とベース−コ
レクタ容量の両方を同時に低減することができる。
【図１】本発明の実施例を示すバイポーラトランジスタ
の製造工程断面図（その１）である。
の製造工程断面図（その１）である。
【図２】本発明の実施例を示すバイポーラトランジスタ
の製造工程断面図（その２）である。
の製造工程断面図（その２）である。
【図３】従来のバイポーラトランジスタの製造工程断面
図である。
図である。
１ Ｎ型シリコン層 ２，１２ シリコン酸化膜 ３ ＣＶＤシリコン酸化膜 ４ 第１の多結晶シリコン層 ５ シリコン窒化膜 ６ エミッタ開口部 ７，１０ サイドウォール ８ ベース層 ９ 第２の多結晶シリコン層 １１ Ｎ+ 型多結晶シリコン層 １３ Ｎ+ 型エミッタ層
Claims (1)
- 【請求項１】（ａ）第１導電型シリコンからなるコレク
タ層上に第１の絶縁層を形成する工程と、（ｂ）前記第
１の絶縁層上に第１の多結晶シリコン層を形成する工程
と、（ｃ）前記第１の多結晶シリコン層に第２導電型の
不純物をドープする工程と、（ｄ）前記第１の多結晶シ
リコン層上に第２の絶縁膜を形成する工程と、（ｅ）前
記第２の絶縁膜と前記第１の多結晶シリコン層の所定の
一部に開口部を形成する工程と、（ｆ）前記開口部の側
壁に第３の絶縁膜からなるサイドウォールを形成する工
程と、（ｇ）前記開口部および開口外周部の第１の絶縁
層を溶液によりエッチングし第１の多結晶シリコン層か
らなるひさし部分を形成する工程と、（ｈ）前記開口部
に露出したコレクタ層上に第２導電型の不純物を少なく
ともその一部に含むベース層を選択的に成長させ、それ
と同時に多結晶シリコン層のひさし部分から第２の多結
晶シリコン層を成長させる工程とを施し、（ｉ）前記開
口部および開口外周部の前記第１の絶縁層をエッチング
する溶液に対するエッチング速度が第１の絶縁層の上部
ではその下部に比べ大きくなるようにしたことを特徴と
するバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8245181A JPH1092833A (ja) | 1996-09-17 | 1996-09-17 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8245181A JPH1092833A (ja) | 1996-09-17 | 1996-09-17 | バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092833A true JPH1092833A (ja) | 1998-04-10 |
Family
ID=17129825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8245181A Withdrawn JPH1092833A (ja) | 1996-09-17 | 1996-09-17 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003088362A1 (en) * | 2002-04-16 | 2003-10-23 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
-
1996
- 1996-09-17 JP JP8245181A patent/JPH1092833A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003088362A1 (en) * | 2002-04-16 | 2003-10-23 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US7151035B2 (en) | 2002-04-16 | 2006-12-19 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| KR100845963B1 (ko) | 2002-04-16 | 2008-07-11 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체장치 및 그 제조 방법 |
| CN100452426C (zh) * | 2002-04-16 | 2009-01-14 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2606141B2 (ja) | 半導体装置およびその製造方法 | |
| JP2530784B2 (ja) | 自己整合エピタキシャル・ベ―ス・トランジスタの製造方法 | |
| KR100486304B1 (ko) | 자기정렬을 이용한 바이씨모스 제조방법 | |
| KR100205017B1 (ko) | 이종접합 바이폴러 트랜지스터의 제조방법 | |
| US20110062548A1 (en) | Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for bicmos integration | |
| JP2720793B2 (ja) | 半導体装置の製造方法 | |
| US5962879A (en) | Super self-aligned bipolar transistor | |
| JP3132101B2 (ja) | 半導体装置の製造方法 | |
| JPH05129319A (ja) | エピタキシヤル・ベース領域を持つたトランジスタ構造とその作製方法 | |
| US5294558A (en) | Method of making double-self-aligned bipolar transistor structure | |
| JP2705344B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002524853A (ja) | バイポーラトランジスタを備える半導体デバイスの製造方法 | |
| US6744080B2 (en) | Method of manufacturing a bipolar transistor of double-polysilicon, heterojunction-base type and corresponding transistor | |
| US7358132B2 (en) | Self-aligned bipolar semiconductor device and fabrication method thereof | |
| JP3005517B2 (ja) | 半導体装置の製造方法 | |
| JPH1092833A (ja) | バイポーラトランジスタの製造方法 | |
| JP3190805B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH06112215A (ja) | 自己整合型バイポーラトランジスタおよびその製造方法 | |
| US20090029517A1 (en) | Method of Making a Semiconductor Device | |
| JPH1092837A (ja) | バイポーラトランジスタの製造方法 | |
| JPH10125691A (ja) | 半導体装置の製造方法 | |
| JP2812298B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH11214401A (ja) | 半導体装置の製造方法 | |
| KR960006750B1 (ko) | 쌍극자 트랜지스터 장치 및 그 제조방법 | |
| JPH1092832A (ja) | バイポーラトランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |