JPH1092886A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本課題は、複数個のチップもしくはウエハ状態
でバーンイン試験や動作試験を行って半導体素子を製造
する半導体素子の製造方法を提供することにある。 【解決手段】本発明は、複数個のチップもしくはウエハ
１、１’の状態で、該各チップに形成された電極１Ｂ、
１Ｂ’とフィルム状検査用基板２に形成された配線に接
続されたバンプまたはパッド５とを接触させて前記電極
と前記配線との間で導通をとることによってバーンイン
試験または動作試験を行って半導体素子を製造すること
を特徴とする半導体素子の製造方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子の検
査、バーンイン試験を行って半導体素子を製造する半導
体素子の製造方法に関する。

【０００２】

【従来の技術】ところで、電子機器の小型化、軽量化、
高性能化にともない、半導体素子のベアチップ実装技術
への関心が高まっている。複数の半導体素子をプリント
配線板に直接実装するマルチチップモジュール（ＭＣ
Ｍ）の高歩留り化には半導体素子の高良品率化が不可欠
となっている。このＭＣＭに実装される半導体素子が、
例えばバーンインテストを行っていない素子であった場
合、製品に近い段階でバーンインテストに相当する高温
動作試験を行わなければならず、そのときに半導体素子
が不良品であった場合にはその半導体素子をリペアする
か或いは製品そのものを不良品として破棄しなければな
らないからである。またベアチップ実装ではその信頼性
の確保のため樹脂等で補強する場合が多く、半導体素子
のリペアを困難なものにしている。この半導体素子の高
良品率化のためには、チップ状態でのバーンイン試験、
検査が必要である。

【０００３】従来のバーンイン工程は半導体素子をパッ
ケージングした後に高温度雰囲気中で通電され初期不良
となる潜在不良の排除が行われる。さらにバーンイン工
程の後、品質の確認・選別の工程が行われる。パッケー
ジが多品種である場合にはパッケージの種類に対応した
バーンインボードや補助治具が必要となってくる。この
ようにバーンイン・選別工程はパッケージ品として行わ
れており、チップやウエハ状態でのバーンイン・選別は
行われていない。一方、ウエハ状態での簡単なファンク
ションテストはプローバを用いて行われている。更にチ
ップ状態でのバーンイン試験、検査に関する従来技術と
しては、“半導体メーカのＫＧＤ出荷”（日経エレクト
ロニクス、１９９５年６月１９日、Ｐ．１６０−１６
５）、及び“ＫＧＤを実現する技術”（日経エレクトロ
ニクス、１９９５年６月１９日、Ｐ．１６６−１７３）
と題する文献において、チップ１個づつバーンイン試験
を行う実用例が記載されている。

【０００４】

【発明が解決しようとする課題】近年のＭＣＭに対応し
たベアチップ実装を行うためにはチップ状態もしくは複
数のチップまたはウエハ状態でのバーンイン・選別を行
う技術の確立が不可欠である。現在のウエハ状態でのプ
ローバを用いた簡単なファンクションテストでは電気特
性などの点から高速でファンクションテストが行えない
という課題を有していた。また上記従来技術に記載され
ているように、チップ１個づつバーイン試験を行ったの
では、バーンイン試験が複雑となり、コストが従来のパ
ッケージングを行ってからバーンイン試験を行うのと同
等またはそれ以上になってしまうという課題を有してい
た。

【０００５】本発明の目的は、上記課題を解決すべく、
チップ状態でのバーンイン試験、検査（選別）を簡易に
して、半導体素子の高良品率化をはかった半導体素子の
製造方法を提供することにある。また本発明の他の目的
は、チップ状態でのバーンイン試験、検査（選別）を簡
易にして、マルチチップモジュール（ＭＣＭ）に対応し
たベアチップ実装用の半導体素子の高良品率化をはかっ
た半導体素子の製造方法を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のチップ又はウエハ状態で一括して
バーンイン試験・選別を行って半導体素子を製造するこ
とを特徴とする半導体素子の製造方法である。また本発
明は、複数のチップを形成したウエハ状態で、該各チッ
プに形成された電極と検査用基板に形成された配線に接
続されたバンプまたはパッドとを接触させて前記電極と
前記配線との間で導通をとることによってバーンイン試
験または動作試験を行って半導体素子を製造することを
特徴とする半導体素子の製造方法である。また本発明
は、複数のチップを形成したウエハ状態で、該各チップ
に形成された電極とフィルム状検査用基板に形成された
配線に接続されたバンプまたはパッドとを接触させて前
記電極と前記配線との間で導通をとることによってバー
ンイン試験または動作試験を行って半導体素子を製造す
ることを特徴とする半導体素子の製造方法である。

【０００７】また本発明は、チップ状態で、複数のチッ
プを一括して各チップに形成された電極と検査用基板に
形成された配線に接続されたバンプまたはパッドとを接
触させて前記電極と前記配線との間で導通をとることに
よってバーンイン試験または動作試験を行って半導体素
子を製造することを特徴とする半導体素子の製造方法で
ある。また本発明は、チップ状態で、複数のチップを一
括して各チップに形成された電極とフィルム状検査用基
板に形成された配線に接続されたバンプまたはパッドと
を接触させて前記電極と前記配線との間で導通をとるこ
とによってバーンイン試験または動作試験を行って半導
体素子を製造することを特徴とする半導体素子の製造方
法である。また本発明は、前記半導体素子の製造方法に
おいて、各チップに形成された電極と検査用基板に形成
されたバンプまたはパッドとの接触を加圧によって行う
ことを特徴とする。また本発明は、前記半導体素子の製
造方法において、前記半導体素子は、ベアチップ実装用
の半導体素子であることを特徴とする。

【０００８】また本発明は、ベース基板の上に金属バン
プもしくは金属パッドの高さのばらつき及び複数のチッ
プ又はウエハの反りを吸収するための要素を装着し、該
要素の上に検査用配線回路と接触用金属バンプもしくは
金属パッドとを有するフィルム状検査用回路基板を接着
もしくは装着することにより形成されるキャリア基板を
用いて、複数のチップ又はウエハ状態で一括してバーン
イン試験・選別を行って半導体素子を製造することを特
徴とする半導体素子の製造方法である。また本発明は、
前記半導体素子の製造方法において、前記要素を、変形
要素（例えば弾性体）又はエアー等による圧力付与要素
によって形成したことを特徴とする。また本発明は、前
記半導体素子の製造方法において、前記要素を、接触用
金属バンプもしくは金属パッドと各チップに形成された
電極との間の位置ずれを防止するために、パターンニン
グして配置したことを特徴とする。また本発明は、前記
半導体素子の製造方法において、前記フィルム状回路基
板に複数の穴または溝を形成したことを特徴とする。ま
た本発明は、前記半導体素子の製造方法において、フィ
ルム状回路基板は加熱時のたわみの方向及び位置を制御
するためにたわませたい部分の基板の厚さを薄くするま
たは切れ込みを入れたことを特徴とする。

【０００９】また本発明は、前記半導体素子の製造方法
において、複数のチップまたはウエハの裏面にヒータを
設置して加熱を行うか、もしくは高温層内に設置して加
熱しながら高温通電することによってバーンインを行う
ことを特徴とする。また本発明は、前記半導体素子の製
造方法において、接触用金属バンプまたは金属パッドと
各チップの電極とを接触させたまま、電圧を印加するこ
とによって各チップの検査・選別を行うことを特徴とす
る。また本発明は、前記半導体素子の製造方法におい
て、あらかじめリークなどの不良がわかっているチップ
（素子）に対して、バーンイン時に電圧が印加されない
ようにチップ（素子）内の配線を切断しておくことを特
徴とする。

【００１０】以上説明したように前記構成によれば、チ
ップ状態でのバーンイン試験、検査（選別）を簡易にし
て、半導体素子の高良品率化をはかることができる。っ
た半導体素子の製造方法を提供することにある。また前
記構成によれば、チップ状態でのバーンイン試験、検査
（選別）を簡易にして、マルチチップモジュール（ＭＣ
Ｍ）に対応したベアチップ実装用の半導体素子の高良品
率化をはかり、その結果複数の半導体素子をプリント配
線板に直接実装するマルチチップモジュール（ＭＣＭ）
の高歩留り化を実現することができる。

【００１１】

【発明の実施の形態】本発明の実施の形態についてを図
面を参照して説明する。図１は本発明に係る複数のチッ
プまたはウエハ状態で一括してバーンインテスト・選別
等を行なうための半導体素子検査装置（テスト装置）の
一実施の形態を示す模式図である。即ち、テスト装置
は、複数のチップまたはウエハ状態で一括して回路基板
との間において電気的な導通をとって複数のチップまた
はウエハ状態で一括してバーンインテスト・選別等の試
験を行なうためのものである。図１（ａ）はテスト装置
の全体を示す断面図であり、テスト装置は、被テストウ
エハ１、フィルム状回路基板２、ベース基板３、変形要
素（例えば弾性体）４及び金属バンプ（金属パッドでも
良い。）５で構成される。なお、この変形要素（例えば
弾性体）４は、被テストウエハ１とベース基板３との間
に均一な圧力を付与した際、被テストウエハ１の反りお
よび金属バンプ５の高さのばらつきを吸収して全ての電
極１Ｂと金属バンプ５との間において均一な接触圧が得
られれば良い。即ち、この変形要素４の他、エアー等を
吹き出す静圧軸受で構成された要素であっても、被テス
トウエハ１の反りおよび金属バンプ５の高さのばらつき
を吸収して全ての電極１Ｂと金属バンプ５との間におい
て均一な接触圧を得ることが出来る。

【００１２】また図１（ｂ）は図１（ａ）の拡大図であ
る。被テストウエハ１は、複数のチップ１Ａ及びＡｌ等
の電極１Ｂで構成されている。この被テストウエハ１
は、複数のチップ１Ａの集合体であっても良く、ウエハ
状の形態を有する必要はない。フィルム状回路基板２上
の金属バンプ５はＡｌ等の電極１Ｂに対応した位置に形
成される。金属バンプ５はすべてのＡｌ等の電極１Ｂに
対応して形成しても良いが、バーンインテストまたは選
別を行うのに必要のないＡｌ等の電極１Ｂに対しては金
属バンプ５は形成する必要はない。金属バンプ５は、例
えばＮｉメッキでバンプを形成した後、表面にＡｕメッ
キを行うことによって得られる。しかし、この手法によ
って得られる形状では、Ａｌ等の電極１Ｂ上に形成され
たＡｌ等の酸化膜を破って導通を得るには圧力をより高
くしなければならないため、バンプの先端が尖った形状
であることが望ましい。フィルム状回路基板２は、評価
パッド２Ａ、金属パッド２Ｂ、配線回路２Ｃ及び切れ込
み２Ｄで構成されている。評価パッド２Ａは、バーンイ
ンテスト時の通電用電源や選別を行うときのテスタへの
接続に用いる。金属パッド２Ｂは、配線回路２Ｃで評価
パッド２Ａにつながっている。加熱時のフィルム状回路
基板２の膨張による変形要素（例えば弾性体）４に力が
加わる。この力の大きさを少なくするまたは意図的に加
熱時にフィルム状回路基板２の特定の場所をたわませる
ために切れ込み２Ｄを入れると効果的である。変形要素
４は１個または複数個の金属バンプ５の位置に対応した
位置に形成される。変形要素（例えば弾性体）４の形成
については、簡単なパターンについては印刷により供給
できる。硬化前の樹脂をメタルマスクなどを用いて所定
のパターンに印刷し、硬化させることによって変形要素
４を得ることができる。この変形要素４の上面に接着剤
を塗布してフィルム状回路基板２を接着する。更に細か
いパターンを得るためにはレーザを用いた加工が可能で
ある。ベース基板３の材料は同時にバーンインテストを
行うチップの個数が多いほどチップの材料であるＳｉの
線膨張係数に近い線膨張係数を持つ材質であるのが好ま
しく、ウエハ上のすべてのチップ１Ａを一括でバーンイ
ンテストを行う場合にはベース基板３はＳｉであること
が望ましい。

【００１３】なお、回路基板２をフィルム状にしたの
は、評価パッド２Ａ、金属パッド２Ｂおよび配線回路２
Ｃを形成しやすくすると共に、被テストウエハ１とベー
ス基板３との間に均一な圧力を付与した際、被テストウ
エハ１の反りおよび金属バンプ５の高さのばらつきを吸
収して全ての電極１Ｂと金属バンプ５との間において均
一な接触圧を得るためである。即ち、回路基板２をフィ
ルム状にしたのは、複数のチップまたはウエハ状態で一
括してバーンイン試験・選別を行うために、被テストウ
エハ（複数のチップまたはウエハ）１における各チップ
１Ａの電極１Ｂとフィルム状回路基板２上に形成された
金属パッド２Ｂとの間において均一な接触圧を得て確実
な接続を得るためである。従って、複数のチップまたは
ウエハ状態で一括してバーンイン試験・選別を行うため
に、回路基板２をフィルム状にしたことにある。そして
バーンイン試験の際加熱されるので、このフィルム状回
路基板２の基材としては、被テストウエハ１の線膨張係
数に近い線膨張係数を持つ材質であることが望ましい。
また、ベース基板３の材質が透明なものであった場合、
変形要素４のつぶれ具合が観察することができ、接触状
態が良好であるか未接触の部分が存在するのかが判断す
ることができる。このとき、変形要素４に色を付けてお
くと判断しやすい。しかし、変形要素４がある程度固く
なると変形要素４のつぶれ量が少なくなり判断ができな
くなる。

【００１４】図２〜図４は、チップ１ＡａのＡｌ等の電
極１Ｂの配置の違いによる変形要素４のパターニングの
実施の形態を模式図で示す。図２は、メモリや液晶ドラ
イバーのようにチップ１Ａａの中央に１列もしくは２列
にＡｌ等の電極１Ｂが配列している場合について変形要
素（例えば弾性体）４ａのパターニングの実施の形態を
示す。図２（ａ）は被テストウエハ１ａの平面図であ
り、被テストウエハ１ａは、チップ１Ａａ及びＡｌ等の
電極１Ｂで構成されている。図２（ｂ）はフィルム状回
路基板２ａ及び変形要素４ａのパターンを示す平面図で
あり、フィルム状回路基板２ａ及び変形要素４ａのパタ
ーンは、評価パッド２Ａ、金属パッド２Ｂ、配線回路２
Ｃ及び変形要素４ａで構成されている。金属パッド２Ｂ
上には金属バンプ５が形成されている。Ａｌ等の電極１
Ｂのピッチ、電極径、変形要素４ａ及びフィルム状回路
基板２ａの線膨張係数、変形要素４ａの剛性、ベース基
板３の材質などによって変形要素４ａの大きさが制限さ
れるが、各チップ１Ａａごとに変形要素４ａを形成する
と複雑なパターンを形成する必要がなく、印刷等の低コ
ストプロセスで変形要素４ａのパターンニングを行うこ
とができる。

【００１５】図３は、チップ１Ａｂの４辺のうち２辺に
Ａｌ等の電極１Ｂが形成されている場合について変形要
素（例えば弾性体）４ｂのパターニングの実施の形態を
示す。図３（ａ）は被テストウエハ１ｂの平面図であ
り、被テストウエハ１ｂは、チップ１Ａｂ及びＡｌ等の
電極１Ｂで構成されている。図３（ｂ）はフィルム状回
路基板２ｂ及び変形要素４ｂのパターンを示す平面図で
あり、フィルム状回路基板２ｂ及び変形要素４ｂのパタ
ーンは、評価パッド２Ａ、金属パッド２Ｂ及び変形要素
４ｂで構成されている。配線回路２Ｃは図示省略してあ
る。金属パッド２Ｂ上には金属バンプ５が形成されてい
る。このようなパターンについてはチップ１Ａｂごとに
変形要素４ｂを形成するのではなく、図２（ｂ）に示す
ように隣り合ったＡｌ等の電極１Ｂ列ごとに変形要素４
ｂを形成すると線膨張係数の差によるずれが少なくな
る。

【００１６】図４は、チップ１Ａｃの４辺にＡｌ等の電
極１Ｂが形成されている場合について変形要素（例えば
弾性体）４ｃのパターニングの実施の形態を示す。図４
（ａ）は被テストウエハ１ｃの平面図であり、被テスト
ウエハ１ｃは、チップ１Ａｃ及びＡｌ等の電極１Ｂで構
成されている。図４（ｂ）はフィルム状回路基板２ｃ及
び変形要素４ｃのパターンを示す平面図であり、フィル
ム状回路基板２ｃ及び変形要素４ｃのパターンは、評価
パッド２Ａ、金属パッド２Ｂ、変形要素４ｃ及び溝６ｃ
で構成されている。配線回路２Ｃは図示省略してある。
金属パッド２Ｂ上には金属バンプ５が形成されている。
この場合も図４（ｂ）に示すように隣り合うＡｌ等の電
極１Ｂ列ごとに変形要素４ｃを形成するのが好ましい。
しかし、この場合はチップ１Ａｃの角の部分での変形要
素４ｃの分割が困難になってくる。そこで、このような
Ａｌ等の電極１Ｂ配置のチップ１Ａｃに対しては、レー
ザを利用したパターンニングを用いた。変形要素をベー
ス基板３の全面に塗布または変形要素のシートをベース
基板３に張り合わせるなどした後、レーザにて溝６ｃを
形成する。図４（ｂ）に示すようにＡｌ等の電極１Ｂ列
ごとに変形要素４ｃが形成されるようなパターンを形成
した。この溝６ｃを形成しないと変形要素やフィルム状
回路基板の線膨張係数とＳｉの線膨張係数の差による加
熱時の金属バンプ５とＡｌ等の電極１Ｂの位置ずれが起
きてしまう。

【００１７】図５〜図７は、図２〜図４とは違った変形
要素（例えば弾性体）４のパターニングの実施の形態を
模式図で示す。図５は、図２（ａ）のＡｌ等の電極１Ｂ
配列に対する変形要素（例えば弾性体）４ｄのパターニ
ングの実施の形態で、フィルム状回路基板２ｄ及び変形
要素４ｄのパターンを示す平面図であり、フィルム状回
路基板２ｄ及び変形要素４ｄのパターンは、評価パッド
２Ａ、金属パッド２Ｂ、配線回路２Ｃ、変形要素４ｄ及
び溝６ｄで構成されている。金属パッド２Ｂ上には金属
バンプ５が形成されている。金属バンプ５の直下には溝
６ｄが形成されており、溝の周りに変形要素４ｄが形成
されている。このパターンでは金属バンプ５直下が空洞
になっているため、金属バンプ５部分のフィルム状回路
基板２ｄが変形することにより高さばらつきを吸収する
ことができる。このパターンの場合、加熱したときの空
気の膨張によるフィルム状回路基板２ｄと変形要素４ｄ
のはがれを防ぐために空気が逃げるための隙間を形成し
てある。このようなパターンの形成にはレーザによる加
工が最適であると思われる。図６、図７は、それぞれ図
３（ａ）、図４（ａ）のＡｌ等の電極１Ｂの配列に対す
る変形要素（例えば弾性体）４ｅ、４ｆのパターニング
の実施の形態で、フィルム状回路基板２ｅ、２ｆ及び変
形要素４ｅ、４ｆのパターンを示す平面図であり、フィ
ルム状回路基板２ｅ、２ｆ及び変形要素４ｅ、４ｆのパ
ターンは、評価パッド２Ａ、金属パッド２Ｂ、変形要素
４ｅ、４ｆ及び溝６ｅ、６ｆで構成されている。図７
（ｂ）は、図７（ａ）の一部分を拡大して示した図であ
る。配線回路２Ｃは図示省略してある。金属パッド２Ｂ
上には金属バンプ５が形成されている。金属バンプ５の
直下には溝６ｆが形成されており、溝の周りに変形要素
４ｆが形成されている。効果は図５のパターンのものと
同様である。

【００１８】図５〜図７のパターンで、バンプ直下の溝
６ｄ〜６ｆに、周りの変形要素４ｄ〜４ｆとは違った物
性を持つ変形要素を形成してもよい。図８は、フリップ
チップ実装用のバンプが形成されたチップに対する半導
体素子検査装置（テスト装置）の一実施の形態を示す模
式図であり、図１（ａ）はテスト装置の全体を示す断面
図で、テスト装置は、被テストウエハ１’、フィルム状
回路基板２、ベース基板３及び変形要素４で構成されて
いる。また、図８（ｂ）は、図８（ａ）の拡大図であ
る。被テストウエハ１’は、複数のチップ１Ａ’、Ａｌ
等の電極１Ｂ’及び金属バンプ１Ｃ’で構成されてい
る。この被テストウエハ１’は複数のチップ１Ａ’の集
合体であっても良く、ウエハ状の形態を有する必要はな
い。フィルム状回路基板２は、評価パッド２Ａ、金属パ
ッド２Ｂ及び配線回路２Ｃで構成されており、金属パッ
ド２Ｂは、Ａｌ等の電極１Ｂ’に対応した位置に形成さ
れる。ベース基板３上には変形要素４が形成されてお
り、フィルム状回路基板２とは接着剤で張り合わせてあ
る。金属パッド２Ｂの最表面にはＡｕメッキが施されて
いるのが望ましい。金属バンプ１Ｃ’が半田である場
合、加圧による変形が起きてしまうが、その後再リフロ
ーすることにより元の形状に戻すことができる。変形要
素４のパターンニングはＡｌ等の電極１Ｂ’の配置によ
り図２〜図７のいずれかのパターンでパターンニングさ
れる。

【００１９】この半導体素子検査装置（テスト装置）
は、被テストウエハもしくは複数の被テストチップ１、
１’とベース基板３との間に均一な加圧を行って被テス
トウエハ（複数のチップまたはウエハ）１、１’におけ
る各チップ１Ａ、１Ａ’の電極１Ｂ、１Ｂ’とフィルム
状回路基板２上に形成された金属パッド２Ｂとの間にお
いて均一な接触圧を得て接触させてフィルム状回路基板
２の評価パッド２Ａを通じて電圧印加用電源に接続され
る。この状態で高温層内に設置もしくは半導体素子（複
数のチップまたはウエハからなる被テストウエハ）１、
１’の裏面にヒータを設置してこのヒータを用いて加熱
しながら電圧を印加してバーンイン試験を行う。また、
評価パッド２Ａをテスタに接続することにより、チップ
の検査・選別を行うことが可能である。ここで、あらか
じめリーク等の不良がわかっている素子（チップ）に対
して、バーンイン時や検査・選別時に電圧が印加されな
いように素子（チップ）内の配線を切断しておくと過剰
な電流が流れずにバーンイン・検査・選別を行うことが
できる。

【００２０】以上説明した実施の形態によれば、複数の
チップ又はウエハ状態で一括してバーンインテスト又は
選別を行うことができ、その結果パッケージングしてか
らもしくはチップ１個でバーンインテスト及び選別を行
うよりも低コスト化を実現することができる。また前記
実施の形態によれば、変形要素層を設けることによって
ウエハの反りや線膨張係数の差による加熱時の接触不良
を防ぐことが可能となり、その結果ウエハの反りを矯正
させるような治具を不要とし、しかも線膨張係数をウエ
ハの材料に近い材料を用いた回路基板、例えばＳｉ、ガ
ラス、セラミックス等の材料で配線層を形成した基板を
用いる必要がなく、低コストでバーンインテストや選別
を行うことができる。特に、フィルム状回路基板を用い
るため、基板にかかるコストを大幅に低減することがで
きる。

【００２１】また前記実施の形態によれば、ベース基板
３とフィルム状回路基板２の間に要素層（例えば変形要
素層）４を設けることにより被テストウエハ１、１’の
反りもしくはフィルム状回路基板２上の金属バンプ２Ｂ
の高さバラツキ又は半導体素子（被テストウエハ）１、
１’上の電極（金属バンプまたは金属パッド）１Ｂ、１
Ｂ’の高さバラツキを吸収することができ、半導体素子
（被テストウエハ）１、１’と回路基板２との接触状態
を良好なものにできる。また、例えば変形要素層（例え
ば弾性体層）４に半導体素子１、１’上の電極１Ｂ、１
Ｂ’に対応した穴や溝６を設けることにより、より効果
的に被テストウエハ１、１’の反りや金属バンプ２Ｂ、
１Ｂ、１Ｂ’の高さバラツキを吸収できるだけでなく、
被テストウエハ１、１’とフィルム状回路基板２との線
膨張係数の差から生じる加熱時の被テストウエハ１、
１’とフィルム状回路基板２の電極の位置ずれを防ぎ、
電極間の接触不良を防止することができる。一括してバ
ーンインテストや選別を行うことのできる半導体素子の
個数は、ベース基板３の材質を被テストウエハ１、１’
の線膨張係数により近いものを選択することにより多く
のチップを一括してバーンインテストや選別を行うこと
が可能となる。さらに、ウエハ状態で一括してすべての
半導体素子をバーンインテストや選別を行うにはベース
基板３の材料を被テストウエハ１、１’の材料であるＳ
ｉ又はＳｉに非常に近い線膨張係数を持つ材料にするこ
とにより可能となる。

【００２２】

【発明の効果】本発明によれば、複数のチップ又はウエ
ハ状態で一括してバーンインテスト又は選別を行うよう
に構成したことにより、チップ状態でのバーンイン試
験、検査（選別）を簡易にして、半導体素子の高良品率
化をはかることができる効果を奏する。また本発明によ
れば、チップ状態でのバーンイン試験、検査（選別）を
簡易にして、マルチチップモジュール（ＭＣＭ）に対応
したベアチップ実装用の半導体素子の高良品率化をはか
り、その結果複数の半導体素子をプリント配線板に直接
実装するマルチチップモジュール（ＭＣＭ）の高歩留ま
り化をはかることができる効果を奏する。また本発明に
よれば、プローバを用いたものと比較すると、コストが
低いだけでなく、電気特性も改善されるため、高速での
ファンクションテストを実施することが可能となる効果
を奏する。

【図面の簡単な説明】

【図１】本発明に係るバーンイン試験・検査のための検
査装置の一実施の形態を示す断面図及びその拡大図であ
る。

【図２】被テストウエハと変形要素のパターンを示す平
面図である。

【図３】被テストウエハと変形要素のパターンを示す平
面図である。

【図４】被テストウエハと変形要素のパターンを示す平
面図である。

【図５】変形要素のパターンを示す平面図である。

【図６】変形要素のパターンを示す平面図である。

【図７】変形要素のパターンを示す平面図である。

【図８】本発明に係るフリップチップ実装用チップに対
応した検査装置の一実施の形態を示す断面図及びその拡
大図である。

【符号の説明】

１、１’…被テストウエハ、１Ａ、１Ａ’、１Ａａ〜１
Ａｃ…チップ １Ｂ、１Ｂ’…電極、１Ｃ’…金属バンプ ２、２ａ〜２ｆ…フィルム状回路基板、２Ａ…評価パッ
ド、２Ｂ…金属パッド ２Ｃ…配線回路、２Ｄ…切れ込み、３…ベース基板 ４、４ａ〜４ｆ…変形要素（例えば弾性体）、５…金属
バンプ ６ｃ〜６ｆ…溝

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森永 賢一郎 東京都小平市上水本町五丁目20番１号株式 会社日立製作所半導体事業部内 (72)発明者 岡部 隆史 東京都小平市上水本町五丁目20番１号株式 会社日立製作所半導体事業部内 (72)発明者 春日部 進 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】複数のチップ又はウエハ状態で一括してバ
   ーンイン試験・選別を行って半導体素子を製造すること
   を特徴とする半導体素子の製造方法。
2. 【請求項２】複数のチップを形成したウエハ状態で、該
   各チップに形成された電極と検査用基板に形成された配
   線に接続されたバンプまたはパッドとを接触させて前記
   電極と前記配線との間で導通をとることによってバーン
   イン試験または動作試験を行って半導体素子を製造する
   ことを特徴とする半導体素子の製造方法。
3. 【請求項３】複数のチップを形成したウエハ状態で、該
   各チップに形成された電極とフィルム状検査用基板に形
   成された配線に接続されたバンプまたはパッドとを接触
   させて前記電極と前記配線との間で導通をとることによ
   ってバーンイン試験または動作試験を行って半導体素子
   を製造することを特徴とする半導体素子の製造方法。
4. 【請求項４】チップ状態で、複数のチップを一括して各
   チップに形成された電極と検査用基板に形成された配線
   に接続されたバンプまたはパッドとを接触させて前記電
   極と前記配線との間で導通をとることによってバーンイ
   ン試験または動作試験を行って半導体素子を製造するこ
   とを特徴とする半導体素子の製造方法。
5. 【請求項５】チップ状態で、複数のチップを一括して各
   チップに形成された電極とフィルム状検査用基板に形成
   された配線に接続されたバンプまたはパッドとを接触さ
   せて前記電極と前記配線との間で導通をとることによっ
   てバーンイン試験または動作試験を行って半導体素子を
   製造することを特徴とする半導体素子の製造方法。
6. 【請求項６】各チップに形成された電極と検査用基板に
   形成されたバンプまたはパッドとの接触を加圧によって
   行うことを特徴とする請求項２または３または４または
   ５記載の半導体素子の製造方法。
7. 【請求項７】前記半導体素子は、ベアチップ実装用の半
   導体素子であることを特徴とする請求項１または２また
   は３または４または５記載の半導体素子の製造方法。