JPH1092923A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】半導体装置の素子分離領域において、上部に形
成されて配線の断切れや遅延信号の恐れがない。 【解決手段】 単結晶シリコン基板１の表面には、素子
領域２と素子分離領域３とが配置されている。素子分離
領域３には、埋め込み絶縁膜４に囲まれて、ＳｉＮ膜５
が形成されている。このＳｉＮ膜５は、埋め込み絶縁膜
の平坦化の際にストッパーとなっていた物である。そし
て、素子領域２に、ゲート酸化膜６を介して、ゲート電
極７が形成されている。このゲート電極７は、素子分離
領域３の埋め込み絶縁膜４及びＳｉＮ膜５上にも形成さ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板にトレ
ンチ型の素子分離領域を有する半導体装置及びその製造
方法に関する。

【０００２】

【従来の技術】従来、半導体装置の素子領域を分離する
素子分離として、ＬＯＣＯＳ法（選択酸化法）が広く使
われていた。しかし、ＬＯＣＯＳ法は、基板の素子分離
領域に酸化膜を形成する際、レジストマスク寸法と実際
の出来上がり寸法とが異なる傾向がある。そこで、設計
ルールが微細化するにつれ、個々の素子領域を分離する
のに、レジストマスクとの変換差が少ないトレンチ分離
型の素子分離が注目されている。

【０００３】トレンチ型素子分離法は、基板の素子分離
領域をエッチングした後、素子分離に用いる埋め込み絶
縁膜を全面に堆積した後、化学的機械的研磨（ＣＭＰ）
等で平坦化を行って、素子分離領域にのみ埋め込み絶縁
膜を残して素子領域を分離する。トレンチ型素子分離法
の一例を図２５の（ａ）に示す。ここで、１は単結晶シ
リコン基板、４は埋め込み絶縁膜、６はゲート酸化膜、
７はゲート電極である。

【０００４】ＣＭＰによる平坦化の際、広い素子分離領
域が過剰に研磨されるのを防止するため、図２５の
（ｂ）に示すように、埋め込み絶縁膜４よりエッチング
レートの低い材料（第２の研磨停止膜）５０を埋め込み
絶縁膜４上面に形成したり、図２５の（ｃ）に示すよう
にダミーパターン５１を形成するなどしている。

【０００５】しかし、図２５の（ａ），（ｂ）に示すよ
うに、埋め込み絶縁膜４端部において段差が生じ、その
上部に形成したゲート電極７が断線するという問題があ
る。また、図２５の（ｃ）に示すように、ダミーパター
ン５１を形成した場合、ダミーパターン５１上に配置さ
れているゲート電極７と半導体基板１が薄いゲート酸化
膜６を挟む構成となるためキャパシタを形成し、この部
分で配線容量が増大し、動作周波数が高くなると信号遅
延が起こる等の問題が生じる。

【０００６】

【発明が解決しようとする課題】従来、トレンチ型素子
分離法では、素子分離領域上部を通過する配線が断切れ
をおこしたり、配線容量の増大によって信号遅延が起こ
るため高速動作を行なうことができないという問題があ
った。

【０００７】本発明の目的は、素子分離領域上に配置さ
れる配線が断線することを防止し、且つ素子分離領域に
おいて配線容量の増大を防止し得る半導体装置及びその
製造方法を提供することにある。

【０００８】

【課題を解決するための手段】

（構成）本発明の半導体装置及びその製造方法は下記の
ように構成されている。

【０００９】（１） 本発明の半導体装置は、半導体基
板上に離間配置された島状の素子領域を分離するため、
該基板の素子領域表面より高く埋め込み絶縁膜が形成さ
れた素子分離領域を含む半導体装置において、前記半導
体基板上で且つ島状の前記素子領域の間に、前記埋め込
み絶縁膜より低いエッチングレートを有する絶縁性のエ
ッチング停止膜が、前記埋め込み絶縁膜と側部が密接す
る状態で形成されていることを特徴とする。

【００１０】（２） 本発明の半導体装置の製造方法
は、導体基板上に離間配置された島状の素子領域にＭＯ
Ｓトランジスタを形成し、素子領域を分離する素子分離
領域を形成する半導体装置の製造方法において、前記半
導体基板上に第１のエッチング停止膜を形成する工程
と、前記半導体基板の素子分離領域の前記第１のエッチ
ング停止膜及び該基板をエッチングする工程と、前記半
導体基板上で且つ島状の前記素子領域の間に、該基板の
素子領域より高く絶縁性の第２のエッチング停止膜を形
成する工程と、全面に絶縁材を堆積した後、該絶縁材を
エッチングして平坦化する工程と、前記第１のエッチン
グ停止膜を除去する工程と、前記半導体基板の素子領域
に前記ＭＯＳトランジスタを形成する工程とを含むこと
を特徴とする。 （３） 本発明の半導体装置の製造方法は、半導体基板
上に離間配置された島状の素子領域にＭＯＳトランジス
タを形成し、素子領域を分離する素子分離領域を形成す
る半導体装置の製造方法において、前記半導体基板上に
前記ＭＯＳトランジスタのゲート絶縁膜となる絶縁膜を
形成する工程と、前記絶縁膜上に導電性の第１のエッチ
ング停止膜を形成する工程と、前記半導体基板の前記素
子分離領域の前記第１のエッチング停止膜，前記絶縁膜
及び該基板をエッチングする工程と、前記半導体基板上
で且つ島状の前記素子領域の間に、該基板の素子領域よ
り高く絶縁性の第２のエッチング停止膜を形成する工程
と、全面に絶縁材を堆積した後、該絶縁材をエッチング
して平坦化する工程と、全面に電極材を堆積した後、該
電極材及び前記第１のエッチング停止膜をパターン加工
して前記ＭＯＳトランジスタのゲート電極パターンを形
成する工程とを含むことを特徴とする。

【００１１】（４） （１）において、素子領域にＭＯ
Ｓトランジスタが形成されている。

【００１２】（５） （１）において、前記半導体基板
が単結晶半導体基板あるいはＳＯＩ基板である。

【００１３】（６） （１）において、前記素子領域の
側面に少なくとも半導体基板の素子領域表面よりも高く
前記エッチング停止膜が形成されている。

【００１４】（７） （１）において、前記エッチング
停止膜が二層以上の絶縁膜の少なくとも最上層に設けら
れている。

【００１５】（８） （１）において、前記エッチング
停止膜が素子分離領域の中央領域に形成されている。

【００１６】（９） （２），（３）において、半導体
基板が単結晶半導体基板あるいはＳＯＩ基板である。

【００１７】（１０） （２），（３）において、第２
のエッチング停止膜を素子分離領域の中央領域のみに形
成する。

【００１８】（１１） （２），（３）において、第２
のエッチング停止膜を素子領域の側部にも形成する。

【００１９】（１２） （２），（３）において、第２
のエッチング停止膜を２層以上の絶縁膜の少なくとも最
上層に設ける。

【００２０】（作用）本発明の半導体装置及びその製造
方法は、上記構成により以下の作用効果を有する。

【００２１】半導体基板上の島状の素子領域の間にエッ
チング停止膜（第２のエッチング停止膜）を形成し、こ
れと埋め込み絶縁膜が同一平面となるように平坦化する
ので、素子分離領域上の埋め込み絶縁膜とエッチング停
止膜とで段差が生じることが無く、その上部に配置され
る配線の断線を防止することができる。

【００２２】また、絶縁性のエッチング停止膜（第２の
エッチング停止膜）の存在によって、素子分離領域上の
配線と半導体基板との距離が十分保たれているため、ゲ
ート配線等の配線容量が増大することがないので高速動
作に有利となる。

【００２３】

【発明の実施の形態】図１は、本発明の第１実施形態に
係わるＭＯＳトランジスタの素子構造を示す断面図であ
る。

【００２４】単結晶シリコン基板１の表面には、素子領
域２と素子分離領域３とが配置されている。素子分離領
域３には、埋め込み絶縁膜４に囲まれて、ＳｉＮ膜（請
求項１のエッチング停止膜）５が形成されている。埋め
込み絶縁膜４及びＳｉＮ膜５は素子領域２の基板１表面
より高く形成されている。また、ＳｉＮ膜５は、埋め込
み絶縁膜の平坦化の際にストッパーとなっていた物であ
る。そして、素子領域２に、ゲート酸化膜６を介して、
ゲート電極７が形成されている。このゲート電極７は、
素子分離領域３の埋め込み絶縁膜４及びＳｉＮ膜５上に
も形成されている。

【００２５】このＭＯＳトランジスタの製造工程を、図
２，３の工程断面図を用いて説明する。

【００２６】図２の（ａ）に示すように、単結晶シリコ
ン基板１上に１０ｎｍ程度の厚さのバッファ酸化膜１０
を形成する。そして、例えば１００ｎｍ程度の多結晶シ
リコン膜（請求項２，３の第１のエッチング停止膜）１
１を全面に堆積する。多結晶シリコン１１は、ＣＭＰの
際の研磨停止膜と素子領域の基板表面のマスクとを兼ね
ている。

【００２７】図２の（ｂ）に示すように、レジスト（不
図示）を素子領域上に形成し、このレジストをマスクと
して素子分離領域の多結晶シリコン膜１１，バッファ酸
化膜１０及び基板１をリアクティブ・イオン・エッチン
グ（ＲＩＥ）法によってエッチングする。

【００２８】そして、図２の（ｃ）に示すように、表面
を薄く酸化して酸化層１２を形成した後、ＣＭＰ時の研
磨停止膜として例えばＳｉＮ膜（請求項２，３の第２の
エッチング停止膜）５を全面に２００ｎｍ程度堆積す
る。そして、図３の（ｄ）に示すように、レジスト（不
図示）をマスクにＳｉＮ膜５を素子分離領域中の中央領
域のみに残るようＲＩＥによってエッチングする。

【００２９】そして、図３の（ｅ）に示すように、埋め
込み絶縁膜４を全面に堆積する。この埋め込み絶縁膜４
は、ＳｉＮ膜５よりＣＭＰ時の研磨レートが高い。そし
て、図３の（ｆ）に示すように、ＣＭＰによって表面を
研磨して平坦化する。研磨の際、多結晶シリコン膜１１
は埋め込み絶縁膜４に比べて研磨レートが低いので、多
結晶シリコン膜１１で研磨が止まる。この時、ＳｉＮ膜
５がオーバーＣＭＰによって膜厚が減少してもトランジ
スタの特性には影響を与えない。

【００３０】そして、研磨停止膜として用いていた多結
晶シリコン膜１１とその下のバッファ酸化膜１０を除去
する。この時、埋め込み材４とＳｉＮ膜５が多少エッチ
ングされるが、大きな段差にならないのでその後に形成
されるゲート電極の断線の恐れはない。

【００３１】その後、通常のＭＯＳトランジスタの製造
方法を用いて、図１に示したＭＯＳトランジスタが形成
される。ゲート酸化膜を形成し、例えばボロンをドープ
した多結晶シリコンからなるゲート電極材を全面に堆積
し、レジストをマスクにゲート電極を形成する。そし
て、ゲート電極をマスクとして、素子領域にイオン注入
法によってＮ型不純物（例えば砒素）を導入し、ソー
ス，ドレイン領域を形成する。そして最後に、層間絶縁
膜を堆積した後、コンタクトホール，アルミニウム配線
を形成する。

【００３２】本実施形態のＭＯＳトランジスタは、素子
分離領域の埋め込み絶縁膜とＳｉＮ膜との間に段差がほ
とんど無いので、ゲート電極が素子分離領域上で断切れ
する事がない。また、素子分離領域において、ゲート電
極と基板とが薄い絶縁層を挟むことが無いのでキャパシ
タを形成せず、信号遅延をおこすことがない。

【００３３】（第２実施形態）図４は本発明の第２実施
形態に係わるＭＯＳトランジスタの素子構造を示す断面
図である。ここで図１と同一な部分には同一符号を付
し、その説明を省略する。本実施形態の特徴は、第１実
施形態のＭＯＳトランジスタの製造工程おいて除去して
いた酸化膜１０及び多結晶シリコン膜１１をＭＯＳトラ
ンジスタの構造の一部として用いていることである。こ
こで、酸化膜１０はＭＯＳトランジスタのゲート絶縁
膜、多結晶シリコン膜１１はゲート電極の一部として用
いられている。そして、多結晶シリコン膜１１の上部に
形成した多結晶シリコン膜２１で配線を行ってＭＯＳト
ランジスタのゲート電極を形成している。つまり、第１
の実施形態に記載のＭＯＳトランジスタにいわゆるゲー
ト先作りプロセスを適用している。

【００３４】本実施形態のＭＯＳトランジスタの製造工
程は、第１実施形態の図２の（ａ）から図３の（ｆ）ま
でと同様であるので、その図示及び説明を省略する。

【００３５】そして、図３の（ｆ）の工程の埋め込み材
の平坦化後、多結晶シリコン膜の除去を行わずに、多結
晶シリコン膜の表面をＮＨ₄ Ｆ等でわずかにエッチング
する。そして、第２のゲート電極となるボロンをドープ
した多結晶シリコンを全面に堆積し、レジストをマスク
に多結晶シリコン膜をＲＩＥによって同時にエッチング
してゲート電極を形成する。

【００３６】その後は通常のＭＯＳトランジスタの製造
方法を用い、ゲート電極をマスクとして、イオン注入法
によってＮ型不純物を導入し、ソース，ドレインを形成
する。そして最後に、層間絶縁膜を堆積した後、コンタ
クトホール，アルミニウム配線を形成する。

【００３７】本実施形態のＭＯＳトランジスタは、第１
実施形態に記載のＭＯＳトランジスタの有する効果に加
え、第１の研磨停止膜を除去せずにゲート電極の一部と
して用いているので、ゲート電極上の平坦性を特に良く
することができる。

【００３８】（第３実施形態）図５は本発明の第３実施
形態に係わるＭＯＳトランジスタの素子構造を示す断面
図である。ここで図１と同一な部分には同一符号を付
し、その説明を省略する。

【００３９】本実施形態のＭＯＳトランジスタの特徴
は、第１実施形態に記載のＭＯＳトランジスタ（図１）
と異なり、基板としてＳＯＩ（Silicon On Insulator）
基板３０を用いていることである。

【００４０】なお、ＳＯＩ基板３０は、シリコン支持基
板３１，１００ｎｍほどのシリコン酸化膜３２（埋め込
み酸化膜）及び１００ｎｍほどの単結晶半導体薄膜層３
３が積層されて構成されている。

【００４１】図６，７の工程断面図を用いて、このＭＯ
Ｓトランジスタの製造工程を説明する。先ず、図６の
（ａ）に示すように、ＳＯＩ基板３０の単結晶半導体薄
膜層３３上に厚さが１０ｎｍ程度のバッファ酸化膜１０
を形成し、その上にマスク材を兼ねる第１の研磨停止膜
として例えば１００ｎｍ程度の多結晶シリコン膜１１を
全面に堆積する。

【００４２】次に、図６の（ｂ）に示すように、素子領
域上に形成したレジスト（不図示）をマスクとし、ＲＩ
Ｅ法を用いて多結晶シリコン膜１１とバッファ酸化膜１
０と単結晶半導体薄膜層３３をシリコン酸化膜３２が露
出するまでエッチングする。次いで、図６の（ｃ）に示
すように全面にＳｉＮ膜５を堆積する。

【００４３】次いで、図７の（ａ）〜（ｆ）に示すよう
に、先の第１実施形態の図３の（ｄ）〜（ｆ）と同様
に、ＳｉＮ膜５を素子分離領域の中央領域に残した後、
埋め込み絶縁膜４を全面に堆積、研磨により該膜４の埋
め込み平坦化を行う。

【００４４】本実施形態のＭＯＳトランジスタは、第１
実施形態に記載のＭＯＳトランジスタの有する効果に加
え、ＳＯＩ基板を用いているので、完全に素子分離をす
る事ができる。

【００４５】（第４実施形態）図８は本発明の第５実施
形態に係わるＭＯＳトランジスタの素子構造を示す断面
図である。ここで図４，５と同一な部分には同一符号を
付し、その説明を省略する。本実施形態のＭＯＳトラン
ジスタの特徴は、第３実施形態に記載のＭＯＳトランジ
スタにいわゆるゲート先作りプロセスを適用したことで
ある。

【００４６】本実施形態のＭＯＳトランジスタの製造方
法は、第３実施形態に記載のＭＯＳトランジスタの製造
工程において、図７の（ｆ）以降の工程に第２実施形態
に記載のゲート先作りプロセスを適用したものなので、
図示及びその詳しい説明を省略する。

【００４７】本実施形態のＭＯＳトランジスタは、第３
実施形態に記載のＭＯＳトランジスタの有する効果に加
え、ゲート先作りプロセスを用いているので、ゲート電
極上の平坦性を特に良くすることができる。

【００４８】（第５実施形態）図９は、本発明の第５実
施形態に係わるＭＯＳトランジスタの素子構造を示す断
面図である。ここで図１と同一な部分には同一符号を付
し、その説明を省略する。本実施形態の特徴は、素子分
離領域３に接する素子領域２の側面にＳｉＮ膜５が形成
されていることである。

【００４９】図１０，１１に、このＭＯＳトランジスタ
の製造工程を説明する工程断面図を示す。

【００５０】図１０の（ａ）〜（ｃ）に示す工程は、図
２の（ａ）〜（ｃ）と同様に、基板１の素子領域上に絶
縁膜１０を介して多結晶シリコン膜１１を形成した後、
ＳｉＮ膜５を全面に堆積する。

【００５１】そして、図１１の（ｄ）に示すように、図
示しないレジストをマスクにしてＳｉＮ膜５をエッチン
グする。このエッチングの際、ＳｉＮ膜５は、素子領域
の側面部と素子分離領域の中央付近に残るようにする。

【００５２】その後の工程の図１１の（ｅ），（ｆ）
は、図３の（ｅ），（ｆ）と同様に、埋め込み絶縁膜４
を堆積した後、平坦化を行う。

【００５３】本実施形態のＭＯＳトランジスタは、素子
分離領域上の埋め込み絶縁膜とＳｉＮ膜との間に段差が
ないので、ゲート電極が断切れをおこすことがない、ま
た素子分離領域において、ゲート電極と基板とが薄い絶
縁層を挟むことがないのでキャパシタを形成せず、信号
遅延をおこすことがない。また、素子領域の側壁部にも
ＳｉＮ膜が形成されているので、ＣＭＰ時の過剰研磨を
より抑えることができる。

【００５４】（第６実施形態）図１２は、本発明の第６
実施形態に係わるＭＯＳトランジスタの素子構造を示す
断面図である。ここで図４，９と同一な部分には同一符
号を付し、その説明を省略する。本実施形態のＭＯＳト
ランジスタの特徴は、第５の実施形態に記載のＭＯＳト
ランジスタにいわゆるゲート先作りプロセスを適用した
ことである。

【００５５】このＭＯＳトランジスタの製造工程は、第
５実施形態のＭＯＳトランジスタに、第２実施形態に記
載のゲート先作りプロセスを適用しただけなので、製造
工程の図示及び説明を省略する。

【００５６】本実施形態のＭＯＳトランジスタは、第５
の実施形態に記載のＭＯＳトランジスタの有する効果に
加え、第１の研磨停止膜を除去せずにゲート電極の一部
として用いているので、ゲート電極上の平坦性を特に良
くすることができる。

【００５７】（第７実施形態）図１３は本発明の第７実
施形態に係わるＭＯＳトランジスタの素子構造を示す断
面図である。ここで図５，９と同一な部分には同一符号
を付し、その説明を省略する。本実施形態のＭＯＳトラ
ンジスタの特徴は、第５実施形態に記載のＭＯＳトラン
ジスタにＳＯＩ基板３０を用いたことである。

【００５８】このＭＯＳトランジスタの製造工程を図１
４，１５を用いて説明する。先ず、図１４の（ａ）〜
（ｃ）までは、図６の（ａ）〜（ｃ）と同様に、基板１
の素子領域にバッファ酸化膜１０を介して多結晶シリコ
ン膜１１を形成し、素子分離領域をエッチングした後、
ＳｉＮ膜５を堆積する。

【００５９】そして、図１５の（ｄ）〜（ｆ）は、図１
２の（ｄ）〜（ｆ）と同様に、素子領域の側部及び素子
分離領域の中央部にＳｉＮ膜５が残るようエッチングし
た後、埋め込み絶縁膜４を堆積し平坦化を行う。

【００６０】本実施形態の特徴は、第５実施形態に記載
のＭＯＳトランジスタの有する効果に加えて、ＳＯＩ基
板を用いているので、素子分離を完全にすることができ
る。 （第８実施形態）図１６は本発明の第８実施形態に係わ
るＭＯＳトランジスタの素子構造を示す断面図である。
ここで図１２，１３と同一な部分には同一符号を付し、
その説明を省略する。本発明の特徴は、第７実施形態に
記載のＭＯＳトランジスタにゲート先作りを適用したこ
とである。

【００６１】このＭＯＳトランジスタは、第７実施形態
に記載ののＭＯＳトランジスタに、第２実施形態に記載
のゲート先作りプロセスを適用したのみなので、製造工
程の図示及び説明を省略する。

【００６２】本実施形態のＭＯＳトランジスタは、第７
実施形態に記載のＭＯＳトランジスタの有する効果に加
え、ゲート先作りプロセスを用いているので、ゲート電
極上の平坦性が特によい。

【００６３】（第９実施形態）図１７は、本発明の第９
実施形態に係わるＭＯＳトランジスタの素子構造を示す
断面図である。ここで図１と同一な部分には同一符号を
付し、その説明を省略する。本実施形態の特徴は、第１
実施形態では基板上にＳｉＮ膜が直接形成されているの
に対し、基板上に酸化膜４０を介してＳｉＮ膜５が形成
されていることである。

【００６４】このＭＯＳトランジスタの製造工程を図１
８，１９を用いて説明する。図１８の（ａ），（ｂ）に
示す工程は、図２の（ａ），（ｂ）と同様に、バッファ
酸化膜１０を介してポリシリコン膜１１を堆積した後、
素子分離領域のバッファ酸化膜１０，ポリシリコン膜１
１及び基板１をエッチングする。そして、図１８の
（ｃ）に示すように、表面を薄く酸化して酸化層１２を
形成した後、酸化膜４０を１００ｎｍ程度堆積する。そ
して、ＣＭＰ時の研磨停止膜としてＳｉＮ膜５を１００
ｎｍ程度堆積する。そして、図１９の（ｄ）に示すよう
に、図示しないレジストをマスクにＳｉＮ膜５及び酸化
膜４０を素子分離領域中の所定の領域のみに残るようＲ
ＩＥによってエッチングを行なう。

【００６５】その後の、図１９の（ｅ），（ｆ）の工程
は、図３の（ｅ），（ｆ）と同様に、埋め込み絶縁膜４
を堆積した後、平坦化を行う。

【００６６】本実施形態のＭＯＳトランジスタは、素子
分離領域の埋め込み絶縁膜とＳｉＮ膜との間に段差が無
いので、ゲート電極が断切れを起こすことがない。ま
た、素子分離領域に薄い絶縁層が存在しないので、キャ
パシタを形成することがなく、信号遅延を起こすことが
ない。また、基板と研磨停止膜との間に絶縁膜を形成す
ることで、基板上に直接研磨停止膜を形成できない場合
に有効な構造である。

【００６７】（第１０実施形態）図２０は本発明の第１
０実施形態に係わるＭＯＳトランジスタの素子構造を示
す断面図である。ここで図２，１７と同一な部分には同
一符号を付し、その説明を省略する。

【００６８】本実施形態の特徴は、第９実施形態に記載
したＭＯＳトランジスタに、いわゆるゲート先作りプロ
セスを適用したことである。

【００６９】本実施形態のＭＯＳトランジスタは、第９
実施形態のＭＯＳトランジスタに、第２実施形態に記載
のゲート先作りプロセスを適用しただけなので、製造工
程の図示及び説明は省略する。

【００７０】本実施形態のＭＯＳトランジスタは、第９
実施形態に記載のＭＯＳトランジスタの有する効果に加
え、ゲート先作りプロセスを用いたので、ゲート電極上
の平坦性を特に良くすることができる。

【００７１】（第１１実施形態）図２１は本発明の第１
１実施形態に係わるＭＯＳトランジスタの素子構造を示
す断面図である。ここで図２７と同一な部分には同一符
号を付し、その説明を省略する。本実施形態の特徴は、
第９実施形態の単結晶シリコン基板の代わりにＳＯＩ基
板３０を用いたことである。

【００７２】図２２，２３は、このＭＯＳトランジスタ
の工程断面図である。この工程断面図は、ＳＯＩ基板を
用いている以外、第９実施形態の工程断面図（図１８，
図１９）と同様なのでその詳しい説明を省略する。

【００７３】本実施形態のＭＯＳトランジスタは、第９
実施形態のＭＯＳトランジスタの有する効果に加え、Ｓ
ＯＩ基板を用いているので、素子分離を完全にすること
ができる。

【００７４】（第１２実施形態）図２４は本発明の第１
２実施形態に係わるＭＯＳトランジスタの素子構造を示
す断面図である。ここで図２１と同一な部分には同一符
号を付し、その説明を省略する。本実施形態の特徴は、
第１１実施形態に記載のＭＯＳトランジスタにいわゆる
ゲート先作りプロセスを適用したことである。

【００７５】本実施形態のＭＯＳトランジスタは、図２
３の（ｆ）以降に、第２実施形態に記載のゲート先作り
プロセスを適用しただけなので、図示及びその詳しい説
明を省略する。

【００７６】本実施形態のＭＯＳトランジスタは、第１
１実施形態に記載のＭＯＳトランジスタの有する効果に
加え、ゲート先作りプロセスを用いているので、ゲート
電極上の平坦性を特に良くすることがでる本発明は上記
実施形態に限定されるものではない。例えば、形成する
トランジスタはＮチャンネルに限らず、Ｐチャンネルで
も良い。

【００７７】第１の研磨停止膜は、多結晶シリコンに限
らない。特にゲート先作りプロセスで無ければ、ＳｉＮ
等の絶縁膜でも良い。ゲート先作りプロセスでは多結晶
シリコン以外の導電層を用いることができる。

【００７８】第２の研磨停止膜は、ＳｉＮに限らず、埋
め込み絶縁膜より平坦化の際のエッチングレートが小さ
い絶縁膜で有れば良い。

【００７９】第２の研磨停止膜は、３層以上でも良い。
ただし最上層の膜は埋め込み絶縁膜より平坦化の際のエ
ッチングレートが小さい絶縁膜で有れば良い。

【００８０】ゲート電極材料には、ボロンドープ多結晶
を用いたが、燐を拡散した多結晶シリコン、あるいは高
い融点の金属材料、金属とシリコンの化合物であっても
良い。

【００８１】第９，１０，１１，１２実施形態におい
て、ＳｉＮ膜は単層の酸化膜を介して基板上に形成され
ているが、ＳｉＮ膜はこのような単層の絶縁膜上ではな
く、複数層の絶縁膜上に形成されていても良い。

【００８２】本発明の半導体装置はＭＯＳトランジスタ
に限らず、任意の素子に適用することが可能である。

【００８３】また、上記実施形態では、研磨に付いて述
べたが、通常のエッチバック（例えば、等方性或いは異
方性エッチング（ケミカルドライエッチングや反応性イ
オンエッチング等）による全面エッチング）に対しても
適用可能である。

【００８４】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することが可能である。

【００８５】

【発明の効果】本発明の半導体装置及びその製造方法
は、素子分離領域に埋め込み絶縁膜と、この埋め込み絶
縁膜よりエッチングレートの低いエッチング停止膜を形
成することによって、埋め込み絶縁膜の平坦化の際、埋
め込み絶縁膜が過剰にエッチングされることがないの
で、素子分離領域上部に配線されるゲート電極などの配
線が断切れを起こすことがない。また、素子分離領域で
配線容量が増大することがないので、信号遅延をおこす
ことがない。

【図面の簡単な説明】

【図１】第１実施形態に係わるＭＯＳトランジスタの断
面図。

【図２】図１のＭＯＳトランジスタの工程断面図
（１）。

【図３】図１のＭＯＳトランジスタの工程断面図
（２）。

【図４】第２実施形態に係わるＭＯＳトランジスタの断
面図。

【図５】第３実施形態に係わるＭＯＳトランジスタの素
子構造を示す断面図。

【図６】図６のＭＯＳトランジスタの工程断面図
（１）。

【図７】図６のＭＯＳトランジスタの工程断面図
（２）。

【図８】第４実施形態に係わるＭＯＳトランジスタの素
子構造を示す断面図。

【図９】第５実施形態に係わるＭＯＳトランジスタの素
子構造を示す断面図。

【図１０】図１１のＭＯＳトランジスタの工程断面図
（１）。

【図１１】図１１のＭＯＳトランジスタの工程断面図
（２）。

【図１２】第６実施形態に係わるＭＯＳトランジスタの
素子構造を示す断面図。

【図１３】第７実施形態に係わるＭＯＳトランジスタの
素子構造を示す断面図。

【図１４】図１６のＭＯＳトランジスタの工程断面図
（１）。

【図１５】図１６のＭＯＳトランジスタの工程断面図
（２）。

【図１６】第８実施形態に係わるＭＯＳトランジスタの
素子構造を示す断面図。

【図１７】第９実施形態に係わるＭＯＳトランジスタの
素子構造を示す断面図。

【図１８】図２１のＭＯＳトランジスタの工程断面図
（１）。

【図１９】図２１のＭＯＳトランジスタの工程断面図
（２）。

【図２０】第１０実施形態に係わるＭＯＳトランジスタ
の素子構造を示す断面図。

【図２１】第１１実施形態に係わるＭＯＳトランジスタ
の素子構造を示す断面図。

【図２２】図２６のＭＯＳトランジスタの工程断面図
（１）。

【図２３】図２６のＭＯＳトランジスタの工程断面図
（２）。

【図２４】第１２実施形態に係わるＭＯＳトランジスタ
の素子構造を示す断面図。

【図２５】従来のＭＯＳトランジスタの素子構造を示す
断面図。

【符号の説明】

１…単結晶シリコン基板 ２…素子領域 ３…素子分離領域 ４…埋め込み絶縁膜 ５…ＳｉＮ膜 ６…ゲート酸化膜 ７…ゲート電極 １０…バッファ酸化膜 １１…多結晶シリコン膜 １２…酸化層 ２１…多結晶シリコン膜 ３０…ＳＯＩ基板 ３１…シリコン支持基板 ３２…シリコン酸化膜 ３３…単結晶半導体薄膜層 ４０…絶縁膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板上に離間配置された島状の素子
   領域を分離するため、該基板の素子領域表面より高く埋
   め込み絶縁膜が形成された素子分離領域を含む半導体装
   置において、 前記半導体基板上で且つ島状の前記素子領域の間に、前
   記埋め込み絶縁膜より低いエッチングレートを有する絶
   縁性のエッチング停止膜が、前記埋め込み絶縁膜と側部
   が密接する状態で形成されていることを特徴とする半導
   体装置。
2. 【請求項２】半導体基板上に離間配置された島状の素子
   領域にＭＯＳトランジスタを形成し、素子領域を分離す
   る素子分離領域を形成する半導体装置の製造方法におい
   て、 前記半導体基板上に第１のエッチング停止膜を形成する
   工程と、前記半導体基板の素子分離領域の前記第１のエ
   ッチング停止膜及び該基板をエッチングする工程と、前
   記半導体基板上で且つ島状の前記素子領域の間に、該基
   板の素子領域より高く絶縁性の第２のエッチング停止膜
   を形成する工程と、全面に絶縁材を堆積した後、該絶縁
   材をエッチングして平坦化する工程と、前記第１のエッ
   チング停止膜を除去する工程と、前記半導体基板の素子
   領域に前記ＭＯＳトランジスタを形成する工程とを含む
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】半導体基板上に離間配置された島状の素子
   領域にＭＯＳトランジスタを形成し、素子領域を分離す
   る素子分離領域を形成する半導体装置の製造方法におい
   て、 前記半導体基板上に前記ＭＯＳトランジスタのゲート絶
   縁膜となる絶縁膜を形成する工程と、前記絶縁膜上に導
   電性の第１のエッチング停止膜を形成する工程と、前記
   半導体基板の前記素子分離領域の前記第１のエッチング
   停止膜，前記絶縁膜及び該基板をエッチングする工程
   と、前記半導体基板上で且つ島状の前記素子領域の間
   に、該基板の素子領域より高く絶縁性の第２のエッチン
   グ停止膜を形成する工程と、全面に絶縁材を堆積した
   後、該絶縁材をエッチングして平坦化する工程と、全面
   に電極材を堆積した後、該電極材及び前記第１のエッチ
   ング停止膜をパターン加工して前記ＭＯＳトランジスタ
   のゲート電極パターンを形成する工程とを含むことを特
   徴とする半導体装置の製造方法。