JPH1092925A - 半導体構成要素および製造方法 - Google Patents

半導体構成要素および製造方法

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JPH1092925A
JPH1092925A JP9242197A JP24219797A JPH1092925A JP H1092925 A JPH1092925 A JP H1092925A JP 9242197 A JP9242197 A JP 9242197A JP 24219797 A JP24219797 A JP 24219797A JP H1092925 A JPH1092925 A JP H1092925A
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interconnect
interconnect layer
vias
conductive layer
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JP9242197A
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A Abakuronbii David
デイビッド・エイ・アバクロンビー
S Bronson Ricky
リッキー・エス・ブロンソン
R Chaniasukii Michael
マイケル・アール・チャニアスキー
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Abstract

(57)【要約】 【課題】 現存のプロセスを使用して容易に製造でき、
ビアの近くで大きなライン幅を必要としないマルチレベ
ル相互接続を有する半導体要素を実現する。 【解決手段】 マルチレベル相互接続システムを備えた
半導体構成要素を製造する方法は、基板１１を提供し、
基板１１に装置１２を製造し、基板１１の上に相互接続
層１５を形成し、相互接続層１５の上に誘電体層２０を
被着し、誘電体層２０の上に別個の相互接続層２１を被
着し、別個の相互接続層２１および誘電体層２０におけ
るビア３１をエッチングし、かつ別個の相互接続層２１
の上およびビア３１内に異なる相互接続層４０を被着す
る各段階を含み、該他の相互接続層４０は相互接続層１
５および別個の相互接続層２１を電気的に結合する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般的には、半
導体に関し、かつより特定的には、マルチレベル相互接
続システムを備えた半導体構成要素に関する。
【０００２】
【従来の技術】マルチレベル金属（ｍｕｌｔｉ−ｌｅｖ
ｅｌ ｍｅｔａｌ：ＭＬＭ）システムは金属および誘電
体の交互のレベル（ｌｅｖｅｌｓ）または層（ｌａｙｅ
ｒｓ）から構成される。伝統的なＭＬＭシステムにおけ
る各々のレベルの金属は典型的にはチタニウム窒化物
（ｔｉｔａｎｉｕｍ ｎｉｔｒｉｄｅ）またはチタニウ
ムタングステン（ｔｉｔａｎｉｕｍ ｔｕｎｇｓｔｅ
ｎ）のようなバリア金属層の上に横たわるアルミニウム
−銅またはアルミニウム−銅−シリコン層を含む。ビア
（ｖｉａ）に隣接する、上に横たわる、あるいは下に横
たわる金属の１つのレベルの部分は典型的にはビアの近
くにない他の部分の金属のレベルの少なくとも２倍の幅
を有する。該レベルの金属の余分の幅は下に横たわる基
板の部分またはＭＬＭシステムのより下の部分が誘電体
層におけるビアのミスアライメントおよびオーバエッチ
ングにより意図せずに電気的にショートしないようにす
ることを保証する。
【０００３】
【発明が解決しようとする課題】しかしながら、前記金
属のレベルの余分の幅は該レベルの金属の最小ライン幅
およびピッチを増大させかつメモリセルおよびデバイス
のサイズを増大させる可能性がある。したがって、ＭＬ
Ｍシステムはより多くの表面積を必要としかつ半導体ダ
イのフットプリント（ｆｏｏｔｐｒｉｎｔ）を増大させ
る。
【０００４】したがって、ビアの近くでより大きなライ
ン幅を必要とせず、現存する半導体製造プロセスと両立
し、コスト効率がよく、かつ半導体構成要素を製造する
ためのサイクルタイムを大幅に増大することのないマル
チレベル相互接続システムを有する半導体構成要素の必
要性が存在する。
【０００５】
【課題を解決するための手段】一般に、本発明は適切な
ビア接続および導電性を維持しながら、レベル間または
層間（ｉｎｔｅｒ−ｌｅｖｅｌ）ビアの上により小さな
形状の相互接続ラインを形成することを可能にする。本
発明は第１の導電層を形成しかつ該層をパターニングし
て相互接続部を形成することによって開始される（図
１）。次に誘電体層が前記第１の導電層の上に形成され
る（図２）。第２の導電層が前記誘電体層の上に形成さ
れる（図２）。しかしながら、この第２の導電層はビア
が誘電体層を通って形成されて第１の導電層を露出する
前に前記誘電体層の上に形成される。集積回路の間のス
クライブラインまたはウェーハ上の他の重要なまたはキ
ー／アライメントマーク（ｋｅｙ／ａｌｉｇｎｍｅｎｔ
ｍａｒｋ）は前記第２の導電層の上に行なわれるグロ
スリソグラフィックアライメント（ｇｒｏｓｓ ｌｉｔ
ｈｏｇｒａｐｈｉｃ ａｌｉｇｎｍｅｎｔ）およびエッ
チングプロセスによってクリアされる。このエッチング
はもし金属間（ｉｎｔｅｒ−ｍｅｔａｌ）誘電体化学機
械研磨（ＣＭＰ）が行なわれればその後エッチングされ
るビアの正確なアライメントを可能にするためのアライ
メントマークを露出するのに必要である。他の形式で
は、もしＣＭＰが使用されなければ、第１の導電層のア
ライメントマークは第２の導電層におけるインデントま
たはインデンテイション（ｉｎｄｅｎｔａｔｉｏｎｓ）
としてあらわれかつこれらのインデンテイションはスク
ライブラインをクリアする必要なしにアライメントのた
めに使用できる。集積回路（ＩＣ）のアクティブエリア
または能動領域の上で実質的にまだパターニングされて
いない第２の導電層が次に前記誘電体層に沿ってエッチ
ングされて前記誘電体層のみならず第２の導電層をも通
ってビアを形成する（図３）。第３の導電層が被着され
該導電層は第２の導電層を前記ビアを通して第１の導電
層に接続する（図４）。前記第２の導電層および前記第
３の導電層の複合体は今やフォトリソグラフおよびエッ
チング技術を使用してパターニングされて相互接続ライ
ン４２を形成する（図５）。
【０００６】相互接続パターニングが前記第２の導電層
（図５）に対して行なわれる前に第２の導電層および誘
電体層（図３）の双方を通って前記ビアが開かれている
から、ビア領域の回りの相互接続幅はラインオンライン
（ｌｉｎｅ−ｏｎ−ｌｉｎｅ）状態になる程度まで低減
できる。これはより小さな論理装置、メモリセル、およ
びより小さな相互接続バスが集積回路（ＩＣ）の上に形
成できるようにする。
【０００７】
【発明の実施の形態】図１〜図１０を参照して本発明に
つきさらに説明する。図１、図２、図３、図４および図
５は、異なる製造段階の間における半導体コンポーネン
トまたは構成要素（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｃｏ
ｍｐｏｎｅｎｔ）１０の一実施形態の部分的断面図を示
す。図面においては同じ要素を示すために同じ参照数字
が使用されていることが理解される。構成要素１０は、
例えば、シリコンまたはガリウムひ素のような半導体か
ら構成できる基板１１を含んでいる。複数の半導体装置
１２および１３が当業者によく知られた半導体処理技術
を使用して基板１１に製造されかつ基板１１によって支
持される。一例として、装置１２は電界効果トランジス
タのエリアを表わし、装置１３はバイポーラトランジス
タのエリアを表わすものとすることができる。装置１２
および１３は数多くの異なる構造を持つことができるた
め、示された構造は装置１０および１２を例示する目的
のためのものに過ぎない。
【０００８】図１においては、誘電体層または電気的絶
縁層１４が技術的に知られたプロセスを使用して基板１
１ならびに装置１２および１３の上に被着されかつパタ
ーニングされている。層１４は窒化シリコン（ｓｉｌｉ
ｃｏｎ ｎｉｔｒｉｄｅ）、酸化シリコン（ｓｉｌｉｃ
ｏｎ ｏｘｉｄｅ）、テトラエチルオルソシリケート
（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：
ＴＥＯＳ）ガラス、ボロフォスフォシリケートガラス
（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ：ＢＰＳＧ）、フォスフォシリケートガラス（ｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）、ス
ピンオンガラス（ｓｐｉｎ ｏｎ ｇｌａｓｓｅｓ：Ｓ
ＯＧ）、複合酸化物、および／またはその他のような電
気的絶縁材料から構成される。層１４は装置１２および
１３のコンタクト部分を露出するビアを有する。
【０００９】相互接続層また電気的導電層１５は層１４
および基板１１の上に形成される。層１５はまた層１４
のビアを介して装置１２および１３の上に横たわりかつ
電気的に結合されている。層１５は、例えば、スパッタ
リング、蒸着（ｅｖａｐｏｒａｔｉｎｇ）、被着または
デポジション（ｄｅｐｏｓｉｔｉｏｎ）、選択的成長、
またはめっき（ｐｌａｔｉｎｇ）技術のようなプロセス
を使用して被着することができる。層１５は、例えば、
アルミニウム、銅、チタン、タングステン、シリサイ
ド、またはドーピングされた多結晶シリコン（ｐｏｌｙ
ｓｉｌｉｃｏｎ）のような導電性材料から構成される。
エッチングマスク１６が層１５の上に形成されかつその
後のエッチングプロセスの間に層１５のためのパターン
を規定するために使用される。例えば、層１５はフッ素
をベースとした（ｆｌｕｏｒｉｎｅ−ｂａｓｅｄ）ドラ
イエッチング剤によってエッチングできる。マスク１６
は層１５の一部がエッチングガスに露出されるのを保護
することができるフォトレジストまたは任意の他の適切
な材料から構成できる。マスク１６は層１５に対するエ
ッチングプロセスの後に除去される。
【００１０】図２においては、誘電体層または電気的絶
縁層２０が化学蒸着（ＣＶＤ）、スピンオンガラス（Ｓ
ＯＧ）、または他の同様のプロセスを使用して層１４お
よび１５ならびに基板１１の上に被着される。層２０は
好ましくは技術的に良く知られた方法を使用して平坦化
されその上に付加的な相互接続層を形成するために実質
的に平坦な面を提供する（例えば、レジストストエッチ
バックまたは化学機械研磨（ＣＭＰ））。層２０は組成
の上で層１４と同様のものとすることができ、かつほぼ
４，０００〜１０，０００オングストロームの厚さとす
ることができる。
【００１１】相互接続層または電気的導電層２１が基板
１１および層２０，１５および１４の上に被着される。
層２１は層２０に向かう面２２および層２０から遠ざか
るように向かう反対面２８を有する。層２１は好ましく
は層２０にビアがエッチングされる前に層２０の上に被
着され、それによって層２０が層１５と物理的接触がな
いようにしかつ層２１が層１５および２１を電気的に隔
離するようにされる。層２１の被着および組成は層１５
のものと同様でよい。層２１はほぼ４，０００〜１０，
０００オングストロームの厚さを有する。
【００１２】図３において、エッチングマスク３０が層
２１の面２３の上に形成されかつ層２１におけるビア３
１および３２をパターニングするために使用される。層
２１におけるビア３１および３２は下に横たわる層２０
の一部を露出する。次に、マスク３０はまた層２０を通
りビア３１および３２を規定しまたは延長して下に横た
わる層１５の一部を露出するために使用できる。あるい
は、マスク３０は層２１をエッチングした後に除去さ
れ、かつエッチングされた層２１を層２０のためのエッ
チングマスクとして使用することもできる。したがっ
て、層２１のビア部分は層２０のビア部分を延長し、か
つ層２１のビアは層２０の対応するビアと同じ幅を有す
る。最善の結果のためには、マスク３０は層２１または
２０のエッチングの間に実質的に横方向にエッチングま
たは侵蝕されるべきではない。マスク３０の組成はマス
ク１６のものと同様でよくかつ典型的にはフォトレジス
ト（図１のマスク１６を参照）である。ビア３１および
３２のエッチングは層２１に、それぞれ、側壁３３およ
び３４を生じさせかつまた層２０に、それぞれ、側壁３
５および３６を生じさせる。一例として、ビア３１およ
び３２は各々ほぼ８，０００〜１５，０００オングスト
ロームの幅を有する。ビア３１および３２は技術的に知
られた異方性（ａｎｉｓｏｔｒｏｐｉｃ）エッチング技
術を使用してエッチングすることができる。
【００１３】図４において、相互接続層または電気的導
電層４０が図３からマスク３０を除去した後に層１５の
上にかつ層２１の面２３の上に被着される。層４０はま
た層２０および２１のビア３１および３２に被着され
る。層４０は層１５および２１をビア３１および３２を
通して一緒に電気的に結合する。層４０は物理的に層２
１に接触しかつ層２１の上に横たわり、かつ層４０はビ
ア３１および３２によって露出された層１５の部分に物
理的に接触する。層４０は側壁３３，３４，３５および
３６に適合的に（ｃｏｎｆｏｒｍａｌｌｙ）および物理
的に接触する。層２１および４０は構成要素１０のため
の複合相互接続層４２を形成する。層４０は好ましくは
層４０の上のエッチングマスクのその後の形成を助ける
ために高融点（ｒｅｆｒａｃｔｏｒｙ）非反射または反
射防止（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ）材料から構
成される。一例として、層４０は、これらに限定される
ものではないが、チタニウム、窒化チタニウム（ｔｉｔ
ａｎｉｕｍ ｎｉｔｒｉｄｅ）、またはチタニウムタン
グステン（ｔｉｔａｎｉｕｍ ｔｕｎｇｓｔｅｎ）を含
むバリア材料から構成できる。
【００１４】好ましい実施形態では、層４０はその非反
射特性のためかつほぼ２より大きいアスペクト比をもっ
てビア内に適合的に被着できる能力のためほぼ４００〜
２，０００オングストロームの化学量論的窒化チタニウ
ム（ＴｉＮ）から構成される。層４０はまた複数の層の
高融点材料または複合高融点材料層から構成できる。例
えば、層４０は４００〜１，０００オングストロームの
窒化チタニウムの層の下に２００〜４００オングストロ
ームのチタニウムの層を備えて構成できる。層４０はス
パッタリング技術、プラズマデポジション、または他の
技術的に知られたプロセスを使用して被着できる。
【００１５】エッチングマスク４１は層４０の上に形成
される。マスク４１はマスク１６（図１）およびマスク
３０（図３）と同様のものでよくかつ典型的にはフォト
レジストである。マスク４１は層４０および２１の双方
ののためのエッチングパターンを規定する。層４０およ
び２１は当業者に良く知られた技術および化学作用を使
用してその後ドライエッチングすることができる。マス
ク４１は層４０の上に横たわりかつ層４０は非反射コー
ティング（ＡＲＣ）材料から構成されるから、従来技術
のように別個の非反射コーティング（ＡＲＣ）は必要で
はない。したがって、構成要素１０を製造するためのサ
イクルタイムは従来技術によって生じるような増大した
サイクルタイムおよびコストと比較して大きくならな
い。
【００１６】図５においては、構成要素１０が層４０お
よび２１のパターニングの後にかつ層４０および２１の
上へのパッシベイションまたは誘電体層５０の被着の後
に描かれている。構成要素１０は今や相互接続層１５お
よび４２ならびに誘電体層１４，２０および５０からな
るマルチレベル相互接続システム５１を有する。
【００１７】図６においては、構成要素１０の部分的頭
部面図が描かれている。図５は図６が図６の５−５線に
沿って切断された場合の図６の断面図である。図５と同
じ参照数字を有する図６の要素は各要素が頭部斜視図で
示されている点を除き対応する図５の要素と同じであ
る。図６においては、層５０が除去されて構成要素１０
の内部構造のより良い説明を可能にしている。複合層４
２を形成する、層２１および４０は従来技術と比較して
より小さなライン幅またはピッチを有する。層４２は従
来技術において要求されたような、ビア３１または３２
に隣接する領域でより大きなライン幅またはピッチを必
要とせず、それは以後より詳細に説明するように層４２
を形成する方法のためである。
【００１８】これに対し、下に横たわる層（図６におい
て点線で示されている）は部分６５においてより狭いラ
イン幅を有しかつ部分６６においてより広いライン幅を
有し、部分６５は部分６６に隣接して位置しかつ部分６
６はビア３１に隣接しかつビア３１の下に横たわって位
置している。技術的に知られているように、部分６６は
より大きなライン幅を有しビア３１のあり得るフォトリ
ソグラフ上のミスアライメントを補償しかつ、ビア３１
内に位置する、層４０が層１５の下に存在し得る層と意
図せずに電気的にショートされることを防止する。同様
の理由で、層１５の部分６８は層１５の部分６７のもの
より大きなライン幅を有する。従来技術では、ビアの上
に横たわる相互接続層もまた実質的に一定のライン幅を
持たない。そのかわりに、従来技術の相互接続層の一部
が下に横たわるビアに隣接するかあるいは下に横たわる
ビアを充填する場合、該ビアの回りの部分は、部分６６
について述べたのと同様のアライメント許容誤差の理由
のため相互接続層の他の部分より大きなライン幅を有し
て形成される。
【００１９】しかしながら、従来技術と異なり、層４２
は実質的に一定のライン幅を有する。層４２はビア３１
または３２からミスアラインとなることはなく、それは
ビア３１および３２は層４２の部分的被着の後に形成さ
れるからである。特に、層２１はビア３１および３２の
形成の前に被着される。したがって、層４２の部分６
０，６１，６２，６３および６４は実質的にまたはほぼ
等しい幅を持つことができ、部分６１および６３はそれ
ぞれビア３１および３２内に位置し、部分６２および６
４はそれぞれ部分６１および６３に隣接して位置し、か
つ部分６０はビア３１および３２の双方から離れて位置
しかつ部分６２および６４に隣接して位置する。典型的
には、部分６０はビア３１および３２の双方から少なく
ともほぼ２〜５ミクロン離れている。図６に示されるよ
うに、層４２は幅６９を有し、該幅はほぼビア３１およ
び３２の幅と等しい。層４２のより小さなライン幅はよ
り小さな相互接続システム５１およびより小さな構成要
素１０全体を形成可能にする。
【００２０】図７、図８および図９は製造の異なる段階
における半導体構成要素７０の部分的断面図を示し、構
成要素７０は構成要素１０（図５）の別の実施形態であ
る。図５と同じ参照数字を有する図７、図８および図９
の要素は対応する図５の要素と同じである。構成要素７
０は図５の層２０と同様の誘電体または電気的絶縁層７
４および７８を有する。構成要素７０はまた図５の層２
１と同様の相互接続または電気的導電層７５および７９
を有する。層７５は層７４の上に設けられ、かつ層７４
および７５は同じエッチングマスク（図示せず）でエッ
チングされて層７５の電気的に隔離された部分７６およ
び７７の間に開口、ビアまたはギャップ７３を形成しか
つ層７５の部分７６および７７に対するある幅を規定す
る。次に、層７８がギャップ７３内にかつ層７５の上に
被着され、かつ層７９が層７８の上に設けられる。エッ
チングマスク７１が層７９の上に形成されかつ層７９お
よび７８を順次パターニングして開口またはビア７２を
形成するために使用される。ビア７２は図５のビア３１
および３２と目的が同じでありかつ層７９および層７５
の部分７７の電気的結合を可能にする。しかしながら、
ビア７２ははからずも下に横たわる部分７７に対してミ
スアラインとなり、かつしたがって、ビア７２はギャッ
プ７３および層１５の一部を露出する。マスク７１の除
去の後に、もし導電層がビア７２内へかつ層７９の上に
被着されれば、層７９は層１５および層７５の部分７７
の双方に電気的にショートするであろう。しかしなが
ら、部分７７は層１５から電気的に隔離されるべきであ
る。
【００２１】したがって、図８においては、マスク７１
（図７）の除去の後に、誘電体または電気的絶縁層８０
が層７９の上に被着されかつビア７１内にかつギャップ
７３の露出部分内に被着される。層８０の被着および組
成は層７８のものと同様でよい。層８０はほぼ５００〜
２，０００オングストロームの厚さを有するものとする
ことができる。層８０は物理的にビア７２の側壁および
ギャップ７３の露出部分と接触する。したがって、層８
０は層１５，７４，７５，７８および７９に隣接する。
【００２２】図９においては、層８０を等方性または異
方性エッチングしてビア７２の一部を露出しかつビア７
２およびギャップ７３内の層８０の一部を残すことがで
きる。層８０はビア７２内に残りかつその後被着される
相互接続層がビア７２およびギャップ７３を通して層１
５と物理的かつ電気的に接触するのを防止する。層８０
は層７５の部分７７の一部を露出する開口を有する。相
互接続または導電層９０がビア７２内にかつ層７９の上
に被着される。層９０は図５の層４０と組成および厚さ
において同様のものとすることができる。層９０は層７
５の部分７７および層７９および８０と隣接しかつ物理
的に接触する。層９０は層７９および層７５の部分７７
を電気的に結合する。層９０はギャップ７３における層
８０の存在のため層１５には電気的に結合されない。層
９０および７９はその後図４において層４０および２１
について前に説明したのと同様の技術を使用してパター
ニングされる。
【００２３】図１０は、構成要素７０の部分的頭部面図
を示す。図９は図１０における９−９線から見た断面図
である。図９と同じ参照数字を有する図１０の要素は対
応する図９の要素と同じである。層８０（図９）を使用
することはビア７２の近くの層７５のライン幅またはピ
ッチの低減を可能にする。前に説明したように、ビアの
下に横たわる従来技術の相互接続層の一部はビアの下に
横たわらない従来技術の相互接続層の他の部分よりも広
いライン幅を有し従来技術の相互接続層の下に横たわる
導電層の意図しないショートを防止している。しかしな
がら、従来技術に対して、層７５は実質的に一定のライ
ン幅を有し、ビア７２に隣接しかつビア７２の下に横た
わる層７５の部分７７の領域はビア７２に隣接しない層
７５の部分７７の他の領域と同じ幅を有している。図１
０に示されるように、層７５および７９ならびにビア７
２は同じ幅を有している。したがって、構成要素７０の
マルチレベル相互接続システムのために必要な領域は従
来技術と比較して低減されている。
【００２４】
【発明の効果】したがって、従来技術の欠点を克服する
改善された半導体構成要素が提供されたことが明らかで
あろう。本発明の構成要素はマルチレベル相互接続シス
テムまたは系を含み、各相互接続レベルは従来技術より
も小さなライン幅またはピッチを有し構成要素のより小
さな配置を提供する。ここに説明されたマルチレベル相
互接続システムを使用することにより１０〜２０％の寸
法の低減が達成された。本発明の構成要素はまたコスト
効率がよく、それは本構成要素が現存する半導体処理技
術と両立するからでありかつ該構成要素を製造するため
のサイクルタイムを大幅に増大しないからである。
【００２５】本発明が特定的に好ましい実施形態を参照
して示されかつ説明されたが、当業者には本発明の精神
および範囲から離れることなく形状および細部の変更を
行なうことができることは理解されるであろう。例え
ば、ここで述べられた数多くの詳細部分、例えば、ビア
の寸法および相互接続および誘電体層の化学的組成およ
び厚さは本発明を理解するのを容易にするために提供さ
れたのでありかつ本発明の範囲を制限するために提供さ
れたものではない。さらに、図５のビア３１および３２
は層４０の被着の後にかつ層５０の被着の前に充填しま
たはふさぐことができることが理解される。一例とし
て、ビア３１および３２を充填するために伝統的なタン
グステンプラグのプロセスが使用でき平坦性または平面
性（ｐｌａｎａｒｉｔｙ）を改善しかついくつかの実施
形態において導電性を改善することができる。前記層４
０はＣＶＤアルミニウムとし、これに続きＴｉＮその他
のＡＲＣ層を設け、前記ＣＶＤアルミニウムはシリコン
および／または銅の任意選択的なドーピング濃度を持つ
ことができる。層４０のためのＣＶＤ Ａｌ／Ｔｉｎ複
合体はビアの導電性を改善するために使用できる。タン
グステンまたは酸化物を使用してビアに残された開口を
ふさぎあるいは層４０それ自体を研磨してビア内にプラ
グ領域を形成することができる。ビア３１および３２を
導電性材料で充填することにより、積層ビア構造がマル
チレベル相互接続システム５１においてより容易に形成
できる。したがって、本発明の開示は制限的なものでは
ない。その代わりに、本発明の開示は特許請求の範囲に
記載された本発明の範囲を例示することを意図したもの
である。
【図面の簡単な説明】
【図１】本発明に係わる製造の種々の段階の間における
一実施形態の半導体構成要素を示す部分的断面図であ
る。
【図２】本発明に係わる製造の種々の段階の間における
一実施形態の半導体構成要素を示す部分的断面図であ
る。
【図３】本発明に係わる製造の種々の段階の間における
一実施形態の半導体構成要素を示す部分的断面図であ
る。
【図４】本発明に係わる製造の種々の段階の間における
一実施形態の半導体構成要素を示す部分的断面図であ
る。
【図５】本発明に係わる製造の種々の段階の間における
一実施形態の半導体構成要素を示す部分的断面図であ
る。
【図６】本発明に係わる図５の半導体構成要素を示す部
分的頭部面図である。
【図７】本発明に係わる製造の種々の段階の間における
図５の別の実施形態に係わる半導体構成要素を示す部分
的断面図である。
【図８】本発明に係わる製造の種々の段階の間における
図５の別の実施形態に係わる半導体構成要素を示す部分
的断面図である。
【図９】本発明に係わる製造の種々の段階の間における
図５の別の実施形態に係わる半導体構成要素を示す部分
的断面図である。
【図１０】本発明に係わる図９の半導体構成要素を示す
部分的頭部面図である。
【符号の説明】
１０ 半導体構成要素 １１ 基板 １２，１３ 半導体デバイス １４ 電気的絶縁層 １５ 導電層 １６ エッチングマスク ２０ 電気的絶縁層 ２１ 導電層 ２２ 導電層２１の一方の面 ２３ 導電層２１の反対側の面 ３０ エッチングマスク ３１，３２ ビア ３３，３４，３５，３６ 側壁 ４０ 導電層 ４１ エッチングマスク ４２ 複合相互接続層 ５０ 誘電体層 ５１ マルチレベル相互接続システム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リッキー・エス・ブロンソン アメリカ合衆国テキサス州78613、シーダ ー・パーク、ロードストーン・サークル 222 (72)発明者 マイケル・アール・チャニアスキー アメリカ合衆国テキサス州78731、オース チン、ベルヴェディア 4804

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 マルチレベル相互接続システムを備えた
    半導体構成要素（１０）であって、 基板、 該基板により支持される半導体装置（１２）、 前記基板の上に横たわりかつ前記半導体装置に電気的に
    結合された第１の導電層（１５）、 前記第１の導電層の上に横たわる第１の電気的絶縁層
    （２０）であって、該第１の電気的絶縁層は開口（３
    ６）を有するもの、そして前記第１の電気的絶縁層の上
    に横たわる第２の導電層（２１，４０）であって、該第
    ２の導電層の第１の部分（４０）は前記開口に位置し、
    前記第２の導電層は前記第１の電気的絶縁層における開
    口を通して前記第１の導電層に物理的に接続されかつ電
    気的に結合し、前記第２の導電層は前記第１の部分に隣
    接しかつ前記開口に隣接する第２の部分を有し、かつ前
    記第２の導電層は前記第２の部分に隣接する第３の部分
    を有し、かつ前記第１、第２および第３の部分の幅はお
    互いにほぼ等しいもの、 を具備することを特徴とするマルチレベル相互接続シス
    テムを備えた半導体構成要素（１０）。
  2. 【請求項２】 半導体構成要素（１０）であって、 半導体基板、 該半導体基板における複数の半導体装置（１２，１
    ３）、 前記半導体基板の上に横たわる第１の相互接続層（１
    ５）であって、該第１の相互接続層は前記複数の半導体
    装置に電気的に結合されているもの、 前記第１の相互接続層の上に横たわる第１の誘電体層
    （２０）であって、該第１の誘電体層は前記第１の相互
    接続層の一部を露出するビア（３６）を有するもの、 前記第１の誘電体層の一部の上に横たわる第２の相互接
    続層（２１）であって、該第２の相互接続層は前記第１
    の相互接続層との物理的接触がなく、前記第２の相互接
    続層は前記第１の誘電体層のビアを露出しかつ前記第１
    の相互接続層の前記一部を露出するビア（３４）を有す
    るもの、そして前記第２の相互接続層および前記第１の
    相互接続層の上に横たわる第３の相互接続層（４０）で
    あって、該第３の相互接続層の第１の部分は前記第２の
    相互接続層のビア内に位置しかつ前記第１の誘電体層の
    ビア内に位置し、前記第３の相互接続層は前記第１の誘
    電体層のビアを通してかつ前記第２の相互接続層のビア
    を通して前記第２の相互接続層および前記第１の相互接
    続層を電気的に結合するもの、 を具備することを特徴とする半導体構成要素（１０）。
  3. 【請求項３】 半導体構成要素（１０）を製造する方法
    であって、 半導体基板（１１）を提供する段階、 半導体基板に半導体装置（１２）を製造する段階、 前記半導体基板の上に第１の相互接続層（１５）を形成
    する段階、 前記第１の相互接続層の上に第１の誘電体層（２０）を
    被着する段階、 前記第１の誘電体層の上に第２の相互接続層（２１）を
    被着する段階、 前記第２の相互接続層の上に第１のエッチングマスク
    （３０）を形成する段階、 前記第２の相互接続層にビア（３４）をエッチングする
    段階であって、前記第２の相互接続層におけるビアは前
    記第１のエッチングマスクによって規定されかつ前記第
    ２の相互接続層におけるビアは前記第１の誘電体層の一
    部を露出するもの、そして前記第２の相互接続層に前記
    ビアをエッチングした後に前記第１の誘電体層内にビア
    を延長する段階であって、前記第１の誘電体層における
    ビア（３６）は前記第２の相互接続層におけるビアと同
    じ幅を有しかつ前記第２の相互接続層におけるビアは前
    記第１の誘電体層における前記ビアおよび前記第１の相
    互接続層の前記一部を露出するもの、 を具備することを特徴とする半導体構成要素（１０）を
    製造する方法。
  4. 【請求項４】 半導体構造（１０）を形成する方法であ
    って、 第１の導電層（１５）を形成する段階、 前記第１の導電層の上に層間誘電体層（２０）を形成す
    る段階、 前記層間誘電体層の上に横たわる第２の導電層（２１）
    を形成する段階、 前記第２の導電層の第１の部分を除去してアライメント
    マークを露出する段階、 前記アライメントマークを使用して前記第２の導電層お
    よび前記層間誘電体層を通るコンタクト開口の位置を規
    定し前記第１の導電層のコンタクト部分を露出する段
    階、 前記第２の導電層および前記第１の導電層の前記コンタ
    クト部分の双方に電気的に接触する第３の導電層（４
    ０）を形成する段階であって、前記第２および第３の導
    電層（２１，４０）は複合相互接続層を形成するもの、
    そして前記複合相互接続層をマスキングしかつエッチン
    グして前記第１の導電層の前記コンタクト部分に電気的
    に接続された相互接続構造を形成する段階、を具備する
    ことを特徴とする半導体構造（１０）を形成する方法。
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