JPH1093056A - メモリセルアレー - Google Patents
メモリセルアレーInfo
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- JPH1093056A JPH1093056A JP9233489A JP23348997A JPH1093056A JP H1093056 A JPH1093056 A JP H1093056A JP 9233489 A JP9233489 A JP 9233489A JP 23348997 A JP23348997 A JP 23348997A JP H1093056 A JPH1093056 A JP H1093056A
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- oxide film
- junction region
- silicon substrate
- cell array
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 個別的なメモリセルのプログラムが可能にな
って素子の集積度が向上できるメモリセルアレーを提供
する。 【解決手段】 ４個のメモリセルが一つの接合領域を共
有するようにメモリセルアレーを形成し、一つの接合領
域と重合された部分のトンネル酸化膜が他の部分より薄
く形成されるようにメモリセルを形成する。
って素子の集積度が向上できるメモリセルアレーを提供
する。 【解決手段】 ４個のメモリセルが一つの接合領域を共
有するようにメモリセルアレーを形成し、一つの接合領
域と重合された部分のトンネル酸化膜が他の部分より薄
く形成されるようにメモリセルを形成する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリセルアレーに
関し、特に素子の集積度を向上させるようにしたメモリ
セルアレーに関するものである。
関し、特に素子の集積度を向上させるようにしたメモリ
セルアレーに関するものである。
【０００２】
【従来の技術】一般的にフラッシュ（ｆｌａｓｈ）ＥＥ
ＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙＭｅｍｏｒｙ）のようなメモリ素子は電気的プログラ
ム（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｕｒｅ）機能
を有する。
ＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙＭｅｍｏｒｙ）のようなメモリ素子は電気的プログラ
ム（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｕｒｅ）機能
を有する。
【０００３】このようなフラッシュメモリ素子はワード
ライン（Ｗｏｒｄ Ｌｉｎｅ）とビットライン（Ｂｉｔ
Ｌｉｎｅ）間に多数のメモリセルアレーがマトリック
ス（Ｍａｔｒｉｘ）方式に接続されているメモリセルア
レーと周辺回路とによりなる。
ライン（Ｗｏｒｄ Ｌｉｎｅ）とビットライン（Ｂｉｔ
Ｌｉｎｅ）間に多数のメモリセルアレーがマトリック
ス（Ｍａｔｒｉｘ）方式に接続されているメモリセルア
レーと周辺回路とによりなる。
【０００４】従来のメモリセルアレーを図１を通じて説
明すると次の通りである。図１は従来のメモリセルアレ
ーを説明するためのレイアウトであり、シリコン基板の
素子分離領域にフィールド酸化膜７がそれぞれ形成され
る。更に前記シリコン基板のチャンネル領域にはトンネ
ル酸化膜によりシリコン基板と電気的に分離され、両端
部が前記フィールド酸化膜７と一部重なり合うフローテ
ィングゲート４がそれぞれ形成される。
明すると次の通りである。図１は従来のメモリセルアレ
ーを説明するためのレイアウトであり、シリコン基板の
素子分離領域にフィールド酸化膜７がそれぞれ形成され
る。更に前記シリコン基板のチャンネル領域にはトンネ
ル酸化膜によりシリコン基板と電気的に分離され、両端
部が前記フィールド酸化膜７と一部重なり合うフローテ
ィングゲート４がそれぞれ形成される。
【０００５】前記フローティングゲート４の上部には誘
電体膜により前記フローティングゲート４と電気的に分
離され、前記フィールド酸化膜７と交差する方向に延長
されたコントロールゲート６、即ち、ワードラインが形
成される。更に前記コントロールゲート６両側部の前記
シリコン基板にはソース及びドレーン領域2A，2Bがそれ
ぞれ形成され、前記ドレーン領域2Bには前記コントロー
ルゲート６と交差するように形成されるビットライン
（図示されていない）との接続のためのコンタクト部８
が形成される。
電体膜により前記フローティングゲート４と電気的に分
離され、前記フィールド酸化膜７と交差する方向に延長
されたコントロールゲート６、即ち、ワードラインが形
成される。更に前記コントロールゲート６両側部の前記
シリコン基板にはソース及びドレーン領域2A，2Bがそれ
ぞれ形成され、前記ドレーン領域2Bには前記コントロー
ルゲート６と交差するように形成されるビットライン
（図示されていない）との接続のためのコンタクト部８
が形成される。
【０００６】ここで、図面に図示された線Ａ−Ａは単位
メモリセルを説明するための切り取り線であり、単位メ
モリセルの構造を図２を参照して次のとおり説明する。
従来のメモリセルは図２に図示されたようにシリコン基
板１上にトンネル酸化膜３、フローティングゲート４、
誘電体膜５及びコントロールゲート６が順次に積層され
たゲート電極と、前記ゲート電極両側部の前記シリコン
基板１に形成されたソース領域2A及びドレーン領域2Bと
によりなる。
メモリセルを説明するための切り取り線であり、単位メ
モリセルの構造を図２を参照して次のとおり説明する。
従来のメモリセルは図２に図示されたようにシリコン基
板１上にトンネル酸化膜３、フローティングゲート４、
誘電体膜５及びコントロールゲート６が順次に積層され
たゲート電極と、前記ゲート電極両側部の前記シリコン
基板１に形成されたソース領域2A及びドレーン領域2Bと
によりなる。
【０００７】上記のようにしてなるメモリセルアレーの
各メモリセルはホットキャリア注入（Ｈｏｔ ｃａｒｒ
ｉｅｒ ｉｎｊｅｃｔｉｏｎ）方式によりプログラムさ
れ、図３を参照して前記メモリセルアレーのプログラム
動作を説明すると次のとおりである。
各メモリセルはホットキャリア注入（Ｈｏｔ ｃａｒｒ
ｉｅｒ ｉｎｊｅｃｔｉｏｎ）方式によりプログラムさ
れ、図３を参照して前記メモリセルアレーのプログラム
動作を説明すると次のとおりである。
【０００８】ホットキャリア注入方式を用いて一つのメ
モリセルMCをプログラムする場合、第１ビットラインBL
1 には電源電圧（ＶCC）を印加し、第１ワードラインWL
1 には９乃至１２Ｖ程度の高電位電圧（ＶPP）を印加す
る。更に第２ビットラインBL2 及び第２ワードラインWL
2 にはそれぞれ接地電圧（ＶSS）が印加されるようにす
る。
モリセルMCをプログラムする場合、第１ビットラインBL
1 には電源電圧（ＶCC）を印加し、第１ワードラインWL
1 には９乃至１２Ｖ程度の高電位電圧（ＶPP）を印加す
る。更に第２ビットラインBL2 及び第２ワードラインWL
2 にはそれぞれ接地電圧（ＶSS）が印加されるようにす
る。
【０００９】こうすることにより前記第１ワードライン
WL1 に印加された高電位の電圧により前記メモリセルMC
のチャンネル領域にはチャンネル（ｃｈａｎｎｅｌ）が
形成され、前記第１ビットラインBL1 に印加された電圧
により前記メモリセルMCのドレーン領域2B側部の前記シ
リコン基板１は高電界領域となる。
WL1 に印加された高電位の電圧により前記メモリセルMC
のチャンネル領域にはチャンネル（ｃｈａｎｎｅｌ）が
形成され、前記第１ビットラインBL1 に印加された電圧
により前記メモリセルMCのドレーン領域2B側部の前記シ
リコン基板１は高電界領域となる。
【００１０】この時、チャネルに存在する電子のうち一
部が前記高電界領域からエネルギー（ｅｎｅｒｇｙ）を
受けてホットエレクトロン（Ｈｏｔ ｅｌｅｃｔｒｏ
ｎ）になり、このホットエレクトロンのうち一部が前記
第１ワードラインWL1 に印加された高電位電圧により垂
直方向に形成される電界（Ｅｌｅｃｔｒｉｃ Ｆｉｅｌ
ｄ）により前記トンネル酸化膜３を通じて前記フローテ
ィングゲート４に注入（ｉｎｊｅｃｔｉｏｎ）される。
部が前記高電界領域からエネルギー（ｅｎｅｒｇｙ）を
受けてホットエレクトロン（Ｈｏｔ ｅｌｅｃｔｒｏ
ｎ）になり、このホットエレクトロンのうち一部が前記
第１ワードラインWL1 に印加された高電位電圧により垂
直方向に形成される電界（Ｅｌｅｃｔｒｉｃ Ｆｉｅｌ
ｄ）により前記トンネル酸化膜３を通じて前記フローテ
ィングゲート４に注入（ｉｎｊｅｃｔｉｏｎ）される。
【００１１】
【発明が解決しようとする課題】上述したように従来の
メモリセルアレーは２個のメモリセルが一つのドレーン
領域2Bを共有するように構成される。そこでメモリ容量
が増加した素子を具現する場合、コンタクトホールの数
も増加するためコンタクトホールが占める面積が増加し
て素子の高集積化が困難になる。
メモリセルアレーは２個のメモリセルが一つのドレーン
領域2Bを共有するように構成される。そこでメモリ容量
が増加した素子を具現する場合、コンタクトホールの数
も増加するためコンタクトホールが占める面積が増加し
て素子の高集積化が困難になる。
【００１２】したがって、本発明は４個のメモリセルが
一つの接合領域を共有するようにメモリセルアレーを形
成し、一つの接合領域と重なり合う部分のトンネル酸化
膜の厚さが他の部分より薄く形成されるようにメモリセ
ルを形成することにより前記の短所を解消することがで
きるメモリセルアレーを提供することにその目的があ
る。
一つの接合領域を共有するようにメモリセルアレーを形
成し、一つの接合領域と重なり合う部分のトンネル酸化
膜の厚さが他の部分より薄く形成されるようにメモリセ
ルを形成することにより前記の短所を解消することがで
きるメモリセルアレーを提供することにその目的があ
る。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め本発明のメモリセルアレーはシリコン基板の素子分離
領域にそれぞれ形成され、並行する多数の列形態に配置
され、隣接する列のフィールド酸化膜とは互いにすれ違
うように形成された多数のフィールド酸化膜と、互いに
隣接するフィールド酸化膜間の前記シリコン基板上に形
成され、トンネル酸化膜によりシリコン基板と絶縁され
る多数のフローティングゲートと、前記フローティング
ゲート上部及び前記フローティングゲート両側に位置す
る前記フィールド酸化膜上部に形成され、誘電体膜によ
り前記フローティングゲートと絶縁される多数のコント
ロールゲートと、隣接する４個のフィールド酸化膜と４
個のフローティングゲートにより囲まれた部分の前記シ
リコン基板に形成され、第１コンタクト部を有する多数
の第１接合領域と、隣接する４個のフィールド酸化膜と
４個のフローティングゲートにより囲まれた部分の前記
シリコン基板に形成され、第２コンタクト部を有する多
数の第２接合領域と、前記コントロールゲートと交差す
る方向に形成され、前記第１コンタクト部に形成された
コンタクトホールを通じて前記第１接合領域と接続され
る第１ビットラインと、前記コントロールゲートと交差
する方向に形成され、前記第２コンタクト部に形成され
たコンタクトホールを通じて前記第２接合領域と接合さ
れる第２ビットラインとによりなり４個のメモリセルが
一つの第１接合領域又は第２接合領域を共有するように
構成されることを特徴とする。
め本発明のメモリセルアレーはシリコン基板の素子分離
領域にそれぞれ形成され、並行する多数の列形態に配置
され、隣接する列のフィールド酸化膜とは互いにすれ違
うように形成された多数のフィールド酸化膜と、互いに
隣接するフィールド酸化膜間の前記シリコン基板上に形
成され、トンネル酸化膜によりシリコン基板と絶縁され
る多数のフローティングゲートと、前記フローティング
ゲート上部及び前記フローティングゲート両側に位置す
る前記フィールド酸化膜上部に形成され、誘電体膜によ
り前記フローティングゲートと絶縁される多数のコント
ロールゲートと、隣接する４個のフィールド酸化膜と４
個のフローティングゲートにより囲まれた部分の前記シ
リコン基板に形成され、第１コンタクト部を有する多数
の第１接合領域と、隣接する４個のフィールド酸化膜と
４個のフローティングゲートにより囲まれた部分の前記
シリコン基板に形成され、第２コンタクト部を有する多
数の第２接合領域と、前記コントロールゲートと交差す
る方向に形成され、前記第１コンタクト部に形成された
コンタクトホールを通じて前記第１接合領域と接続され
る第１ビットラインと、前記コントロールゲートと交差
する方向に形成され、前記第２コンタクト部に形成され
たコンタクトホールを通じて前記第２接合領域と接合さ
れる第２ビットラインとによりなり４個のメモリセルが
一つの第１接合領域又は第２接合領域を共有するように
構成されることを特徴とする。
【００１４】前記各メモリセルは前記シリコン基板上に
形成され、トンネル酸化膜、フローティングゲート、誘
電体膜及びコントロールゲートが順次に積層されたゲー
ト電極と、前記ゲート電極両側の前記シリコン基板に形
成され、前記ゲート電極と一部分が重なり合うように形
成された第１及び第２接合領域とによりなり、前記第２
接合領域と重なり合う部分の前記トンネル酸化膜の厚さ
は他の部分より薄く形成される。
形成され、トンネル酸化膜、フローティングゲート、誘
電体膜及びコントロールゲートが順次に積層されたゲー
ト電極と、前記ゲート電極両側の前記シリコン基板に形
成され、前記ゲート電極と一部分が重なり合うように形
成された第１及び第２接合領域とによりなり、前記第２
接合領域と重なり合う部分の前記トンネル酸化膜の厚さ
は他の部分より薄く形成される。
【００１５】更に本発明によるメモリセルアレーを構成
する各メモリセルは、前記コントロールゲートに高電位
電圧が印加され、前記第２接合領域に電源電圧が印加さ
れて前記第１接合領域をフローティング状態になるよう
にすることによりプログラムされる。
する各メモリセルは、前記コントロールゲートに高電位
電圧が印加され、前記第２接合領域に電源電圧が印加さ
れて前記第１接合領域をフローティング状態になるよう
にすることによりプログラムされる。
【００１６】
【発明の実施の形態】以下に添付した図面を参照して本
発明を詳細に説明する。図４は本発明によるメモリセル
アレーを説明するためのレイアウトであり、シリコン基
板の素子分離領域に多角形、例えば四角形でなる多数の
フィールド酸化膜18が形成され、前記フィールド酸化膜
18は多数の列R1，R2，R3によりなる形態で並行して配置
される。
発明を詳細に説明する。図４は本発明によるメモリセル
アレーを説明するためのレイアウトであり、シリコン基
板の素子分離領域に多角形、例えば四角形でなる多数の
フィールド酸化膜18が形成され、前記フィールド酸化膜
18は多数の列R1，R2，R3によりなる形態で並行して配置
される。
【００１７】各列（例えばR2）の各フィールド酸化膜は
隣接する更に他の列のフィールド酸化膜間の空間に対応
する。更に一つのフィールド酸化膜18とこれに隣接する
別のフィールド酸化膜18の間には両端部が両側の前記フ
ィールド酸化膜18と一部重なり合うフローティングゲー
ト14A が各々形成され、前記フローティングゲート14A
と前記フィールド酸化膜18の上部には前記フローティン
グゲート14A と同一の幅を有するコントロールゲート16
A が形成される。
隣接する更に他の列のフィールド酸化膜間の空間に対応
する。更に一つのフィールド酸化膜18とこれに隣接する
別のフィールド酸化膜18の間には両端部が両側の前記フ
ィールド酸化膜18と一部重なり合うフローティングゲー
ト14A が各々形成され、前記フローティングゲート14A
と前記フィールド酸化膜18の上部には前記フローティン
グゲート14A と同一の幅を有するコントロールゲート16
A が形成される。
【００１８】即ち、前記コントロールゲート16A は前記
フィールド酸化膜18間に形成されたフローティングゲー
ト14A と前記フローティングゲート14A 両側の前記フィ
ールド酸化膜18上部に形成される。したがって、前記各
フィールド酸化膜18上部には互いに離隔された２個のコ
ントロールゲート16A が形成される。この時、フローテ
ィングゲート14A とコントロールゲート16A は誘電体膜
15により電気的に分離される。
フィールド酸化膜18間に形成されたフローティングゲー
ト14A と前記フローティングゲート14A 両側の前記フィ
ールド酸化膜18上部に形成される。したがって、前記各
フィールド酸化膜18上部には互いに離隔された２個のコ
ントロールゲート16A が形成される。この時、フローテ
ィングゲート14A とコントロールゲート16A は誘電体膜
15により電気的に分離される。
【００１９】一方、隣接する４個のフィールド酸化膜18
と４個のフローティングゲート14Aに囲まれた部分のシ
リコン基板11には第１コンタクト部20A を有する第１接
合領域17A 又は第２コンタクト部20B を有する第２接合
領域17B が形成される。
と４個のフローティングゲート14Aに囲まれた部分のシ
リコン基板11には第１コンタクト部20A を有する第１接
合領域17A 又は第２コンタクト部20B を有する第２接合
領域17B が形成される。
【００２０】したがって、前記第１接合領域17A と第２
接合領域17B 間には前記フローティングゲート16A が位
置するようになり、前記第２接合領域17B と別の第２接
合領域17B の間、更に前記第１接合領域17A と別の第１
接合領域17A 間には前記フィールド酸化膜18がそれぞれ
位置するようになる。
接合領域17B 間には前記フローティングゲート16A が位
置するようになり、前記第２接合領域17B と別の第２接
合領域17B の間、更に前記第１接合領域17A と別の第１
接合領域17A 間には前記フィールド酸化膜18がそれぞれ
位置するようになる。
【００２１】更に、前記第１接合領域17A は前記第１コ
ンタクト部20A に形成されるコンタクトホール（図示さ
れていない）を通じて前記コントロールゲート16A と交
差する方向に形成された第１ビットライン19A と接続さ
れ、前記第２接合領域17B は前記第２コンタクト部20B
に形成されるコンタクトホール（図示されていない）を
通じて前記コントロールゲート16A と交差する方向に形
成された別の第２ビットライン19B に接続される。
ンタクト部20A に形成されるコンタクトホール（図示さ
れていない）を通じて前記コントロールゲート16A と交
差する方向に形成された第１ビットライン19A と接続さ
れ、前記第２接合領域17B は前記第２コンタクト部20B
に形成されるコンタクトホール（図示されていない）を
通じて前記コントロールゲート16A と交差する方向に形
成された別の第２ビットライン19B に接続される。
【００２２】ここで、図面に図示された線Ｂ−Ｂは単位
メモリセルを説明するための切り取り線であり、単位メ
モリセルの製造方法を図５（ａ）乃至図５（ｅ）を通じ
て説明すると次のとおりである。図５（ａ）乃至図５
（ｅ）は図４に図示されたメモリセルの製造方法を説明
するための断面図である。図５（ａ）はシリコン基板11
上に第１酸化膜12A 及び感光膜13を順次に形成した後、
前記感光膜13をパターニングした状態の断面図であり、
前記第１酸化膜12A は１５０乃至３００Åの厚さに形成
される。
メモリセルを説明するための切り取り線であり、単位メ
モリセルの製造方法を図５（ａ）乃至図５（ｅ）を通じ
て説明すると次のとおりである。図５（ａ）乃至図５
（ｅ）は図４に図示されたメモリセルの製造方法を説明
するための断面図である。図５（ａ）はシリコン基板11
上に第１酸化膜12A 及び感光膜13を順次に形成した後、
前記感光膜13をパターニングした状態の断面図であり、
前記第１酸化膜12A は１５０乃至３００Åの厚さに形成
される。
【００２３】図５（ｂ）はパターニングされた前記感光
膜13をマスクとして利用し、前記第１酸化膜12A の露出
された部分を蝕刻した後、露出された部分の前記シリコ
ン基板11上に第２酸化膜12B を５０乃至１００Åの厚さ
に形成した状態の断面図である。
膜13をマスクとして利用し、前記第１酸化膜12A の露出
された部分を蝕刻した後、露出された部分の前記シリコ
ン基板11上に第２酸化膜12B を５０乃至１００Åの厚さ
に形成した状態の断面図である。
【００２４】図５（ｃ）は前記第１及び第２酸化膜12A
，12B とによりなるトンネル酸化膜12上に第１ポリシ
リコン層14、誘電体膜15及び第２ポリシリコン層16を順
次に形成した状態の断面図である。
，12B とによりなるトンネル酸化膜12上に第１ポリシ
リコン層14、誘電体膜15及び第２ポリシリコン層16を順
次に形成した状態の断面図である。
【００２５】図５（ｄ）は前記第２ポリシリコン層16、
誘電体膜15、第１ポリシリコン層14及びトンネル酸化膜
12を順次にパターニングしてトンネル酸化膜12、フロー
ティングゲート14A 、誘電体膜15及びコントロールゲー
ト16A が順次に積層されたゲート電極を形成した状態の
断面図である。この時、前記トンネル酸化膜12は第１酸
化膜12A と第２酸化膜12B とによりなり前記第１酸化膜
12A の幅が前記第２酸化膜12B の幅より広くなるように
パターニングする。
誘電体膜15、第１ポリシリコン層14及びトンネル酸化膜
12を順次にパターニングしてトンネル酸化膜12、フロー
ティングゲート14A 、誘電体膜15及びコントロールゲー
ト16A が順次に積層されたゲート電極を形成した状態の
断面図である。この時、前記トンネル酸化膜12は第１酸
化膜12A と第２酸化膜12B とによりなり前記第１酸化膜
12A の幅が前記第２酸化膜12B の幅より広くなるように
パターニングする。
【００２６】図５（ｅ）は前記ゲート電極両側部の前記
シリコン基板11に不純物イオンを注入した後、熱処理し
て第１及び第２接合領域17A ，17B がそれぞれ形成され
るようにした状態の断面図であり、この時、前記第２接
合領域17B が前記ゲート電極下部に拡散されて前記第２
酸化膜12B と重合するように熱処理される。
シリコン基板11に不純物イオンを注入した後、熱処理し
て第１及び第２接合領域17A ，17B がそれぞれ形成され
るようにした状態の断面図であり、この時、前記第２接
合領域17B が前記ゲート電極下部に拡散されて前記第２
酸化膜12B と重合するように熱処理される。
【００２７】上記のように構成されたメモリセルアレー
の各メモリセルはホットキャリア注入方式又はＦ−Ｎト
ンネリング（ｔｕｎｎｅｌｉｎｇ）方式によりプログラ
ムすることができる。ここでは本発明による前記メモリ
セルアレーのプログラム方法を説明する前に図６を参照
して図２に図示された従来のメモリセルによる本発明の
メモリセルアレーを構成する場合のプログラム動作を例
を挙げて説明する。
の各メモリセルはホットキャリア注入方式又はＦ−Ｎト
ンネリング（ｔｕｎｎｅｌｉｎｇ）方式によりプログラ
ムすることができる。ここでは本発明による前記メモリ
セルアレーのプログラム方法を説明する前に図６を参照
して図２に図示された従来のメモリセルによる本発明の
メモリセルアレーを構成する場合のプログラム動作を例
を挙げて説明する。
【００２８】まず、ホットキャリア注入方式を利用して
メモリセルMC2 をプログラムする場合、第１ワードライ
ンWL1 には高電位電圧（ＶPP）を印加し、第２ワードラ
インWL2 には接地電圧（ＶSS）が印加されるようにす
る。
メモリセルMC2 をプログラムする場合、第１ワードライ
ンWL1 には高電位電圧（ＶPP）を印加し、第２ワードラ
インWL2 には接地電圧（ＶSS）が印加されるようにす
る。
【００２９】更に、第１及び第２ビットラインBL1 ，BL
2 には接地電圧（ＶSS）が印加されるようにし、第３及
び第４ビットラインBL3 ，BL4 には電源電圧（ＶCC）が
印加されるようにする。
2 には接地電圧（ＶSS）が印加されるようにし、第３及
び第４ビットラインBL3 ，BL4 には電源電圧（ＶCC）が
印加されるようにする。
【００３０】このようにすると、前記第１ワードライン
WL1 に印加された高電位電圧（ＶPP）により前記メモリ
セルMC2 のチャンネル領域にはチャンネルが形成され、
前記第３ビットラインBL3 に印加された電源電圧
（ＶCC）により前記メモリセルMC2のドレーン領域2B側
部の前記シリコン基板１には高電界領域が形成される。
WL1 に印加された高電位電圧（ＶPP）により前記メモリ
セルMC2 のチャンネル領域にはチャンネルが形成され、
前記第３ビットラインBL3 に印加された電源電圧
（ＶCC）により前記メモリセルMC2のドレーン領域2B側
部の前記シリコン基板１には高電界領域が形成される。
【００３１】この時、前記チャンネルに存在する電子の
うち一部が前記高電界領域からエネルギーを受けてホッ
トエレクトロンになり、このホットエレクトロンのうち
一部が前記第１ワードラインWL1 に印加された高電位電
圧（ＶPP）により垂直方向に形成される電界により前記
トンネル酸化膜３を通じて前記フローティングゲート６
に注入される。
うち一部が前記高電界領域からエネルギーを受けてホッ
トエレクトロンになり、このホットエレクトロンのうち
一部が前記第１ワードラインWL1 に印加された高電位電
圧（ＶPP）により垂直方向に形成される電界により前記
トンネル酸化膜３を通じて前記フローティングゲート６
に注入される。
【００３２】ところが、この場合、前記メモリセルMC2
の右側に存在するメモリセルMC3 のソース領域及びドレ
ーン領域2A，2Bには電源電圧（ＶCC）が印加されるため
パンチスルー等のような電気的影響が発生する。
の右側に存在するメモリセルMC3 のソース領域及びドレ
ーン領域2A，2Bには電源電圧（ＶCC）が印加されるため
パンチスルー等のような電気的影響が発生する。
【００３３】更に、前記のような電気的影響が発生しな
いようにするためＦ−Ｎトンネリング方式を利用して前
記メモリセルMC2 をプログラムする場合、第１ワードラ
インWL1 には９乃至１２Ｖ程度の高電位電圧（ＶPP）が
印加され、第３ビットラインBL3 には５Ｖ程度の電源電
圧（ＶCC）が印加される。更に第１、第２、第４ビット
ラインはフローティング（ｆｌｏａｔｉｎｇ）状態にな
るようにする。
いようにするためＦ−Ｎトンネリング方式を利用して前
記メモリセルMC2 をプログラムする場合、第１ワードラ
インWL1 には９乃至１２Ｖ程度の高電位電圧（ＶPP）が
印加され、第３ビットラインBL3 には５Ｖ程度の電源電
圧（ＶCC）が印加される。更に第１、第２、第４ビット
ラインはフローティング（ｆｌｏａｔｉｎｇ）状態にな
るようにする。
【００３４】こうすると、前記第１ワードラインWL1 を
通じて前記メモリセルMC2 のコントロールゲート６には
高電位電圧（ＶPP）が供給され、前記第３ビットライン
BL3を通じて前記ドレーン領域2Bに電源電圧（ＶCC）が
供給されるためＦ−Ｎトンネリング現象により前記ドレ
ーン領域2Bに存在する電子が前記トンネル酸化膜３を通
じて前記フローティングゲート４に移動する。
通じて前記メモリセルMC2 のコントロールゲート６には
高電位電圧（ＶPP）が供給され、前記第３ビットライン
BL3を通じて前記ドレーン領域2Bに電源電圧（ＶCC）が
供給されるためＦ−Ｎトンネリング現象により前記ドレ
ーン領域2Bに存在する電子が前記トンネル酸化膜３を通
じて前記フローティングゲート４に移動する。
【００３５】しかし、このようなＦ−Ｎトンネリング方
式を利用する場合、前記メモリセルMC2 ，MC3 のソース
領域又はドレーン領域2A，2Bが前記第３ビットラインBL
3 に共通に接続されたため前記メモリセルMC2 及びこれ
と隣接したメモリセルMC3 が同時にプログラムされる現
象が起きる。
式を利用する場合、前記メモリセルMC2 ，MC3 のソース
領域又はドレーン領域2A，2Bが前記第３ビットラインBL
3 に共通に接続されたため前記メモリセルMC2 及びこれ
と隣接したメモリセルMC3 が同時にプログラムされる現
象が起きる。
【００３６】本発明において前記図５（ｅ）に図示され
たメモリセルを利用して前記メモリセルアレーを構成し
た。本発明によるメモリセルアレーのプログラム方法を
図５（ｅ）及び図６を参照して説明する。
たメモリセルを利用して前記メモリセルアレーを構成し
た。本発明によるメモリセルアレーのプログラム方法を
図５（ｅ）及び図６を参照して説明する。
【００３７】メモリセルMC2 をプログラムする場合、第
１ワードラインWL1 には９乃至１２Ｖの高電位電圧（Ｖ
PP）が印加され、第３ビットラインBL3 には５Ｖ程度の
電源電圧（ＶCC）が印加される。更に第１、第２及び第
４ビットラインはフローティング状態になるようにす
る。
１ワードラインWL1 には９乃至１２Ｖの高電位電圧（Ｖ
PP）が印加され、第３ビットラインBL3 には５Ｖ程度の
電源電圧（ＶCC）が印加される。更に第１、第２及び第
４ビットラインはフローティング状態になるようにす
る。
【００３８】このため前記第１ワードラインWL1 を通じ
て前記メモリセルMC2 のコントロールゲート16A には高
電位電圧（ＶPP）が供給され、前記第３ビットラインBL
3 を通じて前記第２接合領域17B に電源電圧（ＶCC）が
供給されるためＦ−Ｎトンネリング現象により前記第２
接合領域17B に存在する電子が前記トンネル酸化膜12と
通じて前記フローティングゲート14A に移動する。
て前記メモリセルMC2 のコントロールゲート16A には高
電位電圧（ＶPP）が供給され、前記第３ビットラインBL
3 を通じて前記第２接合領域17B に電源電圧（ＶCC）が
供給されるためＦ−Ｎトンネリング現象により前記第２
接合領域17B に存在する電子が前記トンネル酸化膜12と
通じて前記フローティングゲート14A に移動する。
【００３９】この時、前記第３ビットラインBL3 と接続
されている第２接合領域17B を通じて電源電圧（ＶCC）
の供給を受けるメモリセルMC3 は前記第２接合領域17B
と隣接した部分のトンネル酸化膜12が前記第１酸化膜12
A によりなるため前記第２接合領域17B に存在する電子
がフローティングゲート14A に移動することはできな
い。したがって、前記メモリセルMC2 を除外した他のメ
モリセルはプログラムされない。
されている第２接合領域17B を通じて電源電圧（ＶCC）
の供給を受けるメモリセルMC3 は前記第２接合領域17B
と隣接した部分のトンネル酸化膜12が前記第１酸化膜12
A によりなるため前記第２接合領域17B に存在する電子
がフローティングゲート14A に移動することはできな
い。したがって、前記メモリセルMC2 を除外した他のメ
モリセルはプログラムされない。
【００４０】
【発明の効果】上述したように本発明によれば４個のメ
モリセルが一つの接合領域を共有するようにメモリセル
アレーを形成し、一つの接合領域と重合する部分のトン
ネル酸化膜が他の部分より薄く形成されるようにメモリ
セルを形成する。更にＦ−Ｎトンネリング方式を利用し
て個別的なメモリセルのプログラムが可能になるように
する。したがって、本発明によればコンタクトホールの
数が減少して素子の高集積化が容易になり、プログラム
動作の安定性及び効率の増加が可能になる。
モリセルが一つの接合領域を共有するようにメモリセル
アレーを形成し、一つの接合領域と重合する部分のトン
ネル酸化膜が他の部分より薄く形成されるようにメモリ
セルを形成する。更にＦ−Ｎトンネリング方式を利用し
て個別的なメモリセルのプログラムが可能になるように
する。したがって、本発明によればコンタクトホールの
数が減少して素子の高集積化が容易になり、プログラム
動作の安定性及び効率の増加が可能になる。
【図１】従来のメモリセルアレーを説明するためのレイ
アウト図である。
アウト図である。
【図２】従来のメモリセルアレーを説明するための断面
図である。
図である。
【図３】従来のプログラム方法を説明するためのメモリ
セルアレーの回路図である。
セルアレーの回路図である。
【図４】本発明によるメモリセルアレーを説明するため
のレイアウト図である。
のレイアウト図である。
【図５】（ａ）乃至（ｅ）は図４に図示されたメモリセ
ルの製造方法を説明するための素子の断面図である。
ルの製造方法を説明するための素子の断面図である。
【図６】本発明によるメモリセルアレーのプログラム動
作を説明するためのメモリセルアレーの回路図である。
作を説明するためのメモリセルアレーの回路図である。
１，11…シリコン基板 2A…ソース領域 2B…ドレーン領域 ３，12…トンネル酸化膜 ４，14A …フローティングゲート ５，15…誘電体膜 ６，16A …コントロールゲート ７，18…フィールド酸化膜 ８…コンタクト部 12A ，12B …第１、第２トンネル酸化膜 13…感光膜 14，16…第１、第２ポリシリコン層 17A ，17B …第１、第２接合領域 19A ，19B …第１、第２ビットライン 20A ，20B …第１、第２コンタクト部
Claims (5)
- 【請求項１】 メモリセルアレーにおいて、 シリコン基板の素子分離領域にそれぞれ形成され、並行
する多数の列形態に配置され、隣接する列のフィールド
酸化膜とは互いにすれ違うように形成された多数のフィ
ールド酸化膜と、 互いに隣接するフィールド酸化膜間の前記シリコン基板
上に形成され、トンネル酸化膜により前記シリコン基板
と絶縁される多数のフローティングゲートと、前記フロ
ーティングゲート上部及びフローティングゲート両側に
位置する前記フィールド酸化膜上部に形成され、誘電体
膜により前記フローティングゲートと絶縁される多数の
コントロールゲートと、 隣接する４個のフィールド酸化膜と４個のフローティン
グゲートにより囲まれた部分の前記シリコン基板に形成
され、第１コンタクト部を有する多数の第１接合領域
と、 隣接する４個のフィールド酸化膜と４個のフローティン
グゲートにより囲まれた部分の前記シリコン基板に形成
され、第２コンタクト部を有する多数の第２接合領域
と、 前記コントロールゲートと交差する方向に形成され、前
記第１コンタクト部に形成されたコンタクトホールを通
じて前記第１接合領域と接続する第１ビットラインと、 前記コントロールゲートと交差する方向に形成され、前
記第２コンタクト部に形成されたコンタクトホールを通
じて前記第２接合領域と接続する第２ビットラインとに
よりなり、４個のメモリセルが一つの第１接合領域又は
第２接合領域を共有するように構成されることを特徴と
するメモリセルアレー。 - 【請求項２】 請求項１において、 前記フィールド酸化膜は四角形に形成されることを特徴
とするメモリセルアレー。 - 【請求項３】 請求項１において、 前記メモリセルは前記シリコン基板上に形成され、トン
ネル酸化膜、フローティングゲート、誘電体膜及びコン
トロールゲートが順次に積層されたゲート電極と、前記
ゲート電極両側部の前記シリコン基板に形成され、前記
ゲート電極と一部分が重なり合うように形成された第１
及び第２接合領域とによりなり、前記第２接合領域と重
なり合う部分の前記トンネル酸化膜が他の部分より薄く
形成されることを特徴とするメモリセルアレー。 - 【請求項４】 請求項３において、前記第２接合領域と
重なり合う部分のトンネル酸化膜は５０乃至１００Åの
厚さに形成されることを特徴とするメモリセルアレー。 - 【請求項５】 請求項１において、 前記メモリセルは前記コントロールゲートに高電位電圧
を印加され、前記第２接合領域に電源電圧が印加され、
前記第１接合領域はフローティング状態になるようにす
ることによりプログラムされることを特徴とするメモリ
セルアレー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-36630 | 1996-08-30 | ||
| KR1019960036630A KR100270577B1 (ko) | 1996-08-30 | 1996-08-30 | 플래쉬 메모리 셀의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093056A true JPH1093056A (ja) | 1998-04-10 |
| JP2791005B2 JP2791005B2 (ja) | 1998-08-27 |
Family
ID=19471561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9233489A Expired - Fee Related JP2791005B2 (ja) | 1996-08-30 | 1997-08-29 | メモリセルアレー |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5804854A (ja) |
| JP (1) | JP2791005B2 (ja) |
| KR (1) | KR100270577B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137695A (zh) * | 2011-12-02 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储单元、制造方法及其存储单元阵列 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3523521B2 (ja) * | 1998-04-09 | 2004-04-26 | 松下電器産業株式会社 | Ｍｏｓトランジスタ対装置 |
| US6262487B1 (en) * | 1998-06-23 | 2001-07-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device, semiconductor integrated circuit wiring method, and cell arranging method |
| KR20000003055A (ko) * | 1998-06-25 | 2000-01-15 | 윤종용 | 개선된 플로팅 게이트 커플링 비를 갖는 불휘발성 메모리장치및 그 제조방법 |
| JP2000228509A (ja) | 1999-02-05 | 2000-08-15 | Fujitsu Ltd | 半導体装置 |
| DE10034083C1 (de) * | 2000-07-13 | 2002-03-14 | Infineon Technologies Ag | Halbleiterspeicher mit wahlfreiem Zugeriff mit reduziertem Signalüberkoppeln |
| US6765259B2 (en) * | 2002-08-28 | 2004-07-20 | Tower Semiconductor Ltd. | Non-volatile memory transistor array implementing “H” shaped source/drain regions and method for fabricating same |
| DE102004026811A1 (de) * | 2004-06-02 | 2005-08-11 | Infineon Technologies Ag | Halbleiterspeicher-Bauelement mit Charge-Trapping-Speicherzellen und Herstellungsverfahren |
| KR100598109B1 (ko) | 2004-10-08 | 2006-07-07 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| US7859026B2 (en) * | 2006-03-16 | 2010-12-28 | Spansion Llc | Vertical semiconductor device |
| CN105845684A (zh) * | 2015-01-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存结构及其制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5352619A (en) * | 1993-07-22 | 1994-10-04 | United Microelectronics Corporation | Method for improving erase characteristics and coupling ratios of buried bit line flash EPROM devices |
-
1996
- 1996-08-30 KR KR1019960036630A patent/KR100270577B1/ko not_active Expired - Fee Related
-
1997
- 1997-08-29 JP JP9233489A patent/JP2791005B2/ja not_active Expired - Fee Related
- 1997-08-29 US US08/919,401 patent/US5804854A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137695A (zh) * | 2011-12-02 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储单元、制造方法及其存储单元阵列 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980016928A (ko) | 1998-06-05 |
| KR100270577B1 (ko) | 2000-11-01 |
| US5804854A (en) | 1998-09-08 |
| JP2791005B2 (ja) | 1998-08-27 |
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