JPH1093077A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1093077A JPH1093077A JP24755796A JP24755796A JPH1093077A JP H1093077 A JPH1093077 A JP H1093077A JP 24755796 A JP24755796 A JP 24755796A JP 24755796 A JP24755796 A JP 24755796A JP H1093077 A JPH1093077 A JP H1093077A
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- polysilicon
- semiconductor device
- amorphous silicon
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Abstract
(57)【要約】
【課題】 ゲート酸化膜の膜厚増加に起因してＭＯＳＦ
ＥＴにおけるゲート容量が減少し、ＭＯＳＦＥＴ特性が
低下するのを防止した半導体装置とその製造方法、およ
び不純物の相互拡散を防止してゲート電極の仕事関数が
変化することによりＶｔｈが変動したり、コンタクト抵
抗やシート抵抗が増大するといった不都合が生じるのを
防止した半導体装置とその製造方法の提供が望まれてい
る。 【解決手段】 Ｎ+ 型ポリシリコンを用いたタングステ
ンポリサイド構造のゲート電極２０を備えた半導体装置
である。Ｎ+ 型ポリシリコン層が２層構造に形成されて
おり、これら２層のうちの少なくとも１層が大粒径ポリ
シリコンで形成されている。大粒径ポリシリコンの形成
は、ＣＶＤ法により堆積温度５５０℃以下でアモルファ
スシリコン１６を堆積し、このアモルファスシリコン１
６を８００℃以下の温度で１時間以上アニールすること
によって行う。
ＥＴにおけるゲート容量が減少し、ＭＯＳＦＥＴ特性が
低下するのを防止した半導体装置とその製造方法、およ
び不純物の相互拡散を防止してゲート電極の仕事関数が
変化することによりＶｔｈが変動したり、コンタクト抵
抗やシート抵抗が増大するといった不都合が生じるのを
防止した半導体装置とその製造方法の提供が望まれてい
る。 【解決手段】 Ｎ+ 型ポリシリコンを用いたタングステ
ンポリサイド構造のゲート電極２０を備えた半導体装置
である。Ｎ+ 型ポリシリコン層が２層構造に形成されて
おり、これら２層のうちの少なくとも１層が大粒径ポリ
シリコンで形成されている。大粒径ポリシリコンの形成
は、ＣＶＤ法により堆積温度５５０℃以下でアモルファ
スシリコン１６を堆積し、このアモルファスシリコン１
６を８００℃以下の温度で１時間以上アニールすること
によって行う。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｎ+ 型ポリシリコ
ンを用いたタングステンポリサイド構造のゲート電極を
備えた半導体装置とその製造方法、およびＮ+ 型ポリシ
リコンを用いたタングステンポリサイド構造のゲート電
極を備え、かつ該ゲート電極に電気的に接続する埋め込
みコンタクトを有した半導体装置とその製造方法に関す
る。
ンを用いたタングステンポリサイド構造のゲート電極を
備えた半導体装置とその製造方法、およびＮ+ 型ポリシ
リコンを用いたタングステンポリサイド構造のゲート電
極を備え、かつ該ゲート電極に電気的に接続する埋め込
みコンタクトを有した半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】タングステンシリサイド（ＷＳｉx ）と
ポリシリコン（Ｐｏｌｙ−Ｓｉ）との積層構造で形成さ
れるタングステンポリサイド（Ｗポリサイド）配線構造
は、低抵抗でかつ熱的安定性に優れているため、ＭＯＳ
デバイス、バイポーラデバイス等で広く用いられてい
る。特に、ＭＯＳデバイスにおいては、ゲート酸化膜信
頼性を確保しつつ閾値電圧（Ｖｔｈ）制御にも優れてい
ることから、ゲート電極として多く用いられている。こ
のようにＷポリサイド構造をゲート電極として用いる場
合、そのポリシリコンについては、高濃度不純物ドープ
が可能であり、さらに熱的に安定であるなどの理由か
ら、リン等のＮ型の不純物をドープしてＮ+ 型とするの
が普通である。
ポリシリコン（Ｐｏｌｙ−Ｓｉ）との積層構造で形成さ
れるタングステンポリサイド（Ｗポリサイド）配線構造
は、低抵抗でかつ熱的安定性に優れているため、ＭＯＳ
デバイス、バイポーラデバイス等で広く用いられてい
る。特に、ＭＯＳデバイスにおいては、ゲート酸化膜信
頼性を確保しつつ閾値電圧（Ｖｔｈ）制御にも優れてい
ることから、ゲート電極として多く用いられている。こ
のようにＷポリサイド構造をゲート電極として用いる場
合、そのポリシリコンについては、高濃度不純物ドープ
が可能であり、さらに熱的に安定であるなどの理由か
ら、リン等のＮ型の不純物をドープしてＮ+ 型とするの
が普通である。
【０００３】ところで、タングステンシリサイドの堆積
方法としてはスパッタ法やＣＶＤ法があるが、ステップ
カバレージに優れ、かつ低抵抗な膜を形成することがで
きるとの理由により、通常はＣＶＤ法が用いられる。こ
のようなＣＶＤ法によるタングステンシリサイドの堆積
方法としては、特に、ＳｉＨ4 とＷＦ6 とを原料にする
減圧下でのＣＶＤ法（減圧化学的気相成長法、以下、減
圧ＣＶＤ法と記す）が一般的である。
方法としてはスパッタ法やＣＶＤ法があるが、ステップ
カバレージに優れ、かつ低抵抗な膜を形成することがで
きるとの理由により、通常はＣＶＤ法が用いられる。こ
のようなＣＶＤ法によるタングステンシリサイドの堆積
方法としては、特に、ＳｉＨ4 とＷＦ6 とを原料にする
減圧下でのＣＶＤ法（減圧化学的気相成長法、以下、減
圧ＣＶＤ法と記す）が一般的である。
【０００４】また、ゲート電極と拡散層との間のコンタ
クトをとる構造としては、埋め込みコンタクト（Buried
Contact）を用いた構造が知られている。このような埋
め込みコンタクト構造を形成するには、まず、図３
（ａ）に示すようにシリコン基板１表面に形成したゲー
ト酸化膜２上に一層目ポリシリコン層３を形成し、さら
に一層目ポリシリコン層３、ゲート酸化膜２をエッチン
グして埋め込みコンタクトの形成領域に開口部４を形成
する。
クトをとる構造としては、埋め込みコンタクト（Buried
Contact）を用いた構造が知られている。このような埋
め込みコンタクト構造を形成するには、まず、図３
（ａ）に示すようにシリコン基板１表面に形成したゲー
ト酸化膜２上に一層目ポリシリコン層３を形成し、さら
に一層目ポリシリコン層３、ゲート酸化膜２をエッチン
グして埋め込みコンタクトの形成領域に開口部４を形成
する。
【０００５】次に、二層目ポリシリコン層、ＷＳｉx 層
をこの順に堆積形成してＷポリサイド層を得、さらにこ
のＷポリサイド層をエッチングによってパターニング
し、図３（ｂ）に示すように一層目ポリシリコン層３、
二層目ポリシリコン層５、ＷＳｉx 層６からなるＷポリ
サイド構造のゲート電極７を得る。次いで、ＭＯＳＦＥ
Ｔ（ＭＯＳ型電界効果トランジスタ）形成の際に拡散層
領域を形成する。その後、熱処理することにより、図３
（ｃ）に示すようにポリシリコン層５中のドーパントと
拡散層８中のドーパントを拡散させてこれらを接触さ
せ、ゲート電極７と拡散層８とを電気的に接続する埋め
込みコンタクト９を得る。
をこの順に堆積形成してＷポリサイド層を得、さらにこ
のＷポリサイド層をエッチングによってパターニング
し、図３（ｂ）に示すように一層目ポリシリコン層３、
二層目ポリシリコン層５、ＷＳｉx 層６からなるＷポリ
サイド構造のゲート電極７を得る。次いで、ＭＯＳＦＥ
Ｔ（ＭＯＳ型電界効果トランジスタ）形成の際に拡散層
領域を形成する。その後、熱処理することにより、図３
（ｃ）に示すようにポリシリコン層５中のドーパントと
拡散層８中のドーパントを拡散させてこれらを接触さ
せ、ゲート電極７と拡散層８とを電気的に接続する埋め
込みコンタクト９を得る。
【０００６】
【発明が解決しようとする課題】ところで、前記の減圧
ＣＶＤ法によりタングステンシリサイド（ＷＳｉx ）を
堆積形成した半導体装置では、減圧ＣＶＤ法によって形
成されたＷＳｉx 膜中に１×１０20個／ｃｍ3 以上のフ
ッ素原子が含まれてしまっていることが知られている。
しかし、ゲート電極中に高濃度のフッ素が含まれている
と、８００℃以上程度の高温熱処理によってゲート酸化
膜中にフッ素が拡散し、このゲート酸化膜の膜厚が増加
してしまう。したがって、ＭＯＳＦＥＴにおけるゲート
容量が減少し、ＭＯＳＦＥＴ特性が低下してＬＳＩ動作
も低下してしまうのである。
ＣＶＤ法によりタングステンシリサイド（ＷＳｉx ）を
堆積形成した半導体装置では、減圧ＣＶＤ法によって形
成されたＷＳｉx 膜中に１×１０20個／ｃｍ3 以上のフ
ッ素原子が含まれてしまっていることが知られている。
しかし、ゲート電極中に高濃度のフッ素が含まれている
と、８００℃以上程度の高温熱処理によってゲート酸化
膜中にフッ素が拡散し、このゲート酸化膜の膜厚が増加
してしまう。したがって、ＭＯＳＦＥＴにおけるゲート
容量が減少し、ＭＯＳＦＥＴ特性が低下してＬＳＩ動作
も低下してしまうのである。
【０００７】また、図３（ｃ）に示した埋め込みコンタ
クト９を有する半導体装置では、例えば該半導体装置が
薄膜トランジスタ（ＴＦＴ）を積層したスタック型ＳＲ
ＡＭやキャパシタを積層したスタック型ＤＲＡＭである
場合、通常、図４に示すようにＷＳｉx 層６上にポリシ
リコン配線１０のコンタクト１０ａが形成される。この
とき、図４中のポリシリコン配線１０がＰ型である場合
には、ＷＳｉx 層６を介してゲート電極７や拡散層８中
のＮ型不純物とポリシリコン配線１０中のＰ型不純物と
が相互拡散し、補償し合ってしまう。そして、このよう
な相互拡散による補償が起こると、ゲート電極７の仕事
関数が変化することによってＶｔｈが変動したり、コン
タクト抵抗やシート抵抗が増大するといった不都合が生
じてしまう。
クト９を有する半導体装置では、例えば該半導体装置が
薄膜トランジスタ（ＴＦＴ）を積層したスタック型ＳＲ
ＡＭやキャパシタを積層したスタック型ＤＲＡＭである
場合、通常、図４に示すようにＷＳｉx 層６上にポリシ
リコン配線１０のコンタクト１０ａが形成される。この
とき、図４中のポリシリコン配線１０がＰ型である場合
には、ＷＳｉx 層６を介してゲート電極７や拡散層８中
のＮ型不純物とポリシリコン配線１０中のＰ型不純物と
が相互拡散し、補償し合ってしまう。そして、このよう
な相互拡散による補償が起こると、ゲート電極７の仕事
関数が変化することによってＶｔｈが変動したり、コン
タクト抵抗やシート抵抗が増大するといった不都合が生
じてしまう。
【０００８】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、ゲート酸化膜の膜厚増加
に起因してＭＯＳＦＥＴにおけるゲート容量が減少し、
ＭＯＳＦＥＴ特性が低下するのを防止した半導体装置と
その製造方法、および不純物の相互拡散を防止してゲー
ト電極の仕事関数が変化することによりＶｔｈが変動し
たり、コンタクト抵抗やシート抵抗が増大するといった
不都合が生じるのを防止した半導体装置とその製造方法
を提供することにある。
で、その目的とするところは、ゲート酸化膜の膜厚増加
に起因してＭＯＳＦＥＴにおけるゲート容量が減少し、
ＭＯＳＦＥＴ特性が低下するのを防止した半導体装置と
その製造方法、および不純物の相互拡散を防止してゲー
ト電極の仕事関数が変化することによりＶｔｈが変動し
たり、コンタクト抵抗やシート抵抗が増大するといった
不都合が生じるのを防止した半導体装置とその製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】本発明における請求項１
記載の半導体装置では、Ｎ+ 型ポリシリコンを用いたタ
ングステンポリサイド構造のゲート電極を備え、Ｎ+ 型
ポリシリコン層が２層構造に形成されてなり、これら２
層のうちの少なくとも１層が大粒径ポリシリコンで形成
されてなることを前記課題の解決射手段とした。この半
導体装置によれば、２層構造からなるＮ+ 型ポリシリコ
ン層のうちの少なくとも１層が大粒径ポリシリコンで形
成されているので、タングステンポリサイド構造におけ
るタングステンシリサイドからのフッ素の拡散が大粒径
ポリシリコンで抑制され、これによりゲート酸化膜への
フッ素の拡散が抑えられる。
記載の半導体装置では、Ｎ+ 型ポリシリコンを用いたタ
ングステンポリサイド構造のゲート電極を備え、Ｎ+ 型
ポリシリコン層が２層構造に形成されてなり、これら２
層のうちの少なくとも１層が大粒径ポリシリコンで形成
されてなることを前記課題の解決射手段とした。この半
導体装置によれば、２層構造からなるＮ+ 型ポリシリコ
ン層のうちの少なくとも１層が大粒径ポリシリコンで形
成されているので、タングステンポリサイド構造におけ
るタングステンシリサイドからのフッ素の拡散が大粒径
ポリシリコンで抑制され、これによりゲート酸化膜への
フッ素の拡散が抑えられる。
【００１０】請求項４記載の半導体装置では、Ｎ+ 型ポ
リシリコンを用いたタングステンポリサイド構造のゲー
ト電極を備え、かつ該ゲート電極と拡散層とを電気的に
接続する埋め込みコンタクトを有し、Ｎ+ 型ポリシリコ
ン層が２層構造に形成されてなり、これら２層のうちの
少なくとも１層が大粒径ポリシリコンで形成されてなる
ことを前記課題の解決手段とした。この半導体装置によ
れば、２層構造からなるＮ+ 型ポリシリコン層のうちの
少なくとも１層が大粒径ポリシリコンで形成されている
ので、例えばＰ型不純物を導入したポリシリコン配線を
ゲート電極に接続した場合に、タングステンポリサイド
構造におけるタングステンシリサイドを介して起こるＮ
型不純物とＰ型不純物との相互拡散が、大粒径ポリシリ
コンによって抑制され、これによりゲート電極の仕事関
数が変化したり、コンタクト抵抗やシート抵抗が増大す
るのが抑えられる。
リシリコンを用いたタングステンポリサイド構造のゲー
ト電極を備え、かつ該ゲート電極と拡散層とを電気的に
接続する埋め込みコンタクトを有し、Ｎ+ 型ポリシリコ
ン層が２層構造に形成されてなり、これら２層のうちの
少なくとも１層が大粒径ポリシリコンで形成されてなる
ことを前記課題の解決手段とした。この半導体装置によ
れば、２層構造からなるＮ+ 型ポリシリコン層のうちの
少なくとも１層が大粒径ポリシリコンで形成されている
ので、例えばＰ型不純物を導入したポリシリコン配線を
ゲート電極に接続した場合に、タングステンポリサイド
構造におけるタングステンシリサイドを介して起こるＮ
型不純物とＰ型不純物との相互拡散が、大粒径ポリシリ
コンによって抑制され、これによりゲート電極の仕事関
数が変化したり、コンタクト抵抗やシート抵抗が増大す
るのが抑えられる。
【００１１】なお、これら半導体装置においては、タン
グステンシリサイドが、ＳｉＨ4 を原料ガスとしたＣＶ
Ｄ法で形成されたものであるのが好ましく、このような
ＣＶＤ法によって形成されていることにより、該タング
ステンシリサイドはステップカバレージに優れ、かつ低
抵抗な膜となる。また、これら半導体装置においては、
Ｎ+ 型ポリシリコン層のうち上層のポリシリコン層の不
純物濃度が、下層のポリシリコン層の不純物濃度より低
く形成されているのが好ましく、このように上層のポリ
シリコン層の不純物濃度が下層のポリシリコン層の不純
物濃度より低く形成されていることにより、Ｎ+ 型ポリ
シリコン層からタングステンシリサイドへの不純物の拡
散が抑えられる。
グステンシリサイドが、ＳｉＨ4 を原料ガスとしたＣＶ
Ｄ法で形成されたものであるのが好ましく、このような
ＣＶＤ法によって形成されていることにより、該タング
ステンシリサイドはステップカバレージに優れ、かつ低
抵抗な膜となる。また、これら半導体装置においては、
Ｎ+ 型ポリシリコン層のうち上層のポリシリコン層の不
純物濃度が、下層のポリシリコン層の不純物濃度より低
く形成されているのが好ましく、このように上層のポリ
シリコン層の不純物濃度が下層のポリシリコン層の不純
物濃度より低く形成されていることにより、Ｎ+ 型ポリ
シリコン層からタングステンシリサイドへの不純物の拡
散が抑えられる。
【００１２】請求項７記載の半導体装置では、Ｎ+ 型ポ
リシリコンを用いたタングステンポリサイド構造のゲー
ト電極を備えた半導体装置の製造方法において、前記Ｎ
+ 型ポリシリコンの形成工程として、ＣＶＤ法により堆
積温度５５０℃以下でアモルファスシリコンを堆積する
工程と、このアモルファスシリコンを８００℃以下の温
度で１時間以上アニールすることにより、該アモルファ
スシリコンを大粒径ポリシリコンに固相成長する工程
と、を備えたことを前記課題の解決手段とした。この半
導体装置の製造方法によれば、堆積したアモルファスシ
リコンを大粒径化することにより、タングステンポリサ
イド構造におけるタングステンシリサイドからのフッ素
の拡散を大粒径ポリシリコンで抑制し、これによりゲー
ト酸化膜へのフッ素の拡散を抑えることが可能になる。
リシリコンを用いたタングステンポリサイド構造のゲー
ト電極を備えた半導体装置の製造方法において、前記Ｎ
+ 型ポリシリコンの形成工程として、ＣＶＤ法により堆
積温度５５０℃以下でアモルファスシリコンを堆積する
工程と、このアモルファスシリコンを８００℃以下の温
度で１時間以上アニールすることにより、該アモルファ
スシリコンを大粒径ポリシリコンに固相成長する工程
と、を備えたことを前記課題の解決手段とした。この半
導体装置の製造方法によれば、堆積したアモルファスシ
リコンを大粒径化することにより、タングステンポリサ
イド構造におけるタングステンシリサイドからのフッ素
の拡散を大粒径ポリシリコンで抑制し、これによりゲー
ト酸化膜へのフッ素の拡散を抑えることが可能になる。
【００１３】請求項９記載の半導体装置では、Ｎ+ 型ポ
リシリコンを用いたタングステンポリサイド構造のゲー
ト電極を備え、かつ該ゲート電極と拡散層とを電気的に
接続する埋め込みコンタクトを有した半導体装置の製造
方法において、前記Ｎ+ 型ポリシリコンの形成工程とし
て、ＣＶＤ法により堆積温度５５０℃以下でアモルファ
スシリコンを堆積する工程と、このアモルファスシリコ
ンを８００℃以下の温度で１時間以上アニールすること
により、該アモルファスシリコンを大粒径ポリシリコン
に固相成長する工程と、を備えたことを前記課題の解決
手段とした。この半導体装置の製造方法によれば、堆積
したアモルファスシリコンを大粒径化することにより、
例えばＰ型不純物を導入したポリシリコン配線をゲート
電極に接続した場合に、タングステンポリサイド構造に
おけるタングステンシリサイドを介して起こるＮ型不純
物とＰ型不純物との相互拡散を、大粒径ポリシリコンに
よって抑制することが可能になる。
リシリコンを用いたタングステンポリサイド構造のゲー
ト電極を備え、かつ該ゲート電極と拡散層とを電気的に
接続する埋め込みコンタクトを有した半導体装置の製造
方法において、前記Ｎ+ 型ポリシリコンの形成工程とし
て、ＣＶＤ法により堆積温度５５０℃以下でアモルファ
スシリコンを堆積する工程と、このアモルファスシリコ
ンを８００℃以下の温度で１時間以上アニールすること
により、該アモルファスシリコンを大粒径ポリシリコン
に固相成長する工程と、を備えたことを前記課題の解決
手段とした。この半導体装置の製造方法によれば、堆積
したアモルファスシリコンを大粒径化することにより、
例えばＰ型不純物を導入したポリシリコン配線をゲート
電極に接続した場合に、タングステンポリサイド構造に
おけるタングステンシリサイドを介して起こるＮ型不純
物とＰ型不純物との相互拡散を、大粒径ポリシリコンに
よって抑制することが可能になる。
【００１４】なお、これら半導体装置の製造方法におい
ては、アモルファスシリコンを堆積した後、該アモルフ
ァスシリコンをアニールするに先立って該アモルファス
シリコンにリンあるいはヒ素をイオン注入してＮ+ 型に
するのが好ましい。このように不純物をイオン注入する
ことにより、アニール後に得られるポリシリコン層をよ
り一層大粒径化することができるからである。
ては、アモルファスシリコンを堆積した後、該アモルフ
ァスシリコンをアニールするに先立って該アモルファス
シリコンにリンあるいはヒ素をイオン注入してＮ+ 型に
するのが好ましい。このように不純物をイオン注入する
ことにより、アニール後に得られるポリシリコン層をよ
り一層大粒径化することができるからである。
【００１５】
【発明の実施の形態】以下、本発明を、半導体装置の製
造方法に基いて詳しく説明する。 （第１実施形態例）この例では、Ｎ+ 型ポリシリコンを
用いたＷポリサイド構造のゲート電極を備えた半導体装
置の、製造方法について説明する。図１（ａ）に示すよ
うに、まず、シリコン基板１１表面側に、例えば９５０
℃ウエット酸化によるＬＯＣＯＳ（Local Oxidation of
Silicon）法によって素子分離領域となるフィールド酸
化膜１２を形成する。次に、ＮＭＯＳＦＥＴ（Ｎチャネ
ル型のＭＯＳ型電界効果トランジスタ）を形成する領域
にイオン注入法等によってＰ型ウエル領域（図示略）を
形成するとともに、トランジスタのパンチスルーを阻止
するための埋め込み層（図示略）を形成する。さらに、
トランジスタの閾値電圧Ｖｔｈを調整するためのイオン
注入を行い、ＮＭＯＳチャネル領域１３を形成する。
造方法に基いて詳しく説明する。 （第１実施形態例）この例では、Ｎ+ 型ポリシリコンを
用いたＷポリサイド構造のゲート電極を備えた半導体装
置の、製造方法について説明する。図１（ａ）に示すよ
うに、まず、シリコン基板１１表面側に、例えば９５０
℃ウエット酸化によるＬＯＣＯＳ（Local Oxidation of
Silicon）法によって素子分離領域となるフィールド酸
化膜１２を形成する。次に、ＮＭＯＳＦＥＴ（Ｎチャネ
ル型のＭＯＳ型電界効果トランジスタ）を形成する領域
にイオン注入法等によってＰ型ウエル領域（図示略）を
形成するとともに、トランジスタのパンチスルーを阻止
するための埋め込み層（図示略）を形成する。さらに、
トランジスタの閾値電圧Ｖｔｈを調整するためのイオン
注入を行い、ＮＭＯＳチャネル領域１３を形成する。
【００１６】次いで、熱酸化法（例えば８５０℃の水素
と酸素とからなる雰囲気中でのパイロジェニック酸化
法）により、図１（ｂ）に示すように露出しているシリ
コン基板１１の表面にゲート酸化膜１４を、例えば８ｎ
ｍの厚さに形成する。続いて、ＳｉＨ4 を原料ガスとし
た減圧下におけるＣＶＤ法（減圧化学的気相成長法、以
下、減圧ＣＶＤ法と記す）により、堆積温度６２０℃に
て、ポリシリコンを例えば５０ｎｍの厚さに堆積し、本
発明における下層のポリシリコン層となる一層目ポリシ
リコン層１５を形成する。
と酸素とからなる雰囲気中でのパイロジェニック酸化
法）により、図１（ｂ）に示すように露出しているシリ
コン基板１１の表面にゲート酸化膜１４を、例えば８ｎ
ｍの厚さに形成する。続いて、ＳｉＨ4 を原料ガスとし
た減圧下におけるＣＶＤ法（減圧化学的気相成長法、以
下、減圧ＣＶＤ法と記す）により、堆積温度６２０℃に
て、ポリシリコンを例えば５０ｎｍの厚さに堆積し、本
発明における下層のポリシリコン層となる一層目ポリシ
リコン層１５を形成する。
【００１７】次いで、この一層目ポリシリコン層１５の
上に、ＳｉＨ4 を原料ガスとした減圧ＣＶＤ法により、
堆積温度５５０℃にて、アモルファスシリコン層１６を
例えば５０ｎｍの厚さに堆積する。続いて、６５０℃、
１０時間の条件でアニール処理を行ってアモルファスシ
リコン層１６を結晶化し、図１（ｃ）に示すように先に
形成した一層目ポリシリコン層１５を形成する粒子より
も大粒径の粒子に固相成長させて二層目ポリシリコン層
１７を形成する。
上に、ＳｉＨ4 を原料ガスとした減圧ＣＶＤ法により、
堆積温度５５０℃にて、アモルファスシリコン層１６を
例えば５０ｎｍの厚さに堆積する。続いて、６５０℃、
１０時間の条件でアニール処理を行ってアモルファスシ
リコン層１６を結晶化し、図１（ｃ）に示すように先に
形成した一層目ポリシリコン層１５を形成する粒子より
も大粒径の粒子に固相成長させて二層目ポリシリコン層
１７を形成する。
【００１８】次いで、ＰＯＣｌ3 中で８３０℃の熱処理
を行うことにより、一層目ポリシリコン層１５、二層目
ポリシリコン層１７にそれぞれリンをドープし、これに
より一層目ポリシリコン層１５、二層目ポリシリコン層
１７をそれぞれＮ+ 型のポリシリコン層とする。
を行うことにより、一層目ポリシリコン層１５、二層目
ポリシリコン層１７にそれぞれリンをドープし、これに
より一層目ポリシリコン層１５、二層目ポリシリコン層
１７をそれぞれＮ+ 型のポリシリコン層とする。
【００１９】次いで、二層目ポリシリコン層１７の上
に、ＷＦ6 ／ＳｉＨ4 を原料ガスとした減圧ＣＶＤ法に
より、堆積温度３８０℃にて、ＷＳｉx 層１８を例えば
７０ｎｍの厚さに堆積形成する。さらに、これの上にＳ
ｉＨ4 ／Ｏ2 を原料ガスとしたＣＶＤ法により、堆積温
度４２０℃にて、ＳｉＯ2 層（図示略）を例えば厚さ１
５０ｎｍに堆積形成し、一層目ポリシリコン層１５、二
層目ポリシリコン層１７、ＷＳｉx 層１８、ＳｉＯ2 層
からなるオフセット酸化膜付きのＷポリサイド配線層
（図示略）を得る。
に、ＷＦ6 ／ＳｉＨ4 を原料ガスとした減圧ＣＶＤ法に
より、堆積温度３８０℃にて、ＷＳｉx 層１８を例えば
７０ｎｍの厚さに堆積形成する。さらに、これの上にＳ
ｉＨ4 ／Ｏ2 を原料ガスとしたＣＶＤ法により、堆積温
度４２０℃にて、ＳｉＯ2 層（図示略）を例えば厚さ１
５０ｎｍに堆積形成し、一層目ポリシリコン層１５、二
層目ポリシリコン層１７、ＷＳｉx 層１８、ＳｉＯ2 層
からなるオフセット酸化膜付きのＷポリサイド配線層
（図示略）を得る。
【００２０】次いで、公知のリソグラフィ法によってレ
ジストパターン（図示略）を形成し、さらにこのレジス
トパターンをマスクにして例えばフロロカーボン系のガ
スを用いた異方性エッチングにより、図１（ｄ）に示す
ようにＳｉＯ2 のゲート電極パターン１９を形成する。
次いで、ＳｉＯ2 のゲート電極パターン１９をマスクに
した異方性エッチング（例えばＣｌ2 ／Ｏ2 ガスによる
ＥＣＲエッチング）により、ＷＳｉx 層１８、二層目ポ
リシリコン層１７、一層目ポリシリコン層１５からなる
Ｗポリサイドをエッチングし、図１（ｅ）に示すように
前記ＳｉＯ2 のゲート電極パターン１９を含むゲート電
極パターン２０を形成する。
ジストパターン（図示略）を形成し、さらにこのレジス
トパターンをマスクにして例えばフロロカーボン系のガ
スを用いた異方性エッチングにより、図１（ｄ）に示す
ようにＳｉＯ2 のゲート電極パターン１９を形成する。
次いで、ＳｉＯ2 のゲート電極パターン１９をマスクに
した異方性エッチング（例えばＣｌ2 ／Ｏ2 ガスによる
ＥＣＲエッチング）により、ＷＳｉx 層１８、二層目ポ
リシリコン層１７、一層目ポリシリコン層１５からなる
Ｗポリサイドをエッチングし、図１（ｅ）に示すように
前記ＳｉＯ2 のゲート電極パターン１９を含むゲート電
極パターン２０を形成する。
【００２１】次いで、Ａｓ+ を例えば加速エネルギー２
０ｋｅＶ、ドーズ量５×１０13個／ｃｍ2 の条件でイオ
ン注入し、図１（ｆ）に示すようにＮ型のＬＤＤ領域、
すなわちＮＬＤＤ領域２１を形成する。続いて、減圧Ｃ
ＶＤ法によりＳｉＯ2 層（図示略）を厚さ１５０ｎｍに
堆積形成し、その後、このＳｉＯ2 層を異方性エッチン
グすることによりサイドウォール２２を形成する。続い
て、ＮＭＯＳチャネル領域１３に例えばＡｓ+ を加速エ
ネルギー２０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 の
条件でイオン注入し、Ｎ型のソース／ドレイン領域２３
を形成する。
０ｋｅＶ、ドーズ量５×１０13個／ｃｍ2 の条件でイオ
ン注入し、図１（ｆ）に示すようにＮ型のＬＤＤ領域、
すなわちＮＬＤＤ領域２１を形成する。続いて、減圧Ｃ
ＶＤ法によりＳｉＯ2 層（図示略）を厚さ１５０ｎｍに
堆積形成し、その後、このＳｉＯ2 層を異方性エッチン
グすることによりサイドウォール２２を形成する。続い
て、ＮＭＯＳチャネル領域１３に例えばＡｓ+ を加速エ
ネルギー２０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 の
条件でイオン注入し、Ｎ型のソース／ドレイン領域２３
を形成する。
【００２２】次いで、１０００℃、１０秒の条件による
ＲＴＡ（Rapid Tharmal Anneal）によって不純物の活性
化を行い、その後、層間絶縁膜形成・コンタクトホール
形成・Ａｌ等の配線材料によりゲート・ソース・ドレイ
ン等の配線を行い、半導体装置を得る。
ＲＴＡ（Rapid Tharmal Anneal）によって不純物の活性
化を行い、その後、層間絶縁膜形成・コンタクトホール
形成・Ａｌ等の配線材料によりゲート・ソース・ドレイ
ン等の配線を行い、半導体装置を得る。
【００２３】このようにして得られた半導体装置にあっ
ては、二層目ポリシリコン層１７が大粒径ポリシリコン
で形成されているので、Ｗポリサイド構造におけるＷＳ
ｉx層１８からのフッ素の拡散が大粒径ポリシリコンで
抑制され、これによりゲート酸化膜１４へのフッ素の拡
散が抑えられ、したがってゲート酸化膜１４の膜厚の増
加に起因してＭＯＳＦＥＴにおけるゲート容量が減少
し、ＭＯＳＦＥＴ特性が低下するのが防止されている。
また、ＷＳｉx 層１８がＷＦ6 ／ＳｉＨ4 を原料ガスと
した減圧ＣＶＤ法で形成されていることから、このＷＳ
ｉx 層１８はステップカバレージに優れ、かつ低抵抗な
膜となっている。
ては、二層目ポリシリコン層１７が大粒径ポリシリコン
で形成されているので、Ｗポリサイド構造におけるＷＳ
ｉx層１８からのフッ素の拡散が大粒径ポリシリコンで
抑制され、これによりゲート酸化膜１４へのフッ素の拡
散が抑えられ、したがってゲート酸化膜１４の膜厚の増
加に起因してＭＯＳＦＥＴにおけるゲート容量が減少
し、ＭＯＳＦＥＴ特性が低下するのが防止されている。
また、ＷＳｉx 層１８がＷＦ6 ／ＳｉＨ4 を原料ガスと
した減圧ＣＶＤ法で形成されていることから、このＷＳ
ｉx 層１８はステップカバレージに優れ、かつ低抵抗な
膜となっている。
【００２４】また、このような半導体装置の製造方法に
あっては、堆積したアモルファスシリコン層をアニール
することによって大粒径化することにより、Ｗポリサイ
ド構造におけるＷシリサイドからのフッ素の拡散を大粒
径ポリシリコンで抑制し、これによりゲート酸化膜への
フッ素の拡散を抑えることができ、したがってゲート酸
化膜１４の膜厚の増加に起因してＭＯＳＦＥＴにおける
ゲート容量が減少し、ＭＯＳＦＥＴ特性が低下するのを
防止することができる。
あっては、堆積したアモルファスシリコン層をアニール
することによって大粒径化することにより、Ｗポリサイ
ド構造におけるＷシリサイドからのフッ素の拡散を大粒
径ポリシリコンで抑制し、これによりゲート酸化膜への
フッ素の拡散を抑えることができ、したがってゲート酸
化膜１４の膜厚の増加に起因してＭＯＳＦＥＴにおける
ゲート容量が減少し、ＭＯＳＦＥＴ特性が低下するのを
防止することができる。
【００２５】なお、この半導体装置においては、一層目
ポリシリコン層１５と二層目ポリシリコン層１７とにリ
ンを同時にドープし、それぞれをＮ+ 型としたが、これ
らを別々にドープ処理してもよいのはもちろんであり、
その場合には、上層のポリシリコン層、すなわち二層目
ポリシリコン層１７の不純物濃度を、下層のポリシリコ
ン層（一層目ポリシリコン層１５）の不純物濃度より低
く形成するのが、Ｎ+型ポリシリコン層１５、１７から
ＷＳｉx 層１８への不純物の拡散を抑えるうえで好まし
い。
ポリシリコン層１５と二層目ポリシリコン層１７とにリ
ンを同時にドープし、それぞれをＮ+ 型としたが、これ
らを別々にドープ処理してもよいのはもちろんであり、
その場合には、上層のポリシリコン層、すなわち二層目
ポリシリコン層１７の不純物濃度を、下層のポリシリコ
ン層（一層目ポリシリコン層１５）の不純物濃度より低
く形成するのが、Ｎ+型ポリシリコン層１５、１７から
ＷＳｉx 層１８への不純物の拡散を抑えるうえで好まし
い。
【００２６】（第２実施形態例）この例では、Ｎ+ 型ポ
リシリコンを用いたＷポリサイド構造のゲート電極を備
え、かつ該ゲート電極と拡散層とを電気的に接続する埋
め込みコンタクトを有した半導体装置の、製造方法につ
いて説明する。まず、先の第１実施形態例と同様にして
シリコン基板表面側にフィールド酸化膜（図示略）を形
成し、続いてＮＭＯＳＦＥＴ（Ｎチャネル型のＭＯＳ型
電界効果トランジスタ）を形成する領域にイオン注入法
等によってＰ型ウエル領域（図示略）を形成するととも
に、トランジスタのパンチスルーを阻止するための埋め
込み層（図示略）を形成する。さらに、トランジスタの
閾値電圧Ｖｔｈを調整するためのイオン注入を行い、Ｎ
ＭＯＳチャネル領域（図示略）を形成する。
リシリコンを用いたＷポリサイド構造のゲート電極を備
え、かつ該ゲート電極と拡散層とを電気的に接続する埋
め込みコンタクトを有した半導体装置の、製造方法につ
いて説明する。まず、先の第１実施形態例と同様にして
シリコン基板表面側にフィールド酸化膜（図示略）を形
成し、続いてＮＭＯＳＦＥＴ（Ｎチャネル型のＭＯＳ型
電界効果トランジスタ）を形成する領域にイオン注入法
等によってＰ型ウエル領域（図示略）を形成するととも
に、トランジスタのパンチスルーを阻止するための埋め
込み層（図示略）を形成する。さらに、トランジスタの
閾値電圧Ｖｔｈを調整するためのイオン注入を行い、Ｎ
ＭＯＳチャネル領域（図示略）を形成する。
【００２７】次いで、第１実施形態例と同様の熱酸化法
により、図２（ａ）に示すように露出しているシリコン
基板３０の表面にゲート酸化膜３１を、例えば８ｎｍの
厚さに形成する。続いて、ＳｉＨ4 を原料ガスとした減
圧ＣＶＤ法により、堆積温度６２０℃にて、ポリシリコ
ンを例えば５０ｎｍの厚さに堆積し、本発明における下
層のポリシリコン層となる一層目ポリシリコン層３２を
形成する。そして、ＰＯＣｌ3 中で８３０℃の熱処理を
行うことにより、一層目ポリシリコン層３２リンをドー
プし、これにより一層目ポリシリコン層３２をＮ+ 型の
ポリシリコン層とする。なお、この一層目ポリシリコン
３２へのリンのドーピングについては、このような気相
拡散による方法に代えて、ＣＶＤ時にリンをドーピング
するといった手法を採用してもよい。
により、図２（ａ）に示すように露出しているシリコン
基板３０の表面にゲート酸化膜３１を、例えば８ｎｍの
厚さに形成する。続いて、ＳｉＨ4 を原料ガスとした減
圧ＣＶＤ法により、堆積温度６２０℃にて、ポリシリコ
ンを例えば５０ｎｍの厚さに堆積し、本発明における下
層のポリシリコン層となる一層目ポリシリコン層３２を
形成する。そして、ＰＯＣｌ3 中で８３０℃の熱処理を
行うことにより、一層目ポリシリコン層３２リンをドー
プし、これにより一層目ポリシリコン層３２をＮ+ 型の
ポリシリコン層とする。なお、この一層目ポリシリコン
３２へのリンのドーピングについては、このような気相
拡散による方法に代えて、ＣＶＤ時にリンをドーピング
するといった手法を採用してもよい。
【００２８】次いで、塗布技術とリソグラフィー技術と
で形成したレジストパターンをマスク（図示せず）にし
て、例えばＣｌ2 ／Ｏ2 をエッチングガスとして一層目
ポリシリコン３２を異方性エッチングし、さらに、例え
ばフロロカーボンをエッチングガスとしてゲート酸化膜
３１を異方性エッチングし、図２（ｂ）に示すように埋
め込みコンタクトの形成領域に開口部３３を形成する。
次いで、図２（ｃ）に示すように一層目ポリシリコン層
３２の上に、ＳｉＨ4を原料ガスとした減圧ＣＶＤ法に
より、堆積温度５５０℃にて、アモルファスシリコン層
３４を例えば５０ｎｍの厚さに堆積する。続いて、この
アモルファスシリコン層３４に例えば加速エネルギー１
０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 の条件でリン
をイオン注入する。このようなイオン注入により、アモ
ルファスシリコンはよりアモルファスな構造となる。
で形成したレジストパターンをマスク（図示せず）にし
て、例えばＣｌ2 ／Ｏ2 をエッチングガスとして一層目
ポリシリコン３２を異方性エッチングし、さらに、例え
ばフロロカーボンをエッチングガスとしてゲート酸化膜
３１を異方性エッチングし、図２（ｂ）に示すように埋
め込みコンタクトの形成領域に開口部３３を形成する。
次いで、図２（ｃ）に示すように一層目ポリシリコン層
３２の上に、ＳｉＨ4を原料ガスとした減圧ＣＶＤ法に
より、堆積温度５５０℃にて、アモルファスシリコン層
３４を例えば５０ｎｍの厚さに堆積する。続いて、この
アモルファスシリコン層３４に例えば加速エネルギー１
０ｋｅＶ、ドーズ量３×１０15個／ｃｍ2 の条件でリン
をイオン注入する。このようなイオン注入により、アモ
ルファスシリコンはよりアモルファスな構造となる。
【００２９】次いで、６５０℃、１０時間の条件でアニ
ール処理を行ってアモルファスシリコン層３４を結晶化
し、先に形成した一層目ポリシリコン層３２を形成する
粒子よりも大粒径の粒子に固相成長させて二層目ポリシ
リコン層３５を形成する。続いて、１０００℃、１０秒
の条件でＲＴＡを行い、二層目ポリシリコン層３５表面
のリンを該ポリシリコン層３５中に拡散させ、かつこれ
を活性化させて二層目ポリシリコン層３５をその不純物
濃度が一層目ポリシリコン層３２の不純物濃度より低く
なるようにする。ここで、先にアモルファスシリコン層
３４にリンをイオン注入していることにより、アニール
後に得られる二層目ポリシリコン層３５は、第１実施形
態例の二層目ポリシリコン層１７に比べより一層大粒径
化したものとなっている。
ール処理を行ってアモルファスシリコン層３４を結晶化
し、先に形成した一層目ポリシリコン層３２を形成する
粒子よりも大粒径の粒子に固相成長させて二層目ポリシ
リコン層３５を形成する。続いて、１０００℃、１０秒
の条件でＲＴＡを行い、二層目ポリシリコン層３５表面
のリンを該ポリシリコン層３５中に拡散させ、かつこれ
を活性化させて二層目ポリシリコン層３５をその不純物
濃度が一層目ポリシリコン層３２の不純物濃度より低く
なるようにする。ここで、先にアモルファスシリコン層
３４にリンをイオン注入していることにより、アニール
後に得られる二層目ポリシリコン層３５は、第１実施形
態例の二層目ポリシリコン層１７に比べより一層大粒径
化したものとなっている。
【００３０】次いで、図２（ｄ）に示すように第１実施
形態例と同様にしてＷＳｉx 層３６を例えば７０ｎｍの
厚さに堆積形成し、さらにこれの上にＳｉＯ2 層（図示
略）を例えば厚さ１５０ｎｍに堆積形成し、これにより
一層目ポリシリコン層３２、二層目ポリシリコン層３
５、ＷＳｉx 層３６、ＳｉＯ2 層からなるオフセット酸
化膜付きのＷポリサイド配線層（図示略）を得る。続い
て、公知のリソグラフィ法によってレジストパターン
（図示略）を形成し、さらにこのレジストパターンをマ
スクにして例えばフロロカーボン系のガスを用いた異方
性エッチングにより、図２（ｄ）に示すようにＳｉＯ2
のゲート電極パターン３７を形成する。
形態例と同様にしてＷＳｉx 層３６を例えば７０ｎｍの
厚さに堆積形成し、さらにこれの上にＳｉＯ2 層（図示
略）を例えば厚さ１５０ｎｍに堆積形成し、これにより
一層目ポリシリコン層３２、二層目ポリシリコン層３
５、ＷＳｉx 層３６、ＳｉＯ2 層からなるオフセット酸
化膜付きのＷポリサイド配線層（図示略）を得る。続い
て、公知のリソグラフィ法によってレジストパターン
（図示略）を形成し、さらにこのレジストパターンをマ
スクにして例えばフロロカーボン系のガスを用いた異方
性エッチングにより、図２（ｄ）に示すようにＳｉＯ2
のゲート電極パターン３７を形成する。
【００３１】次いで、先の第１実施形態例と同様に、Ｓ
ｉＯ2 のゲート電極パターン３７をマスクにした異方性
エッチング（例えばＣｌ2 ／Ｏ2 ガスによるＥＣＲエッ
チング）により、ＷＳｉx 層３６、二層目ポリシリコン
層３５、一層目ポリシリコン層３２からなるＷポリサイ
ドをエッチングし、図２（ｅ）に示すように前記ＳｉＯ
2 のゲート電極パターン３７を含むゲート電極パターン
３８を形成する。このとき、埋め込みコンタクトの形成
領域における開口部３３では、ゲート電極パターン３８
が無い位置においてシリコン基板３０が掘れる。
ｉＯ2 のゲート電極パターン３７をマスクにした異方性
エッチング（例えばＣｌ2 ／Ｏ2 ガスによるＥＣＲエッ
チング）により、ＷＳｉx 層３６、二層目ポリシリコン
層３５、一層目ポリシリコン層３２からなるＷポリサイ
ドをエッチングし、図２（ｅ）に示すように前記ＳｉＯ
2 のゲート電極パターン３７を含むゲート電極パターン
３８を形成する。このとき、埋め込みコンタクトの形成
領域における開口部３３では、ゲート電極パターン３８
が無い位置においてシリコン基板３０が掘れる。
【００３２】続いて、ＮＬＤＤ領域（図示略）、ＰＬＤ
Ｄ領域（図示略）、サイドウォール（図示略）を形成
し、さらにＮＭＯＳチャネル領域（図示略）に例えばＡ
ｓ+ を加速エネルギー２０ｋｅＶ、ドーズ量３×１０15
個／ｃｍ2 の条件でイオン注入し、Ｎ型のソース／ドレ
イン領域（図示略）を形成する。次いで、図２（ｆ）に
示すようにＳｉＯ2 を厚さ２００ｎｍ程度に堆積して層
間絶縁膜３９を形成し、さらに公知のリソグラフィー技
術、異方性エッチング技術によってコンタクトホール４
０を形成する。
Ｄ領域（図示略）、サイドウォール（図示略）を形成
し、さらにＮＭＯＳチャネル領域（図示略）に例えばＡ
ｓ+ を加速エネルギー２０ｋｅＶ、ドーズ量３×１０15
個／ｃｍ2 の条件でイオン注入し、Ｎ型のソース／ドレ
イン領域（図示略）を形成する。次いで、図２（ｆ）に
示すようにＳｉＯ2 を厚さ２００ｎｍ程度に堆積して層
間絶縁膜３９を形成し、さらに公知のリソグラフィー技
術、異方性エッチング技術によってコンタクトホール４
０を形成する。
【００３３】次いで、ＳｉＨ4 を原料ガスとした減圧Ｃ
ＶＤ法により、堆積温度６２０℃にて、ポリシリコンを
例えば５０ｎｍの厚さに堆積し、さらにこのポリシリコ
ンにＢ+ を加速エネルギー１０ｋｅＶ、ドーズ量４×１
０15個／ｃｍ2 の条件でイオン注入する。続いて、イオ
ン注入によりＰ+ 型にしたポリシリコンを、公知のリソ
グラフィー技術、エッチング技術によってパターンニン
グし、Ｐ+ 型のポリシリコン配線４１を形成する。
ＶＤ法により、堆積温度６２０℃にて、ポリシリコンを
例えば５０ｎｍの厚さに堆積し、さらにこのポリシリコ
ンにＢ+ を加速エネルギー１０ｋｅＶ、ドーズ量４×１
０15個／ｃｍ2 の条件でイオン注入する。続いて、イオ
ン注入によりＰ+ 型にしたポリシリコンを、公知のリソ
グラフィー技術、エッチング技術によってパターンニン
グし、Ｐ+ 型のポリシリコン配線４１を形成する。
【００３４】次いで、１０００℃、１０秒の条件による
ＲＴＡによって不純物の活性化を行う。すると、埋め込
みコンタクト部分では、一層目ポリシリコン３２のリン
（Ｐ）がシリコン基板３０に拡散し、これにより一層目
ポリシリコン３２とソース／ドレイン領域（拡散層）４
２とを電気的に接続する埋め込みコンタクト４３が得ら
れる。その後、通常行われる種々の処理工程を経て、半
導体装置を得る。
ＲＴＡによって不純物の活性化を行う。すると、埋め込
みコンタクト部分では、一層目ポリシリコン３２のリン
（Ｐ）がシリコン基板３０に拡散し、これにより一層目
ポリシリコン３２とソース／ドレイン領域（拡散層）４
２とを電気的に接続する埋め込みコンタクト４３が得ら
れる。その後、通常行われる種々の処理工程を経て、半
導体装置を得る。
【００３５】このようにして得られた半導体装置にあっ
ては、二層目ポリシリコン層３５が大粒径ポリシリコン
で形成されているので、Ｐ+ 型のポリシリコン配線がゲ
ート電極パターン３８に接続されていても、Ｗポリサイ
ド構造におけるＷＳｉx 層３６を介して起こるＮ型不純
物とＰ型不純物との相互拡散が大粒径ポリシリコンによ
って抑制されており、したがってゲート電極の仕事関数
が変化したり、コンタクト抵抗やシート抵抗が増大する
のが抑えられたものとなっている。
ては、二層目ポリシリコン層３５が大粒径ポリシリコン
で形成されているので、Ｐ+ 型のポリシリコン配線がゲ
ート電極パターン３８に接続されていても、Ｗポリサイ
ド構造におけるＷＳｉx 層３６を介して起こるＮ型不純
物とＰ型不純物との相互拡散が大粒径ポリシリコンによ
って抑制されており、したがってゲート電極の仕事関数
が変化したり、コンタクト抵抗やシート抵抗が増大する
のが抑えられたものとなっている。
【００３６】また、第１実施形態例と同様にＷＳｉx 層
３６がＷＦ6 ／ＳｉＨ4 を原料ガスとした減圧ＣＶＤ法
で形成されていることから、このＷＳｉx 層３６はステ
ップカバレージに優れ、かつ低抵抗な膜となっている。
また、二層目ポリシリコン層３５の不純物濃度が、一層
目ポリシリコン層３２の不純物濃度より低く形成されて
いるので、Ｎ+ 型ポリシリコン層からＷＳｉx層３６へ
の不純物の拡散が一層抑えられる。
３６がＷＦ6 ／ＳｉＨ4 を原料ガスとした減圧ＣＶＤ法
で形成されていることから、このＷＳｉx 層３６はステ
ップカバレージに優れ、かつ低抵抗な膜となっている。
また、二層目ポリシリコン層３５の不純物濃度が、一層
目ポリシリコン層３２の不純物濃度より低く形成されて
いるので、Ｎ+ 型ポリシリコン層からＷＳｉx層３６へ
の不純物の拡散が一層抑えられる。
【００３７】また、このような半導体装置の製造方法に
あっては、堆積したアモルファスシリコンを大粒径化す
ることにより、Ｐ+ 型のポリシリコン配線４１をゲート
電極パターン３８に接続した際、Ｗポリサイド構造にお
けるＷＳｉx 層３６を介して起こるＮ型不純物とＰ型不
純物との相互拡散を、大粒径ポリシリコンによって抑制
することができ、したがってゲート電極の仕事関数が変
化したり、コンタクト抵抗やシート抵抗が増大するのを
抑えることができる。また、この製造方法においては、
アモルファスシリコンを堆積した後、該アモルファスシ
リコン層３４をアニールするに先立って該アモルファス
シリコン層３４にリンをイオン注入してＮ+ 型にしてい
るので、アニール後に得られるポリシリコン層をより一
層大粒径化することができる。
あっては、堆積したアモルファスシリコンを大粒径化す
ることにより、Ｐ+ 型のポリシリコン配線４１をゲート
電極パターン３８に接続した際、Ｗポリサイド構造にお
けるＷＳｉx 層３６を介して起こるＮ型不純物とＰ型不
純物との相互拡散を、大粒径ポリシリコンによって抑制
することができ、したがってゲート電極の仕事関数が変
化したり、コンタクト抵抗やシート抵抗が増大するのを
抑えることができる。また、この製造方法においては、
アモルファスシリコンを堆積した後、該アモルファスシ
リコン層３４をアニールするに先立って該アモルファス
シリコン層３４にリンをイオン注入してＮ+ 型にしてい
るので、アニール後に得られるポリシリコン層をより一
層大粒径化することができる。
【００３８】
【発明の効果】以上説明したように本発明における請求
項１記載の半導体装置は、２層構造からなるＮ+ 型ポリ
シリコン層のうちの少なくとも１層が大粒径ポリシリコ
ンで形成されたものであるから、タングステンポリサイ
ド構造におけるタングステンシリサイドからのフッ素の
拡散が大粒径ポリシリコンで抑制され、これによりゲー
ト酸化膜へのフッ素の拡散が抑えられる。したがって、
ゲート酸化膜中へのフッ素の拡散に起因してゲート酸化
膜の膜厚が増加してしまうことがなく、これによりＭＯ
ＳＦＥＴにおけるゲート容量が減少し、ＭＯＳＦＥＴ特
性が低下してＬＳＩ動作も低下してしまうといった不都
合を防止することができる。
項１記載の半導体装置は、２層構造からなるＮ+ 型ポリ
シリコン層のうちの少なくとも１層が大粒径ポリシリコ
ンで形成されたものであるから、タングステンポリサイ
ド構造におけるタングステンシリサイドからのフッ素の
拡散が大粒径ポリシリコンで抑制され、これによりゲー
ト酸化膜へのフッ素の拡散が抑えられる。したがって、
ゲート酸化膜中へのフッ素の拡散に起因してゲート酸化
膜の膜厚が増加してしまうことがなく、これによりＭＯ
ＳＦＥＴにおけるゲート容量が減少し、ＭＯＳＦＥＴ特
性が低下してＬＳＩ動作も低下してしまうといった不都
合を防止することができる。
【００３９】請求項４記載の半導体装置は、２層構造か
らなるＮ+ 型ポリシリコン層のうちの少なくとも１層が
大粒径ポリシリコンで形成されたものであるから、例え
ばＰ型不純物を導入したポリシリコン配線をゲート電極
に接続した場合に、タングステンポリサイド構造におけ
るタングステンシリサイドを介して起こるＮ型不純物と
Ｐ型不純物との相互拡散が、大粒径ポリシリコンによっ
て抑制され、これによりゲート電極の仕事関数が変化し
たり、コンタクト抵抗やシート抵抗が増大するのが抑え
られる。
らなるＮ+ 型ポリシリコン層のうちの少なくとも１層が
大粒径ポリシリコンで形成されたものであるから、例え
ばＰ型不純物を導入したポリシリコン配線をゲート電極
に接続した場合に、タングステンポリサイド構造におけ
るタングステンシリサイドを介して起こるＮ型不純物と
Ｐ型不純物との相互拡散が、大粒径ポリシリコンによっ
て抑制され、これによりゲート電極の仕事関数が変化し
たり、コンタクト抵抗やシート抵抗が増大するのが抑え
られる。
【００４０】請求項７記載の半導体装置の製造方法は、
堆積したアモルファスシリコンを大粒径化するものであ
るから、タングステンポリサイド構造におけるタングス
テンシリサイドからのフッ素の拡散を大粒径ポリシリコ
ンで抑制し、これによりゲート酸化膜へのフッ素の拡散
を抑え、ＭＯＳＦＥＴにおけるゲート容量の減少やＭＯ
ＳＦＥＴ特性の低下などを防止することができる。
堆積したアモルファスシリコンを大粒径化するものであ
るから、タングステンポリサイド構造におけるタングス
テンシリサイドからのフッ素の拡散を大粒径ポリシリコ
ンで抑制し、これによりゲート酸化膜へのフッ素の拡散
を抑え、ＭＯＳＦＥＴにおけるゲート容量の減少やＭＯ
ＳＦＥＴ特性の低下などを防止することができる。
【００４１】請求項９記載の半導体装置の製造方法は、
堆積したアモルファスシリコンを大粒径化するものであ
るから、例えばＰ型不純物を導入したポリシリコン配線
をゲート電極に接続した場合に、タングステンポリサイ
ド構造におけるタングステンシリサイドを介して起こる
Ｎ型不純物とＰ型不純物との相互拡散を、大粒径ポリシ
リコンによって抑制することができ、これによりゲート
電極の仕事関数が変化することによるＶｔｈが変動や、
コンタクト抵抗やシート抵抗の増大を抑制することがで
きる。また、特に埋め込みコンタクトについては、工程
増加を伴わずにその形成を行うことができ、しかも前記
効果を奏することができる。
堆積したアモルファスシリコンを大粒径化するものであ
るから、例えばＰ型不純物を導入したポリシリコン配線
をゲート電極に接続した場合に、タングステンポリサイ
ド構造におけるタングステンシリサイドを介して起こる
Ｎ型不純物とＰ型不純物との相互拡散を、大粒径ポリシ
リコンによって抑制することができ、これによりゲート
電極の仕事関数が変化することによるＶｔｈが変動や、
コンタクト抵抗やシート抵抗の増大を抑制することがで
きる。また、特に埋め込みコンタクトについては、工程
増加を伴わずにその形成を行うことができ、しかも前記
効果を奏することができる。
【図１】（ａ）〜（ｆ）は、本発明の半導体装置の製造
方法の第１実施形態例を工程順に説明するための要部側
断面図である。
方法の第１実施形態例を工程順に説明するための要部側
断面図である。
【図２】（ａ）〜（ｆ）は、本発明の半導体装置の製造
方法の第２実施形態例を工程順に説明するための要部側
断面図である。
方法の第２実施形態例を工程順に説明するための要部側
断面図である。
【図３】（ａ）〜（ｃ）は、従来の半導体装置の製造方
法の一例を工程順に説明するための要部側断面図であ
る。
法の一例を工程順に説明するための要部側断面図であ
る。
【図４】従来の半導体装置の一例を示す要部側断面図で
ある。
ある。
１１、３０ シリコン基板 １５、３２ 一層目ポリシリコン層（下層のポリシリコ
ン層） １６、３４ アモルファスシリコン層 １７、３４ 二層目ポリシリコン層（上層のポリシリコ
ン層） １８、３６ ＷＳｉx 層 ２０、３８ ゲート電極パ
ターン（ゲート電極） ４２ ソース／ドレイン領域（拡散層） ４３ 埋め
込みコンタクト
ン層） １６、３４ アモルファスシリコン層 １７、３４ 二層目ポリシリコン層（上層のポリシリコ
ン層） １８、３６ ＷＳｉx 層 ２０、３８ ゲート電極パ
ターン（ゲート電極） ４２ ソース／ドレイン領域（拡散層） ４３ 埋め
込みコンタクト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１１月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次いで、６５０℃、１０時間の条件でアニ
ール処理を行ってアモルファスシリコン層３４を結晶化
し、先に形成した一層目ポリシリコン層３２を形成する
粒子よりも大粒径の粒子に固相成長させて二層目ポリシ
リコン層３５を形成する。続いて、１０００℃、１０秒
の条件でＲＴＡを行い、二層目ポリシリコン層３５表面
のリンを該ポリシリコン層３５中に拡散させ、かつこれ
を活性化させて二層目ポリシリコン層３５をその不純物
濃度が一層目ポリシリコン層３２の不純物濃度より低く
なるようにする。ここで、先にアモルファスシリコン層
３４にリンをイオン注入していることにより、アニール
後に得られる二層目ポリシリコン層３５は、第１実施形
態例の二層目ポリシリコン層１７に比べより一層大粒径
化したものとなっている。また、このようなＲＴＡによ
り、二層目ポリシリコン層３５表面のリンは開口部３３
を通ってシリコン基板３０の表層部に拡散し、これによ
り該シリコン基板３０の表層部に不純物拡散層４４が形
成される。
ール処理を行ってアモルファスシリコン層３４を結晶化
し、先に形成した一層目ポリシリコン層３２を形成する
粒子よりも大粒径の粒子に固相成長させて二層目ポリシ
リコン層３５を形成する。続いて、１０００℃、１０秒
の条件でＲＴＡを行い、二層目ポリシリコン層３５表面
のリンを該ポリシリコン層３５中に拡散させ、かつこれ
を活性化させて二層目ポリシリコン層３５をその不純物
濃度が一層目ポリシリコン層３２の不純物濃度より低く
なるようにする。ここで、先にアモルファスシリコン層
３４にリンをイオン注入していることにより、アニール
後に得られる二層目ポリシリコン層３５は、第１実施形
態例の二層目ポリシリコン層１７に比べより一層大粒径
化したものとなっている。また、このようなＲＴＡによ
り、二層目ポリシリコン層３５表面のリンは開口部３３
を通ってシリコン基板３０の表層部に拡散し、これによ
り該シリコン基板３０の表層部に不純物拡散層４４が形
成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】次いで、１０００℃、１０秒の条件による
ＲＴＡによって不純物の活性化を行う。すると、埋め込
みコンタクト部分では、ソース／ドレイン領域（拡散
層）４２の不純物がシリコン基板３０に拡散し、これに
より前記不純物領域４４とソース／ドレイン領域（拡散
層）４２とを電気的に接続する埋め込みコンタクト４３
が得られる。その後、通常行われる種々の処理工程を経
て、半導体装置を得る。
ＲＴＡによって不純物の活性化を行う。すると、埋め込
みコンタクト部分では、ソース／ドレイン領域（拡散
層）４２の不純物がシリコン基板３０に拡散し、これに
より前記不純物領域４４とソース／ドレイン領域（拡散
層）４２とを電気的に接続する埋め込みコンタクト４３
が得られる。その後、通常行われる種々の処理工程を経
て、半導体装置を得る。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (10)
- 【請求項１】 Ｎ+ 型ポリシリコンを用いたタングステ
ンポリサイド構造のゲート電極を備えた半導体装置にお
いて、 Ｎ+ 型ポリシリコン層が２層構造に形成されてなり、こ
れら２層のうちの少なくとも１層が大粒径ポリシリコン
で形成されてなることを特徴とする半導体装置。 - 【請求項２】 タングステンシリサイドが、ＳｉＨ4 を
原料ガスとしたＣＶＤ法で形成されたものであることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記２層構造のＮ+ 型ポリシリコン層の
うち上層のポリシリコン層の不純物濃度が、下層のポリ
シリコン層の不純物濃度より低く形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 Ｎ+ 型ポリシリコンを用いたタングステ
ンポリサイド構造のゲート電極を備え、かつ該ゲート電
極と拡散層とを電気的に接続する埋め込みコンタクトを
有した半導体装置において、 Ｎ+ 型ポリシリコン層が２層構造に形成されてなり、こ
れら２層のうちの少なくとも１層が大粒径ポリシリコン
で形成されてなることを特徴とする半導体装置。 - 【請求項５】 タングステンシリサイドが、ＳｉＨ4 を
原料ガスとしたＣＶＤ法で形成されたものであることを
特徴とする請求項２記載の半導体装置。 - 【請求項６】 前記２層構造のＮ+ 型ポリシリコン層の
うち上層のポリシリコン層の不純物濃度が、下層のポリ
シリコン層の不純物濃度より低く形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項７】 Ｎ+ 型ポリシリコンを用いたタングステ
ンポリサイド構造のゲート電極を備えた半導体装置の製
造方法において、 前記Ｎ+ 型ポリシリコンの形成工程として、ＣＶＤ法に
より堆積温度５５０℃以下でアモルファスシリコンを堆
積する工程と、このアモルファスシリコンを８００℃以
下の温度で１時間以上アニールすることにより、該アモ
ルファスシリコンを大粒径ポリシリコンに固相成長する
工程と、を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項８】 前記Ｎ+ 型ポリシリコンの形成工程とし
て、アモルファスシリコンを堆積する工程とアモルファ
スシリコンをアニールする工程との間に、アモルファス
シリコンにリンあるいはヒ素をイオン注入してＮ+ 型に
する工程を備えたことを特徴とする請求項７記載の半導
体装置の製造方法。 - 【請求項９】 Ｎ+ 型ポリシリコンを用いたタングステ
ンポリサイド構造のゲート電極を備え、かつ該ゲート電
極と拡散層とを電気的に接続する埋め込みコンタクトを
有した半導体装置の製造方法において、 前記Ｎ+ 型ポリシリコンの形成工程として、ＣＶＤ法に
より堆積温度５５０℃以下でアモルファスシリコンを堆
積する工程と、このアモルファスシリコンを８００℃以
下の温度で１時間以上アニールすることにより、該アモ
ルファスシリコンを大粒径ポリシリコンに固相成長する
工程と、を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項１０】 前記Ｎ+ 型ポリシリコンの形成工程と
して、アモルファスシリコンを堆積する工程とアモルフ
ァスシリコンをアニールする工程との間に、アモルファ
スシリコンにリンあるいはヒ素をイオン注入してＮ+ 型
にする工程を備えたことを特徴とする請求項９記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24755796A JPH1093077A (ja) | 1996-09-19 | 1996-09-19 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24755796A JPH1093077A (ja) | 1996-09-19 | 1996-09-19 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093077A true JPH1093077A (ja) | 1998-04-10 |
Family
ID=17165272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24755796A Pending JPH1093077A (ja) | 1996-09-19 | 1996-09-19 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093077A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2336717A (en) * | 1998-04-20 | 1999-10-27 | Nec Corp | Gate electrode for a semiconductor device |
| US6882017B2 (en) | 1998-08-21 | 2005-04-19 | Micron Technology, Inc. | Field effect transistors and integrated circuitry |
| US6908853B2 (en) | 2001-09-05 | 2005-06-21 | Hynix Semiconductor Inc. | Method of fabricating a semiconductor device having reduced contact resistance |
| JP2006041489A (ja) * | 2004-06-25 | 2006-02-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| CN100382316C (zh) * | 2003-10-06 | 2008-04-16 | 尔必达存储器株式会社 | 具有高熔点金属栅的半导体器件及其制造方法 |
| US7888733B2 (en) | 2006-09-29 | 2011-02-15 | Mitsubishi Electric Corporation | Power semiconductor device |
| CN112951767A (zh) * | 2019-11-26 | 2021-06-11 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
-
1996
- 1996-09-19 JP JP24755796A patent/JPH1093077A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2336717B (en) * | 1998-04-20 | 2000-11-08 | Nec Corp | Semiconductor device and method of making the same |
| US6297529B1 (en) | 1998-04-20 | 2001-10-02 | Nec Corporation | Semiconductor device with multilayered gate structure |
| GB2336717A (en) * | 1998-04-20 | 1999-10-27 | Nec Corp | Gate electrode for a semiconductor device |
| US6882017B2 (en) | 1998-08-21 | 2005-04-19 | Micron Technology, Inc. | Field effect transistors and integrated circuitry |
| US6939799B2 (en) | 1998-08-21 | 2005-09-06 | Micron Technology, Inc. | Method of forming a field effect transistor and methods of forming integrated circuitry |
| US6908853B2 (en) | 2001-09-05 | 2005-06-21 | Hynix Semiconductor Inc. | Method of fabricating a semiconductor device having reduced contact resistance |
| CN100382316C (zh) * | 2003-10-06 | 2008-04-16 | 尔必达存储器株式会社 | 具有高熔点金属栅的半导体器件及其制造方法 |
| JP2006041489A (ja) * | 2004-06-25 | 2006-02-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7846788B2 (en) | 2004-06-25 | 2010-12-07 | Renesas Electronics Corporation | Semiconductor device and method of fabrication thereof |
| US8039336B2 (en) | 2004-06-25 | 2011-10-18 | Renesas Electronics Corporation | Semiconductor device and method of fabrication thereof |
| KR101225410B1 (ko) * | 2004-06-25 | 2013-01-22 | 르네사스 일렉트로닉스 가부시키가이샤 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US7888733B2 (en) | 2006-09-29 | 2011-02-15 | Mitsubishi Electric Corporation | Power semiconductor device |
| CN112951767A (zh) * | 2019-11-26 | 2021-06-11 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
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