JPH1093081A

JPH1093081A - 半導体素子、半導体記憶装置、半導体素子の製造方法

Info

Publication number: JPH1093081A
Application number: JP8242276A
Authority: JP
Inventors: Takashi Ono; 隆小野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-09-12
Filing date: 1996-09-12
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】設計基準のゲート長を有するトランジスタに
セルフアラインコンタクト技術を適用するに当たり、コ
ンタクトホール29a,29b を設計基準通りの間隔で設ける
ことができる技術を提供する。【解決手段】トランジスタは、側壁および上面が絶縁
膜により覆われているゲート電極19と、ゲート電極の両
側それぞれの半導体下地部分に形成された拡散層25a,25
b と、拡散層に配線31a,31b を接続するためのコンタク
トホール29a,29bと、当該配線31a,31b とを具える。然
も、ゲート電極およびコンタクトホールそれぞれの近接
する端同士の間隔ｄ₁ を設計基準以下の寸法としてあ
る。然も、コンタクトホールに対する配線のゲート長方
向に沿う余裕ｍ₁ を前記間隔ｄ₁ 以下としてある。ただ
し、余裕ｍ₁ は０の場合または負の場合があっても良
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ゲート電極を有
した半導体素子、これを用いた半導体記憶装置および前
記半導体素子の製造方法に関するものである。

【０００２】

【従来の技術】ＬＳＩ(Large Scale Integrated Circui
t ）をより高集積化できる技術の１つとして、セルフア
ラインコンタクト(Self Aline Contact 。以下ＳＡＣ)
技術がある（例えば文献Ｉ：応用物理第64巻第11号(199
5)，PP.1148-1149）。この技術は、ゲート電極の側壁膜
上にコンタクトホールの一部が重なることを許容するこ
とで、ゲート電極とコンタクトホールとの間隔を狭める
技術である（文献Ｉの第1148頁の図１や、中欄第４〜１
１行参照）。この技術は、ＮＯＲ型のＲＯＭ（Read Onl
y Memory）やフラッシュメモリ等の半導体記憶装置の高
集積化に、特に有用である。例えば０．５μｍの設計基
準に従い製造されるフラッシュメモリの場合、ＳＡＣ技
術なしではゲート電極とコンタクトホールとの間隔ｄ₁
は、０．５μｍ必要である。ところがＳＡＣ技術を用い
ることにより、上記間隔ｄ₁ を設計基準に従う値より小
さな値、例えば０．３μｍというようにマスク合わせ余
裕程度の値にできる。そのため、ＬＳＩの高集積化が図
れる。

【０００３】

【発明が解決しようとする課題】しかしながら、ゲート
とコンタクトホールとの間隔ｄ₁ を単に小さくした場
合、以下のような問題点が生じる。これについて図１９
および図２０を参照して説明する。

【０００４】ここで、図１９は電界効果トランジスタ
（以下、トランジスタ）の概略的な平面図、また図２０
は該トランジスタの概略的な断面図（図１９のＩ−Ｉ線
に沿った切り口についての断面図）である。ただしここ
では、ゲート幅を広くしたトランジスタの例を図示して
ある。すなわち、電流駆動能力が大きいトランジスタの
例を示してある。しかも平面図は主要構成成分を透視し
た状態で示し、かつ各構成成分の境界を明確にするため
いくつかの構成成分には編み掛け模様やハッチングを付
してある。また、断面図では断面を示すハッチングを一
部省略してある。これら図１９および図２０において、
１１はシリコン基板（図２０参照）、１３は素子間分離
用絶縁膜（図２０参照）、１５はアクティブ領域、１７
はゲート絶縁膜（図２０参照）、１９はゲート電極、２
１，２３はそれぞれゲート電極の上面および側壁に設け
られた上面絶縁膜および側壁絶縁膜（図２０参照）、２
５ａ，２５ｂそれぞれはソース・ドレイン領域となる拡
散層、２７は層間絶縁膜（図２０参照）、２９ａ，２９
ｂそれぞれは層間絶縁膜に設けたコンタクトホール、３
１ａ，３１ｂそれぞれは拡散層に接続された配線であ
る。なおゲート電極１９はポリシリコン１９ａおよびシ
リサイド１９ｂで構成された例である。また、拡散層２
５ａは低不純物濃度層２５ａａおよび高不純物濃度層２
５ａｂで構成され、拡散層２５ｂは低不純物濃度層２５
ｂａおよび高不純物濃度層２５ｂｂで構成された例であ
る。すなわちＬＤＤ（Lightly Doped Drain ）構造に係
る拡散層２５ａ，２５ｂの例を示している。

【０００５】トランジスタでは、特に図１９に示すよう
に、ゲート電極１９を挟んだ両側の各コンタクトホール
２９ａ，２９ｂは、本来は、ゲート電極１９を挟んで対
向するのが好ましい。その方が電流経路が最短になるの
で拡散層に起因する電圧降下を小さくできる等の利点が
得られるからである。然もソース側、ドレイン側それぞ
れで各コンタクトホールはゲート幅方向に設計基準に従
う間隔をもって配置されるのが好ましい。実効ゲート幅
を大きくできるからである（詳細は図２１を用い後述す
る。）。しかし、ゲート電極１９とコンタクトホール２
９ａ（２９ｂ）との間隔ｄ₁ を小さくした場合におい
て、何らの工夫もせずにゲート電極１９の両側のコンタ
クトホール２９ａ，２９ｂを対向させると、配線３１
ａ，３１ｂを形成出来ないという問題が生じてしまう。
詳細には次の様なことである。ゲ−ト長Ｌは、ほとんど
の場合、製造工程での加工精度と半導体素子に要求され
る電気的絶縁性を確保し得る最小距離とを考慮して決め
られる設計基準（これを以下、「通常の設計基準」と略
称することもある。）に従う値（これを以下、「通常の
設計基準値」ともいう。）とされるので、最少寸法とさ
れる。すなわち通常の設計基準値が例えば０．５μｍの
場合なら、ゲート長は０．５μｍ程度とされる。また、
ＳＡＣ技術を有効に利用する意味で、ゲート電極とコン
タクトホールとの間隔ｄ₁ は、通常の設計基準値若しく
はそれより小さな値とされる。ここでは、通常の設計基
準値が０．５μｍの場合を仮定して、上記間隔ｄ₁ が
０．３μｍすなわち通常の設計基準値より小さい例を考
える。このような時に、コンタクトホール２９ａ（２９
ｂ）に対する配線３１ａ（３１ｂ）のゲート長方向に沿
う余裕ｍ₁ を通常の設計基準値たとえば０．５μｍとす
ると、配線３１ａ，３１ｂ同士の間隔ｄ₂ は０．１μｍ
程度になってしまう。このような値は現行の微細加工技
術の加工限界を越える値であるので、配線３１ａ、３１
ｂを形成出来ないのである。

【０００６】上記の問題を回避するため、実際には図２
１に示したように、ゲート電極１９の両側のコンタクト
ホール２９ａ，２９ｂ同士を対向させずに互い違いに配
置する方法がとられる。こうすれば、配線３１ａ，３１
ｂ間の最少間隔をゲート長方向に対し斜めの方向の間隔
（図２１中のｄ_X ）とできる。そのためゲート長方向に
沿う素子の各部の寸法を図１９を参照して説明した素子
と同じにできるからである。なお図２１では、コンタク
トホール２９ａとコンタクトホール２９ｂとが４５度の
角度で互い違いに配列されている例を示している。しか
しコンタクトホールを上記のごとく互い違いに配置する
と、今度は、ソ−ス側およびドレイン側それぞれのコン
タクトホール間隔Ｐは、図１９を用い説明した場合に比
べ広くなってしまう。具体的には、図２１の配置例の場
合、ソ−ス側、ドレイン側それぞれでのコンタクトホー
ル間隔Ｐは、Ｐ＝（２×コンタクトホール径ａ＋２×配
線同士の間隔ｄ_X ／（２）^1/2 ＋４×余裕ｍ₁ ）とな
る。したがって、ａ＝０．６μｍ、ｄ_X ＝０．５μｍ、
ｍ₁ ＝０．５μｍと仮定すると、Ｐ＝２×０．６＋２×
０．５／（２）^1/2 ＋４×０．５≒４μｍとなる。ゲー
ト電極とコンタクトホールとの間隔ｄ₁ を通常の設計基
準値０．５μｍより大きくした半導体素子では、コンタ
クトホール間隔Ｐは原理的には１μｍと出来ることと比
べると、図２１の場合はコンタクトホール間隔Ｐがずい
ぶん大きくなってしまうのである。トランジスタを流れ
る電流はソース側コンタクトとドレイン側コンタクトと
の間の最短経路を流れる。すると、図２１の例の場合は
電流はゲート長方向に対し斜めに流れる成分が主となる
と考えられる。したがってコンタクトホール間の間隔Ｐ
が大きくなる程、コンタクトホール間には、電流経路と
しての機能が劣る部分が増加してしまう。そのためコン
タクトホール間の間隔Ｐが大きくなる程、実効ゲート幅
は減少してしまうといえるので、電流駆動能力が低下す
るという問題が生じる。

【０００７】コンタクトホール間隔が大きくなることに
起因して電流駆動能力が低下するという上記の問題を回
避する方法として、拡散層２５ａ，２５ｂの不純物濃度
を上げることが考えられる。しかし例えばフラッシュメ
モリなどのようにＬＳＩ内部で高電圧を使用するＬＳＩ
や、液晶ディスプレイ用ドライバ−などのように高電圧
系ＬＳＩでは、むしろ拡散層２５ａ，２５ｂの不純物濃
度を低くすることが行なわれる。なぜならこうすると、
(1).拡散層２５ａ，２５ｂのフィ−ルドに接する部分の
空乏層が広がるのでトランジスタの接合耐圧を向上させ
ることができ、(2).また素子間分離用絶縁膜（フィ−ル
ド絶縁膜）下に生じる寄生トランジスタのしきい値Ｖ_t
を、トランジスタの接合耐圧を下げることなく、上げら
れるからである。フラッシュメモリは、ＳＡＣ技術を適
用したい代表的な半導体装置の一つである。したがっ
て、ゲート電極１９の両側のコンタクトホール２９ａ，
２９ｂ同士を対向させずに互い違いに配置するという上
記方法は、上記の点（拡散層の不純物濃度を高くできな
い半導体装置も存在するという点）からも、好ましいこ
とではない。

【０００８】通常の設計基準値のゲート長を有するトラ
ンジスタにＳＡＣ技術を適用するに当たり、ソース側、
ドレイン側それぞれにコンタクトホールを複数個ずつ通
常の設計基準値通りの間隔で並べることが出来、しか
も、ソース側、ドレイン側のコンタクトホールを対向さ
せることが可能な技術の実現が望まれる。

【０００９】

【課題を解決するための手段】そこでこの出願の半導体
素子の発明（第一発明ともいう）によれば、側壁および
上面が絶縁膜により覆われているゲート電極と、該ゲー
ト電極の両側それぞれの半導体下地部分に形成された拡
散層と、該拡散層に配線を接続するため前記ゲート電極
両側にそれぞれ設けられたコンタクトホールと、当該配
線とを具えた半導体素子において、前記ゲート電極とそ
の両側の前記コンタクトホールそれぞれとの間に形成さ
れた第１の間隔と、前記コンタクトホールに対して、前
記配線のゲート長方向に延在し、かつ、前記第１の間隔
以下となるように形成された配線余裕である第１の余裕
とを具えたことを特徴とする。すなわち、前記コンタク
トホールに対する前記配線のゲート長方向に延在する余
裕（第１の余裕）を、前記ゲート電極とコンタクトホー
ルとの間隔（第１の間隔）以下の値にしてあることを特
徴とする。

【００１０】この第１の間隔を、製造工程での加工精度
および半導体素子での電気的絶縁が確保できる距離を考
慮して決まる設計基準（「通常の設計基準」。）に従う
値（「通常の設計基準値）以下の値）とするのが好適で
ある。こうすると、ゲート電極とコンタクトホールとの
間隔がより狭いトランジスタが実現されるので、小型か
つ高速動作等が期待できるトランジスタの実現が期待出
来る。また、この発明の実施に当たり、前記第１の余裕
が０の場合（コンタクトホール径＝配線幅の場合）また
は負の場合（コンタクト径＞配線幅の場合）があっても
良い。

【００１１】この半導体素子によれば、コンタクトホー
ルをゲート電極を挟んだ両側それぞれにゲート幅方向に
沿って複数個ずつかつ通常の設計基準通りの間隔で形成
し、然も、一方の側に形成されたコンタクトホールが他
方の側に形成されたコンタクトホールと対向するように
形成した場合でも、ソース側の配線とドレイン側の配線
との間隔は最少でもゲート長と同じ値すなわち通常の設
計基準値にできる。そのため、ＳＡＣ技術を有効に利用
した半導体素子であって所望の電流駆動能力を示す半導
体素子を提供できる。

【００１２】またこの発明の半導体素子ではコンタクト
ホールとゲート電極との間隔を通常の設計基準値より小
さな値にでき、然も、ゲート電極を挟んでコンタクトホ
ール同士を対向させることができる。したがって、電流
経路が最短でかつ実効ゲート幅が広い半導体素子が実現
される。そのため拡散層を低不純物濃度の拡散層で構成
してもドレイン電流の低下は少ないといえる。よって、
高不純物濃度層を用いずに済むので、高不純物濃度層形
成のための工程を削減できるから、半導体素子の製造工
程の簡略化が図れる。さらに拡散層を低不純物濃度の拡
散層で構成出来るということは、内部で高電圧を使用す
るＬＳＩや、高電圧系ＬＳＩでの接合耐圧および寄生ト
ランジスタのしきい値Ｖ_t 双方を高く保てる。

【００１３】またこの出願の半導体記憶装置の発明によ
れば、メモリセルアレイ、ロウデコーダおよびカラムデ
コーダを具える半導体記憶装置において、ロウデコーダ
およびカラムデコーダの一方または双方を、そこに含ま
れるスイッチング素子が上記の第一発明の半導体素子に
より構成されたデコーダで構成する。

【００１４】デコーダは、高い電流駆動能力が必要とさ
れ然も小型化が必要とされる回路である。一方、第一発
明の半導体素子は上記のごとく高集積化に適しかつ所望
の電流駆動能力を示す半導体素子である。よって、第一
発明の半導体素子を含む構成のデコーダは電流駆動能力
が高くかつ小型のものとなるので、小型かつ所望の特性
の半導体記憶装置が実現される。

【００１５】またこの出願の半導体素子の製造方法によ
れば、側壁および上面が絶縁膜により覆われているゲー
ト電極と、該ゲート電極の両側それぞれの半導体下地部
分に形成された拡散層と、該拡散層に配線を接続するた
め前記ゲート電極両側にそれぞれ形成されたコンタクト
ホールと、当該配線とを具えた半導体素子を製造するに
当たり、前記ゲート電極とその両側の前記コンタクトホ
ールそれぞれとの間に第１の間隔が生じるように、前記
コンタクトーホールを形成し、該コンタクトホールに対
する前記配線のゲート長方向に延在する配線余裕である
第１の余裕が前記第１の間隔以下となるように、前記配
線を形成することを特徴とする。

【００１６】この製造方法の発明によれば、ソース側の
コンタクトホールとドレイン側のコンタクトホールとが
ゲート電極を挟んで対向するように、然も、ゲート電極
とコンタクトホールとの間隔が通常の設計基準値以下と
なるようにこれらコンタクトホールを形成する場合で
も、ソース側の配線とドレイン側の配線との間隔とし
て、少なくとも通常の設計基準に従う値を確保できる。
そのため、ＳＡＣ技術を有効に利用した半導体素子であ
って所望の電流駆動能力を示す半導体素子を容易に製造
できる。

【００１７】

【発明の実施の形態】以下、図面を参照してこの出願の
各発明の実施の形態について説明する。なお説明に用い
る各図はこれらの発明を理解出来る程度に各構成成分の
寸法、形状および配置関係を概略的に示してある。ま
た、各図において図１９や図２０に示した構成成分と同
様な構成成分については同一の番号を付して示しその重
複する説明を省略することもある。

【００１８】１．第１の実施の形態図１はこの発明の第１の実施の形態の半導体素子の概略
的な平面図、図２はその概略的な断面図である。ただ
し、図１は図１９と同様な表記方法で示してある（以下
の図１３、１４において同様。）。また図２は図２０と
同様な表記方法で示してある（以下の他の断面図におい
て同様。）。

【００１９】この第１の実施の形態の半導体素子の特徴
は、コンタクトホール２９ａ（２９ｂ）に対する配線３
１ａ（３１ｂ）のゲート長方向に延在している余裕（第
１の余裕）ｍ₁ を、ゲート電極１９とソース用またはド
レイン用のコンタクトホール２９ａ（２９ｂ）と間に形
成された第１の間隔ｄ₁ 以下の値としてあることであ
る。このような構成であると、ゲート長Ｌが通常の設計
基準値で、かつ、ソース側のコンタクトホールとドレイ
ン側のコンタクトホールとをゲート電極１９を挟んで対
向させた場合でも、ソース側の配線とドレイン側の配線
との間隔ｄ₂ を通常の設計基準値以上の値にできる。し
たがって、(1) ゲート長Ｌが通常の設計基準値で、(2)
ゲート電極１９とコンタクトホール２９ａ，２９ｂとの
間隔（第１の間隔）ｄ₁ が通常の設計基準値以下で、
(3) コンタクトホールがゲート電極を挟んだ両側それぞ
れにゲート幅方向に沿って複数個ずつかつ通常の設計基
準通りの間隔で配置され、然も、(4) ソース側のコンタ
クトホールとドレイン側のコンタクトホールとがゲート
電極１９を挟んで対向している構造の半導体素子を実現
できる。そのため、この第１の実施の形態の半導体素子
は、ＳＡＣ技術を有効に利用した半導体素子であってか
つ電流駆動能力が高い半導体素子になる。

【００２０】この第１の実施の形態の半導体素子は例え
ば次のような手順で製造できる。この説明を図３〜図５
を参照して行なう。ここで図３〜図５は製造工程中の主
な工程での試料の様子を図２に対応する断面図によって
示した工程図である。

【００２１】先ず、半導体下地としてのシリコン基板１
１に、周知の方法でウェル（図示せず）およびアクティ
ブ領域１５を順次に形成する。次にこの試料を熱酸化し
てゲート絶縁膜１７を例えば２０ｎｍの膜厚で形成する
（図３（Ａ））。

【００２２】次に、この試料上にポリシリコン層１９ｘ
を例えば１５０ｎｍの膜厚で形成し、さらにこのポリシ
リコン層１９ｘにリンをドープする。次に、この試料上
に例えばタングステンシリサイド層１９ｙを例えば１５
０ｎｍの膜厚で形成する。次に、この試料上に絶縁膜２
１ａとしてここでは窒化膜（ＳｉＮ膜）２１ａを好適な
膜厚で形成する。この窒化膜２１ａは、後のゲート電極
形成のためのパターニングが済むと上面絶縁膜２１にな
るものである。しかも、コンタクトホール形成時にエッ
チングストップ層として機能するものとなる（図３
（Ｂ））。

【００２３】次に窒化膜２１ａ上にゲート電極形成のた
めのレジストパターンを形成し、その後、窒化膜２１
ａ、タングステンシリサイド層１９ｙおよびポリシリコ
ン層１９ｘをそれぞれエッチングする。これにより、い
わゆるポリサイド構造のゲート電極１９およびその上面
絶縁膜２１を得る（図３（Ｃ））。

【００２４】次に、ＬＤＤ構造を形成するため、先ずＬ
ＤＤ構造における低不純物濃度層２５ａａ，２５ｂａ形
成のためのマスクパターン形成およびイオン注入を行な
う。これにより、ゲート電極１９の両側に低不純物濃度
層２５ａａ、２５ｂａが自己整合的に形成される（図４
（Ａ））。もちろん、半導体下地にＮチャネルトランジ
スタおよびＰチャネルトランジスタをそれぞれ製造する
場合は、それぞれのトランジスタに即したマスクパター
ン形成およびイオン注入を行なう。Ｎチャネルトランジ
スタについては例えばリンを例えば約２×１０¹³／ｃｍ
² 程度のドーズ量で注入してｎ^- 層を形成する。Ｐチャ
ネルトランジスタについては例えばボロンあるいはＢＦ
₂ を例えば約２×１０¹³／ｃｍ² 程度のドーズ量で注入
してＰ^-層を形成する。

【００２５】次に、ゲート電極１９の側壁に絶縁膜（側
壁絶縁膜）を形成する（図４（Ｂ））。具体的には、低
不純物濃度層２５ａａ，２５ｂａの形成が済んだ試料上
に側壁絶縁膜形成用の絶縁膜（図示せず）としてここで
は窒化膜を好適な膜厚に形成する。次に、側壁絶縁膜形
成用の絶縁膜を異方性エッチングする。このエッチング
ではゲート電極１９および上面絶縁膜２１で構成される
積層体の側壁に側壁絶縁膜形成用の絶縁膜は選択的に残
存するので、ゲート電極１９の側壁に側壁絶縁膜２３が
形成できる。なお、この側壁絶縁膜２３は、後の高不純
物濃度層２５ａｂ，２５ｂｂを形成するためのイオン注
時のマスクとしての機能を持つことに加え、後のコンタ
クトホール形成時のエッチングストップ層の機能も持
つ。

【００２６】次に、この試料にＬＤＤ構造における高不
純物濃度層２５ａｂ，２５ｂｂを形成するためのリソグ
ラフィ工程およびイオン注入工程をこの順に実施する。
これによりゲート電極１９両側の所定領域に高不純物濃
度層２５ａｂ，２５ｂｂが自己整合的に形成される。こ
こでのイオン注入条件は例えば次のようなものとでき
る。Ｎチャネルトランジスタについては例えば砒素を例
えば約５×１０¹⁵／ｃｍ² 程度のドーズ量で注入する。
Ｐチャネルトランジスタについては例えばＢＦ₂を例え
ば約１×１０¹⁵／ｃｍ² 程度のドーズ量で注入する。し
かる後、各不純物層２５ａａ，２５ａｂ，２５ｂａ，２
５ｂｂを活性化するための熱処理を行って、拡散層２５
ａ，２５ｂを得る（図４（Ｃ））。

【００２７】次に、この試料上に層間絶縁膜形成用の絶
縁膜２７ａとして例えばＢＰＳＧ膜（Boro Phospho Sil
icate Glass ）を例えば８００ｎｍの膜厚で形成する
（図５（Ａ））。

【００２８】次に、層間絶縁膜形成用の絶縁膜２７ａ上
に、コンタクトホ−ル形成のためのマスクパターンを形
成し（図示せず）、その後、該絶縁膜２７ａを選択的に
エッチングしてコンタクトホール２９ａ，２９ｂを形成
する（図５（Ｂ））。ただしコンタクトホールの形成に
当たっては、ゲート電極１９およびコンタクトホール２
９ａ（２９ｂ）それぞれの近接する端同士の間隔ｄ₁ が
通常の設計基準値以下となるように、リソグラフィおよ
びエッチングを行なう。具体的には、ここではコンタク
トホール２９ａ，２９ｂを形成した後にそれぞれの一部
が側壁膜２３に重なるように、絶縁膜２７ａとしてのＢ
ＰＳＧ膜をエッチングする。すなわち、ＳＡＣ技術を用
いる。

【００２９】なお、上述のプロセスではゲート電極１９
の上面および側面に窒化膜を直接形成していたため、窒
化膜の応力によりトランジスタ特性が劣化する恐れがあ
る。そこでそれを回避するために以下のような方法を実
施しても良い。上面絶縁膜および側壁絶縁膜それぞれを
ＳｉＯ₂ 膜或はＰＳＧ（ Phospho Silicate Glass ）で
構成する。そしてこの試料上にエッチングストッパとし
て窒化膜を形成する（図示せず）。その後は、層間絶縁
膜形成用の絶縁膜の形成、コンタクトホ−ル形成のため
のマスクパターンの形成、該絶縁膜の選択的なエッチン
グをしてコンタクトホールを上記のごとく形成する。こ
の方法の場合は、層間絶縁膜形成用の絶縁膜の選択的な
エッチングが終了してもエッチングストッパーとしての
窒化膜は残存するのでそれを除去する工程を実施するこ
とになる。しかし、窒化膜の応力の影響が軽減されるの
でトランジスタの信頼性を高めることが可能になる。

【００３０】コンタクトホールの形成が済んだ試料上
に、次に、配線形成用金属膜として例えばアルミニウム
膜（図示せず）を例えばスパッタ法により例えば８００
ｎｍの膜厚に形成する。次に、この配線形成用金属膜上
に配線３１ａ，３１ｂ形成のためのマスクパターンを形
成し、その後、配線形成用金属膜を選択的にエッチング
して配線３１ａ，３１ｂを形成する（図５（Ｃ））。た
だし、配線３１ａ，３１ｂの形成に当たっては、コンタ
クトホール２９ａ（２９ｂ）に対する配線３１ａ（３１
ｂ）のゲート長方向に沿う余裕（第１の余裕）ｍ₁ が，
前記間隔ｄ₁ 以下となるように、リソグラフィおよびエ
ッチングを行なう。

【００３１】その後、図示せずも、パッシベ−ション膜
となる絶縁膜を形成する。さらに配線３１ａ，３１ｂの
パッドとなる個所に対応する前記パッシベ−ション部分
に、開口部を形成して、ウエハプロセスを完了する。

【００３２】２．第２の実施の形態第１の実施の形態によれば、ＳＡＣ技術を有効に利用し
た半導体素子であってかつ電流駆動能力が高い半導体素
子が得られた。しかし、コンタクトホール２９ａ（２９
ｂ）に対する配線３１ａ（３１ｂ）の余裕ｍ₁ が小さい
ので、配線形成のためのリソグラフィ工程でもしマスク
合わせずれがあった場合、配線形成のためのエッチング
時のオーバーエッチングによりコンタクトホ−ル部のメ
タルがエッチングされてしまう危険がある。なお、オー
バーエッチングとは、下地の凹凸があっても下地各部で
メタルが所望通りエッチングされるように過剰にエッチ
ングを実施することである（以下、同様。）。そこでこ
の第２の実施の形態では、上記の余裕ｍ₁ が小さい点を
補うための対策を主張する。これについて主に図６およ
び図７に示す製造工程図を参照して説明する。

【００３３】この第２の実施の形態では、例えば第１の
実施の形態において説明した手順により、コンタクトホ
ール２９ａ，２９ｂまでの形成を行なう（図６
（Ａ））。

【００３４】次に、コンタクトホール２９ａ，２９ｂ内
を含みこのウエハ全面上に内壁膜形成用絶縁膜４１ａと
して例えばＢＰＳＧ膜をＣＶＤ法により例えば２００ｎ
ｍの膜厚に形成する（図６（Ｂ））。

【００３５】次に、該形成した絶縁膜４１ａを異方性エ
ッチング技術によって除去する。こうすると、コンタク
トホール２９ａ，２９ｂそれぞれの内壁に、コンタクト
ホールの開口寸法をリソグラフィ技術による解像限界よ
り小さな寸法に狭めるための内壁膜４１が形成できる
（図６（Ｃ））。

【００３６】その後、第１の実施の形態において説明し
た手順と同様の手順で、配線３１ａ，３１ｂを形成す
る。これにより、コタクトホール２９ａ，２９ｂそれぞ
れの内壁に内壁膜４１を具えた第２の実施の形態の半導
体素子が得られる（図７）。

【００３７】この第２の実施の形態では、コンタクトホ
ールの開口寸法をリソグラフィ技術の解像限界より小さ
くできるので、コンタクトホール２９ａ（２９ｂ）に対
する配線３１ａ（３１ｂ）の余裕ｍ₁ が結果的に広くな
る。そのため、配線形成のためのリソグラフィ工程での
マスク合わせ余裕をその分大きくできる。或は、逆の考
えを採っても良い。すなわち、内壁膜を設けた分上記余
裕ｍ₁ を第１の実施の形態に比べ小さく設計（作図）し
ても良い。

【００３８】３．第３の実施の形態第１の実施の形態によれば、ＳＡＣ技術を有効に利用し
た半導体素子であってかつ電流駆動能力が高い半導体素
子が得られた。しかし、第１の実施の形態では配線３１
ａ，３１ｂは、１種類の材料で形成することとしてい
た。これに対し、この第３の実施の形態では、配線の構
成材料をコンタクトホール内の部分とコンタクトホール
外の部分とでそれぞれで異ならせる。これについて図８
を参照して以下に説明する。ここで、図８は第３の実施
の形態に係る半導体素子の概略的な断面図である。

【００３９】この第３の実施の形態では、コンタクトホ
ール内の配線部分を第１の金属３１ａａ，３１ｂａで構
成し、コンタクトホール外の配線部分を第１の金属３１
ａａ，３１ｂａに対し選択的なエッチングが可能な第２
の金属３１ａｂ，３１ｂｂで構成する。第１の金属３１
ａａ，３１ｂａは、例えば高融点金属、例えばタングス
テンで構成出来、第２の金属３１ａｂ，３１ｂｂは例え
ばアルミニウム（アルミニウム合金も含む）で構成でき
る。

【００４０】このような配線構造であると、コンタクト
ホール内の配線部分は、コンタクトホール外の配線部分
形成時のエッチングにおいてエッチングされない。その
ため、ＳＡＣ技術を利用した半導体素子であって、コン
タクトホール内の配線部分に起因する配線抵抗増加や信
頼性低下が生じにくい半導体素子が実現される。

【００４１】この第３の実施の形態の半導体素子は例え
ば次の様な手順で製造できる。例えば第１の実施の形態
において説明した手順により、コンタクトホール２９
ａ，２９ｂまでの形成を行なう（図３（Ａ）〜図５
（Ｂ）参照）。次に、コンタクトホ−ル２９ａ，２９ｂ
内を含みこの試料上に第１の金属として例えばタングス
テン（Ｗ）をＣＶＤ法により堆積する。そしてエッチバ
ック法によりコンタクトホ−ル内のみにタングステンが
残るようにエッチングをする。次に、この試料上に第２
の金属例えばアルミニウムをスパッタ法により堆積し、
そしてこれをパタ−ニングする。こうすれば、第１およ
び第２の金属からなる配線が得られる。このようにする
と前記アルミニウムのエッチング時に前記タングステン
に対してエッチング耐性を持つようなエッチング条件を
選ぶことができる。このようにエッチング条件を選べる
ので、アルミニウムをオーバーエッチングした際にその
エッチングがコンタクトホール内にもし及んでも、コン
タクトホール内のタングステンがエッチングされること
はない。そのためコンタクトホールに対する配線余裕ｍ
₂を、第１の実施の形態の場合より小さくできるといえ
る。なお、この第３の実施の形態に第２の実施の形態の
思想（コンタクトホール内に内壁膜を設ける思想）を組
み合わせても良い。

【００４２】４．第４の実施の形態第３の実施の形態では、コンタクトホール内の配線部分
とコンタクトホール外の配線部分とが異なる材料で構成
された例を説明した。しかし、材料が２種類となった
分、成膜工程とエッチング工程とがそれぞれ１回ずつ増
加する。そこで、この第４の実施の形態では配線を高融
点金属のみで構成する。これについて図９を参照して以
下に説明する。ここで、図９は第４の実施の形態の半導
体素子の概略的な断面図である。

【００４３】この第４の実施の形態では、例えば第１の
実施の形態において説明した手順により、コンタクトホ
ール２９ａ，２９ｂまでの形成を行なう（図３（Ａ）〜
図５（Ｂ）参照）。次に、コンタクトホ−ル２９ａ，２
９ｂ内を含みこの試料上に高融点金属膜としてタングス
テン（Ｗ）膜をＣＶＤ法により例えば５００ｎｍの膜厚
に堆積する。第３の実施の形態ではこの後エッチバック
をしていたが、この第４の実施の形態ではエッチバック
をせずに、このタングステン膜を所定の形状にパターニ
ングする。これにより、高融点金属（ここではタングス
テン）からなり拡散層２５ａ，２５ｂに接続された配線
３１ｘ，３１ｙが形成される。

【００４４】この第４の実施の形態によれば、第３の実
施の形態において必要であったアルミニウムの成膜工程
とそのエッチング工程とを不要とできる。ただし配線３
１ｘ，３１ｙ全体が高融点金属で構成されるため、配線
形成のためのリソグラフィ工程でマスク合わせずれが生
じた場合、その後のエッチング工程においてオ−バ−エ
ッチによりコンタクトホ−ル内の配線の一部が削られる
恐れがある。しかしそうなったとしても、配線は高融点
金属であるのでエレクトロマイグレーション（ＥＭ(Ele
ctro Migration) ）やストレスマイグレーション（ＳＭ
(Stress Migration)）に強い為、信頼性低下の問題は少
ない。そのため、第１の実施の形態に比べて信頼性の高
い配線を形成できるといえる。さらには、コンタクトホ
ールに対する配線余裕ｍ₂ を、第１の実施の形態の場合
より小さくできるといえる。なお、この第４の実施の形
態に第２の実施の形態の思想（コンタクトホール内に内
壁膜を設ける思想）を組み合わせても良い。

【００４５】５．第５の実施の形態第２の実施の形態および第４の実施の形態では、配線形
成用金属をパターニングする際のオーバーエッチングへ
の対応について説明した。ここでオーバーエッチング量
を減らすためには、配線形成前の下地の平坦化が有用で
ある。特に本発明のようにＳＡＣ技術を利用して微細な
半導体素子を構成しようとする場合、配線形成前の下地
の平坦化は一層有用である。この第５の実施の形態はそ
の対策を行なった例である。この説明を図１０を参照し
て説明する。ここで、図１０は断面図によって示した工
程図である。

【００４６】この第５の実施の形態では、例えば第１の
実施の形態において説明した手順により層間絶縁膜形成
用の絶縁膜２７ａまでの形成を行なう（図１０
（Ａ））。次にこの絶縁膜２７の表面を例えばＣＭＰ(C
hemical Machanical Polishing) 法により極力平坦化す
る（図１０（Ｂ））。或は、層間絶縁膜形成用の絶縁膜
２７ａを形成するに当たりエタノ−ル等を用いた自己平
坦性ＣＶＤ法を用い平坦性の高い絶縁膜を形成するよう
にしても良い。次に、第１の実施の形態と同様な手順で
コンタクトホール２９ａ，２９ｂを形成し（図１０
（Ｃ））、次に配線３１ａ，３１ｂを形成する（図１０
（Ｄ））。

【００４７】この第５の実施の形態によれば、配線形成
用薄膜は、コンタクトホール部を除いては表面が平坦な
下地上に形成される。そのため、配線形成用薄膜をパタ
ーニングする際のオ−バ−エッチング量を減らせるの
で、コンタクトホール内の配線形成用薄膜部分が削られ
る危険を低減できる。そのため、配線の信頼性低下や配
線の抵抗増などを防ぐことが可能である。なお、この第
５の実施の形態の思想を第２〜第４の実施の形態のいず
れかに組み合わせても良い。

【００４８】６．第６の実施の形態この発明に係る半導体素子では、ＳＡＣ技術を利用する
のでコンタクトホ−ルとゲ−ト電極との間隔ｄ₁ を通常
の設計基準値以下の値とできる。然も、ソース側、ドレ
イン側それぞれのコンタクトホール間隔Ｐも通常の設計
基準に従う値とできる。すなわち、ｄ₁ を例えば側壁絶
縁膜の厚さ程度とでき、設計基準が０．５μｍあればコ
ンタクトホール間隔Ｐを１．０μｍとできる。したがっ
て、拡散層を低不純物濃度の層のみで構成してもドレイ
ン電流の低下は少ないと考えられる。この第６の実施の
形態ではその構造を主張する。この説明を図１１を参照
して行なう。ここで、図１１は第６の実施の形態の半導
体素子の断面図である。

【００４９】この第６の実施の形態では、ソース・ドレ
イン領域を低不純物濃度の拡散層２５ｘのみで構成す
る。それ以外は第１の実施の形態にて説明したと同様の
構造としてある。なお、この拡散層２５ｘは、例えば第
１の実施の形態での低不純物濃度層２５ａａ，２５ｂａ
を形成した際のイオン注入条件により形成出来る。

【００５０】この第６の実施の形態の半導体素子によれ
ば、高不純物濃度層２５ａｂ，２５ｂｂ（図１参照）を
不要にできる。そのため、高不純物濃度層２５ａｂ，２
５ｂｂを形成するためのリソグラフィ工程およびイオン
注入工程をそれぞれ削除できる。具体的には、Ｎチャネ
ルおよびＰチャネルの各トランジスタそれぞれのリソグ
ラフィ工程およびイオン注入工程都合４工程を削除でき
る。

【００５１】さらにこの第６の実施の形態の半導体素子
では以下の様な顕著な効果も得られる。フィールド絶縁
膜下に形成される寄生トランジスタのしきい値はフィ−
ルド絶縁膜下の不純物濃度と比例関係にある。一方、当
該半導体素子における接合耐圧はフィ−ルド絶縁膜下の
不純物濃度と反比例の関係にある。したがって、フラッ
シュメモリなどの不揮発性メモリや液晶ディスプレイ用
ドライバ−のような高電圧に堪えなければならないＬＳ
Ｉにおいては、フィ−ルド絶縁膜下に形成される寄生ト
ランジスタのしきい値Ｖ_t を１５Ｖ以上に設定しようと
すると半導体素子自体の接合耐圧が１５Ｖ以下に低下し
てしまい、両者を満足させることは困難になる。しか
し、この第６の実施の形態では、拡散層が低不純物濃度
の拡散層２５ｘであるので、その素子間分離領域に接す
る縁部分は低不純物濃度となる。そのため、当該半導体
素子の接合耐圧およびフィ−ルド絶縁膜下に形成される
寄生トランジスタのしきい値Ｖ_t それぞれを、いずれも
高い値、例えばそれぞれを１０Ｖ以上の値に保つことが
出来る。

【００５２】なお、この第６の実施の形態の思想を第２
〜第５の実施の形態のいずれかの思想と組み合わせても
良い。

【００５３】７．第７の実施の形態上述の第６の実施の形態では、ソース・ドレイン領域を
構成する拡散層の全体が低不純物濃度層である例を説明
した。しかし、こうした場合は高不純物濃度層を有して
いた場合（図１参照）に比べてコンタクト抵抗が例えば
２倍以上大きくなるので、半導体素子の動作速度低下の
原因になる場合がある。この第７の実施の形態はその対
策を主張する。その説明を図１２を参照して行なう。こ
こで、図１２はこの第７の実施の形態の半導体素子の断
面図である。

【００５４】この第７の実施の形態では、低不純物濃度
の拡散層２５ｘのうちの、コンタクトホールと対抗する
部分を高不純物濃度の拡散層２５ｙとし、縁部分は低不
純物濃度層のままとする。こうしておけば、第６の実施
の形態で懸念されるコンタクト抵抗の増加は解決でき
る。

【００５５】なお、この第７の実施の形態の半導体素子
を製造する際は、例えば第１の実施の形態において説明
した手順に従い側壁絶縁膜２３まで先ず形成する（図３
（Ａ）〜図４（Ｂ）参照）。これにより、図１２に示し
た低不純物濃度の拡散層２５ｘを得る。側壁絶縁膜２３
形成後は、第１の実施の形態では、高不純物濃度層形成
のためのイオン注入をしたが、この第７の実施の形態で
はそうせずに、先ず層間絶縁膜の形成およびコンタクト
ホールを形成する。その後、コンタクトホールを介し不
純物を低不純物濃度の拡散層２５ｘに注入する。これに
より、低不純物濃度の拡散層２５ｘの、コンタクトホー
ルと対抗する部分が、高不純物濃度の拡散層２５ｙにな
る。

【００５６】８．第８の実施の形態第１の実施の形態ではソース側、ドレイン側にそれぞれ
複数個ずつのコンタクトホールを設ける例を説明した。
しかし、ソース側、ドレイン側それぞれに長尺な平面形
状を有したコンタクトホールを１つずつ設けるようにし
ても良い。これについて図１３を参照して説明する。こ
こで図１３は第８の実施の形態の半導体素子の平面図で
ある。

【００５７】この第８の実施の形態では、コンタクトホ
ール２９ｘ，２９ｙは、ゲート幅方向を長辺とする長方
形状の平面形状を有している。しかも、該長辺の寸法が
アクティブ領域１５の寸法（ゲート幅方向に沿う寸法）
とほぼ等しくなっている。これらコンタクトホール２９
ｘ，２９ｙを、説明の都合上以下、長尺型のコンタクト
ホールと称する。この長尺型のコンタクトホール２９
ｘ，２９ｙの短辺の寸法は通常の設計基準値にしてお
く。この長尺型のコンタクトホールはゲート幅とほぼ同
じコンタクトホールとなるので、配線３１ａ（３１ｂ）
から拡散層２５ａ（２５ｂ）に対し、ゲート幅に沿う全
域で直接に電流を供給できる。そのため拡散層に起因す
る抵抗の増加を実質的に無視できる。この長尺型のコン
タクトホールは、拡散層を低不純物濃度層のみで構成し
た場合（第６の実施の形態の半導体素子の場合）に特に
好適である。

【００５８】９．第９の実施の形態上述の各実施の形態ではコンタクトホールとアクティブ
領域との余裕ｍ₂ （図１参照。第２の余裕ともいう。）
については特に言及しなかった。しかし、半導体装置の
高集積化をさらに図るためには、この第２の余裕ｍ₂ に
ついても考慮する必要がある。この第９の実施の形態は
その例である。これについて、図１４〜図１７を参照し
て説明する。ここで、図１４は、この第９の実施の形態
の半導体素子の平面図、図１５は図１４のＩ−Ｉ線に沿
った断面図（ただし切り口の断面図）である。また、図
１６、図１７はこの第９の実施の形態の半導体素子の製
造工程図である。

【００５９】この第９の実施の形態の半導体素子は、図
１４に示したように、コンタクトホール２９ａ（２９
ｂ）のアクティブ領域１５に対する余裕ｍ₂ をリソグラ
フィ技術において予定される合わせずれ量より小さな寸
法としてある。具体的には、コンタクトホールの端がア
クティブ領域とフィールド領域との境界に一致したり、
コンタクトホールの一部がフィールド領域（素子間分離
領域）上に位置してしまうような、位置関係である。然
も、拡散層２５ａ（２５ｂ）の少なくとも主要部ここで
は高不純物濃度層２５ａｂ（２５ｂｂ）はコンタクトホ
ール２９ａ（２９ｂ）に対し自己整合的に形成したもの
となっている（図１５参照）。

【００６０】この第９の実施の形態の半導体素子ではコ
ンタクトホール２９ａ（２９ｂ）のアクティブ領域１５
に対する余裕ｍ₂ がリソグラフィ技術において予定され
る合わせずれ量より小さな寸法となっているので、その
分だけアクティブ領域を狭くできるから、半導体素子の
平面積の短縮化が図れる。また、拡散層自体（詳細には
高不純物濃度層２５ａｂ、２５ｂｂ自体）がコンタクト
ホールに対し自己整合的に形成されたものであるので、
余裕ｍ₂ が小さくても、該拡散層２５の縁部はアクティ
ブ領域とフィールド領域との境界近傍にも所望の通り形
成されたものとなっている（図１５参照）。そのため上
記余裕ｍ₂ を小さくしても、アクティブ領域とフィール
ド領域との境界でのリーク電流（すなわち配線とＮウエ
ルやＰウエルとの間のリーク電流）は生じない。

【００６１】この第９の実施の形態の半導体素子は例え
ば以下に図１６、図１７を参照して説明する手順で製造
出来る。

【００６２】例えば第１の実施の形態において説明した
手順により、低不純物濃度層２５ａａ，２５ｂａを形成
し、さらに側壁膜２３を形成する（図１６（Ａ））。た
だし、アクティブ領域の面積は、アクティブ領域とコン
タクトホールとの余裕ｍ₂ を小さくできる分だけ小さく
する。第１の実施の形態ではこの後に高不純物濃度層形
成のためのイオン注入を行なったが、ここではそれをせ
ずに層間絶縁膜形成用の絶縁膜２７ａを形成する（図１
６（Ｂ））。次に、この絶縁膜２７ａにコンタクトホー
ル２９ａ，２９ｂをリソグラフィ技術およびエッチング
技術により形成する。ただしこの際、コンタクトホール
２９ａ（２９ｂ）のアクティブ領域１５に対する余裕ｍ
₂ をリソグラフィにおいて予定される合わせずれ量より
小さな寸法となるように設定しコンタクトホールを形成
する（図１７（Ａ））。実際には、コンタクトホールの
端がアクティブ領域とフィールド領域との境界上に位置
したり、コンタクトホールの一部がフィールド領域上に
位置するようにコンタクトホールを形成する。次に、低
不純物濃度層２５ａａ，２５ｂａに対しコンタクトホー
ルを通して不純物をさらに注入する。これにより、高不
純物濃度層２５ａｂ，２５ｂｂがコンタクトホールに対
しセルフアライン的に形成される（図１７（Ｂ））。そ
のため、アクティブ領域とフィールド領域との境界近傍
にも所望の通りの高不純物濃度層２５ａｂ，２５ｂｂが
存在している拡散層２５ａ，２５ｂがそれぞれ得られる
（図１５）。

【００６３】１０．第１０の実施の形態（半導体記憶装
置への適用例）この発明の半導体素子はＳＡＣ技術を利用し製造される
種々の半導体装置に適用できる。そのうちでも、例えば
ＤＲＡＭ、不揮発性メモリ、フラッシュメモリさらにＮ
ＯＲ型のＲＯＭなどの半導体記憶装置に適用するのが好
適である。高集積化の要求が特に大きいからである。し
かも、半導体記憶装置内のロウデコーダやカラムデコー
ダ中に含まれるスイッチング素子をこの発明の半導体素
子でそれぞれ構成するのが好適である。ロウデコーダは
ワード線を、またカラムデコーダはビット線をそれぞれ
駆動するので電流駆動能力が高いトランジスタが必要と
されるからである。そして、メモリセルアレイが高集積
化かつ大容量化されたことに合わせて、デコーダも高集
積化かつ大容量化しないと、半導体記憶装置における周
辺回路の占有面積がネックとなって半導体記憶装置の小
型化が達成できなくなるからである。

【００６４】図１８（Ａ）は典型的な半導体記憶装置の
要部構成図、図１８（Ｂ）はこの半導体記憶装置に備わ
るロウデコーダやカラムデコーダの一構成図である。図
１８（Ａ）において、５１はメモリセルアレイ、５１ａ
はメモリセル、Ｗはワード線、Ｂはビット線である。さ
らに、５３はロウデコーダ、５５はロウアドレスバッフ
ァ、５７はセンスアンプ、５９はカラムデコーダ、６１
はカラムアドレスバツファである。これら構成成分の機
能は良く知られているのでここではその説明を省略す
る。

【００６５】ロウデコーダ５３やカラムデコーダ５９そ
れぞれは、通常、ＮＡＮＤ回路を基本とする回路を含む
ものとされる。したがって多数のトランジスタを使用し
てこれらデコーダは構成される。図１８（Ｂ）には２入
力に単純化したデコーダ例を示す（例えば文献II：「カ
スタムＩＣ設計技術（ＡＳＩＣ／超ＬＳＩ技術入門」、
（昭和６１年９月１日発行）、ＰＪヒックス編、香山
晋／飯塚哲哉監訳、総研出版、第５１頁）。この図
１８（Ｂ）の例でも４個のトランジスタＴ１〜Ｔ４を具
える。大規模のデコーダとなればトランジスタの数が膨
大になることが分かる。これらトランジスタをこの発明
の半導体素子で構成することにより、小型化でかつ所望
の電流駆動能力を有したデコーダが実現され、ひいては
半導体記憶装置の小型化が期待できる。

【００６６】

【発明の効果】上述した説明から明らかなようにこの出
願の半導体素子の発明によれば、側壁および上面が絶縁
膜により覆われているゲート電極と、ソース・ドレイン
となる拡散層と、該拡散層に配線を接続するため前記ゲ
ート電極両側にそれぞれ形成されたコンタクトホール
と、当該配線とを具えた半導体素子において、前記コン
タクトホールに対する前記配線のゲート長方向に沿う余
裕ｍ₁ を、前記ゲート電極とコンタクトホールとの間隔
ｄ₁ 以下としてある。そのため、コンタクトホールをゲ
ート電極を挟んだ両側それぞれにゲート幅方向に沿って
複数個ずつかつ通常の設計基準通りの間隔で形成し、然
も一方の側に形成されたコンタクトホールが他方の側に
形成されたコンタクトホールと対向するように形成して
も、ソース側配線およびドレイン側配線の間隔ｄ₂ は最
少でもゲート長と同じ値すなわち通常の設計基準値にで
きる。したがって、(i) 通常の設計基準のゲート長を有
し、(ii)ゲート電極とコンタクトホールとの間隔が通常
の設計基準値以下となっていて、(iii) ソース側および
ドレイン側それぞれでコンタクトホールが通常の設計基
準の間隔で配置されていて、然も(iv)ゲート電極を挟む
コンタクト同士は対向している半導体素子が実現され
る。そのため、ＳＡＣ技術を有効に利用した然も所望の
電流駆動能力を示す半導体素子を提供できる。

【００６７】また、この出願の半導体記憶装置の発明に
よれば、該記憶装置に備わるロウデコーダおよびカラム
デコーダの一方または双方を、そこに含まれるスイッチ
ング素子が前記半導体素子で構成されたデコーダで構成
する。そのため、小型かつ所望の電流駆動能力を有した
デコーダを具えた半導体記憶装置が得られるので、半導
体記憶装置の小型化が図れる。

【００６８】またこの出願の半導体素子の製造方法の発
明によれば、コンタクトホールに対する配線のゲート長
方向に沿う余裕ｍ₁ がゲート電極とコンタクトホールと
の間隔ｄ₁ 以下の寸法となるように配線を形成する。そ
のため、コンタクトホールをゲート電極を挟んだ両側そ
れぞれにゲート幅方向に沿って複数個ずつかつ通常の設
計基準通りの間隔で形成し、然も一方の側に形成された
コンタクトホールが他方の側に形成されたコンタクトホ
ールと対向するように形成しても、ソース側配線および
ドレイン側配線のパターニングが可能になる。したがっ
て、上記(i) 〜(iv)の構成を有した半導体素子を容易に
製造できる。

【図面の簡単な説明】

【図１】第１の実施の形態の半導体素子の概略的な平面
図である。

【図２】第１の実施の形態の半導体素子の概略的な断面
図であり、図１のＩ−Ｉ線に沿った切り口に着目した断
面図である。

【図３】第１の実施の形態の半導体素子の製造方法の一
例を説明するための製造工程図である。

【図４】第１の実施の形態の半導体素子の製造方法の一
例を説明するための図３に続く製造工程図である。

【図５】第１の実施の形態の半導体素子の製造方法の一
例を説明するための図４に続く製造工程図である。

【図６】第２の実施の形態の説明図であり、第２の実施
の形態の半導体素子の製造方法の一例を説明するための
要部工程図である。

【図７】第２の実施の形態の半導体素子の概略的な断面
図である。

【図８】第３の実施の形態の半導体素子の概略的な断面
図である。

【図９】第４の実施の形態の半導体素子の概略的な断面
図である。

【図１０】第５の実施の形態の半導体素子の説明図であ
り、特に製造工程を示した図である。

【図１１】第６の実施の形態の半導体素子の概略的な断
面図である。

【図１２】第７の実施の形態の半導体素子の概略的な断
面図である。

【図１３】第８の実施の形態の半導体素子の概略的な平
面図である。

【図１４】第９の実施の形態の半導体素子の概略的な平
面図である。

【図１５】第９の実施の形態の半導体素子の概略的な断
面図であり、図１４のＩ−Ｉ線に沿った切り口に着目し
た断面図である。

【図１６】第９の実施の形態の半導体素子の製造方法の
一例を説明するための製造工程図である。

【図１７】第９の実施の形態の半導体素子の製造方法の
一例を説明するための図１６に続く製造工程図である。

【図１８】この発明の半導体素子を適用する半導体記憶
装置の一例の説明図であり、（Ａ）はその全体構成図、
（Ｂ）はデコーダの説明図である。

【図１９】課題の説明図（その１）である。

【図２０】課題の説明図（その２）である。

【図２１】課題の説明図（その３）である。

【符号の説明】

１１：半導体下地（シリコン基板）１３：素子間分離用絶縁膜（フィールド絶縁膜）１５：アクティブ領域１７：ゲート絶縁膜１９：ゲート電極２１：上面絶縁膜２３：側壁絶縁膜２５ａ，２５ｂ：拡散層２５ｘ：低不純物濃度の拡散層２７：層間絶縁膜２９ａ，２９ｂ：コンタクトホール３１ａ，３１ｂ：配線３１ａａ，３１ｂａ：第１の金属３１ａｂ，３１ｂｂ：第２の金属３１ｘ，３１ｙ：高融点金属からなる配線４１：コンタクトホールの開口寸法を狭めるための内壁
膜

Claims

【特許請求の範囲】

【請求項１】側壁および上面が絶縁膜により覆われて
いるゲート電極と、該ゲート電極の両側の半導体下地部
分それぞれに形成された拡散層と、該拡散層に配線を接
続するため前記ゲート電極両側にそれぞれ形成されたコ
ンタクトホールとを具えた半導体素子において、前記ゲート電極とその両側の前記コンタクトホールそれ
ぞれとの間に形成された第１の間隔と、前記コンタクトホールに対して、前記配線のゲート長方
向に延在し、かつ、前記第１の間隔以下となるように形
成された配線余裕である第１の余裕とを具えたことを特
徴とする半導体素子。
【請求項２】請求項１に記載の半導体素子において、前記第１の間隔を、製造工程での加工精度と半導体素子
に要求される電気的絶縁性を確保し得る最小距離とを考
慮して決められる設計基準に従う値以下の値としてある
ことを特徴とする半導体素子。
【請求項３】請求項１に記載の半導体素子において、前記コンタクトホールを、その一部が前記ゲート電極の
側壁絶縁膜上に重なるように形成してあることを特徴と
する半導体素子。
【請求項４】請求項１に記載の半導体素子において、前記第１の余裕を０または負としてあることを特徴とす
る半導体素子。
【請求項５】請求項１に記載の半導体素子において、前記コンタクトホールを、前記ゲート電極を挟んだ両側
それぞれに複数個ずつかつゲート幅方向に沿って形成し
てあり、然も、一方の側のコンタクトホールが他方の側
のコンタクトホールと対向するように形成してあること
を特徴とする半導体素子。
【請求項６】請求項１に記載の半導体素子において、前記コンタクトホールの内壁に、前記コンタクトホール
の開口寸法をリソグラフィ技術による解像限界より小さ
な寸法に狭めるための内壁膜を具えたことを特徴とする
半導体素子。
【請求項７】請求項１に記載の半導体素子において、前記配線は、前記コンタクトホール内の部分と前記コン
タクトホール外の部分とが異なる材料で構成された配線
であることを特徴とする半導体素子。
【請求項８】請求項７に記載の半導体素子において、前記コンタクトホール内の配線部分を高融点金属で構成
してあることを特徴とする半導体素子。
【請求項９】請求項１に記載の半導体素子において、前記配線を高融点金属で構成してあることを特徴とする
半導体素子。
【請求項１０】請求項１に記載の半導体素子におい
て、前記拡散層は、その少なくとも素子間分離領域に接する
縁部分が低不純物濃度となった拡散層であることを特徴
とする半導体素子。
【請求項１１】請求項１０に記載の半導体素子におい
て、前記拡散層は、コンタクトホールと対向する部分が高不
純物濃度となった拡散層であることを特徴とする半導体
素子。
【請求項１２】請求項１に記載の半導体素子におい
て、前記コンタクトホールは、ゲート幅方向を長辺とする長
方形状の平面形状を有し、かつ、該長辺の寸法がアクテ
ィブ領域の寸法とほぼ等しくなっているコンタクトホー
ルであることを特徴とする半導体素子。
【請求項１３】請求項１に記載の半導体素子におい
て、前記コンタクトホールのアクティブ領域に対する余裕で
ある第２の余裕をリソグラフィ技術において見込まれる
合わせずれ量より小さな寸法としてあり、かつ、前記拡散層の高不純物濃度部は前記コンタクトホールに
対し自己整合的に形成した拡散層であることを特徴とす
る半導体素子。
【請求項１４】請求項１３に記載の半導体素子におい
て、前記第２の余裕を０または負（コンタクトホールの一部
が素子間分離領域上に位置する状態）としてあることを
特徴とする半導体素子。
【請求項１５】メモリセルアレイ、ロウデコーダおよ
びカラムデコーダを具える半導体記憶装置において、これらデコーダの一方または双方を、そこに含まれるス
イッチング素子が請求項１〜１４のいずれか１項に記載
の半導体素子により構成されたデコーダで構成したこと
を特徴とする半導体記憶装置。
【請求項１６】側壁および上面が絶縁膜により覆われ
ているゲート電極と、該ゲート電極の両側それぞれの半
導体下地部分に形成された拡散層と、該拡散層に配線を
接続するため前記ゲート電極両側にそれぞれ形成された
コンタクトホールとを具えた半導体素子を製造するに当
たり、前記ゲート電極とその両側の前記コンタクトホールそれ
ぞれとの間に第１の間隔が生じるように、前記コンタク
トーホールを形成し、該コンタクトホールに対する前記配線のゲート長方向に
延在する配線余裕である第１の余裕が前記第１の間隔以
下となるように、前記配線を形成することを特徴とする
半導体素子の製造方法。
【請求項１７】請求項１６に記載の半導体素子の製造
方法において、前記第１の間隔が、製造工程での加工精度と半導体素子
に要求される電気的絶縁性を確保し得る最小距離とを考
慮して決められる設計基準に従う値以下の値となるよう
に、前記コンタクトホールを形成することを特徴とする
半導体素子の製造方法。
【請求項１８】請求項１６に記載の半導体素子の製造
方法において、前記コンタクトホールは、その一部が前記ゲート電極の
側壁絶縁膜上に重なることをも許容する方法（セルフア
ラインコンタクト技術）により形成することを特徴とす
る半導体素子の製造方法。
【請求項１９】請求項１６に記載の半導体素子の製造
方法において、前記第１の余裕が０または負となるように前記配線を形
成することを特徴とする半導体素子の製造方法。
【請求項２０】請求項１６に記載の半導体素子の製造
方法において、前記コンタクトホールの形成後であって前記配線を形成
する前に、前記コンタクトホール内を含むウエハ全面上
に絶縁膜を形成し、該形成した絶縁膜を異方性エッチング技術によって除去
することで前記コンタクトホール内壁に、前記コンタク
トホールの開口寸法をリソグラフィ技術による解像限界
より小さな寸法に狭めるための内壁膜を形成することを
特徴とする半導体素子の製造方法。
【請求項２１】請求項１６に記載の半導体素子の製造
方法において、前記配線は、前記コンタクトホール内に第１の金属から
なる配線部分を形成する第１の工程と、前記コンタクト
ホール外に前記第１の金属に対し選択的なエッチングが
可能な第２の金属からなる配線部分を形成する第２の工
程とにより形成することを特徴とする半導体素子の製造
方法。
【請求項２２】請求項１６に記載の半導体素子の製造
方法において、前記配線は高融点金属を構成材料として用いて形成する
ことを特徴とする半導体素子の製造方法。
【請求項２３】請求項１６に記載の半導体素子の製造
方法において、前記拡散層は、素子間分離用絶縁膜および側壁膜形成前
の前記ゲート電極をマスクとして不純物を注入する第１
の工程と、前記コンタクトホール形成後であって前記配
線を形成する前に前記コンタクトホールを通して不純物
を注入する第２の工程とにより形成することを特徴とす
る半導体素子の製造方法。
【請求項２４】請求項１６に記載の半導体素子の製造
方法において、前記コンタクトホールを形成する際は、そのアクティブ
領域に対する余裕である第２の余裕をリソグラフィ技術
において見込まれる合わせずれ量より小さく設定して形
成し、前記拡散層の高不純物濃度部は当該コンタクトホール形
成後に、該コンタクトホールを通して不純物を注入する
ことにより形成することを特徴とする半導体素子の製造
方法。
【請求項２５】請求項２４に記載の半導体素子の製造
方法において、前記第２の余裕を０または負に設定することを特徴とす
る半導体素子の製造方法。
【請求項２６】請求項１６に記載の半導体素子の製造
方法において、前記コンタクトホールを形成する際は、それを形成する
ための絶縁膜に対し平坦化処理をした後に、形成するこ
とを特徴とする半導体素子の製造方法。