JPH1093350A - ダイレクト・デジタル・シンセサイザ - Google Patents
ダイレクト・デジタル・シンセサイザInfo
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- JPH1093350A JPH1093350A JP26791196A JP26791196A JPH1093350A JP H1093350 A JPH1093350 A JP H1093350A JP 26791196 A JP26791196 A JP 26791196A JP 26791196 A JP26791196 A JP 26791196A JP H1093350 A JPH1093350 A JP H1093350A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】加算器の出力データを補間することによりダイ
レクト・デジタル・シンセサイザの高速化及びＬＰＦの
設計の容易化を図る。 【解決手段】入力アドレスに対応したデジタルデータが
記憶されているメモリから所定のアドレス増加分毎に読
み出されたデータをアナログ信号に変換し、低域成分を
抽出して出力するダイレクト・デジタル・シンセサイザ
であり、前記所定アドレス増加分を１／ｎ（ｎは自然
数）にして前記アドレス増加分として前記メモリへのア
ドレスデータを生成する。
レクト・デジタル・シンセサイザの高速化及びＬＰＦの
設計の容易化を図る。 【解決手段】入力アドレスに対応したデジタルデータが
記憶されているメモリから所定のアドレス増加分毎に読
み出されたデータをアナログ信号に変換し、低域成分を
抽出して出力するダイレクト・デジタル・シンセサイザ
であり、前記所定アドレス増加分を１／ｎ（ｎは自然
数）にして前記アドレス増加分として前記メモリへのア
ドレスデータを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイレクト・デジ
タル・シンセサイザに関し、特に構成を簡素化して高速
動作を可能としたダイレクト・デジタル・シンセサイザ
に関する。
タル・シンセサイザに関し、特に構成を簡素化して高速
動作を可能としたダイレクト・デジタル・シンセサイザ
に関する。
【０００２】
【従来の技術】従来の衛星通信に用いる変復調装置で
は、主な機能として、クロックジッタを吸収するための
エラスティック・バッファ機能、打ち合わせ回線信号な
どを多重化又は分離する多重化分離機能、デジタルデー
タのスクランブルを行うスクランブル機能、回線でのビ
ット誤りを訂正するための畳み込み符号化復号化機能、
及び４相位相変調を行うための変復調機能がある。
は、主な機能として、クロックジッタを吸収するための
エラスティック・バッファ機能、打ち合わせ回線信号な
どを多重化又は分離する多重化分離機能、デジタルデー
タのスクランブルを行うスクランブル機能、回線でのビ
ット誤りを訂正するための畳み込み符号化復号化機能、
及び４相位相変調を行うための変復調機能がある。
【０００３】このような装置のエラスティック・バッフ
ァ部や多重分離部等において、読み換えクロックを生成
するための位相同期ループの発振回路が用いられている
が、データ伝送速度を広い範囲で可変する必要があるた
め、このような発振回路で広範囲の周波数のクロックを
出力できなければならない。従って、このような装置の
発振回路には、ダイレクト・デジタル・シンセサイザ
（ＤＤＳ）が用いられている。
ァ部や多重分離部等において、読み換えクロックを生成
するための位相同期ループの発振回路が用いられている
が、データ伝送速度を広い範囲で可変する必要があるた
め、このような発振回路で広範囲の周波数のクロックを
出力できなければならない。従って、このような装置の
発振回路には、ダイレクト・デジタル・シンセサイザ
（ＤＤＳ）が用いられている。
【０００４】従来のダイレクト・デジタル・シンセサイ
ザ（以下ＤＤＳと略記する）の構成が図６に、その主要
部の波形が図７に、周波数特性が図８にそれぞれ示され
ている。
ザ（以下ＤＤＳと略記する）の構成が図６に、その主要
部の波形が図７に、周波数特性が図８にそれぞれ示され
ている。
【０００５】図６のブロック図において、従来のＤＤＳ
は、外部から入力される被加算値△ｎと前回の出力値Ｙ
ｎとが、基準周波数ｆｓをクロック（ＣＬＫ）入力とし
て、加算されるｍビット加算器４２と、加算器４２の加
算値（Ｙｎ＋△ｎ）のアドレスに対応する正弦波データ
が出力される正弦波データＲＯＭ（Read Only Memory）
４３と、ＲＯＭ４３の正弦波データの出力を、基準周波
数ｆｓで一時記憶するラッチ４４と、ラッチ４４の出力
値であるデルタル値をアナログ値に変換するＤ／Ａ変換
器４５と、このアナログ値の低域の周波数成分を通過さ
せてＤＤＳの出力周波数ｆｏを得るＬＰＦ（Low Pass F
ilter）４６と、基準周波数ｆｓを発振する局部発振器
４１とを備える。
は、外部から入力される被加算値△ｎと前回の出力値Ｙ
ｎとが、基準周波数ｆｓをクロック（ＣＬＫ）入力とし
て、加算されるｍビット加算器４２と、加算器４２の加
算値（Ｙｎ＋△ｎ）のアドレスに対応する正弦波データ
が出力される正弦波データＲＯＭ（Read Only Memory）
４３と、ＲＯＭ４３の正弦波データの出力を、基準周波
数ｆｓで一時記憶するラッチ４４と、ラッチ４４の出力
値であるデルタル値をアナログ値に変換するＤ／Ａ変換
器４５と、このアナログ値の低域の周波数成分を通過さ
せてＤＤＳの出力周波数ｆｏを得るＬＰＦ（Low Pass F
ilter）４６と、基準周波数ｆｓを発振する局部発振器
４１とを備える。
【０００６】ここで、出力値Ｙｎ、被加算値△ｎは、共
通のｍ（ｍは正の整数）ビット構成であり、加算器４２
及びラッチ４４は、いずれも基準周波数ｆｓでクロック
される。
通のｍ（ｍは正の整数）ビット構成であり、加算器４２
及びラッチ４４は、いずれも基準周波数ｆｓでクロック
される。
【０００７】図７において、出力データがラッチ４４で
ラッチされ、さらに出力値Ｙｎ、Ｙｎ＋△ｎ、Ｙｎ＋２
△ｎ、Ｙｎ＋３△ｎにそれぞれ対応して、アナログ値Ｄ
ｎ、Ｄ（ｎ＋△）、Ｄ（ｎ＋２△）、Ｄ（ｎ＋３△）が
基準周波数ｆｓに応じて得られることを示している。
ラッチされ、さらに出力値Ｙｎ、Ｙｎ＋△ｎ、Ｙｎ＋２
△ｎ、Ｙｎ＋３△ｎにそれぞれ対応して、アナログ値Ｄ
ｎ、Ｄ（ｎ＋△）、Ｄ（ｎ＋２△）、Ｄ（ｎ＋３△）が
基準周波数ｆｓに応じて得られることを示している。
【０００８】また、図８の周波数特性図を参照すると、
Ｄ／Ａ変換器４５の出力は、ＤＤＳの出力の周波数ｆｏ
の成分の他に、基準周波数ｆｓ及び双方の差となる周波
数ｆｓ−ｆｏの成分がある。この周波数ｆｓ−ｆｏの成
分が、いわゆる折り返し雑音と言われる成分である。こ
の周波数ｆｓ−ｆｏの成分を除去すると共に、周波数ｆ
ｏの成分を通過させるためには、点線で示すような減衰
特性の良好なＬＰＦ４６を用意する必要がある。
Ｄ／Ａ変換器４５の出力は、ＤＤＳの出力の周波数ｆｏ
の成分の他に、基準周波数ｆｓ及び双方の差となる周波
数ｆｓ−ｆｏの成分がある。この周波数ｆｓ−ｆｏの成
分が、いわゆる折り返し雑音と言われる成分である。こ
の周波数ｆｓ−ｆｏの成分を除去すると共に、周波数ｆ
ｏの成分を通過させるためには、点線で示すような減衰
特性の良好なＬＰＦ４６を用意する必要がある。
【０００９】従来のダイレクト・デジタル・シンセサイ
ザ（ＤＤＳ）回路は、ｍビット加算器４２の一方の入力
Ａに出力周波数を制御するための被加算値△ｎ、他方の
入力Ｂにｍビット加算器４２の出力値Ｙｎをそれぞれ入
力する。入力Ａと入力Ｂとを基準クロックの周波数ｆｓ
のタイミングにて加算し、出力値Ｙｎ＋１を出力する。
このとき、出力値Ｙｎ＋１＝Ｙｎ＋△ｎとなる。このｍ
ビットの出力Ｙｎ＋１のうち、上位Ｋビット（Ｋ≦ｍ）
を正弦波データＲＯＭ４３のアドレス線として出力され
る正弦波データをラッチ４４でラッチし、Ｄ／Ａ変換器
４５にてアナログ信号に変換する。このアナログ信号に
は、除去の困難な折り返し雑音成分（ｆｓ−ｆｏ）が含
まれるため、さらにＬＰＦ４６により、このアナログ信
号から折り返し雑音成分を取り除き、目的の周波数の出
力の周波数ｆｏを得ることができる。このとき、以下の
式が成立する。 ｆｏ＝△ｎ・ｆｓ／２ｍ 但し、サンプリング定理によりｆｏ＜ｆｓ／２となる。
ザ（ＤＤＳ）回路は、ｍビット加算器４２の一方の入力
Ａに出力周波数を制御するための被加算値△ｎ、他方の
入力Ｂにｍビット加算器４２の出力値Ｙｎをそれぞれ入
力する。入力Ａと入力Ｂとを基準クロックの周波数ｆｓ
のタイミングにて加算し、出力値Ｙｎ＋１を出力する。
このとき、出力値Ｙｎ＋１＝Ｙｎ＋△ｎとなる。このｍ
ビットの出力Ｙｎ＋１のうち、上位Ｋビット（Ｋ≦ｍ）
を正弦波データＲＯＭ４３のアドレス線として出力され
る正弦波データをラッチ４４でラッチし、Ｄ／Ａ変換器
４５にてアナログ信号に変換する。このアナログ信号に
は、除去の困難な折り返し雑音成分（ｆｓ−ｆｏ）が含
まれるため、さらにＬＰＦ４６により、このアナログ信
号から折り返し雑音成分を取り除き、目的の周波数の出
力の周波数ｆｏを得ることができる。このとき、以下の
式が成立する。 ｆｏ＝△ｎ・ｆｓ／２ｍ 但し、サンプリング定理によりｆｏ＜ｆｓ／２となる。
【００１０】
【発明が解決しようとする課題】このような従来の技術
では、加算器の繰り返し動作時間により動作速度が決ま
る。即ち、従来の回路構成で、動作速度は主にｍビット
加算器４２の動作速度の制限により決定される。また、
ｍビット加算器４２が最大ｆｓMAX〔Ｈｚ〕で動作でき
るとすると、最終的に得られる最大周波数はＬＰＦ４６
の遮断特性による制限により、ｆｓMAX３０％程度に制
限される。
では、加算器の繰り返し動作時間により動作速度が決ま
る。即ち、従来の回路構成で、動作速度は主にｍビット
加算器４２の動作速度の制限により決定される。また、
ｍビット加算器４２が最大ｆｓMAX〔Ｈｚ〕で動作でき
るとすると、最終的に得られる最大周波数はＬＰＦ４６
の遮断特性による制限により、ｆｓMAX３０％程度に制
限される。
【００１１】そこで、本発明の目的は、ｍビット加算器
が従来の同じ動作速度でも、従来に比べ２倍、３倍の出
力周波数を得られると共に、折り返し雑音を遠ざけるこ
とのできるＤＤＳを提供することを目的とする。
が従来の同じ動作速度でも、従来に比べ２倍、３倍の出
力周波数を得られると共に、折り返し雑音を遠ざけるこ
とのできるＤＤＳを提供することを目的とする。
【００１２】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるダイレクト・デジタル・シンセサイザ
は、入力アドレスに対応したデジタルデータが記憶され
ているメモリから所定のアドレス増加分毎に読み出され
たデータをアナログ信号に変換し、低域成分を抽出して
出力するダイレクト・デジタル・シンセサイザにおい
て、前記所定アドレス増加分を１／ｎ（ｎは自然数）に
して前記アドレス増加分として前記メモリへのアドレス
データを生成する回路を備えて成る。
め、本発明によるダイレクト・デジタル・シンセサイザ
は、入力アドレスに対応したデジタルデータが記憶され
ているメモリから所定のアドレス増加分毎に読み出され
たデータをアナログ信号に変換し、低域成分を抽出して
出力するダイレクト・デジタル・シンセサイザにおい
て、前記所定アドレス増加分を１／ｎ（ｎは自然数）に
して前記アドレス増加分として前記メモリへのアドレス
データを生成する回路を備えて成る。
【００１３】また、本発明の他の態様によるダイレクト
・デジタル・シンセサイザは、外部から入力される被加
算値を半分にする割算器と、前記被加算値と自らの出力
値とを加算する第１の加算器と、前記割算器の出力と前
記第１の加算器の出力とを加算する第２の加算器と、前
記第１、第２の加算器の出力を交互に出力するセレクタ
と、前記セレクタの出力値をアドレスとして、該当する
データを出力する記憶部と、前記記憶部のデータ出力を
一時記憶するラッチと、前記ラッチの出力をデジタル／
アナログ変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の
出力値の高域周波数成分を遮断すると共に低域周波数成
分を導通させるＬＰＦと、基準周波数を発振する局部発
振器とを備える。
・デジタル・シンセサイザは、外部から入力される被加
算値を半分にする割算器と、前記被加算値と自らの出力
値とを加算する第１の加算器と、前記割算器の出力と前
記第１の加算器の出力とを加算する第２の加算器と、前
記第１、第２の加算器の出力を交互に出力するセレクタ
と、前記セレクタの出力値をアドレスとして、該当する
データを出力する記憶部と、前記記憶部のデータ出力を
一時記憶するラッチと、前記ラッチの出力をデジタル／
アナログ変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の
出力値の高域周波数成分を遮断すると共に低域周波数成
分を導通させるＬＰＦと、基準周波数を発振する局部発
振器とを備える。
【００１４】ここで、前記局部発振器の出力の基準周波
数を半分にして、前記第１、第２の加算器のクロックと
すると共に、前記セレクタの選択単位とし、前記局部発
振器の出力の基準周波数を前記ラッチのラッチ単位とす
る。
数を半分にして、前記第１、第２の加算器のクロックと
すると共に、前記セレクタの選択単位とし、前記局部発
振器の出力の基準周波数を前記ラッチのラッチ単位とす
る。
【００１５】本発明の更に他の態様によるダイレクト・
デジタル・シンセサイザは、外部から入力される被加算
値を１／３にした値を出力する第１と第２の割算器と、
前記被加算値と自らの出力値とを加算する第１の加算器
と、前記第１の割算器の出力と前記第１の加算器の出力
とを加算する第２の加算器と、前記第２の割算器の出力
と前記第１の加算器の出力とを加算する第３の加算器
と、前記第１、第２及び第３の加算器の出力を交互に出
力するセレクタと、前記セレクタの出力値をアドレスと
して、該当するデータを出力する記憶部と、前記記憶部
のデータ出力を一時記憶するラッチと、前記ラッチの出
力をデジタル／アナログ変換するＤ／Ａ変換器と、前記
Ｄ／Ａ変換器の出力値の高域周波数成分を遮断すると共
に低域周波数成分を導通させるＬＰＦと、基準周波数を
発振する局部発振器とを備える。
デジタル・シンセサイザは、外部から入力される被加算
値を１／３にした値を出力する第１と第２の割算器と、
前記被加算値と自らの出力値とを加算する第１の加算器
と、前記第１の割算器の出力と前記第１の加算器の出力
とを加算する第２の加算器と、前記第２の割算器の出力
と前記第１の加算器の出力とを加算する第３の加算器
と、前記第１、第２及び第３の加算器の出力を交互に出
力するセレクタと、前記セレクタの出力値をアドレスと
して、該当するデータを出力する記憶部と、前記記憶部
のデータ出力を一時記憶するラッチと、前記ラッチの出
力をデジタル／アナログ変換するＤ／Ａ変換器と、前記
Ｄ／Ａ変換器の出力値の高域周波数成分を遮断すると共
に低域周波数成分を導通させるＬＰＦと、基準周波数を
発振する局部発振器とを備える。
【００１６】
【発明の実施の形態】本発明のＤＤＳの実施形態が、図
１乃至図４に示されている。図１において、本発明のＤ
ＤＳの第１の実施形態は、基準周波数２ｆｓで発振する
局部発振器１と、この基準周波数２ｆｓを１／２に分周
してクロック信号となす１／２分周器７と、外部からの
被加算値△ｎが入力される入力Ａと自らの出力値Ｙｎが
入力される入力Ｂとを周波数ｆｓをクロック（ＣＬＫ）
周波数として加算する第１のｍビット加算２と被加算値
△ｎを半分にするための１／２割算器８と、上述した出
力値Ｙｎと、１／２割算器８の出力値とを、それぞれ入
力Ａ、入力Ｂとする第２のｍビット加算器９と、第１の
ｍビット加算器２の出力値Ｙｎと第２のｍビット加算器
９の出力値とを周波数ｆｓで交互に選択出力するための
セレクタ１０と、セレクタ１０の出力値ｋをアドレスと
して、正弦波出力ｊをデータ出力する正弦波データＲＯ
Ｍ３と、ＲＯＭ３の正弦波出力ｊを、クロック（ＣＬ
Ｋ）周波数即ち基準周波数２ｆｓで、一時記憶するラッ
チと、ラッチ４のデジタル出力をアナログ値に変換する
Ｄ／Ａ変換器５と、Ｄ／Ａ変換器５の出力の高域周波数
成分を除去して、ＤＤＳとしての出力周波数ｆｏを得る
ためのＬＰＦ６とを備える。
１乃至図４に示されている。図１において、本発明のＤ
ＤＳの第１の実施形態は、基準周波数２ｆｓで発振する
局部発振器１と、この基準周波数２ｆｓを１／２に分周
してクロック信号となす１／２分周器７と、外部からの
被加算値△ｎが入力される入力Ａと自らの出力値Ｙｎが
入力される入力Ｂとを周波数ｆｓをクロック（ＣＬＫ）
周波数として加算する第１のｍビット加算２と被加算値
△ｎを半分にするための１／２割算器８と、上述した出
力値Ｙｎと、１／２割算器８の出力値とを、それぞれ入
力Ａ、入力Ｂとする第２のｍビット加算器９と、第１の
ｍビット加算器２の出力値Ｙｎと第２のｍビット加算器
９の出力値とを周波数ｆｓで交互に選択出力するための
セレクタ１０と、セレクタ１０の出力値ｋをアドレスと
して、正弦波出力ｊをデータ出力する正弦波データＲＯ
Ｍ３と、ＲＯＭ３の正弦波出力ｊを、クロック（ＣＬ
Ｋ）周波数即ち基準周波数２ｆｓで、一時記憶するラッ
チと、ラッチ４のデジタル出力をアナログ値に変換する
Ｄ／Ａ変換器５と、Ｄ／Ａ変換器５の出力の高域周波数
成分を除去して、ＤＤＳとしての出力周波数ｆｏを得る
ためのＬＰＦ６とを備える。
【００１７】ここで、第１、第２のｍビット加算器２、
９の入力Ａ、入力Ｂ、出力値Ｙｎ、Ｙ’ｎは、いずれも
ｍビット構成とする。局部発振器１の発振周波数は、２
ｆｏで従来の２倍となるため、従来より小型に構成でき
るという利点がある。第１、第２のｍビット加算器２、
９はいずれも１／２分周器７の出力をクロックとして動
作し、セレクタ１０もこの１／２分周器７の出力を単位
として切り替わる。
９の入力Ａ、入力Ｂ、出力値Ｙｎ、Ｙ’ｎは、いずれも
ｍビット構成とする。局部発振器１の発振周波数は、２
ｆｏで従来の２倍となるため、従来より小型に構成でき
るという利点がある。第１、第２のｍビット加算器２、
９はいずれも１／２分周器７の出力をクロックとして動
作し、セレクタ１０もこの１／２分周器７の出力を単位
として切り替わる。
【００１８】図２のタイミングチャートを参照すると、
局部発振器１の基準となる発振周波数２ｆｏと、１／２
分周器７のクロックとなる出力周波数ｆｏとに対して、
第１、第２の加算器２、９の各出力値が、アドレスとな
るデジタル値として示されている。さらに、セレクタ１
０の出力値ｋが、アドレスとなるデジタル値で示され
る。ＲＯＭ３では、アドレスに該当するデータがデジタ
ル値で出力される。
局部発振器１の基準となる発振周波数２ｆｏと、１／２
分周器７のクロックとなる出力周波数ｆｏとに対して、
第１、第２の加算器２、９の各出力値が、アドレスとな
るデジタル値として示されている。さらに、セレクタ１
０の出力値ｋが、アドレスとなるデジタル値で示され
る。ＲＯＭ３では、アドレスに該当するデータがデジタ
ル値で出力される。
【００１９】図３において、出力値ＹｎとＹｎ＋△ｎと
の中間の出力値Ｙｎ＋１／２△ｎもサンプリングされる
ため、ＬＰＦ６の通過後の正弦波再生が容易である。同
様に、従来ではなかった出力値Ｙｎ＋３／２△ｎ、Ｙｎ
＋５／２△ｎもサンプリングされる。
の中間の出力値Ｙｎ＋１／２△ｎもサンプリングされる
ため、ＬＰＦ６の通過後の正弦波再生が容易である。同
様に、従来ではなかった出力値Ｙｎ＋３／２△ｎ、Ｙｎ
＋５／２△ｎもサンプリングされる。
【００２０】図４の周波数特性図を参照すると、ＬＰＦ
６は、出力周波数ｆｏを通過させると共に、雑音２ｆｓ
−ｆｏを遮断すればよいので、点線で示すように、従来
よりも鋭い遮断特性を有しなくてよい。
６は、出力周波数ｆｏを通過させると共に、雑音２ｆｓ
−ｆｏを遮断すればよいので、点線で示すように、従来
よりも鋭い遮断特性を有しなくてよい。
【００２１】第１のｍビット加算器２の一方の入力Ａ
に、出力周波数を制御するための被加算値△ｎ、他方の
入力Ｂにこのｍビット加算器２の出力値Ｙｎを入力す
る。入力Ａと入力Ｂとを基準クロックを１／２分周器７
にて２分周してできるクロック周波数ｆｓのタイミング
にて加算し、出力値Ｙｎ＋１を出力する。このとき、出
力値Ｙｎ＋１＝Ｙｎ＋△ｎとなる。
に、出力周波数を制御するための被加算値△ｎ、他方の
入力Ｂにこのｍビット加算器２の出力値Ｙｎを入力す
る。入力Ａと入力Ｂとを基準クロックを１／２分周器７
にて２分周してできるクロック周波数ｆｓのタイミング
にて加算し、出力値Ｙｎ＋１を出力する。このとき、出
力値Ｙｎ＋１＝Ｙｎ＋△ｎとなる。
【００２２】また、第２のｍビット加算器９の一方の入
力Ａに１／２割算器８にて生成される加算値△ｎ／２、
他方の入力Ｂに第１のｍビット加算器２の出力値Ｙｎを
入力し、入力Ａと入力Ｂとをクロック周波数ｆｓのタイ
ミングにて加算し、出力値Ｙｎ’を出力する。このと
き、出力値Ｙｎ’＝Ｙｎ＋△ｎ／２となる。それぞれ出
力値をセレクタ１０においてクロック周波数ｆｓを用い
て、Ｙｎ、Ｙｎ’、Ｙｎ＋１、Ｙｎ＋１’、Ｙｎ＋２、
Ｙｎ＋２’Ｙｎ＋３、・・・というように交互に選んで
出力し、正弦波データＲＯＭ３のアドレス線とする。こ
の時、第１の加算器２の出力Ｙｎ、Ｙｎ＋１、・・・と
第２の加算器９の出力Ｙｎ’、ＹＮ＋１’・・・とセレ
クタ１０の出力との関係は、図３のようになり、Ｙｎ、
Ｙｎ’、Ｙｎ＋１、Ｙｎ＋１’、Ｙｎ＋２、Ｙｎ＋
２’、Ｙｎ＋３、・・・というように交互セレクタ１０
に出力される。正弦波ＲＯＭ３の出力データは、ラッチ
４にて周波数２ｆｓのタイミングにてラッチされ、Ｄ／
Ａ変換器５の入力となる。Ｄ／Ａコンバータ５のアナロ
グ出力信号は、ＬＰＦ６にて不要な周波数成分２ｆｓ−
ｆｏを除去し、ＤＤＳの出力周波数ｆｏを得る。
力Ａに１／２割算器８にて生成される加算値△ｎ／２、
他方の入力Ｂに第１のｍビット加算器２の出力値Ｙｎを
入力し、入力Ａと入力Ｂとをクロック周波数ｆｓのタイ
ミングにて加算し、出力値Ｙｎ’を出力する。このと
き、出力値Ｙｎ’＝Ｙｎ＋△ｎ／２となる。それぞれ出
力値をセレクタ１０においてクロック周波数ｆｓを用い
て、Ｙｎ、Ｙｎ’、Ｙｎ＋１、Ｙｎ＋１’、Ｙｎ＋２、
Ｙｎ＋２’Ｙｎ＋３、・・・というように交互に選んで
出力し、正弦波データＲＯＭ３のアドレス線とする。こ
の時、第１の加算器２の出力Ｙｎ、Ｙｎ＋１、・・・と
第２の加算器９の出力Ｙｎ’、ＹＮ＋１’・・・とセレ
クタ１０の出力との関係は、図３のようになり、Ｙｎ、
Ｙｎ’、Ｙｎ＋１、Ｙｎ＋１’、Ｙｎ＋２、Ｙｎ＋
２’、Ｙｎ＋３、・・・というように交互セレクタ１０
に出力される。正弦波ＲＯＭ３の出力データは、ラッチ
４にて周波数２ｆｓのタイミングにてラッチされ、Ｄ／
Ａ変換器５の入力となる。Ｄ／Ａコンバータ５のアナロ
グ出力信号は、ＬＰＦ６にて不要な周波数成分２ｆｓ−
ｆｏを除去し、ＤＤＳの出力周波数ｆｏを得る。
【００２３】ここで、セレクタ１０にてデータを交互に
選択することにより、従来構成に比べ、Ｄ／Ａ変換器５
の単位時間当たりのデータ入力は２倍となる。このこと
により、Ｄ／Ａ変換器５の出力周波数成分は、従来構成
の出力周波数成分の図３に対し、図４のようになる。
選択することにより、従来構成に比べ、Ｄ／Ａ変換器５
の単位時間当たりのデータ入力は２倍となる。このこと
により、Ｄ／Ａ変換器５の出力周波数成分は、従来構成
の出力周波数成分の図３に対し、図４のようになる。
【００２４】従来例では折り返し雑音が（ｆｓ−ｆｏ）
という周波数で発生するため、ＬＰＦ１６にてこの周波
数成分を急峻なＬＰＦにて減衰させる必要があった。し
かし、本発明の実施形態の構成にすると、折り返し雑音
が（２ｆｓ−ｆｏ）という周波数となり、従来例のもの
と比較すると希望する出力周波数ｆｏに対し、折り返し
雑音成分が周波数上離れている。そのため、急峻なＬＰ
Ｆ特性は必要としないという利点がある。また、従来例
の構成ではＤＤＳから取り出せる最大周波数ｆｏ
maxは、ｆｏmax＜ｆｓ／２となる。しかし、実際にはＬ
ＰＦの遮断周波数特性により、ｆｓ／２の６０％程度と
なる。これに対し、本発明の実施形態の構成では、最大
周波数ｆｏmax’は、ｆｏmax’＜ｆｓとなる。実際に
は、同様に基準周波数ｆｓの６０％程度となる。
という周波数で発生するため、ＬＰＦ１６にてこの周波
数成分を急峻なＬＰＦにて減衰させる必要があった。し
かし、本発明の実施形態の構成にすると、折り返し雑音
が（２ｆｓ−ｆｏ）という周波数となり、従来例のもの
と比較すると希望する出力周波数ｆｏに対し、折り返し
雑音成分が周波数上離れている。そのため、急峻なＬＰ
Ｆ特性は必要としないという利点がある。また、従来例
の構成ではＤＤＳから取り出せる最大周波数ｆｏ
maxは、ｆｏmax＜ｆｓ／２となる。しかし、実際にはＬ
ＰＦの遮断周波数特性により、ｆｓ／２の６０％程度と
なる。これに対し、本発明の実施形態の構成では、最大
周波数ｆｏmax’は、ｆｏmax’＜ｆｓとなる。実際に
は、同様に基準周波数ｆｓの６０％程度となる。
【００２５】図２に示すように、Ｙｎ、Ｙｎ’、Ｙｎ＋
１、Ｙｎ＋１’、Ｙｎ＋２、Ｙｎ＋２’、Ｙｎ＋３、・
・・というように交互に用いることにより、従来構成を
２倍のクロック２ｆｓで動作させることと等価になる。
従って、出力周波数ｆｏと基準周波数ｆｓとの関係は以
下のようになる。ｆｏ＜ｆｓ
１、Ｙｎ＋１’、Ｙｎ＋２、Ｙｎ＋２’、Ｙｎ＋３、・
・・というように交互に用いることにより、従来構成を
２倍のクロック２ｆｓで動作させることと等価になる。
従って、出力周波数ｆｏと基準周波数ｆｓとの関係は以
下のようになる。ｆｏ＜ｆｓ
【００２６】正弦波データＲＯＭ３から出力される正弦
波データをラッチ回路４でラッチし、Ｄ／Ａ変換器５に
てアナログ信号に変換する。このアナログ信号には、図
４のように折り返し雑音成分（２ｆｓ−ｆｏ）が含まれ
るため、さらにＬＰＦ６によりこのアナログ信号から折
り返し雑音成分２ｆｓ−ｆｏを取り除き、目的の出力周
波数ｆｏを得ることができる。実際上はＬＰＦ６の遮断
特性を考慮しても、ｆｓmax×６０％程度の出力周波数
ｆｏを得ることができる。
波データをラッチ回路４でラッチし、Ｄ／Ａ変換器５に
てアナログ信号に変換する。このアナログ信号には、図
４のように折り返し雑音成分（２ｆｓ−ｆｏ）が含まれ
るため、さらにＬＰＦ６によりこのアナログ信号から折
り返し雑音成分２ｆｓ−ｆｏを取り除き、目的の出力周
波数ｆｏを得ることができる。実際上はＬＰＦ６の遮断
特性を考慮しても、ｆｓmax×６０％程度の出力周波数
ｆｏを得ることができる。
【００２７】以上の通り、本発明の実施形態により、ｍ
ビット加算器が従来と同じ動作速度でも、従来に比べ２
倍あるいは３倍の出力周波数が得られるＤＤＳ回路を構
成できるから、高速化できると共に、折り返し雑音を低
減することが容易となる。
ビット加算器が従来と同じ動作速度でも、従来に比べ２
倍あるいは３倍の出力周波数が得られるＤＤＳ回路を構
成できるから、高速化できると共に、折り返し雑音を低
減することが容易となる。
【００２８】本発明のＤＤＳの第２の実施形態が、図５
に示されている。図５において、前述した第１の実施形
態と共通するブロックは、共通の参照数字で図示するに
留め、改めて説明をしない。
に示されている。図５において、前述した第１の実施形
態と共通するブロックは、共通の参照数字で図示するに
留め、改めて説明をしない。
【００２９】本発明のＤＤＳの第２の実施形態は、基準
周波数３ｆｓで発振する発振器１４と、この発振周波数
を３分周してクロックとして供給する１／３分周器１３
と、３で割る第１の割算器１２と、３で割って２を掛け
る第２の割算器１１と、第２の割算器１１の出力と第１
のｍビット加算器２の出力とを加算する第２のｍビット
加算器１７と、第２の割算器１２の出力と第１のｍビッ
ト加算器２の出力とを加算する第３のｍビット加算器１
６と、第１、第２、第３のｍビット加算器２、１７、１
６の各出力を順次選択して出力するセレクタ１５とを備
える。
周波数３ｆｓで発振する発振器１４と、この発振周波数
を３分周してクロックとして供給する１／３分周器１３
と、３で割る第１の割算器１２と、３で割って２を掛け
る第２の割算器１１と、第２の割算器１１の出力と第１
のｍビット加算器２の出力とを加算する第２のｍビット
加算器１７と、第２の割算器１２の出力と第１のｍビッ
ト加算器２の出力とを加算する第３のｍビット加算器１
６と、第１、第２、第３のｍビット加算器２、１７、１
６の各出力を順次選択して出力するセレクタ１５とを備
える。
【００３０】ここで、第１、第２、第３のｍビット加算
器２、１７、１６は、１／３分周器１３の出力をクロッ
ク（ＣＬＫ）入力とした加算機能を有する。セレクタ１
５は、周波数ｆｓ又は基準周波数３ｆｓを選択単位して
動作する。
器２、１７、１６は、１／３分周器１３の出力をクロッ
ク（ＣＬＫ）入力とした加算機能を有する。セレクタ１
５は、周波数ｆｓ又は基準周波数３ｆｓを選択単位して
動作する。
【００３１】本発明の第２の実施形態によれば、折り返
し雑音の周波数が、３ｆｓ−ｆｏとなり、周波数ｆｏか
らさらに周波数上離間するため、雑音の遮断がより容易
となる。
し雑音の周波数が、３ｆｓ−ｆｏとなり、周波数ｆｏか
らさらに周波数上離間するため、雑音の遮断がより容易
となる。
【００３２】上述した本発明の第１、第２の実施形態に
よれば、加算値をそれぞれ２分割、３分割したが、これ
に限定されず、任意の複数に分割してもよい。
よれば、加算値をそれぞれ２分割、３分割したが、これ
に限定されず、任意の複数に分割してもよい。
【００３３】
【発明の効果】本発明によれば、各加算値を複数に分割
して、例えば中間の値を算出して、ＲＯＭから出力し
て、補間するから、ＬＰＦの周波数遮断性が、従来の構
成に比べ、緩やかなもので足りるため、設計が容易にな
り、またそれぞれの加算器の動作速度は変わらずに、従
来の約２倍、３倍の出力を得ることができる。
して、例えば中間の値を算出して、ＲＯＭから出力し
て、補間するから、ＬＰＦの周波数遮断性が、従来の構
成に比べ、緩やかなもので足りるため、設計が容易にな
り、またそれぞれの加算器の動作速度は変わらずに、従
来の約２倍、３倍の出力を得ることができる。
【図１】本発明によるダイレクト・デジタル・シンセサ
イザの第１の実施形態の構成を示すブロック図である。
イザの第１の実施形態の構成を示すブロック図である。
【図２】本発明によるダイレクト・デジタル・シンセサ
イザの第１の実施形態の動作を示すタイミングチャート
である。
イザの第１の実施形態の動作を示すタイミングチャート
である。
【図３】本発明によるダイレクト・デジタル・シンセサ
イザの第１の実施形態における正弦波データＲＯＭの入
出力関係を示す特性図である。
イザの第１の実施形態における正弦波データＲＯＭの入
出力関係を示す特性図である。
【図４】本発明によるダイレクト・デジタル・シンセサ
イザの第１の実施形態におけるＤ／Ａ変換器の出力を示
す周波数特性図である。
イザの第１の実施形態におけるＤ／Ａ変換器の出力を示
す周波数特性図である。
【図５】本発明によるダイレクト・デジタル・シンセサ
イザの第２の実施形態の構成を示すブロック図である。
イザの第２の実施形態の構成を示すブロック図である。
【図６】従来のダイレクト・デジタル・シンセサイザの
構成を示すブロック図である。
構成を示すブロック図である。
【図７】従来のダイレクト・デジタル・シンセサイザの
主要部の波形を示す波形図である。
主要部の波形を示す波形図である。
【図８】従来のダイレクト・デジタル・シンセサイザの
周波数特性図である。
周波数特性図である。
１，１４，４１ 局部発振器 ２，４２ ｍビット加算器 ３，４３ 正弦データＲＯＭ ４，４４ ラッチ ５，４５ Ｄ／Ａ変換器 ６，４６ ＬＰＦ ７ １／２分周器 ８ １／２割算器 ９，１６，１７ ｍビット加算器 １０，１５ セレクタ １１，１２ 割算器 １３ １／３分周器
Claims (5)
- 【請求項１】入力アドレスに対応したデジタルデータが
記憶されているメモリから所定のアドレス増加分毎に読
み出されたデータをアナログ信号に変換し、低域成分を
抽出して出力するダイレクト・デジタル・シンセサイザ
において、 前記所定アドレス増加分を１／ｎ（ｎは自然数）にして
前記アドレス増加分として前記メモリへのアドレスデー
タを生成する回路を備えて成ることをダイレクト・デジ
タル・シンセサイザ。 - 【請求項２】外部から入力される被加算値を半分にする
割算器と、前記被加算値と自らの出力値とを加算する第
１の加算器と、前記割算器の出力と前記第１の加算器の
出力とを加算する第２の加算器と、前記第１、第２の加
算器の出力を交互に出力するセレクタと、前記セレクタ
の出力値をアドレスとして、該当するデータを出力する
記憶部と、前記記憶部のデータ出力を一時記憶するラッ
チと、前記ラッチの出力をデジタル／アナログ変換する
Ｄ／Ａ変換器と、前記Ｄ／Ａ変換器の出力値の高域周波
数成分を遮断すると共に低域周波数成分を導通させるＬ
ＰＦと、基準周波数を発振する局部発振器とを備えるこ
とを特徴とするダイレクト・デジタル・シンセサイザ。 - 【請求項３】前記局部発振器の出力の基準周波数を半分
にして、前記第１、第２の加算器のクロックとすると共
に、前記セレクタの選択単位とする請求項２に記載のダ
イレクト・デジタル・シンセサイザ。 - 【請求項４】前記局部発振器の出力の基準周波数を、前
記ラッチのラッチ単位とする請求項２に記載のダイレク
ト・デジタル・シンセサイザ。 - 【請求項５】外部から入力される被加算値を１／３にし
た値を出力する第１と第２の割算器と、前記被加算値と
自らの出力値とを加算する第１の加算器と、前記第１の
割算器の出力と前記第１の加算器の出力とを加算する第
２の加算器と、前記第２の割算器の出力と前記第１の加
算器の出力とを加算する第３の加算器と、前記第１、第
２及び第３の加算器の出力を交互に出力するセレクタ
と、前記セレクタの出力値をアドレスとして、該当する
データを出力する記憶部と、前記記憶部のデータ出力を
一時記憶するラッチと、前記ラッチの出力をデジタル／
アナログ変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の
出力値の高域周波数成分を遮断すると共に低域周波数成
分を導通させるＬＰＦと、基準周波数を発振する局部発
振器とを備えることを特徴とするダイレクト・デジタル
・シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26791196A JPH1093350A (ja) | 1996-09-18 | 1996-09-18 | ダイレクト・デジタル・シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26791196A JPH1093350A (ja) | 1996-09-18 | 1996-09-18 | ダイレクト・デジタル・シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093350A true JPH1093350A (ja) | 1998-04-10 |
Family
ID=17451339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26791196A Pending JPH1093350A (ja) | 1996-09-18 | 1996-09-18 | ダイレクト・デジタル・シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005190482A (ja) * | 2003-12-23 | 2005-07-14 | Teradyne Inc | 任意周波数制御クロックを有するｄｄｓ回路 |
-
1996
- 1996-09-18 JP JP26791196A patent/JPH1093350A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005190482A (ja) * | 2003-12-23 | 2005-07-14 | Teradyne Inc | 任意周波数制御クロックを有するｄｄｓ回路 |
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