JPH1093370A - 均一分布ｒｃ線路及びこれを用いたフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】均一分布ＲＣ線路をＬＳＩ上で実現する場合
に、従来と同じ占有面積で、従来と比べてより高い容量
値を実現すること主要な特徴とする。 【解決手段】低抗体層１の主面上にはシリコン酸化物等
からなる第１の誘電体層２が形成され、低抗体層１の上
記主面と対向する面上には、同じくシリコン酸化物等か
らなる第２の誘電体層３が形成されている。さらに上記
第１の誘電体層２上には第１の導電体層４が、上記第２
の誘電体層３上には第２の導電体層５がそれぞれ形成さ
れている。すなわち、中心に低抗体層１を設け、これを
挟むように第１、第２の誘電体層２、３を設け、さらに
その外側に第１、第２の導電体層４、５を設けるような
構成にされている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、帯域通過フィル
タ回路や能動低域通過フィルタ回路等に使用される均一
分布ＲＣ線路に関する。

【０００２】

【従来の技術】従来、均一分布ＲＣ線路（以下、ＵＲＣ
と称する）は、図１３の斜視断面図に示すように、誘電
体層３１を挟むように両側に導電体層３２と低抗体層３
３を設けることによって構成されている。そして、この
ような構造のＵＲＣの等価回路を図１４に示す。すなわ
ち、上記従来のＵＲＣでは、低抗体層３３の片側にのみ
容量が形成されている。

【０００３】

【発明が解決しようとする課題】しかし、ＵＲＣをＬＳ
Ｉ上で実現する際に、設計の都合上、容量値を大きくし
なければならない場合には、その容量値に比例してＬＳ
Ｉ上で占有面積が増大するという欠点があった。つま
り、このことは、市場の一般的な要求であるＬＳＩのチ
ップサイズの縮小に反することになる。

【０００４】また、従来のＵＲＣ３５と容量素子３６ま
たは抵抗素子３７等の集中定数素子とを用いて、図１
５、１６に示すようなノッチ回路を構成してノッチ特性
を実現したり、能動低域通過フィルタ回路等を構成する
場合も、その特性は必ずしも満足がいくものではなかっ
た。

【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ＬＳＩ上で実現する場
合に、従来と同じ占有面積で、従来と比べてより高い容
量値を実現することができる均一分布ＲＣ線路を提供す
ることにある。この発明の他の目的は、ＬＳＩ上で実現
する場合に、従来と同じ占有面積で、従来と比べてより
高性能なフィルタ回路を提供することにある。

【０００６】

【課題を解決するための手段】この発明の均一分布ＲＣ
線路は、入力端子及び出力端子の２端子を有する低抗体
層と、上記低抗体層の主面上に形成された第１の誘電体
層と、上記低抗体層の上記主面と対向する面上に形成さ
れた第２の誘電体層と、上記第１の誘電体層上に形成さ
れた第１の導電体層と、上記第２の誘電体層上に形成さ
れた第２の導電体層とを具備している。

【０００７】この発明の帯域通過フィルタ回路は、入力
端子及び出力端子の２端子を有する低抗体層と、上記低
抗体層の主面上に形成された第１の誘電体層と、上記低
抗体層の上記主面と対向する面上に形成された第２の誘
電体層と、上記第１の誘電体層上に形成された第１の導
電体層と、上記第２の誘電体層上に形成された第２の導
電体層とを有し、上記低抗体層の入力端子もしくは出力
端子が上記第１の導電体層と電気的に接続された均一分
布ＲＣ線路と、第１、第２の入力端子を有し、第１、第
２の入力端子に供給される信号の差に応じた信号を出力
する減算器と、上記減算器の出力信号が供給される増幅
器とを具備し、上記減算器の第１の入力端子には帯域制
限を行う入力信号を供給し、上記低抗体層の入力端子に
は上記増幅器からの出力信号を供給し、低抗体層の出力
端子からの信号を上記減算器の第２の入力端子に供給す
ることにより、上記増幅器から帯域制限を受けた信号を
出力するように構成している。

【０００８】この発明の能動低域通過フィルタ回路は、
入力端子及び出力端子の２端子を有する低抗体層と、上
記低抗体層の主面上に形成された第１の誘電体層と、上
記低抗体層の上記主面と対向する面上に形成された第２
の誘電体層と、上記第１の誘電体層上に形成された第１
の導電体層と、上記第２の誘電体層上に形成された第２
の導電体層とを有し、上記低抗体層の入力端子もしくは
出力端子が上記第１の導電体層と電気的に接続された均
一分布ＲＣ線路と、上記低抗体層の出力端子に接続され
た増幅器とを具備し、上記低抗体層の入力端子には帯域
制限を行う入力信号を供給し、上記増幅器からの出力信
号を上記第２の導電体層に供給することにより、上記増
幅器から帯域制限を受けた信号を出力するように構成し
ている。

【０００９】この発明の均一分布ＲＣ線路は、入力端子
及び出力端子の２端子を有する低抗体層と、上記低抗体
層の主面上に形成された誘電体層と、上記誘電体層上に
互いに分離して形成された複数の導電体層とを具備して
いる。

【００１０】この発明の帯域通過フィルタ回路は、入力
端子及び出力端子の２端子を有する低抗体層と、上記低
抗体層の主面上に形成された誘電体層と、上記誘電体層
上に互いに分離して形成された複数の導電体層とを有
し、上記低抗体層の入力端子もしくは出力端子と上記複
数の導電体層のうちの一つが電気的に接続された均一分
布ＲＣ線路と、第１、第２の入力端子を有し、第１、第
２の入力端子に供給される信号の差に応じた信号を出力
する減算器と、上記減算器の出力信号が供給される増幅
器とを具備し、上記減算器の第１の入力端子には帯域制
限を行う入力信号を供給し、上記低抗体層の入力端子に
は上記増幅器からの出力信号を供給し、低抗体層の出力
端子からの信号を上記減算器の第２の入力端子に供給す
ることにより、上記増幅器から帯域制限を受けた信号を
出力するように構成している。

【００１１】この発明の能動低域通過フィルタ回路は、
入力端子及び出力端子の２端子を有する低抗体層と、上
記低抗体層の主面上に形成された誘電体層と、上記誘電
体層上に互いに分離して形成された複数の導電体層とを
有し、上記低抗体層の入力端子もしくは出力端子と上記
複数の導電体層のうちの一つが電気的に接続された均一
分布ＲＣ線路と、上記低抗体層の出力端子に接続された
増幅器とを具備し、上記低抗体層の入力端子には帯域制
限を行う入力信号を供給し、上記増幅器からの出力信号
を上記第２の導電体層に供給することにより、上記増幅
器から帯域制限を受けた信号を出力するように構成して
いる。

【００１２】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１はこの発明の第１の実施の
形態に係るＵＲＣ（均一分布ＲＣ線路）の構造を示す斜
視断面図である。図に示すように、低抗体層１の主面上
にはシリコン酸化物等からなる第１の誘電体層２が形成
され、低抗体層１の上記主面と対向する面上には、同じ
くシリコン酸化物等からなる第２の誘電体層３が形成さ
れている。さらに上記第１の誘電体層２上には第１の導
電体層４が、上記第２の誘電体層３上には第２の導電体
層５がそれぞれ形成されている。すなわち、このＵＲＣ
は、中心に低抗体層１を設け、これを挟むように第１、
第２の誘電体層２、３を設け、さらにその外側に第１、
第２の導電体層４、５を設けることによって構成されて
いる。

【００１３】このような構造のＵＲＣの等価回路を図２
に示す。すなわち、前記低抗体層１（この低抗体の入出
力端子間の抵抗値をＲとする）は入力端子１１と出力端
子１２の２端子を有し、前記第１の導電体層４から取り
出される電極１３と前記低抗体層１との間に第１の容量
（この値をＣ１とする）が形成され、前記第２の導電体
層５から取り出される電極１４と前記低抗体層１との間
に第２の容量（この値をＣ２とする）が形成されてい
る。

【００１４】なお、通常、上記電極１３は接地されてい
るか、もしくは一定の電圧に固定されている。このよう
に、抵抗を容量で挟み込む構造とすることにより、図
１、図２のような構成のＵＲＣのＹ行列は次の（１）式
のようになる。

【００１５】

【数１】

【００１６】ただし、上記（１）式において、α＝Ｃ１
／（Ｃ１＋Ｃ２）、Ａ＝（Ｙ−１）、Ｂ＝１−αとし
た。ここで、複素周波数変数をＳ、角周波数をωとし、
Ｘ＝Ｐ／（ＲｓｉｎｈＰ）、Ｙ＝ｃｏｓｈＰ、Ｐ＝（Ｓ
ＣＲ）^1/2 、Ｓ＝ｊωとするとき、上記実施の形態にお
けるＵＲＣの電圧伝達関数Ｔ（Ｐ）は次の（２）式のよ
うに表される。

【００１７】

【数２】

【００１８】上記（２）式より、ω＝８０．８４（ｒａ
ｄ／ｓ）となってノッチ特性が得られ、図３の周波数特
性図中の実線で示すように、α＝０．１８の時に特に深
く良好なものとなることがわかる。

【００１９】一方、図１、図２に示すＵＲＣにおいて、
α＝０（Ｃ２＝０）とした場合は、片側の容量のみから
なる従来のＵＲＣと同様のものとなり、この場合の電圧
伝達関数Ｔ（Ｐ）は次の（３）式のように表される。

【００２０】

【数３】

【００２１】ここで、前記図１５に示すように従来のＵ
ＲＣと容量素子とを用いたノッチ回路や、図１６に示す
ように従来のＵＲＣと抵抗素子とを用いたノッチ回路の
特性は、上記図３中の破線で示すようなものとなる。図
３における両特性を比較すると、実線の方が破線より
も、より急峻で良好なノッチ特性が得られていることが
分かる。

【００２２】さらに、この実施の形態に係るＵＲＣで
は、容量が前記低抗体層１の両側に形成されているた
め、全容量値ＣはＣ１＋Ｃ２となる。これに対し、従来
のものでは低抗体層の片側にしか形成されていないため
に、容量値ＣはＣ１のみとなる。従って、この実施の形
態に係るＵＲＣでは、ＬＳＩ上の同一占有面積当たり、
従来の２倍の値の容量が実現できることになる。つま
り、この実施の形態に係るＵＲＣは高集積化に適してい
る。

【００２３】次にこの発明の他の実施の形態について説
明する。図４はこの発明の第２の実施の形態に係るＵＲ
Ｃの等価回路図である。この実施の形態では、前記図２
中のＵＲＣの電極１４と低抗体層１の出力端子１２との
間を電気的に接続して、上記第１の実施の形態に係るＵ
ＲＣとは異なるノッチ特性を持たせるようにしたもので
ある。なお、この場合にも電極１３は接地されている
か、もしくは一定の電圧に固定されている。この場合の
電圧伝達関数Ｔ（Ｐ）は次の（４）式のようになる。

【００２４】

【数４】

【００２５】上記（４）式より、ω＝２０（ｒａｄ／
ｓ）がノッチ周波数であり、α＝０．０８の時に特に深
いノッチ特性が得られる。図５はこの発明の第３の実施
の形態に係るＵＲＣの等価回路図である。この実施の形
態では、前記図２中のＵＲＣの電極１４と低抗体層１の
入力端子１１との間を電気的に接続して、上記第１、第
２の実施の形態に係るＵＲＣそれぞれとは異なるノッチ
特性を持たせるようにしたものである。

【００２６】次に、前記図２または図４、または図５の
等価回路に示すようなＵＲＣを用いたフィルタ回路につ
いて説明する。図６はこの発明の第４の実施の形態に係
る帯域通過フィルタ回路の回路図である。このフィルタ
回路は、ノッチ特性回路（ＵＲＣ）２１、減算器２２及
び増幅器２３から構成されている。

【００２７】上記ノッチ特性回路２１は、前記図２また
は図４、または図５に示すような構成のものであり、所
定のノッチ特性を有している。また、上記減算器２２は
２つの入力端子を有しており、一方の入力端子には帯域
制限を行う入力信号ＩＮが供給され、他方の入力端子に
は上記ノッチ特性回路２１の出力端子からの信号が供給
される。この減算器２２は両入力信号の差に応じた信号
を出力する。そして、この減算器２２からの出力信号は
上記増幅器２３に供給される。上記増幅器２３からの出
力信号ＯＵＴは帯域制限を受けた信号として出力される
と共に上記ノッチ特性回路２１の入力端子に供給され
る。

【００２８】このような構成の帯域通過フィルタ回路の
周波数特性を図７に示す。前記のように、ノッチ特性回
路２１自体のノッチ特性が従来のものよりも急峻かつ良
好なものとなるため、フィルタ回路としての周波数特性
も良好なものとなる。

【００２９】図８はこの発明の第５の実施の形態に係る
能動低域通過フィルタ回路の回路図である。このフィル
タ回路は、ノッチ特性回路（ＵＲＣ）２１と増幅器２３
とから構成されている。

【００３０】図６の場合と同様にノッチ特性回路２１
は、前記図２または図４、または図５に示すような構成
のものであり、所定のノッチ特性を有しており、このノ
ッチ特性回路２１の入力端子には帯域制限を行う入力信
号ＩＮが供給される。ただし、この場合、ノッチ特性回
路２１の前記電極１３は接地されてはおらずかつ一定の
電圧にも固定されてはおらず、電極１３には任意の電圧
が入力可能な状態にされている。このノッチ特性回路２
１の出力端子からの出力信号は増幅器２３に供給され
る。そして、この増幅器２３からの出力信号ＯＵＴは帯
域制限を受けた信号として出力されると共に上記ノッチ
特性回路２１の電極１３に帰還される。この場合の電圧
伝達関数Ｔ（Ｐ）は次の（５）式のようになる。

【００３１】

【数５】

【００３２】ここで、上記（５）において、Ｒ、Ｃ（＝
Ｃ１＋Ｃ２）の値を適当に選ぶことにより、種々の低域
通過特性を得ることができる。つまり、容量比であるα
を変えることにより、増幅器の電圧利得Ｋをある程度自
由に選ぶことができるので、増幅器の設計におけるゲイ
ンの設定に余裕ができ、設計が容易になるという効果が
得られる。

【００３３】このような構成の低域通過フィルタ回路の
周波数特性を図９中に実線で示す。一方、α＝０のと
き、この低域通過フィルタ回路はノッチ特性回路の容量
が１つの場合の従来回路に置き換わったものと考えるこ
とができる。この場合の回路（一般にＧｈａｕｓｓｉ回
路と称されている）を図１０に示す。この図１０に示す
Ｇｈａｕｓｓｉ回路の電圧伝達関数Ｔ（Ｐ）は次の
（６）式のようになる。

【００３４】

【数６】

【００３５】上記（６）式は当然、Ｇｈａｕｓｓｉ回路
の伝達関数と同一になり、その周波数特性を図９中の破
線で示す。図９から明らかなように、実線で示されるこ
の発明の低域通過フィルタ回路の方が、破線で示される
Ｇｈａｕｓｓｉ回路と比べて急峻な低域通過特性を示し
ている。

【００３６】図１１はこの発明の第６の実施の形態に係
るＵＲＣの構造を示す斜視断面図である。図に示すよう
に、この実施の形態に係るＵＲＣでは、低抗体層１の主
面上にシリコン酸化物等からなる誘電体層２が形成さ
れ、この誘電体層２上には電気的に分離された導電体層
４、５が形成されている。すなわち、このＵＲＣでは、
低抗体層１の両側ではなく片側にのみ誘電体層２を介し
て導電体層を設けることにより、低抗体層１の片側に２
つの容量を設けるようにしたものである。そして、図示
するように、この２つの容量の並び方は低抗体層１を流
れる信号の方向に対して並列である。

【００３７】このような構成のＵＲＣでは、ＵＲＣ自体
の集積度を上げることはできないが、ノッチ特性回路を
構成する際に、従来のものと比べて素子数を減らすこと
ができるので、その分、集積度を上げることができる。
なお、この実施の形態に係るＵＲＣでは誘電体層２上に
２つの導電体層４、５を形成する場合について説明した
が、これは２つ以上の導電体層を形成してもよい。

【００３８】また、上記図１１に示す構成のＵＲＣにお
いて、前記図４の場合と同様に、２つの導電体層４、５
の一方と低抗体層１の出力端子１２との間を電気的に接
続して、第６の実施の形態に係るＵＲＣとは異なるノッ
チ特性を得ることや、前記図５の場合と同様に、２つの
導電体層４、５の一方と低抗体層１の入力端子１１との
間を電気的に接続して、第６の実施の形態に係るＵＲＣ
とは異なるノッチ特性を得るようにすることもできる。
さらには、減算器や増幅器と組み合わせて、前記図６と
同様の帯域通過フィルタ回路や、前記図８と同様の能動
低域通過フィルタ回路を構成することもこの発明の実施
の形態に含まれる。

【００３９】図１２はこの発明の第７の実施の形態に係
るＵＲＣの構造を示す斜視断面図である。図に示すよう
に、この実施の形態に係るＵＲＣでは、前記図１に示す
ＵＲＣにおける導電体層４、５のそれぞれを複数に分割
して、それぞれ互いに電気的に分離するように構成した
ものである（図では、それぞれ複数の導電体層４、…５
…は互いに接触した状態で示されているが、実際にはこ
れらは全て電気的に分離されている）。

【００４０】すなわち、このような構成のＵＲＣは、低
抗体層１の両側に互いに電気的に分離された導電体層
４、５を形成することによって、低抗体層１を流れる信
号の方向に対してそれぞれ複数の容量が形成されるよう
にしたものである。

【００４１】このような構成のＵＲＣでは、各容量に与
える条件により多様なノッチ特性が実現できる。例えば
導電体層４の分割数を２、導電体層５の分割数を２と
し、導電体層４の一方に固定電圧を供給し、導電体層５
の一方をフローティング状態に設定し、残りの導電体層
４、５に別の信号をそれぞれ供給することにより、信号
を供給する方の導電体層４、５それぞれに流れ込む信号
の和の形で当該ＵＲＣに対してある影響を与えることが
できる。具体的にいえば、一種の加算回路を構成するこ
とができる。

【００４２】また、上記図１２に示すＵＲＣにおいて、
前記図４の場合と同様に、片側の導電体層４…のうちの
一つと低抗体層１の出力端子１２との間を電気的に接続
して、第６の実施の形態に係るＵＲＣとは異なるノッチ
特性を得ることや、前記図５の場合と同様に、片側の導
電体層４…のうちの一つと低抗体層１の入力端子１１と
の間を電気的に接続して、第６の実施の形態に係るＵＲ
Ｃとは異なるノッチ特性を得るようにすることもでき
る。さらには、減算器や増幅器と組み合わせて、前記図
６と同様の帯域通過フィルタ回路や、前記図８と同様の
能動低域通過フィルタ回路を構成することもこの発明の
実施の形態に含まれる。

【００４３】

【発明の効果】以上説明したようにこの発明によれば、
ＬＳＩ上で実現する場合に、従来と同じ占有面積で、従
来と比べてより高い容量値を実現することができる均一
分布ＲＣ線路を提供することができ、さらにＬＳＩ上で
実現する場合に、従来と同じ占有面積で、従来と比べて
より高性能なフィルタ回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係るＵＲＣ（均
一分布ＲＣ線路）の構造を示す斜視断面図。

【図２】図１のような構造のＵＲＣの等価回路図。

【図３】上記第１の実施の形態に係るＵＲＣを説明する
ための周波数特性図。

【図４】この発明の第２の実施の形態に係るＵＲＣの等
価回路図。

【図５】この発明の第２の実施の形態に係るＵＲＣの等
価回路図。

【図６】この発明の第４の実施の形態に係る帯域通過フ
ィルタ回路の回路図。

【図７】図６の帯域通過フィルタ回路の周波数特性図。

【図８】この発明の第５の実施の形態に係る能動低域通
過フィルタ回路の回路図。

【図９】図８の低域通過フィルタ回路を説明するための
周波数特性図。

【図１０】従来の低域通過フィルタ回路（Ｇｈａｕｓｓ
ｉ回路）の回路図。

【図１１】この発明の第６の実施の形態に係るＵＲＣの
構造を示す斜視断面図。

【図１２】この発明の第７の実施の形態に係るＵＲＣの
構造を示す斜視断面図。

【図１３】従来のＵＲＣの斜視断面図。

【図１４】図１３の従来のＵＲＣの等価回路図。

【図１５】図１３の従来のＵＲＣを用いて構成されたノ
ッチ回路の回路図。

【図１６】図１３の従来のＵＲＣを用いて構成された他
のノッチ回路の回路図。

【符号の説明】

１…低抗体層、 ２…誘電体層、 ３…誘電体層、 ４…導電体層、 ５…導電体層、 １１…低抗体層の入力端子、 １２…低抗体層の出力端子、 １３、１４…電極、 ２１…ノッチ特性回路（ＵＲＣ）、 ２２…減算器、 ２３…増幅器。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 入力端子及び出力端子の２端子を有する
   低抗体層と、 上記低抗体層の主面上に形成された第１の誘電体層と、 上記低抗体層の上記主面と対向する面上に形成された第
   ２の誘電体層と、 上記第１の誘電体層上に形成された第１の導電体層と、 上記第２の誘電体層上に形成された第２の導電体層とを
   具備したことを特徴とする均一分布ＲＣ線路。
2. 【請求項２】 前記低抗体層の入力端子と上記第１の導
   電体層が電気的に接続されていることを特徴とする請求
   項１に記載の均一分布ＲＣ線路。
3. 【請求項３】 前記低抗体層の出力端子と上記第１の導
   電体層が電気的に接続されていることを特徴とする請求
   項１に記載の均一分布ＲＣ線路。
4. 【請求項４】 前記第１の導電体層及び前記第２の導電
   体層のそれぞれが複数に分割されかつ互いに電気的に分
   離されていることを特徴とする請求項１に記載の均一分
   布ＲＣ線路。
5. 【請求項５】 入力端子及び出力端子の２端子を有する
   低抗体層と、上記低抗体層の主面上に形成された第１の
   誘電体層と、上記低抗体層の上記主面と対向する面上に
   形成された第２の誘電体層と、上記第１の誘電体層上に
   形成された第１の導電体層と、上記第２の誘電体層上に
   形成された第２の導電体層とを有し、上記低抗体層の入
   力端子もしくは出力端子が上記第１の導電体層と電気的
   に接続された均一分布ＲＣ線路と、 第１、第２の入力端子を有し、第１、第２の入力端子に
   供給される信号の差に応じた信号を出力する減算器と、 上記減算器の出力信号が供給される増幅器とを具備し、 上記減算器の第１の入力端子には帯域制限を行う入力信
   号を供給し、 上記低抗体層の入力端子には上記増幅器からの出力信号
   を供給し、低抗体層の出力端子からの信号を上記減算器
   の第２の入力端子に供給することにより、上記増幅器か
   ら帯域制限を受けた信号を出力するように構成したこと
   を特徴とする帯域通過フィルタ回路。
6. 【請求項６】 入力端子及び出力端子の２端子を有する
   低抗体層と、上記低抗体層の主面上に形成された第１の
   誘電体層と、上記低抗体層の上記主面と対向する面上に
   形成された第２の誘電体層と、上記第１の誘電体層上に
   形成された第１の導電体層と、上記第２の誘電体層上に
   形成された第２の導電体層とを有し、上記低抗体層の入
   力端子もしくは出力端子が上記第１の導電体層と電気的
   に接続された均一分布ＲＣ線路と、 上記低抗体層の出力端子に接続された増幅器とを具備
   し、 上記低抗体層の入力端子には帯域制限を行う入力信号を
   供給し、 上記増幅器からの出力信号を上記第２の導電体層に供給
   することにより、上記増幅器から帯域制限を受けた信号
   を出力するように構成したことを特徴とする能動低域通
   過フィルタ回路。
7. 【請求項７】 入力端子及び出力端子の２端子を有する
   低抗体層と、 上記低抗体層の主面上に形成された誘電体層と、 上記誘電体層上に互いに分離して形成された複数の導電
   体層とを具備したことを特徴とする均一分布ＲＣ線路。
8. 【請求項８】 前記低抗体層の入力端子と上記複数の導
   電体層のうちの一つが電気的に接続されていることを特
   徴とする請求項７に記載の均一分布ＲＣ線路。
9. 【請求項９】 前記低抗体層の出力端子と上記複数の導
   電体層のうちの一つが電気的に接続されていることを特
   徴とする請求項７に記載の均一分布ＲＣ線路。
10. 【請求項１０】 入力端子及び出力端子の２端子を有す
    る低抗体層と、上記低抗体層の主面上に形成された誘電
    体層と、上記誘電体層上に互いに分離して形成された複
    数の導電体層とを有し、上記低抗体層の入力端子もしく
    は出力端子と上記複数の導電体層のうちの一つが電気的
    に接続された均一分布ＲＣ線路と、 第１、第２の入力端子を有し、第１、第２の入力端子に
    供給される信号の差に応じた信号を出力する減算器と、 上記減算器の出力信号が供給される増幅器とを具備し、 上記減算器の第１の入力端子には帯域制限を行う入力信
    号を供給し、 上記低抗体層の入力端子には上記増幅器からの出力信号
    を供給し、低抗体層の出力端子からの信号を上記減算器
    の第２の入力端子に供給することにより、上記増幅器か
    ら帯域制限を受けた信号を出力するように構成したこと
    を特徴とする帯域通過フィルタ回路。
11. 【請求項１１】 入力端子及び出力端子の２端子を有す
    る低抗体層と、上記低抗体層の主面上に形成された誘電
    体層と、上記誘電体層上に互いに分離して形成された複
    数の導電体層とを有し、上記低抗体層の入力端子もしく
    は出力端子と上記複数の導電体層のうちの一つが電気的
    に接続された均一分布ＲＣ線路と、 上記低抗体層の出力端子に接続された増幅器とを具備
    し、 上記低抗体層の入力端子には帯域制限を行う入力信号を
    供給し、 上記増幅器からの出力信号を上記第２の導電体層に供給
    することにより、上記増幅器から帯域制限を受けた信号
    を出力するように構成したことを特徴とする能動低域通
    過フィルタ回路。