JPH1093397A - Ｄ型フリップフロップ - Google Patents

Abstract

(57)【要約】 【課題】 ホールドタイムを短縮する。 【解決手段】 ローレベルのみの保持機能を有する第
１、第２マスタ側ラッチＡ、Ｂを２段直列接続し、２段
目のマスタ側ラッチＢからローレベル、ハイレベルとも
保持される出力データを得、第１マスタ側ラッチＡの出
力データと第２マスタ側ラッチＢの出力データをスレー
ブ側ラッチＣに差動的に入力させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速・低消費電力
で単相クロックで動作するＣＭＯＳ型のマスタスレーブ
構成のＤ型フリップフロップ（以下、ＤＦＦと略記す
る。）に関するものである。

【０００２】

【従来の技術】ＣＭＯＳ構成の論理ＬＳＩの高速化、大
規模化の進展に伴い、占有面積で論理部の３〜４割を示
すＤＦＦの小型化、低消費電力化が大きな課題となって
いる。一方、クロックスキューを抑え込む設計技術の進
展と共に、低クロックスキューの条件で、単純な構成と
高速性の両立が可能な単相クロックによる同期回路が、
小型化、低消費電力化、高速化を達成する技術として、
最近益々重要性を増してきている。

【０００３】この単相同期回路の実現に必要なＤＦＦと
しては、図５の回路が標準的な構成として知られてい
る。１０１〜１０７はインバータであり、そのうちイン
バータ１０１と１０２はマスタ側ラッチを構成し、イン
バータ１０３と１０４はスレーブ側ラッチを構成する。
また、インバータ１０５はクロックＣＬＫから反転クロ
ックＣＬＫＮを生成するためのものである。１０８〜１
１１は相補型トランスミッションゲートである。また、
Ｄはデータ入力端子、ＣＬＫはクロック信号入力端子、
Ｑはデータ出力端子、ＱＮは反転データ出力端子であ
る。

【０００４】その動作は次のように行われる。まず、ク
ロック信号ＣＬＫがハイレベルからローレベルに遷移す
ると、トランスミッションゲート１０８、１１１が導通
し、トランスミッションゲート１０９、１１０が遮断し
て、マスタ側ラッチが書き込みモード（通過モード）と
なり、データ入力端子Ｄのデータがマスタ側ラッチの保
持ノードに書き込まれる。この後、クロック信号ＣＬＫ
がハイレベルに遷移すると、トランスミッションゲート
１０８、１１１が遮断し、トランスミッションゲート１
０９、１１０が導通して、マスタ側ラッチが保持モード
に切り替わると同時に、スレーブ側ラッチが保持モード
から書き込みモードに切り替わる。

【０００５】マスタ側ラッチの保持ノードのデータは、
トランスミッションゲート１１０を介してスレーブ側ラ
ッチに入力される構成となっているので、結局、クロッ
ク信号ＣＬＫがローレベルのときにマスタ側ラッチに書
き込まれていたデータが、スレーブ側ラッチに書き込ま
れることになる。このスレーブ側ラッチに書き込まれた
データは、そのままＤＦＦの保持データとして出力され
る。以上の動作が、クロック信号のレベルが遷移するご
とに繰り返されて、ＤＦＦとして機能する。

【０００６】しかし、この構成では、４組の相補型トラ
ンスミッションゲート１０８〜１１１にクロックＣＬＫ
あるいは反転クロックＣＬＫＮを供給しなければなら
ず、クロック系の消費電力が大きいばかりか、クロック
ＣＬＫと反転クロックＣＬＫＮの両方を各ＤＦＦに供給
しなければならないか、あるいはそれを避けようとする
と、各ＤＦＦの内部で反転クロックＣＬＫＮを生成する
必要があり、そのために図５に示したように反転用のイ
ンバータ１０５が必要となり、よりクロック系の消費電
力が増大する問題がある。

【０００７】また、この図５のＤＦＦでは、データ入力
端子Ｄがトランスミッションゲート１０８を直に見せて
いるため、ファンインロードが大きくなる欠点がある。
もちろん、入力にインバータのバッファを介挿し、ファ
ンインロードを小さくすることは可能であるが、そうす
るとデータ入力の確定からクロックＣＬＫが立ち上がる
までに必要な時間（セットアップタイム）が増加してし
まう。

【０００８】そこで、図６に示すように、各ラッチのフ
ィードバック経路のインバータ１０２、１０４の駆動力
を小さくして、その部分のトランミッションゲート１０
９、１１１を省略した構成したり、あるいは図７に示す
ように、マスタ側ラッチをダイナミック型にするセミス
タティク構成による低消費電力化等が試みられている
（草場他：記憶回路およびフリップフロップ回路、特願
平７−８３４３６）。しかしながら、ここまでしても、
クロック反転用のインバータ１０５を省略することはで
きず、データ入力端子にトランスミッションゲートが入
る問題も解決されない。

【０００９】以上のような構成のＤＦＦに対して、最近
では、反転クロック信号を一切必要としない図８や図９
に示すようなダイナミック型のＤＦＦが開発されてい
る。図８において、１２１〜１２４はｐＭＯＳトランジ
スタ、１２５〜１２９はｎＭＯＳトランジスタである。
また図９において、１３１〜１３６はｐＭＯＳトランジ
スタ、１３７〜１４２はｎＭＯＳトランジスタである。

【００１０】ところが、図８の構成のＤＦＦは、速度性
能の点では優れるものの、クロックで内部ノード１３０
をプリチャージしているため、クロック系の消費電力が
大きくなる欠点があり、また図９の構成のＤＦＦは、プ
リチャージすべき内部ノードがなくクロック系の消費電
力が大きくなる問題はないものの、論理段数が大きくな
るため、例えば文献「D.W.Dobberpuhl et.al. ： A 200
MHz 64b Dual-IssueCMOS Microprocessor, IEEE JSSC V
ol.27,No.11,pp.1555-1567(1992)」のように論理演算機
能を組み合せない限り、高速性を活用することはできな
い。

【００１１】また、これらのＤＦＦは、図１０、図１１
に示すように、インバータ１５１〜１５４によりスレー
ブ側のみをスタティック化することにより、セミスタテ
ィック化が可能であるが、レベルホールド回路（インバ
ータ１５１、１５２で構成される）や出力側ノイズ遮断
用のインバータ１５４を付加する必要があり、更に特に
図１１のＤＦＦでは、内部ノードの保持レベル（デー
タ）消失を防止するためのｎＭＯＳトランジスタ１４
３、ｐＭＯＳトランジスタ１４４も付加する必要があ
り、素子数が増大する欠点もある。

【００１２】なお、ここで、保持データ消失防止用にｎ
ＭＯＳトランジスタ１４３とｐＭＯＳトランジスタ１４
４を付加しているのは、ノード１４５に保持されている
ローレベル、ノード１４６に保持されているハイレベル
が、ノイズにより僅かでも反対方向のレベルに引き込ま
れると、次段のｎＭＯＳトランジスタ１３８、ｐＭＯＳ
トランジスタ１３６がアクティブとなり導通し、ノード
１４７、１４８に保持されているデータが消失してしま
うので、これを避けるためである。また、インバータ１
５４を付加しているのは、出力端子Ｑの側から乗って来
るノイズのためにホールド回路が反転してしまうことを
防止するためである。

【００１３】ところで、最近ローレベル信号のみ保持す
る能力を有するマスタ側ラッチの出力データを、ハイレ
ベル信号が入力された場合のみ書き込みが起こるスレー
ブ側ラッチで受ける構成の、反転クロックを必要としな
い低消費電力のＤＦＦが発表された（J.Yuan and C.Sve
nsson :New TSPC Latches and Flipflops MinimizingDe
lay and Power,pp.160-161,1996 Symposium on VLSI Ci
rcuits Digest ofTechnical Papers）。図１２はその基
本回路であり、ローレベルのみを保持することができる
一種のダイナミック型のラッチとして機能する。

【００１４】図１２のＤＦＦにおいて、Ａ’は第１マス
タ側ラッチ、Ｂ’は第２マスタ側ラッチであって、ロー
レベルデータを保持する。Ｃ’は差動入力型のスレーブ
側ラッチである。

【００１５】マスタ側ラッチＡ’は、ｐＭＳＯトランジ
スタ１６１と１６２、ｎＭＯＳトランジスタ１６３から
構成される。また、マスタ側ラッチＢ’は、ｐＭＳＯト
ランジスタ１６１’と１６２’、ｎＭＯＳトランジスタ
１６３’から構成される。スレーブ側ラッチＣ’は、ｎ
ＭＯＳトランジスタ１６４〜１６７、インバータ１６８
と１６９から構成される。１７０、１７１は出力側のイ
ンバータである。また、１８１、１８１’はラッチ
Ａ’、Ｂ’の出力ノード、１８２、１８３はラッチＣ’
の出力ノード、１８４、１８５はラッチＣ’の入力ノー
ドである。

【００１６】図１３はこの図１２のＤＦＦを改変したも
ので、マスタ側ラッチＡ”をｐＭＯＳトランジスタ１９
１〜１９３とｎＭＯＳトランジスタ１９４、１９５で構
成してＮＡＮＤ機能を持たせ、入力端子Ｄ１とＤ２のデ
ータのＮＡＮＤ演算を行うようにし、マスタ側ラッチ
Ｂ”をｐＭＯＳトランジスタ１９６〜１９８とｎＭＯＳ
トランジスタ１９９、２００で構成してＮＯＲ機能を持
たせ、反転入力端子Ｄ１ＮとＤ２ＮのデータのＮＯＲ演
算を行うようにしたものである。

【００１７】また、図１４は図１２のＤＦＦの反転入力
端子ＤＮを削除して、入力端子Ｄのデータをインバータ
２０１を介してマスタ側ラッチＢ ＥＳに入力させるよ
うにしたものである。

【００１８】さらに、図１５は一方のマスタ側ラッチ
Ａ”を図１４に示したＤＦＦと同様の構成にし、他方の
マスタ側ラッチＢ’を図１２に示したＤＦＦと同様の構
成にして、このラッチＢ’の入力側に入力端子Ｄ１、Ｄ
２のデータのＮＡＮＤを演算するナンドゲート２０２を
接続したものである。

【００１９】前記した図１２のＤＦＦのマスタ側ラッチ
Ａ’、Ｂ’では、クロック信号ＣＬＫがローレベルで
は、ｐＭＯＳトランジスタ１６２、１６２’が導通状態
となり、入力端子Ｄ、ＤＮの入力に応じて、トランジス
タ１６１と１６３が、あるいはトランジスタ１６１’と
１６３’が、互いに排他的に、導通／遮断となりインバ
ータとして機能する。入力端子Ｄの反転信号を入力端子
ＤＮに加えるので、トランジスタ１６３と１６３’は一
方が導通するとき他方が遮断する。一方、クロック信号
ＣＬＫがハイレベルでは、トランジスタ１６２、１６
２’が遮断状態となり、出力ノード１８１や１８１’に
対するハイレベル信号の供給が停止する。

【００２０】したがって、クロック信号ＣＬＫがハイレ
ベルになる直前の出力ノード１８１、１８１’のレベル
がローレベルであれば、そのローレベルデータをそのま
ま保持する。しかし、クロック信号ＣＬＫがハイレベル
になる直前の出力ノード１８１、１８１’のレベルがハ
イレベルであった場合には、トランジスタ１６３、１６
３’に対する入力がハイレベルになり、そのトランジス
タ１６３、１６３’が導通状態になると、その出力ノー
ド１８１、１８１’がローレベルに引かれるため、その
ハイレベルデータは保持されない。また、この出力ノー
ド１８１、１８１’のレベルは、クロック信号ＣＬＫが
ハイレベルの状態において、一旦ハイレベルからローレ
ベルに引かれると、トランジスタ１６２、１６２’が遮
断状態であるので、クロックサイクルのオーダーの時間
でハイレベルに復帰することはない。

【００２１】一方、スレーブ側ラッチＣ’では、出力ノ
ード１８２、１８３のいずれか一方を、それぞれのノー
ドに付加している縦積み２段のｎＭＯＳトランジスタ１
６４と１６５、または１６６と１６７を導通状態にし
て、ローレベルに引き込むことにより書き込みを行う。
トランジスタ１６４と１６５の組、または１６６と１６
７の組のどちらか一方の組が導通状態になるのは、クロ
ック信号ＣＬＫがハイレベルで、スレーブ側ラッチＣ’
の入力ノード１８４、１８５のいずれか一方にハイレベ
ル信号が入る場合のみである。

【００２２】また、この出力ノード１８２、１８３のロ
ーレベルへの引き込みは、一旦、書き込みが完了すれ
ば、意味がなくなる。すなわち、入力ノード１８４、１
８５の両方にローレベル信号が印加して、トランジスタ
１６４、１６６の両方が遮断してもかまわない。言い替
えると、入力ノード１８４、１８５のいずれか一方の入
力がハイレベルなれば、書き込みが完了した後は、ロー
レベルに遷移してもかまわないことを意味している。

【００２３】したがって、このスレーブ側ラッチＣ’の
特性は、データのローレベル側しか保持できないマスタ
側ラッチＡ’、Ｂ’のラッチ機能を補うことができる。
もう少し補足すれば、クロック信号ＣＬＫをローレベル
からハイレベルに遷移させ、マスタ側ラッチＡ’、Ｂ’
を保持モードに切り替えたとき、これと同時に起こるマ
スタ側ラッチＡ’、Ｂ’の側から保持データのスレーブ
側ラッチＣ’への転送が正しく行われるように、ノード
１８１又は１８１’のハイレベルデータが、スレーブ側
ラッチＣ’の書き込みが完了するまで保持されてさえい
れば良いことが分かる。

【００２４】ここで、スレーブ側ラッチＣ’の書き込み
が完了するまでの期間、すなわち、マスター側ラッチ
Ａ’、Ｂ’におけるハイレベルのデータ保持時間は、Ｄ
ＦＦを使用する論理回路のサイクルタイムに比べて充分
短い。このことは、マスタ側ラッチＡ’、Ｂ’に対する
クロック信号ＣＬＫのローレベルからハイレベルへの立
上りエッジから入力データを保持する時間（以後、ホー
ルドタイムと呼ぶ。）を長くすることで、マスタ側ラッ
チＡ’、Ｂ’におけるハイレベルのデータの保持を、必
要な時間だけ確保できることを意味している。

【００２５】換言すれば、これまでの回路では、ホール
ドタイムがマスタ側ラッチの保持ノード（図１２ではノ
ード１８１、１８１’）への書き込みが完了するまでの
時間として決っていたのが、マスタ側ラッチの保持ノー
ドへのローベル書き込みが完了するまでの時間か、ある
いはマスタ側ラッチの保持ノードに書き込まれたハイレ
ベルのデータのスレーブ側ラッチへの転送が完了するま
での時間かの、いずれか長い方の時間にまで伸びると言
える。

【００２６】このため、このＤＦＦはホールドタイム
が、それまでのＤＦＦに比べて若干長くなってしまう欠
点がある。また、出力ノード１８２、１８３をノーレベ
ルに引き込むことだけで書き込みを行うため、スレーブ
側ラッチＣ’の動作が遅くなるばかりか、消費電力も大
きくなる欠点があった。以上は、図１３〜図１５の回路
においても同様であった。

【００２７】

【発明が解決しようとする課題】以上説明したように、
従来の回路ではいずれも、ホールドタイムの短縮、素子
数低減、全体の消費電力低減等を達成することができな
かった。本発明の目的は、これらの問題を解決し、ホー
ルドタイムを短縮化し、高速化、低消費電力化等も達成
できのようにしたＤＦＦを提供することにある。

【００２８】

【課題を解決するための手段】第１の発明は、１又は２
以上のデータ入力端子に入力したデータを演算して第１
の出力ノードに出力するＣＭＯＳ構成であって、且つク
ロックがハイレベルのとき前記第１の出力ノードへのハ
イレベル供給がオフされる第１のマスタ側ラッチ、前記
第１の出力ノードのデータを反転して第２の出力ノード
に出力するＣＭＯＳ構成であって、且つ前記クロックが
ハイレベルのとき前記第２の出力ノードへのハイレベル
供給がオフされる第２のマスタ側ラッチ、前記第１のマ
スタ側ラッチの前記第１の出力ノードのデータを受ける
第１の入力ノードと別に設けた第３の出力ノードとの間
に接続され、前記第１の入力ノードがハイレベルのとき
前記クロックがハイレベルとなることによりローレベル
データを前記第３の出力ノードに出力する第１のデータ
伝達手段と、前記第２のマスタ側ラッチの前記第２の出
力ノードのデータを受ける第２の入力ノードと別に設け
た第４の出力ノードとの間に接続され、前記第２の入力
ノードがハイレベルのとき前記クロックがハイレベルと
なることによりローレベルデータを前記第４の出力ノー
ドに出力する第２のデータ伝達手段と、前記第３および
第４の出力ノードの間に接続された逆並列接続インバー
タとからなるスレーブ側ラッチ、を具備するよう構成し
た。

【００２９】第２の発明は、第１の発明において、前記
第２のマスタ側ラッチの第２の出力ノードがローレベル
で且つ前記クロックがハイレベルとなるとき、前記スレ
ーブ側ラッチの前記第３の出力ノードとローレベル供給
源との間を導通させる手段を設けて構成した。

【００３０】第３の発明は、第１の発明において、前記
スレーブ側ラッチの前記第１のデータ伝達手段を、前記
第１の入力ノードがハイレベルのときローレベルデータ
を出力する手段と、該ローレベルデータを前記クロック
により前記第３の出力ノードに伝達する第１の導通手段
とからなる第３のデータ伝達手段に代え、前記スレーブ
側ラッチの前記第２のデータ伝達手段を、前記第２の入
力ノードのデータを反転するインバータと、該インバー
タの出力データを前記クロックにより前記第４の出力ノ
ードに前記第１の導通手段と同期して伝達する第２の導
通手段とからなる第４のデータ伝達手段に代え、且つ前
記インバータの出力データがハイレベルのとき、前記第
３のデータ伝達手段と前記第１の導通手段との共通接続
点をローレベル供給源に対して導通させる手段を設けて
構成した。

【００３１】

【発明の実施の形態】

［第１の実施の形態］図１は本発明の第１の実施の形態
のＤＦＦの構成を示す回路図である。Ａは第１のマスタ
側ラッチを構成する回路で、ｐＭＯＳトランジスタ１、
２、ｎＭＯＳトランジスタ３からなる。またＢは第２の
マスタ側ラッチを構成する回路で、ｐＭＯＳトランジス
タ１’、２’、ｎＭＯＳトランジスタ３’からなる。Ｃ
はスレーブ側ラッチを構成する回路で、ｎＭＯＳトラン
ジスタ４、５（第１のデータ伝達手段）、ｎＭＯＳトラ
ンジスタ６、７（第２のデータ伝達手段）逆並列接続し
たインバータ８、９からなる。１０、１１もインバータ
である。

【００３２】マスタ側ラッチＡ、Ｂは、共にローレベル
のみを保持することのできるダイナミックラッチであ
る。ここでは、マスタ側ラッチＡの出力ノード１２をス
レーブ側ラッチＣの入力ノード１４の他に、マスタ側ラ
ッチＢの入力ノード１３にも接続している。これによ
り、このマスタ側ラッチＢの出力ノード１２’には、ハ
イレベル、ローレベルのいずれも保持されるようにな
る。これは、クロック信号ＣＬＫがローレベルからハイ
レベルに切り替わった後に、出力ノード１２はローレベ
ル保持機能によりローレベルからハイレベルに遷移する
ことがないために、出力ノード１２’のハイレベルがロ
ーレベルに落ちることがなくなるからである。つまり、
出力ノード１２’については、ハイレベル保持機能も加
わることになるのである。

【００３３】これによって、クロック信号ＣＬＫがハイ
レベルに遷移した後、入力端子Ｄの入力データがハイレ
ベルからローレベルに遷移したとしても、出力ノード１
２’に保持されるべきハイレベルの信号が消失すること
がなくなるため、トランジスタ６を介して行われるスレ
ーブ側ラッチＣに対する書き込みが、前述した図１２の
回路のように、クロック信号ＣＬＫがハイレベルに遷移
した直後に中断することがなくなる。すなわち、クロッ
ク信号ＣＬＫがハイレベルに遷移した後、入力端子Ｄの
ハイレベル側のデータについては、図１２の回路のよう
には入力レベルを保持する必要がなくなる。

【００３４】このことは、入力端子Ｄのデータのハイレ
ベル側については、ホールドタイムを確保する必要がな
くなること、すわなち、実効的なホールドタイムを短く
することができることを意味している。ただし、図１の
回路構成では、、出力ノード１６とローレベル供給源と
の間の導通を、ハイレベル側の保持機能のないマスタ側
ラッチＡの出力ノード１２のみで制御しているため、入
力端子Ｄのローレベル側のホールドタイムは、改善され
ることはない。

【００３５】このように、ローレベルのみを保持する機
能を有するマスタ側ラッチＡ、Ｂを２段直列に接続する
ことによって、２段目からはローレベル、ハイレベル共
に保持される出力データを得ることができ、これをスレ
ーブ側ラッチＣへの書き込みに利用することで、入力デ
ータのハイレベル側のホールドタイムの短縮が可能どな
る。

【００３６】［第２の実施の形態］図２は第２の実施の
形態のＤＦＦの構成を示す回路図である。この図２のＤ
ＦＦは、図１に示した第１のマスタ側ラッチＡを、２入
力のＮＡＮＤ機能を有する第１のマスタ側ラッチＡ１と
したものである。このマスタ側ラッチＡ１は、ｐＭＯＳ
トランジスタ２１〜２３と、ｎＭＯＳトランジスタ２
４、２５から構成されている。入力端子Ｄ１、Ｄ２に印
加されたデータのＮＡＮＤ演算結果が、出力ノード１２
から出力する。

【００３７】このように、本発明のＤＦＦでは、第１の
マスタ側ラッチＡ１に論理演算機能を組み込むことがで
きるため、ローレベルしか保持できないダイナミックラ
ッチを２個のマスタ側ラッチ双方に用いる従来の構成
（図１３、図１５）場合に比べて、ホールドタイムが短
縮された低電力、高速な論理演算機能付きのＤＦＦを、
少ないトランジスタ数で実現できる利点がある。

【００３８】［第３の実施の形態］図３は第３の実施の
形態のＤＦＦの構成を示す回路図である。この図３で
は、図１に示したＤＦＦのスレーブ側ラッチＣに改変を
加えてラッチＣ１としたものである。すなわち、図１の
スレーブ側ラッチＣのｎＭＯＳトランジスタ５、７を１
個のｎＭＯＳトランジスタ２６に代えてトランジスタを
１個削減すると共に、新たにインバータ２７を追加し
て、このインバータ２７により駆動されるｎＭＯＳトラ
ンジスタ２８をｎＭＯＳトランジスタ４に並列接続した
ものである。

【００３９】これは、出力ノード１６とローレベル供給
源との間を導通させる手段として、クロック信号ＣＬＫ
がハイレベルに遷移した後、保持が保証されるノード１
２’のローレベルを条件にして、ノード１６とローレベ
ル供給源との間を導通するためである。これによって、
高速性の保持と、入力端子Ｄのローレベル側のホールド
タイム短縮の両立が可能となる。すなわち、マスタ側ラ
ッチＡによるトランジスタ４の調節の駆動によって高速
性が、またマスタ側ラッチＢからのインバータ２７を介
したトランジスタ２８の駆動によって入力データのロー
レベル側のホールドタイムの短縮化が、達成される。以
上により、入力データのハイレベル側、ローレベル側の
ホールドタイムの短縮化が可能となる。

【００４０】［第４の実施の形態］図４は第４の実施の
形態のＤＦＦの構成を示す回路図である。これは図１の
ＤＦＦのスレーブ側ラッチＣに改変を加えたものであ
る。図４では、一層の高速化を図るために、スレーブ側
ラッチＣ２の書き込み時に、出力ノード１６又は１７を
ハイレベル側にも引き上げることができるようにしたも
のである。

【００４１】すなわち、このノード１６、１７にｎＭＯ
Ｓトランジスタ２９、３０を接続してトランスミッショ
ンゲート（第１、第２の導通手段）として機能させ、ト
ランジスタ２９、３０の入力側（ノード１６、１７と反
対側）を、ハイレベル、ローレベルの両方の出力が可能
なドライバ（トランジスタ２９に対してｎＭＯＳトラン
ジスタ３２、３３、トランジスタ３０に対してはインバ
ータ３１）で駆動している。これによって、ノード１６
をローレベルに引き下げる場合には、ノード１７をトハ
イレベルに引き上げ、逆にノード１６をハイレベルに引
き上げる場合にはノード１７をローレベルに引き下げ
る、いわゆるプッシュプルの駆動による高速な書き込み
動作が実現され、さらにスレーブ側ラッチＣ２に流れる
貫通電流が減少し消費電力が低減される。

【００４２】また、インバータ３１は、ｎＭＯＳトラン
ジスタ３０にローレベル、ハイレベルのデータを送るの
みではなく、ｎＭＯＳトランジスタ２９の入力側とロー
レベル供給源との間に接続したｎＭＯＳトランジスタ３
４（図３のｎＭＯＳトランジスタ２８に相当）にもその
データを供給しており、第３の実施の形態（図３）で説
明したインバータ２７とトランジスタ２８の組み合せと
同様に、入力データのローレベル側のホールドタイムの
短縮化を実現しており、このときインバータ３１が共用
され、トランジスタ数を増加させることなく、ホールド
タイムの短縮化と一層の高速化が可能となる。

【００４３】［その他の実施の形態］なお、前記した第
１〜第４の実施の形態の説明においては、スレーブ側ラ
ッチＣ、Ｃ１、Ｃ２の出力ノード１６、１７の間を、イ
ンバータ８、９の逆並列接続で構成したが、このインバ
ータ８、９は必ずしもｎＭＯＳトランジスタとｐＭＯＳ
トランジスタを組み合せた標準的なものに限られるもの
ではない。

【００４４】例えば、図１の構成においては、このイン
バータ８、９は、ｎＭＯＳトランジスタを省略する構成
であっても良い。ただし、この場合は、出力ノード１
６、１７のローレベルへの引き下げが、ｎＭＯＳトラン
ジスタ４、５、あるいは６、７で行うダイナミック動作
となるため、スレーブ側ラッチ回路Ｃもダイナミック動
作となり、ＤＦＦの全体の動作がダイナミック型とな
る。

【００４５】

【発明の効果】以上から本発明によれば、第１、第２の
マスタ側ラッチにそれ自体ではローレベルしか保持する
ことができないダイナミック型ラッチを用いながらも、
ホールドタイムを従来のＤＦＦと同等にまで短縮するこ
とができる。また、ホールドタイム短縮用のインバータ
をプッシュプル駆動書き込みに用いるドライバと兼用す
ることで、トランジスタ数の増加を最小限に抑えて、一
層のＤＦＦの高速化、低消費電力化を実現できる。

【００４６】このように、本発明は、マスタ側ラッチに
ローレベルしか保持できないダイナミック型ラッチを、
スレーブ側ラッチにハイレベルが入力された場合にのみ
書き込みが行われるラッチを用いて構成したＤＦＦの本
来の高速性、低消費電力性を損なうことがないばかりか
更にこれを増進させながら、唯一の欠点ともいうべきホ
ールドタイムが若干大きい点を改善できるという大きな
利点がある。したがって、種々のＩＣ、ＬＳＩの基本の
論理回路として広く利用されることが期待される。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態のＤＦＦの構成を
示す回路図である。

【図２】 本発明の第２の実施の形態のＤＦＦの構成を
示す回路図である。

【図３】 本発明の第３の実施の形態のＤＦＦの構成を
示す回路図である。

【図４】 本発明の第４の実施の形態のＤＦＦの構成を
示す回路図である。

【図５】 従来の第１のＤＦＦの構成を示す回路図であ
る。

【図６】 従来の第２のＤＦＦの構成を示す回路図であ
る。

【図７】 従来の第３のＤＦＦの構成を示す回路図であ
る。

【図８】 従来の第４のＤＦＦの構成を示す回路図であ
る。

【図９】 従来の第５のＤＦＦの構成を示す回路図であ
る。

【図１０】 従来の第６のＤＦＦの構成を示す回路図で
ある。

【図１１】 従来の第７のＤＦＦの構成を示す回路図で
ある。

【図１２】 従来の第８のＤＦＦの構成を示す回路図で
ある。

【図１３】 従来の第９のＤＦＦの構成を示す回路図で
ある。

【図１４】 従来の第１０のＤＦＦの構成を示す回路図
である。

【図１５】 従来の第１１のＤＦＦの構成を示す回路図
である。

【符号の説明】

Ａ、Ａ１：第１のマスタ側ラッチ、Ｂ：第２のマスタ側
ラッチ、Ｃ、Ｃ１、Ｃ２：スレーブ側ラッチ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】１又は２以上のデータ入力端子に入力した
   データを演算して第１の出力ノードに出力するＣＭＯＳ
   構成であって、且つクロックがハイレベルのとき前記第
   １の出力ノードへのハイレベル供給がオフされる第１の
   マスタ側ラッチ、 前記第１の出力ノードのデータを反転して第２の出力ノ
   ードに出力するＣＭＯＳ構成であって、且つ前記クロッ
   クがハイレベルのとき前記第２の出力ノードへのハイレ
   ベル供給がオフされる第２のマスタ側ラッチ、 前記第１のマスタ側ラッチの前記第１の出力ノードのデ
   ータを受ける第１の入力ノードと別に設けた第３の出力
   ノードとの間に接続され、前記第１の入力ノードがハイ
   レベルのとき前記クロックがハイレベルとなることによ
   りローレベルデータを前記第３の出力ノードに出力する
   第１のデータ伝達手段と、前記第２のマスタ側ラッチの
   前記第２の出力ノードのデータを受ける第２の入力ノー
   ドと別に設けた第４の出力ノードとの間に接続され、前
   記第２の入力ノードがハイレベルのとき前記クロックが
   ハイレベルとなることによりローレベルデータを前記第
   ４の出力ノードに出力する第２のデータ伝達手段と、前
   記第３および第４の出力ノードの間に接続された逆並列
   接続インバータとからなるスレーブ側ラッチ、 を具備することを特徴とするＤ型フリップフロップ。
2. 【請求項２】前記第２のマスタ側ラッチの第２の出力ノ
   ードがローレベルで且つ前記クロックがハイレベルとな
   るとき、前記スレーブ側ラッチの前記第３の出力ノード
   とローレベル供給源との間を導通させる手段を設けたこ
   とを特徴とする請求項１に記載のＤ型フリップフロッ
   プ。
3. 【請求項３】前記スレーブ側ラッチの前記第１のデータ
   伝達手段を、前記第１の入力ノードがハイレベルのとき
   ローレベルデータを出力する手段と、該ローレベルデー
   タを前記クロックにより前記第３の出力ノードに伝達す
   る第１の導通手段とからなる第３のデータ伝達手段に代
   え、 前記スレーブ側ラッチの前記第２のデータ伝達手段を、
   前記第２の入力ノードのデータを反転するインバータ
   と、該インバータの出力データを前記クロックにより前
   記第４の出力ノードに前記第１の導通手段と同期して伝
   達する第２の導通手段とからなる第４のデータ伝達手段
   に代え、 且つ前記インバータの出力データがハイレベルのとき、
   前記第３のデータ伝達手段と前記第１の導通手段との共
   通接続点をローレベル供給源に対して導通させる手段を
   設けたことを特徴とする請求項１に記載のＤ型フリップ
   フロップ。