JPH1097231A - コンピュータシステムにおいてテレビジョンシステム上に表示するスケールダウンされたイメージを生成するための方法および装置 - Google Patents

コンピュータシステムにおいてテレビジョンシステム上に表示するスケールダウンされたイメージを生成するための方法および装置

Info

Publication number
JPH1097231A
JPH1097231A JP9164763A JP16476397A JPH1097231A JP H1097231 A JPH1097231 A JP H1097231A JP 9164763 A JP9164763 A JP 9164763A JP 16476397 A JP16476397 A JP 16476397A JP H1097231 A JPH1097231 A JP H1097231A
Authority
JP
Japan
Prior art keywords
image horizontal
horizontal lines
display image
scaled
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9164763A
Other languages
English (en)
Inventor
Iglit Alexander
イグリット アレクサンダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cirrus Logic Inc
Original Assignee
Cirrus Logic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cirrus Logic Inc filed Critical Cirrus Logic Inc
Publication of JPH1097231A publication Critical patent/JPH1097231A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
    • G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
    • G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
    • G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0224—Details of interlacing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0414—Vertical resolution change
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0421—Horizontal resolution change
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/64—Circuits for processing colour signals
    • H04N9/641—Multi-purpose receivers, e.g. for auxiliary information

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Graphics (AREA)
  • Signal Processing (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Television Systems (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 テレビジョン用のスケールダウンされたイメ
ージを生成する。 【解決手段】 グラフィックスコントローラ回路は画素
データ生成器、変換器３３０、クロック生成回路３１
０、コントロールロジック３４０を備える。画素データ
生成器は第１、第２の表示イメージ水平ラインのセット
を生成し、第１のセットは第２のセットとは異なる数の
水平ラインを有する。変換器は、第１、第２のセットか
ら第１、第２のスケールダウンイメージ水平ラインを生
成し、クロック生成回路は、画素データ生成器に第１、
第２の表示イメージ水平ラインのセットを生成させるク
ロック信号のセットを画素データ生成器に対して生成
し、コントロールロジックは画素データ生成器が第１、
第２の表示イメージ水平ラインのセットを生成するとき
にクロック生成回路にクロック信号のセットを第１、第
２の周波数で生成させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータグラ
フィックスシステム一般に関し、より詳細にはスケール
ダウンされた画像イメージをテレビジョンシステム上で
表示するための方法および装置に関する。
【０００２】
【従来の技術】コンピュータシステムは、テレビジョン
システムを出力表示装置として用いることがある。本明
細書において、「テレビジョン」という用語は、NTSC、
PAL、またはSECAMテレビジョン、受像機、モニタ等を含
むがこれに限定されない。また、本明細書において、
「テレビジョン」という用語は、アナログ（例えばMUSE
など）またはデジタルのHDTVを包含する、他のタイプま
たはフォーマットのテレビジョンディスプレイを指す場
合もある。
【０００３】
【発明が解決しようとする課題】しかし、上記のような
コンピュータシステムはテレビジョンシステムが要求す
る入力とは異なる特性を有する出力を生成するように設
計されている場合がある。例えば、VGA規格に沿ったコ
ンピュータシステムは、640画素×480画素の出力イメー
ジを、７２フレーム／秒で生成し得る。一方、NTSC規格
に沿ったテレビジョンシシステムは、図１ａに示すよう
に各々２６２．５ラインの奇数および偶数のインターレ
ースフィールドに分割される、５２５本の水平ラインを
有し得る。
【０００４】図１ａは、NTSCイメージ（または他のイン
ターレースイメージ）を示している。NTSCイメージの各
フレームは、インターレースされた奇数フィールドおよ
び偶数フィールドからなっている。図１ｂは、奇数番号
の走査線を有する奇数フィールドである、フィールド１
を示している。図１ｃは、偶数番号の走査線を有する偶
数フィールドである、フィールド２を示している。２つ
のフィールドはインターレースされることにより、図１
ａに示す複合フレームを生成する。図１ａに示す各フレ
ームは、所定のフレームレートでリフレッシュされ得
る。NTSCイメージの場合そのようなフレームレートは例
えば３０Hzである。フィールドはフレームレートの２倍
のフィールドレート（すなわちNTSCイメージの場合例え
ば６０Hz）でリフレッシュされ得る。
【０００５】NTSC画像信号の５２５本の水平ラインのう
ちいくつかは、プレ−イコライジングパルス（３本の水
平ラインを占有）、垂直シンクパルスインタバル（３本
の水平ラインを占有）、ポスト−イコライジイグパルス
（３本の水平ラインを占有）、および１０本〜１４本の
非画像ライン（基準サブキャリアフェーズ、クローズド
キャプション、スクランブル解除データ、その他のいわ
ゆる「イン・バンド・データ」に用いられ得る）を含
む、いわゆる垂直ブランキングインタバル（VBI）に占
有される。その結果、NTSC画像信号の５２５本の水平ラ
インのうち、アクティブ画像(active video)に利用可能
なものは４８０本のみになる。
【０００６】これらの４８０本のアクティブ画像は、64
0画素×480画素解像度であるVGAディスプレイの４８０
本分の画素データを表示するために比較的容易に用いる
ことができる。しかしコンピュータモニタとは異なり、
テレビジョンは、ピクチャが画像ディスプレイ全体（例
えば画像管）を埋めるようにするために、オーバースキ
ャンとして知られる技術を用いる。不都合なことに、こ
のオーバースキャン技術をコンピュータシステムの出力
に適用すると表示イメージの上下部分および左右部分が
短縮されてしまうことがある。コンピュータディスプレ
イ上のイメージにおいてそのような短縮は容認されざる
ものである。なぜなら、表示イメージの短縮部分に有益
な情報が現れている可能性があるからである。
【０００７】従って、高解像度コンピュータシステム
（VGA、SVGA等）画像表示をテレビジョン上で得るため
には、ディスプレイの垂直解像度を減少させることによ
ってテレビジョンの制約に適合させなければならない。
多くの市販のテレビジョンにおいて、垂直オーバースキ
ャンが１５％を越えることはまれである。従って、もし
コンピュータシステムの出力表示イメージが４００ライ
ン内（NTSCテレビジョンの場合）に収まるように調整で
きれば、表示イメージの全てがオーバースキャンに起因
する短縮なしにテレビジョンシステム上に現れることに
なる。コンピュータシステム出力表示はこれよりも多く
の水平ライン（VGA規格の場合で４８０本の水平ライ
ン、SVGA規格の場合で７６８本の水平ライン）を含み得
るので、水平ラインをフィルタリングすることによって
コンピュータシステム出力表示をスケールダウンする必
要がある。
【０００８】高解像度コンピュータシステム画像出力
を、テレビジョン等のインターレース画像ディスプレイ
上で表示しようとするとき、さらなる問題が発生する。
すなわち、高解像度コンピュータシステム（例えばVGA
やSVGA等）は、イメージデータを、ノンインターレース
形式で個々の画素データとしてビデオメモリ（VMEM）に
格納している場合がある。ビデオメモリから順に走査さ
れて得られる画素データは、アナログ形式に変換されて
VGA互換モニタ上で表示され得る。フリッカのない表示
イメージを生成するためには、VGA互換モニタを比較的
高いリフレッシュレート（例えば６０または７０Hz）で
リフレッシュすることにより、残像現象を利用すればよ
い。
【０００９】しかし、テレビジョンなどのインターレー
ス画像ディスプレイは、これより低いフレームレート、
例えば３０Hzでリフレッシュされる場合がある。解像度
もコントラストも比較的低い典型的なアナログテレビジ
ョン信号においては、このようなリフレッシュレートで
もフリッカを認知することなく鑑賞を行うことができ
る。しかし、グラフィックス表示イメージなどのコンピ
ュータ表示イメージは、高コントラストイメージ、すな
わち高さが１画素（すなわち１水平ライン）の水平ライ
ンあるいはエッジを有するようなイメージを含んでいる
場合がある。このようなラインは２つのインターレース
されるフィールド（偶数および奇数フィールド）のうち
の一方にしか現れないために、各フレーム毎につき一度
しかリフレッシュされないことがある。観察者にとっ
て、そのようなラインあるいはエッジは、認識し得るフ
リッカとなり、イメージの鑑賞を不快なものにし得る。
【００１０】一般に、上記のようなフリッカ効果は、水
平エッジまたは細い水平ラインにおいてラインまたはエ
ッジの輝度(intensity)または色が反対側のフィールド
中の隣接ラインと実質的に異なる場合に（すなわち高コ
ントラスト領域で）、観察されるとされている。例え
ば、白色を背景とした黒色水平ラインは、このようなフ
リッカ効果を示す場合がある。フリッカを減少させる技
術の一つとして、インターレースされたディスプレイの
各ラインを、一本以上の隣接ラインと平均化あるいはそ
の他の組み合わせを行うことにより、隣接ライン間の見
かけ上のコントラストを減少させてフリッカを減少させ
るものがある。
【００１１】従来技術のコンピュータシステムには、コ
ンピュータシステム出力イメージの隣接水平ラインを組
み合わせてコンピュータシステム出力イメージをテレビ
ジョン上での表示のためにスケールダウンするための追
加的な回路を有するものもある。このようなスケールダ
ウンは、上述のようなテレビジョン上の出力イメージの
短縮現象を避け、あるいは高解像度コンピュータシステ
ム出力イメージを一つフィールド（図１ｂおよび図１
ｃ）に納めるために必要であり得る。上記追加的な回路
は、既存の回路（例えば、VGAまたばSVGA互換出力イメ
ージを生成する回路）を変形したものでも、あるいは、
そのような既存の回路の出力を修飾するための別のモジ
ュールとして実現してもよい。
【００１２】しかし、そのような追加的な回路の設計は
往々にして複雑になり得る。なぜなら、コンピュータシ
ステム出力イメージ中の水平ラインの数は、テレビジョ
ンディスプレイの１フレーム中の水平ライン数の整数倍
でないことがあるためである。例えば、VGA出力イメー
ジをNTSCテレビジョン上で表示するためには、上述のよ
うに、４８０本の水平ラインから１テレビジョンフレー
ム毎につき４００ラインまでダウンスケーリングするこ
とが必要になることがある。
【００１３】従来技術におけるコンピュータシステムで
は、水平VGAライン６本毎につき１本を落とす（あるい
は無視する）ことにより、残り５本のVGA水平ラインを
組み合わせて５本のテレビジョン表示用水平ラインを生
成することがある。コンピュータシステムがこのように
水平VGAラインを落とすのは、テレビジョンが所定の一
定レート（例えばNTSCテレビジョンの場合は毎６３．５
６マイクロ秒につき一本のラインのレート）で入力を必
要とすることがあるためである。
【００１４】上記のような従来技術によるシステムの一
つの問題は、ライン落ちのために表示情報が失われ得る
点である。例えば、スプレッドシート／グラフィックス
／CADアプリケーションは、高さが１画素（すなわち１
水平ライン分）の水平ラインを生成することがあるが、
そのような水平ラインは落ちてしまうことがある。ライ
ン落ちのもう一つの問題は、落ちたラインに対応する情
報が一部のフレームにおいてのみリフレッシュされるこ
とに起因するフリッカが発生し得ることである。コンピ
ュータディスプレイでは高コントラストが一般に存在し
得るために、フリッカの問題と情報損失の問題が重なる
ことがある。このような問題のために、テレビジョンデ
ィスプレイの品質が不十分なものになり得る。
【００１５】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、表示イメージをスケ
ールダウンすることにより、フリッカの発生および表示
情報の損失を低減して高品質な表示を実現するようにテ
レビジョン用のスケールダウンされたイメージを生成す
る、グラフィックスコントローラ回路を提供することに
ある。
【００１６】
【課題を解決するための手段】以下の記載において、表
示イメージをスケールダウンすることによってスケール
ダウンされたイメージ（スケールダウンイメージ）を生
成する、本発明のグラフィックスコントローラ回路につ
いて説明する。
【００１７】表示イメージは複数の表示イメージ水平ラ
インを有し得、スケールダウンされたイメージは複数の
スケールダウンイメージ水平ラインを有し得る。本発明
によるグラフィックスコントローラ回路は、第１の表示
イメージ水平ラインのセットと、第２の表示イメージ水
平ラインのセットとを生成するための画素データ生成器
を有していてもよい。ここで、第１の表示イメージ水平
ラインのセットおよび第２の表示イメージ水平ラインの
セットは、複数の表示イメージ水平ライン中に含まれ
る。
【００１８】上記グラフィックスコントローラ回路に含
まれる変換器は、該第１の表示イメージ水平ラインのセ
ットを組み合わせることにより第１のスケールダウンイ
メージ水平ラインを生成し、該第２の表示イメージ水平
ラインのセットを組み合わせることにより第２のスケー
ルダウンイメージ水平ラインを生成してもよい。この表
示イメージ水平ラインの２つのセットは異なる数の水平
ラインを有していてもよい。該第１のスケールダウンイ
メージ水平ラインのセットおよび該第２のスケールダウ
ンイメージ水平ラインのセットは該複数のスケールダウ
ンイメージ水平ラインに含まれてもよい。
【００１９】上記グラフィックスコントローラ回路に含
まれるクロック生成回路は、該画素データ生成器に該第
１の表示イメージ水平ラインのセットおよび該第２の表
示イメージ水平ラインのセットを生成させるためのクロ
ック信号のセットを、生成してもよい。コントロールロ
ジックは、該画素データ生成器が該第１の表示イメージ
水平ラインを生成するときには該クロック生成回路に該
クロック信号のセットを第１の周波数で生成させ、ま
た、該画素データ生成器が該第２の表示イメージ水平ラ
インを生成するときには該クロック生成回路に該クロッ
ク信号のセットを第２の周波数で生成させてもよい。
【００２０】異なる周波数のクロック信号を用いること
により、本発明のグラフィックスコントローラ回路は、
前記第１の表示イメージ水平ラインのセットおよび前記
第２の表示イメージ水平ラインのセットを、同じ時間で
生成し得る。従って変換器は第１および第２のスケール
ダウンされたイメージ水平ラインを同じ時間で生成し得
る。
【００２１】前記変換器はテレビジョンに結合されても
よく、前記第１のスケールダウンイメージ水平ラインお
よび前記第２のスケールダウンイメージ水平ラインは、
テレビジョンへのインターレース入力中に含まれてもよ
い。コントロールロジックは、テレビジョンに要求され
る入力レートでスケールダウンイメージ水平ラインを生
成するようにクロック信号の周波数を制御してもよい。
異なる数の表示イメージ水平ラインを用いてスケールダ
ウンされたイメージ水平ラインを生成することにより、
また、異なるクロック周波数を用いることにより、本発
明のグラフィックスコントローラ回路は、スケールダウ
ン時のライン落ちを回避することができる。
【００２２】前記クロック生成回路は、前記クロック信
号のセットを前記第１の周波数で生成する周波数合成器
と、該第１の周波数の該クロック信号のセットから前記
第２の周波数を有するクロック信号のセットを生成する
クロック分周回路とを有していてもよい。マルチプレク
サは、コントロールロジックの制御下において、第１の
周波数を有するクロック信号および第２の周波数を有す
るクロック信号の一方を変換器に入力してもよい。第２
の周波数は、第１の周波数の１／２、２／３、または３
／４の周波数であってもよい。
【００２３】前記変換回路は更に、前記複数の表示イメ
ージ水平ラインを水平方向にスケールダウンすることに
よって複数の水平スケールダウンラインを生成する水平
ダウンスケーラを有してもよい。組み合わせ回路が、該
複数の水平スケールダウンラインを組み合わせることに
よって前記第１のスケールダウンイメージ水平ラインお
よび前記第２のスケールダウンイメージ水平ラインを生
成してもよい。
【００２４】本発明によるグラフィックスコントローラ
回路はさらに、前記第１のスケールダウンイメージ水平
ラインおよび前記第２のスケールダウンイメージ水平ラ
インを第１のレートで受け取り、該第１のスケールダウ
ンイメージ水平ラインおよび該第２のスケールダウンイ
メージ水平ラインを第２のレートで出力するインターレ
ース回路を有してもよい。
【００２５】本発明によるグラフィックスコントローラ
回路はまた、前記第１のスケールダウンイメージ水平ラ
インおよび前記第２のスケールダウンイメージ水平ライ
ンを水平方向にスケールアップする、水平アップスケー
ラを更に有してもよい。
【００２６】本発明によれば、複数の表示イメージ水平
ラインを含む表示イメージをスケールダウンすることに
よって、複数のスケールダウンイメージ水平ラインを含
むスケールダウンイメージを生成するグラフィックスコ
ントローラ回路が提供される。該グラフィックスコント
ローラ回路は、第１の表示イメージ水平ラインのセット
および第２の表示イメージ水平ラインのセットを生成す
る画素データ生成器であって、該第１の表示イメージ水
平ラインのセットおよび該第２の表示イメージ水平ライ
ンのセットは該複数の表示イメージ水平ラインに含ま
れ、該第１の表示イメージ水平ラインのセットは該第２
の表示イメージ水平ラインのセットとは異なる数の水平
ラインを有する、画素データ生成器と、該第１の表示イ
メージ水平ラインのセットを組み合わせることにより第
１のスケールダウンイメージ水平ラインを生成し、該第
２の表示イメージ水平ラインのセットを組み合わせるこ
とにより第２のスケールダウンイメージ水平ラインを生
成する変換器であって、該第１のスケールダウンイメー
ジ水平ラインのセットおよび該第２のスケールダウンイ
メージ水平ラインのセットは該複数のスケールダウンイ
メージ水平ラインに含まれる、変換器と、該画素データ
生成器に結合されたクロック生成回路であって、該画素
データ生成器に該第１の表示イメージ水平ラインのセッ
トおよび該第２の表示イメージ水平ラインのセットを生
成させるためのクロック信号のセットを、該画素データ
生成器に対して生成するクロック生成回路と、該クロッ
ク生成回路に結合されたコントロールロジックであっ
て、該画素データ生成器が該第１の表示イメージ水平ラ
インのセットを生成するときには該クロック生成回路に
該クロック信号のセットを第１の周波数で生成させ、該
画素データ生成器が該第２の表示イメージ水平ラインの
セットを生成するときには該クロック生成回路に該クロ
ック信号のセットを第２の周波数で生成させるコントロ
ールロジックとを有しており、そのことにより、上記目
的が達成される。
【００２７】前記画素データ生成器は、前記第１の表示
イメージ水平ラインのセットおよび前記第２の表示イメ
ージ水平ラインのセットを、前記クロック信号のセット
に応じて同じ時間で生成してもよい。
【００２８】前記変換器はテレビジョンに結合され、前
記第１のスケールダウンイメージ水平ラインおよび前記
第２のスケールダウンイメージ水平ラインは、テレビジ
ョンへのインターレース入力中に含まれてもよい。
【００２９】前記グラフィックスコントローラ回路は、
コンピュータシステム中に包含されてもよい。
【００３０】前記クロック生成回路は、前記クロック信
号のセットを前記第１の周波数で生成する周波数合成器
と、該第１の周波数の該クロック信号のセットから前記
第２の周波数を有する該クロック信号のセットを生成す
るクロック分周回路と、該周波数合成器および該クロッ
ク分周回路に結合されたマルチプレクサであって、前記
コントロールロジックの制御下において、該第１の周波
数を有する該クロック信号のセットおよび該第２の周波
数を有する該クロック信号のセットの一方を前記変換器
に入力するマルチプレクサとを有してもよい。
【００３１】前記第２の周波数は前記第１の周波数の２
／３であってもよい。
【００３２】前記第２の周波数は前記第１の周波数の３
／４であってもよい。
【００３３】前記第２の周波数は前記第１の周波数の１
／２であってもよい。
【００３４】前記変換回路は、前記複数の表示イメージ
水平ラインを水平方向にスケールダウンすることによっ
て複数の水平スケールダウンラインを生成する水平ダウ
ンスケーラと、該水平ダウンスケーラに結合された組み
合わせ回路であって、該複数の水平スケールダウンライ
ンを組み合わせることによって前記第１のスケールダウ
ンイメージ水平ラインおよび前記第２のスケールダウン
イメージ水平ラインを生成する組み合わせ回路とを有し
てもよい。
【００３５】前記組み合わせ回路は、前記複数の表示イ
メージ水平ラインの各々に対応して係数を生成する係数
生成器と、前記複数の水平スケールダウンラインの各々
を対応する係数で乗算することにより乗算出力を生成す
る乗算器と、該乗算出力と別の入力とを加算することに
より中間値を生成する加算器と、該中間値および該乗算
出力を受け取り、前記コントロールロジックの制御下に
おいて該中間値および該乗算出力の一方をマルチプレク
サ出力として選択するマルチプレクサと、該マルチプレ
クサ出力を保持し、該加算器の該別の入力として該マル
チプレクサ出力を生成するラインバッファとを有しても
よい。
【００３６】前記第１のスケールダウンイメージ水平ラ
インおよび前記第２のスケールダウンイメージ水平ライ
ンを第１のレートで受け取り、該第１のスケールダウン
イメージ水平ラインおよび該第２のスケールダウンイメ
ージ水平ラインを第２のレートで出力するインターレー
ス回路をさらに有してもよい。
【００３７】前記インターレース回路に結合された水平
アップスケーラを更に有し、該水平アップスケーラは、
前記第１のスケールダウンイメージ水平ラインおよび前
記第２のスケールダウンイメージ水平ラインを水平方向
にスケールアップしてもよい。
【００３８】また、本発明によれば、複数の表示イメー
ジ水平ラインを含む表示イメージをスケールダウンする
ことによって、複数のスケールダウンイメージ水平ライ
ンを含むスケールダウンイメージを生成し、該スケール
ダウンイメージから表示信号のセットをテレビジョンに
対して生成する、コンピュータシステムにおいて使用さ
れるグラフィックスコントローラ回路が提供される。該
グラフィックスコントローラ回路は、第１の表示イメー
ジ水平ラインのセットおよび第２の表示イメージ水平ラ
インのセットを生成する画素データ生成器であって、該
第１の表示イメージ水平ラインのセットおよび該第２の
表示イメージ水平ラインのセットは該複数の表示イメー
ジ水平ラインに含まれ、該第１の表示イメージ水平ライ
ンのセットは該第２の表示イメージ水平ラインのセット
とは異なる数の水平ラインを有する、画素データ生成器
と、該第１の表示イメージ水平ラインのセットを組み合
わせることにより第１のスケールダウンイメージ水平ラ
インを生成し、該第２の表示イメージ水平ラインのセッ
トを組み合わせることにより第２のスケールダウンイメ
ージ水平ラインを生成する変換器であって、該第１のス
ケールダウンイメージ水平ラインおよび該第２のスケー
ルダウンイメージ水平ラインは該複数のスケールダウン
イメージ水平ラインに含まれ、さらに該変換器は、該複
数の表示イメージ水平ラインを水平方向にスケールダウ
ンすることによって複数の水平スケールダウンラインを
生成する水平ダウンスケーラと、該水平ダウンスケーラ
に結合された組み合わせ回路であって、該複数の水平ス
ケールダウンラインを組み合わせることによって該第１
のスケールダウンイメージ水平ラインおよび該第２のス
ケールダウンイメージ水平ラインを生成する組み合わせ
回路と、該第１のスケールダウンイメージ水平ラインお
よび該第２のスケールダウンイメージ水平ラインを第１
のレートで受け取り、該第１のスケールダウンイメージ
水平ラインおよび該第２のスケールダウンイメージ水平
ラインを第２のレートで出力するインターレース回路で
あって、該テレビジョンが入力信号を該第２のレートで
受け取るように設計されたインターレース回路と、を有
する変換器と、該画素データ生成器に結合されたクロッ
ク生成回路であって、該画素データ生成器に該第１の表
示イメージ水平ラインのセットおよび該第２の表示イメ
ージ水平ラインのセットを生成させるためのクロック信
号のセットを、該画素データ生成器に対して生成し、さ
らに、該クロック信号のセットを該第１の周波数で生成
する周波数合成器と、該第１の周波数の該クロック信号
のセットから該第２の周波数を有する該クロック信号の
セットを生成するクロック分周回路と、該周波数合成器
および該クロック分周回路に結合されたマルチプレクサ
であって、該コントロールロジックの制御下において、
該第１の周波数を有する該クロック信号のセットおよび
該第２の周波数を有する該クロック信号のセットの一方
を該変換器に結合するマルチプレクサとを有するクロッ
ク生成回路と、該クロック生成回路に結合されたコント
ロールロジックであって、該画素データ生成器が該第１
の表示イメージ水平ラインのセットを生成するときには
該クロック生成回路に該クロック信号のセットを第１の
周波数で生成させ、該画素データ生成器が該第２の表示
イメージ水平ラインのセットを生成するときには該クロ
ック生成回路に該クロック信号のセットを第２の周波数
で生成させるコントロールロジックであって、該画素デ
ータ生成器は、該第１の表示イメージ水平ラインのセッ
トおよび該第２の表示イメージ水平ラインのセットを、
該クロック信号のセットに応じて同じ時間で生成するコ
ントロールロジックとを有しており、そのことにより、
上記目的が達成される。
【００３９】また、本発明によれば、コンピュータ表示
イメージのスケールダウンイメージを生成するコンピュ
ータシステムであって、該コンピュータシステムはテレ
ビジョン上に該スケールダウンイメージを表示するため
の表示信号のセットを生成し、該表示イメージは複数の
表示イメージ水平ラインを含み、該スケールダウンイメ
ージは複数のスケールダウンイメージ水平ラインを含む
コンピュータシステムが提供される。該コンピュータシ
ステムは、システムバスと、該システムバスを介して表
示データのセットおよび命令のセットを送るホストと、
該コンピュータ表示イメージを表示するためのディスプ
レイユニットと、該システムバスに結合されたグラフィ
ックスコントローラ回路であって、該表示データのセッ
トおよび該命令のセットを処理することによって該表示
データのセットを生成し、別の表示データのセットを生
成することによって該ディスプレイユニット上に該コン
ピュータ表示イメージを表示するグラフィックスコント
ローラ回路とを有しており、該グラフィックスコントロ
ーラ回路は、第１の表示イメージ水平ラインのセットお
よび第２の表示イメージ水平ラインのセットを生成する
画素データ生成器であって、該第１の表示イメージ水平
ラインのセットおよび該第２の表示イメージ水平ライン
のセットは該複数の表示イメージ水平ラインに含まれ、
該画素データ生成器は該別の表示信号のセットを該第１
の表示イメージ水平ラインのセットおよび該第２の表示
イメージ水平ラインのセットから生成するように設計さ
れ、該第１の表示イメージ水平ラインのセットは該第２
の表示イメージ水平ラインのセットとは異なる数の水平
ラインを有する、画素データ生成器と、該第１の表示イ
メージ水平ラインのセットを組み合わせることにより第
１のスケールダウンイメージ水平ラインを生成し、該第
２の表示イメージ水平ラインのセットを組み合わせるこ
とにより第２のスケールダウンイメージ水平ラインを生
成する変換器であって、該第１のスケールダウンイメー
ジ水平ラインおよび該第２のスケールダウンイメージ水
平ラインは該複数のスケールダウンイメージ水平ライン
に含まれる、変換器と、該画素データ生成器に結合され
たクロック生成回路であって、該画素データ生成器に該
第１の表示イメージ水平ラインのセットおよび該第２の
表示イメージ水平ラインのセットを生成させるためのク
ロック信号のセットを、該画素データ生成器に対して生
成するクロック生成回路と、該クロック生成回路に結合
されたコントロールロジックであって、該画素データ生
成器が該第１の表示イメージ水平ラインのセットを生成
するときには該クロック生成回路に該クロック信号のセ
ットを第１の周波数で生成させ、該画素データ生成器が
該第２の表示イメージ水平ラインのセットを生成すると
きには該クロック生成回路に該クロック信号のセットを
第２の周波数で生成させるコントロールロジックとを有
しており、そのことにより、上記目的が達成される。
【００４０】前記画素データ生成器は、前記第１の表示
イメージ水平ラインのセットおよび前記第２の表示イメ
ージ水平ラインのセットを、前記クロック信号のセット
に応じて同じ時間で生成してもよい。
【００４１】前記クロック生成回路は、前記クロック信
号のセットを前記第１の周波数で生成する周波数合成器
と、該第１の周波数の該クロック信号のセットから前記
第２の周波数を有する該クロック信号のセットを生成す
るクロック分周回路と、該周波数合成器および該クロッ
ク分周回路に結合されたマルチプレクサであって、前記
コントロールロジックの制御下において、該第１の周波
数を有する該クロック信号のセットおよび該第２の周波
数を有する該クロック信号のセットの一方を前記変換器
に入力するマルチプレクサとを有してもよい。
【００４２】前記第２の周波数は前記第１の周波数の２
／３であってもよい。
【００４３】前記第２の周波数は前記第１の周波数の３
／４であってもよい。
【００４４】前記第２の周波数は前記第１の周波数の１
／２であってもよい。
【００４５】前記変換回路は、前記複数の表示イメージ
水平ラインを水平方向にスケールダウンすることによっ
て複数の水平スケールダウンラインを生成する水平ダウ
ンスケーラと、該水平ダウンスケーラに結合された組み
合わせ回路であって、該複数の水平スケールダウンライ
ンを組み合わせることによって前記第１のスケールダウ
ンイメージ水平ラインおよび前記第２のスケールダウン
イメージ水平ラインを生成する組み合わせ回路とを有し
てもよい。
【００４６】前記組み合わせ回路は、前記複数の表示イ
メージ水平ラインの各々に対応して係数を生成する係数
生成器と、前記複数の水平スケールダウンラインの各々
を対応する係数で乗算することにより乗算出力を生成す
る乗算器と、該乗算出力と別の入力とを加算することに
より中間値を生成する加算器と、該中間値および該乗算
出力を受け取り、前記コントロールロジックの制御下に
おいて該中間値および該乗算出力の一方をマルチプレク
サ出力として選択するマルチプレクサと、該マルチプレ
クサ出力を保持し、該加算器の該別の入力として該マル
チプレクサ出力を生成するラインバッファとを有しても
よい。
【００４７】前記第１のスケールダウンイメージ水平ラ
インおよび前記第２のスケールダウンイメージ水平ライ
ンを第１のレートで受け取り、該第１のスケールダウン
イメージ水平ラインおよび該第２のスケールダウンイメ
ージ水平ラインを第２のレートで出力するインターレー
ス回路をさらに有してもよい。
【００４８】前記インターレース回路に結合された水平
アップスケーラを更に有し、該水平アップスケーラは、
前記第１のスケールダウンイメージ水平ラインおよび前
記第２のスケールダウンイメージ水平ラインを水平方向
にスケールアップしてもよい。 また、本発明によれ
ば、グラフィックスコントローラ回路において複数の表
示イメージ水平ラインを含む表示イメージをスケールダ
ウンすることによって、複数のスケールダウンイメージ
水平ラインを含むスケールダウンイメージを生成する方
法が提供される。該方法は、（ａ）第１の表示イメージ
水平ラインのセットおよび第２の表示イメージ水平ライ
ンのセットを生成するステップであって、該第１の表示
イメージ水平ラインのセットおよび該第２の表示イメー
ジ水平ラインのセットは該複数の表示イメージ水平ライ
ンに含まれるステップと、（ｂ）該第１の表示イメージ
水平ラインのセットを組み合わせることにより第１のス
ケールダウンイメージ水平ラインを生成し、該第２の表
示イメージ水平ラインのセットを組み合わせることによ
り第２のスケールダウンイメージ水平ラインを生成する
ステップであって、該第１のスケールダウンイメージ水
平ラインのセットおよび該第２のスケールダウンイメー
ジ水平ラインのセットは該複数のスケールダウンイメー
ジ水平ラインに含まれるステップと、（ｃ）クロック信
号のセットを送ることによって、ステップ（ａ）で該第
１の表示イメージ水平ラインのセットおよび該第２の表
示イメージ水平ラインのセットを生成するレートを制御
するステップと、（ｄ）ステップ（ａ）で該第１の表示
イメージ水平ラインのセットを生成するときには第１の
周波数の該クロック信号のセットを送り、ステップ
（ａ）で該第２の表示イメージ水平ラインのセットを生
成するときには第２の周波数の該クロック信号のセット
を送るステップとを有しており、そのことにより、上記
目的が達成される。
【００４９】前記ステップ（ａ）は、前記第１の表示イ
メージ水平ラインのセットおよび前記第２の表示イメー
ジ水平ラインのセットを、前記クロック信号のセットに
応じて同じ時間で生成してもよい。
【００５０】前記方法は、前記第１の周波数を有する前
記クロック信号のセットから第２の周波数を有する前記
クロック信号のセットを生成するステップを更に有して
もよい。
【００５１】
【発明の実施の形態】本発明のグラフィックスコントロ
ーラ回路２２０（図２に示す）について説明する。グラ
フィックスコントローラ回路２２０は、コンピュータデ
ィスプレイイメージに対応する表示信号をディスプレイ
ユニット２３０に対して生成し、コンピュータディスプ
レイイメージをテレビジョン２９９上での表示用にスケ
ールダウンする。本発明によるグラフィックスコントロ
ーラ回路２２０は、コンピュータ表示イメージに対応す
る画素データを生成するためのグラフィックスコントロ
ーラコア回路３２０（図３）を有していてもよい。
【００５２】本発明による変換回路３３０（図３）は、
テレビジョン２９９上のインターレースされたフレーム
の水平ラインを生成し得る。水平ラインを生成するため
に、変換回路３３０は、画素データまたは、テレビジョ
ン２９９への入力用に調整されたアナログ信号その他の
信号を生成してもよい。
【００５３】本応用例において、水平ラインの生成とは
一般に、後続の要素において入力として受け付け得る画
素データその他の信号データの生成を意味する。
【００５４】変換回路３３０は、異なる数のコンピュー
タディスプレイイメージ水平ラインを組み合わせること
により、インターレースされるフィールドの異なる水平
ラインを生成し得る。このような生成により、グラフィ
ックスコントローラ回路２２０は、コンピュータディス
プレイイメージの水平ライン数がテレビジョンの１フィ
ールド中の水平ライン数の整数倍になっていない場合に
おいても、コンピュータディスプレイイメージの全ての
水平ラインを利用することが可能になる。
【００５５】また、本発明のグラフィックスコントロー
ラ回路２２０は、テレビジョンフィールドの異なる水平
ラインを生成している際にグラフィックスコントローラ
コア３２０を異なるクロック周波数で駆動する、クロッ
ク生成回路３１０を有していてもよい。対応するテレビ
ジョンフィールド水平ラインを生成するために用いられ
るコンピュータディスプレイイメージ水平ライン数が大
きくなれば、クロック周波数も高くなり得る。このよう
な可変クロック周波数により、本発明のグラフィックス
コントローラ回路２２０は、テレビジョンフィールドの
各水平ラインを同じ時間で（たとえばNTSCテレビジョン
の場合６３．５６マイクロ秒）生成することが可能にな
る。このような可変クロック周波数を用いることによ
り、グラフィックスコントローラ回路２２０はライン落
ちを回避することが出来る。結果として、テレビジョン
２９９上の表示の品質が十分なものとなる。
【００５６】本発明のコンピュータシステム２００のブ
ロック図である図２を再び参照する。ホスト２１０は、
表示データおよび命令をシステムバス２１２を介してグ
ラフィックスコントローラ回路２２０に送る。このよう
な表示データは、画像（例えばRGBフォーマットで符号
化されたテレビジョン信号）、グラフィックス（イメー
ジの各画素に対応するデータ）、またはテキストデータ
を包含していてもよい。ホスト２１０は従来のものでよ
く、プロセッサおよびメモリを有し得る。システムバス
２１２は、例えばPCIバスを包含し得る。
【００５７】ディスプレイメモリ２４０は、グラフィッ
クスコントローラ回路２２０から受け取ったディスプレ
イデータをバッファし得る。ディスプレイメモリ２４０
は、ランダムアクセスメモリ（例えばDRAMやSRAMなど）
を包含し得る。ディスプレイメモリ２４０は、グラフィ
ックスコントローラ分野において、ビデオメモリまたは
VMEMとしても知られるが、コンピュータシステムにおけ
るモーション・ビデオ・ディスプレイの登場により、
「ビデオメモリ」と言う用語は不適切なものとなりつつ
ある。よって、本明細書においては、このようなメモリ
はディスプレイメモリと呼ぶことにする。
【００５８】グラフィックスコントローラ回路２２０は
ホスト２１０から表示データおよび命令を受け取り、受
け取った表示データをディスプレイメモリ２４０中に格
納し得る。グラフィックスコントローラ回路２２０は次
に、ディスプレイメモリ２４０から表示データを検索
し、ホスト２１０から受けとった命令に応じて表示デー
タを処理することにより、コンピュータディスプレイイ
メージに対応する表示信号を、ディスプレイバス２２３
を介してディスプレイユニット２３０に対して生成し得
る。ディスプレイユニット２３０は例えば、VGA、SVG
A、EGAなどの周知の規格に沿った従来のモニタであって
もよい。
【００５９】本発明によればグラフィックスコントロー
ラ回路２２０はまた、インターレースされたフィールド
（図１ｂおよび１ｃを参照）に対応する信号を、バス２
０２を介してテレビジョン２９９に対して生成し得る。
従って、テレビジョン２９９がNTSC互換型である場合、
テレビジョン２９９に対する信号はフィールド毎につき
２００本の水平ラインを有し得る。テレビジョン２９９
がPAL互換型の場合、テレビジョン２９９に対する信号
はフィールド毎につき２４０本の水平ラインを有し得
る。また、グラフィックスコントローラ回路２２０は、
テレビジョンの走査レートに従って各水平ラインを生成
してもよい。例えばNTSC互換型テレビジョン２９９の場
合、１水平ライン／６３．５６マイクロ秒である。
【００６０】図４は、本発明に従ってグラフィックスコ
ントローラ回路２２０がテレビジョン水平ライン用の信
号を生成する様子を説明するための表である。行１は、
VGAディスプレイの４８０本の水平ラインから、NTSCお
よびPALテレビジョンシステムの両方への変換を表して
いる。NTSCの場合、「NTSC変換」の列に示すように、グ
ラフィックスコントローラ回路２２０は、VGAディスプ
レイの１２本の水平ラインをテレビジョン表示用の５本
の水平ラインに変換し得る。PALの場合、VGAディスプレ
イの２本の水平ラインをテレビジョンのインターレース
されるフィールドの１本の水平ラインに変換し得る。
【００６１】VGAディスプレイの１２本の水平ラインを
テレビジョン表示用の５本の水平ラインに変換するため
に、グラフィックスコントローラ回路２２０は、１２本
のラインを５つのサブグループに論理的に分割し得る。
５つのサブグループはそれぞれ、「NTSCサブグルーピン
グ」の列に示すように（２、２、３、２、３）本の水平
ラインを有し得る。各サブグループ中の水平ラインを周
知のスキームを用いて組み合わせることにより、グラフ
ィックスコントローラ回路２２０は、１本の水平テレビ
ジョン表示ライン分の信号データを生成し得る。
【００６２】また、グラフィックスコントローラ回路２
２０は、異なるサイズのサブグループを処理する際に異
なる周波数のクロック信号を生成するための内部クロッ
ク（図３中クロック生成回路３１０として示す）を、有
していてもよい。そのような異なる周波数を用いること
により、グラフィックスコントローラ回路２２０は、各
テレビジョンディスプレイ水平ライン用の信号データを
同じ時間で生成することができる。
【００６３】例えば、行１において、３本のVGA水平ラ
インを有するサブグループからNTSCテレビジョン２９９
用の信号データを生成する間、グラフィックスコントロ
ーラ回路２２０は「NTSC 最大 Vclock 周波数」の列に
示すように、４２．９５MHzの内部クロック周波数を用
い得る。一方、２本のVGA水平ラインのみを有するサブ
グループを処理する間、グラフィックスコントローラ回
路２２０は、４２．９５MHzの２／３の内部クロック周
波数を用い得る。
【００６４】このように、ライン数の少ないサブグルー
プを処理する際にはライン数に比例した低い周波数を用
いることにより、グラフィックスコントローラ回路２２
０はテレビジョン水平ライン用の信号データを、同じ時
間で生成し得る（例えばNTSCテレビジョン２９９用の各
サブグループからは６３．５６マイクロ秒以内で）。ま
た、異なるサブグループの異なる数のラインを用いるこ
とにより、グラフィックスコントローラ回路２２０はコ
ンピュータシステムディスプレイの全ての水平ラインを
ディスプレイユニット２３０で用いることができる。可
変クロック周波数を用いることにより、本発明のグラフ
ィックスコントローラ回路２２０は、コンピュータシス
テムディスプレイの水平ライン落ちを回避することがで
きる。
【００６５】コンピュータシステムディスプレイの９６
本のラインを行３の２５本のNTSCラインに変換するため
に、グラフィックスコントローラ回路２２０は、各々４
本のラインを有する２１個のサブグループおよび、各々
３本のラインを有する４個のサブグループを用い得る。
図４の表中のPAL変換に関する列も上記と同様に説明さ
れる。例えば、行２においてコンピュータシステムディ
スプレイの６００本の水平ラインをPALディスプレイの
２４０本の水平ラインに変換するために、コントローラ
回路２２０は５本のラインからなるグループをPALディ
スプレイ用の２本のラインに変換してもよい。１グルー
プ中の５本のラインは、２本のラインおよび３本のライ
ンを有する２つのサブグループに論理的に分割し得る。
３本のラインのサブグループを処理する間は内部クロッ
ク周波数５３．２０MHzを用い、２本のラインのサブグ
ループを処理する間は５３．２０MHz周波数の２／３の
周波数を用いることができる。
【００６６】図３は、グラフィックスコントローラ回路
２２０を示すブロック図である。グラフィックスコント
ローラ回路２２０は、図４の表に応じてテレビジョンフ
ィールド用の信号データを生成する。グラフィックスコ
ントローラ回路２２０は、グラフィックスコントローラ
コア３２０などの画素データ生成器、クロック生成回路
３１０、変換回路３３０およびコントロールロジック３
４０を含んでいてもよい。本発明によれば、コントロー
ルロジック３４０は、クロック生成回路３１０、グラフ
ィックスコントローラコア３２０、変換回路３３０、お
よびコントロールロジック３４０の動作を統括し制御す
るための制御信号を生成し得る。
【００６７】好適な実施態様におけるグラフィックスコ
ントローラコア３２０は、VGA、SVGAおよびEGAなどの任
意の従来の規格におけるコンピュータディスプレイイメ
ージの表示信号を生成するための従来の回路を有してい
てもよい。そのような表示信号を生成するプロセスにお
いて、グラフィックスコントローラコア３２０はまた、
そのようなコンピュータディスプレイイメージに対応す
る画素データを生成し、バス３２３を介して画素を送っ
てもよい。各画素データは、ディスプレイユニット２３
０上で表示するためのイメージの画素に対応していても
よく、また、そのような画素データの各々はRGBフォー
マットに適合していてもよい。しかし、本発明はグラフ
ィックスコントローラコア３２０（画素データ生成器）
によって生成される表示信号のフォーマットに関して制
限を設けておらず、従って他のフォーマットも同様に用
い得る。
【００６８】グラフィックスコントローラコア３２０
は、Vclock信号線３１２を介して受け取られるクロック
信号（以下Vclockと言う）によって駆動され得る。従っ
て、グラフィックスコントローラ回路３２０が画素デー
タを生成するレートは、Vclock周波数によって決定され
得る。コントロールロジック３４０は、テレビジョンデ
ィスプレイ水平線に変換中のサブグループ内のラインの
数に応じてVclock周波数を変化させてもよい。周波数
は、テレビジョンディスプレイの各水平ラインデータが
同じ時間で生成されるように変化されてもよい。
【００６９】クロック生成回路３１０は、Vclock信号線
３１２上にVclock信号を生成する。クロック生成回路３
１０は、周波数合成器３０５、分周器３１５、およびマ
ルチプレクサ３２９を有していてもよい。周波数合成器
３１０は、表１の「NTSC最大Vclock周波数」（テレビジ
ョン２９９がPAL互換型の場合なら「PAL最大Vclock周波
数」）列に示した周波数に等しい基本周波数(base freq
uency)にて、クロック信号を生成し得る。周波数合成器
３１０は、コントロールロジック３４０の制御の下で適
切な基本周波数を選択し得る。
【００７０】分周器３１５は、基本周波数クロック信号
を入力として受け取り、出力として基本周波数のＮ／Ｎ
＋１の周波数を有する分割周波数クロック信号を生成し
てもよい（Ｎは最小のサブグループの水平ライン数に等
しい整数）。例えば、解像度が640画素×480画素または
800画素×600画素のピクチャを変換する際（図４の行１
および行２にそれぞれ示す）、最小サブグループは２本
の水平ラインを有するのでＮは２に等しくすることがで
きる。同様に、図４の行３および行４において、Ｎはそ
れぞれ３または１に等しくすることができる。分周器３
１５は、基本周波数クロック信号中のＮ番目の正方向の
パルスを無効にすることによって、分割周波数クロック
信号を生成し得る。
【００７１】図５は、基本周波数クロック信号およびＮ
＝２の場合における分割周波数クロック信号を示す図で
ある。図５において、分周器３１５は、３番目毎のクロ
ックサイクルにおける（周波数クロックサイクル５０
３、５０６、５０９および５１２の開始部分）正方向へ
の遷移を無効にすることによって、基本周波数の２／３
の周波数を有する分割周波数クロック信号を生成してい
ることがわかる。
【００７２】図３を再び参照して、マルチプレクサ３２
９は、MUX選択信号線３４４を介して受け取った値に応
じて、基本周波数クロック信号および分割周波数クロッ
ク信号のいずれかを出力として選択し得る。コントロー
ルロジック３４０が上記値を送ってもよく、大きなサブ
グループの画素データがグラフィックスコントローラコ
ア３２０によって生成されている場合には基本周波数ク
ロック信号を選択させてもよい。また、コントロールロ
ジック３４０は、小さなサブグループの画素データがグ
ラフィックスコントローラコア３２０によって生成され
ている場合には分割周波数クロック信号を選択させても
よい。
【００７３】変換器３３０は、サブグループに対応する
画素データ（RGBフォーマットの）を受け取り、そのサ
ブグループ画素データから１本のテレビジョン水平表示
ラインを生成してもよい。変換器３３０は、異なる大き
さのサブグループからテレビジョン水平表示ラインを生
成できるように設計される。変換器３３０は、異なる水
平ラインからの画素データを組み合わせることにより、
テレビジョン２９９上のフリッカを減少し得る。
【００７４】変換器３３０は、画素データを、色成分お
よび輝度成分を有するYUVフォーマットに変換するため
の色空間変換器３３５(space converter)を有していて
もよい。そのような変換により、グラフィックスコント
ローラ回路２２０は、色成分および輝度成分の各々につ
き１つの計２つのバッファのみを使用する（ラインバッ
ファ３９５において）ことが可能になる。このような変
換を行わない場合はＲ、Ｇ、Ｂ成分の各々につき１つの
計３つのバッファが必要になる。
【００７５】アンチエイリアシングフィルタ３４５は、
色データを１／３に圧縮し、グラフィックスコントロー
ラ回路２２０におけるバッファサイズ要求をさらに緩和
することができる。このようなリダクションスキームは
当該分野において周知のものでよく、色成分に存在する
比較的高い相関に基づいて達成し得る。ただし、画素を
YUVフォーマットに変換したり色データを減らしたりす
ることなくグラフィックスコントローラ回路２２０を動
作させることもまた本発明の範疇に属することが、理解
されるべきである。
【００７６】水平ダウンスケーラ３５５は、１サブグル
ープ中の各水平ラインを所望の数の画素にスケールダウ
ンし得る。そのようなスケールダウンのために、当該分
野で周知の任意の技術を用いることができる。ラインバ
ッファ３９５を用いる前に水平ラインをスケールダウン
することにより、本発明はバッファサイズ要求を最小限
にする。
【００７７】乗算器３６５、係数生成器３３３、加算器
３７５、マルチプレクサ３８５およびラインバッファ３
９５を有する組み合わせ回路は、サブグループ中の水平
ラインを組み合わせることにより、１本のテレビジョン
ディスプレイ水平ラインの画素データを生成するように
動作する。そのような動作の例として、解像度800画素
×600画素のコンピュータシステム表示イメージからの
８本の水平ラインL1〜L8をPAL互換型テレビジョン２９
９上での表示用に変換中であるとする。表１の行２よ
り、（２、３）というサブグルーピングが選択されてコ
ンピュータシステムイメージディスプレイの５本のライ
ン毎につき２本のラインを生成していることがわかる。
【００７８】変換器３３０は、水平ラインL1〜L8を以下
の式に従って組み合わせることによってテレビジョンデ
ィスプレイラインY1、Y2およびY3を生成するように動作
する。
【００７９】すなわち、 Y1 = ａ × L1 + ｂ × L2 + ａ × L3 Y2 = ａ × L3 + ｂ × L4 + ｃ × L5 + ａ × L6 Y3 = ａ × L6 + ｂ × L7 + ｃ × L8 ただし、ａ、ｂおよびｃは係数である。
【００８０】L8がコンピュータシステム表示イメージの
最後のラインの場合、L8を用いずにY3を生成し得る。係
数生成器３３３は、コントロールロジック３４０の制御
下で係数ａ、ｂおよびｃを生成し得る。例えば、ライン
L1またはL3の画素データを処理する間、係数生成器３３
３は、係数ａに対応する値をバス３６７上に生成し得
る。係数ａ、ｂおよびｃの値の選択は、従来技術通りで
よく、プログラマブルにしてもよい。
【００８１】乗算器３６５は、水平ダウンスケーラ３５
５から受け取った各画素データを、バス３６７を介して
受け取った係数で乗算し、乗算結果をバス３６６を介し
て送る。乗算器３６５にROM（read only memory）を用
いれば、スループットを向上させることができる。
【００８２】ラインバッファ３９５は、Y1およびY2を生
成する反復加算プロセス中における中間値を格納し得
る。例えば、ラインバッファ３９５はまず、「ａ×L1」
が計算された後に「ａ×L1」に対応する値を格納し得
る。加算機３７５は、「ａ×L1」をラインバッファ３９
５から受け取り、「ｂ×L2」を後のサイクルで受け取る
ことにより、これらの２つの値を加算し得る。加算機３
７５は、加算結果をバッファ３９５に格納し得る。
【００８３】後のサイクルにおいて、加算機３７５は、
乗算器３６５から受け取った「ａ×L3」とラインバッフ
ァ３９５から受け取った「ａ×L1 + ｂ×L2」とを加算
することにより、Y1を生成する。加算結果「ａ×L1 +
ｂ×L2 + ａ×L3」は、インターレース回路３７３中に
格納され得る。しかし、コントロールロジック３４０
は、乗算器３６５からバス３６６を介して受け取った
「ａ×L3」を出力として選択するように、マルチプレク
サ３８５を制御し得る。従って、ラインバッファ３９５
は、「ａ×L3」を格納し、Y2の計算を開始し得る。
【００８４】Y2はY1が生成された後３サイクルで生成さ
れ得、これは対応するサブグループ中の水平ライン数に
対応することが理解されるであろう。後続のテレビジョ
ン信号水平ラインの各々は、対応するグループ中の水平
ライン数と同じ数のサイクル内で生成される。また、本
発明は、各テレビジョン信号水平ラインを生成する間に
後続のサブグループからの追加的な水平ラインを使用
し、その結果テレビジョンディスプレイのフリッカが更
に減少することが理解されるであろう。
【００８５】水平アップスケーラ３５３は、各テレビジ
ョンディスプレイ水平線用の画素データを受け取り、必
要であれば水平ラインを水平方向にスケールアップして
もよい。そのようなスケールアップは、テレビジョンが
コンピュータディスプレイイメージよりも大きな解像度
を有している場合に必要になり得る。水平アップスケー
ラ３５３は、従来技術のものでもよい。
【００８６】インターレース回路３７３は、水平アップ
スケーラ３５３とＤ／Ａコンバータ３６３との間のバッ
ファとして機能し得る。このようなバッファは、テレビ
ジョン２９９がリフレッシュされるレートよりも高いレ
ートで水平アップスケーラ３５３からの画素データが受
け取られることがあるため、必要になり得る。Ｄ／Ａコ
ンバータ３６３は、インターレース回路３７３中のデジ
タル画素データを、アナログ信号に変換し得る。そのよ
うなアナログ信号を、ディスプレイユニット２３０上に
表示されるイメージに対応するイメージを表示するた
め、テレビジョン２９９に対する入力として供給するこ
とができる。
【００８７】上記説明から、本発明のグラフィックスコ
ントローラ回路２２０は様々な効果を有することが理解
されるであろう。好適な実施態様においてモジュラー型
設計を採用することにより、設計者は、グラフィックス
コントローラコア３２０用のVGA信号データを生成する
回路のような従来技術の回路を適宜選択してもよく、変
換器３３０およびクロック生成回路３１０がテレビジョ
ン表示を生成するように構成することができる。そのよ
うなモジュラー型設計により、変換器３２０およびクロ
ック生成回路３１０は、SVGAおよびEGAなどの他の公知
の規格用の画素データを生成する他の従来技術の回路と
ともに動作するように設計され得る。
【００８８】また、本発明のグラフィックスコントロー
ラ回路２２０は、異なる水平ライン数を有するようなサ
ブグルーピングスキームを用いることにより、コンピュ
ータシステムディスプレイイメージの全てのラインを利
用する。また、そのようなサブグルーピングスキームに
より、グラフィックスコントローラ回路２２０はコンピ
ュータシステムディスプレイイメージを異なるサイズの
テレビジョン表示イメージにスケールダウンすることが
可能になる。また、グラフィックスコントローラ回路２
２０は、異なるサイズのサブグループに対して可変クロ
ック周波数を生成することにより、ライン落ちを回避す
る。本発明のグラフィックスコントローラ回路２２０は
さらに、テレビジョン２９９上に表示するインターレー
スフレームに対応する、水平ラインを生成する。
【００８９】本発明を例示的な意図で実施例について詳
細に説明したが、これに何ら限定されるものではなく、
本発明の範囲および趣旨は、付属の請求の範囲によって
のみ限定されることが明確に理解されるであろう。
【００９０】
【発明の効果】本発明のグラフィックスコントローラ回
路によれば、表示イメージをスケールダウンすることに
より、フリッカの発生および表示情報の損失を低減して
高品質な表示を実現するようにテレビジョン用のスケー
ルダウンされたイメージを生成することができる。
【図面の簡単な説明】
【図１ａ】従来技術によるインターレース表示イメージ
の１フレームを示す図である。
【図１ｂ】従来技術によるインターレース表示イメージ
の奇数フィールドを示す図である。
【図１ｃ】従来技術によるインターレース表示イメージ
の偶数フィールドを示す図である。
【図２】グラフィックスコントローラ回路、ディスプレ
イメモリ、ディスプレイユニットおよびホストを有す
る、本発明のコンピュータシステムを示すブロック図で
ある。
【図３】変換回路、グラフィックスコントローラコア、
クロック生成回路、および制御回路を有する、本発明の
グラフィックスコントローラ回路を示すブロック図であ
る。
【図４】グラフィックスコントローラ回路がテレビジョ
ンに対する表示信号を生成する動作を示す表である。表
示信号はサイズダウンされたコンピュータ表示イメージ
に対応する。
【図５】本発明のクロック生成回路の動作を示すクロッ
ク信号のタイミング図である。
【符号の説明】
２１０ ホスト ２２０ グラフィックスコントローラ回路 ２３０ ディスプレイユニット ２４０ ディスプレイメモリ ２９９ テレビジョン ３１０ クロック生成回路 ３２０ グラフィックスコントローラコア回路 ３３０ 変換回路 ３４０ コントロールロジック
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ.

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 複数の表示イメージ水平ラインを含む表
    示イメージをスケールダウンすることによって、複数の
    スケールダウンイメージ水平ラインを含むスケールダウ
    ンイメージを生成するグラフィックスコントローラ回路
    であって、該グラフィックスコントローラ回路は、 第１の表示イメージ水平ラインのセットおよび第２の表
    示イメージ水平ラインのセットを生成する画素データ生
    成器であって、該第１の表示イメージ水平ラインのセッ
    トおよび該第２の表示イメージ水平ラインのセットは該
    複数の表示イメージ水平ラインに含まれ、該第１の表示
    イメージ水平ラインのセットは該第２の表示イメージ水
    平ラインのセットとは異なる数の水平ラインを有する、
    画素データ生成器と、 該第１の表示イメージ水平ラインのセットを組み合わせ
    ることにより第１のスケールダウンイメージ水平ライン
    を生成し、該第２の表示イメージ水平ラインのセットを
    組み合わせることにより第２のスケールダウンイメージ
    水平ラインを生成する変換器であって、該第１のスケー
    ルダウンイメージ水平ラインのセットおよび該第２のス
    ケールダウンイメージ水平ラインのセットは該複数のス
    ケールダウンイメージ水平ラインに含まれる、変換器
    と、 該画素データ生成器に結合されたクロック生成回路であ
    って、該画素データ生成器に該第１の表示イメージ水平
    ラインのセットおよび該第２の表示イメージ水平ライン
    のセットを生成させるためのクロック信号のセットを、
    該画素データ生成器に対して生成するクロック生成回路
    と、 該クロック生成回路に結合されたコントロールロジック
    であって、該画素データ生成器が該第１の表示イメージ
    水平ラインのセットを生成するときには該クロック生成
    回路に該クロック信号のセットを第１の周波数で生成さ
    せ、該画素データ生成器が該第２の表示イメージ水平ラ
    インのセットを生成するときには該クロック生成回路に
    該クロック信号のセットを第２の周波数で生成させるコ
    ントロールロジックと、を有する回路。
  2. 【請求項２】 前記画素データ生成器は、前記第１の表
    示イメージ水平ラインのセットおよび前記第２の表示イ
    メージ水平ラインのセットを、前記クロック信号のセッ
    トに応じて同じ時間で生成する、請求項１に記載のグラ
    フィックスコントローラ回路。
  3. 【請求項３】 前記変換器はテレビジョンに結合され、
    前記第１のスケールダウンイメージ水平ラインおよび前
    記第２のスケールダウンイメージ水平ラインは、テレビ
    ジョンへのインターレース入力中に含まれる、請求項２
    に記載のグラフィックスコントローラ回路。
  4. 【請求項４】 コンピュータシステム中に包含された、
    請求項３に記載のグラフィックスコントローラ回路。
  5. 【請求項５】 前記クロック生成回路は、 前記クロック信号のセットを前記第１の周波数で生成す
    る周波数合成器と、 該第１の周波数の該クロック信号のセットから前記第２
    の周波数を有する該クロック信号のセットを生成するク
    ロック分周回路と、 該周波数合成器および該クロック分周回路に結合された
    マルチプレクサであって、前記コントロールロジックの
    制御下において、該第１の周波数を有する該クロック信
    号のセットおよび該第２の周波数を有する該クロック信
    号のセットの一方を前記変換器に入力するマルチプレク
    サと、を有する、請求項１に記載のグラフィックスコン
    トローラ回路。
  6. 【請求項６】 前記第２の周波数は前記第１の周波数の
    ２／３である、請求項５に記載のグラフィックスコント
    ローラ回路。
  7. 【請求項７】 前記第２の周波数は前記第１の周波数の
    ３／４である、請求項５に記載のグラフィックスコント
    ローラ回路。
  8. 【請求項８】 前記第２の周波数は前記第１の周波数の
    １／２である、請求項５に記載のグラフィックスコント
    ローラ回路。
  9. 【請求項９】 前記変換回路は、 前記複数の表示イメージ水平ラインを水平方向にスケー
    ルダウンすることによって複数の水平スケールダウンラ
    インを生成する水平ダウンスケーラと、 該水平ダウンスケーラに結合された組み合わせ回路であ
    って、該複数の水平スケールダウンラインを組み合わせ
    ることによって前記第１のスケールダウンイメージ水平
    ラインおよび前記第２のスケールダウンイメージ水平ラ
    インを生成する組み合わせ回路と、を有する、請求項１
    に記載のグラフィックスコントローラ回路。
  10. 【請求項１０】 前記組み合わせ回路は、 前記複数の表示イメージ水平ラインの各々に対応して係
    数を生成する係数生成器と、 前記複数の水平スケールダウンラインの各々を対応する
    係数で乗算することにより乗算出力を生成する乗算器
    と、 該乗算出力と別の入力とを加算することにより中間値を
    生成する加算器と、 該中間値および該乗算出力を受け取り、前記コントロー
    ルロジックの制御下において該中間値および該乗算出力
    の一方をマルチプレクサ出力として選択するマルチプレ
    クサと、 該マルチプレクサ出力を保持し、該加算器の該別の入力
    として該マルチプレクサ出力を生成するラインバッファ
    と、を有する、請求項９に記載のグラフィックスコント
    ローラ回路。
  11. 【請求項１１】 前記第１のスケールダウンイメージ水
    平ラインおよび前記第２のスケールダウンイメージ水平
    ラインを第１のレートで受け取り、該第１のスケールダ
    ウンイメージ水平ラインおよび該第２のスケールダウン
    イメージ水平ラインを第２のレートで出力するインター
    レース回路をさらに有する、請求項９に記載のグラフィ
    ックスコントローラ回路。
  12. 【請求項１２】 前記インターレース回路に結合された
    水平アップスケーラを更に有し、該水平アップスケーラ
    は、前記第１のスケールダウンイメージ水平ラインおよ
    び前記第２のスケールダウンイメージ水平ラインを水平
    方向にスケールアップする、請求項１１に記載のグラフ
    ィックスコントローラ回路。
  13. 【請求項１３】 複数の表示イメージ水平ラインを含む
    表示イメージをスケールダウンすることによって、複数
    のスケールダウンイメージ水平ラインを含むスケールダ
    ウンイメージを生成し、該スケールダウンイメージから
    表示信号のセットをテレビジョンに対して生成する、コ
    ンピュータシステムにおいて使用されるグラフィックス
    コントローラ回路であって、該グラフィックスコントロ
    ーラ回路は、 第１の表示イメージ水平ラインのセットおよび第２の表
    示イメージ水平ラインのセットを生成する画素データ生
    成器であって、該第１の表示イメージ水平ラインのセッ
    トおよび該第２の表示イメージ水平ラインのセットは該
    複数の表示イメージ水平ラインに含まれ、該第１の表示
    イメージ水平ラインのセットは該第２の表示イメージ水
    平ラインのセットとは異なる数の水平ラインを有する、
    画素データ生成器と、 該第１の表示イメージ水平ラインのセットを組み合わせ
    ることにより第１のスケールダウンイメージ水平ライン
    を生成し、該第２の表示イメージ水平ラインのセットを
    組み合わせることにより第２のスケールダウンイメージ
    水平ラインを生成する変換器であって、該第１のスケー
    ルダウンイメージ水平ラインおよび該第２のスケールダ
    ウンイメージ水平ラインは該複数のスケールダウンイメ
    ージ水平ラインに含まれ、さらに該変換器は、 該複数の表示イメージ水平ラインを水平方向にスケール
    ダウンすることによって複数の水平スケールダウンライ
    ンを生成する水平ダウンスケーラと、 該水平ダウンスケーラに結合された組み合わせ回路であ
    って、該複数の水平スケールダウンラインを組み合わせ
    ることによって該第１のスケールダウンイメージ水平ラ
    インおよび該第２のスケールダウンイメージ水平ライン
    を生成する組み合わせ回路と、 該第１のスケールダウンイメージ水平ラインおよび該第
    ２のスケールダウンイメージ水平ラインを第１のレート
    で受け取り、該第１のスケールダウンイメージ水平ライ
    ンおよび該第２のスケールダウンイメージ水平ラインを
    第２のレートで出力するインターレース回路であって、
    該テレビジョンが入力信号を該第２のレートで受け取る
    ように設計されたインターレース回路と、 を有する変換器と、 該画素データ生成器に結合されたクロック生成回路であ
    って、該画素データ生成器に該第１の表示イメージ水平
    ラインのセットおよび該第２の表示イメージ水平ライン
    のセットを生成させるためのクロック信号のセットを、
    該画素データ生成器に対して生成し、さらに、 該クロック信号のセットを該第１の周波数で生成する周
    波数合成器と、 該第１の周波数の該クロック信号のセットから該第２の
    周波数を有する該クロック信号のセットを生成するクロ
    ック分周回路と、 該周波数合成器および該クロック分周回路に結合された
    マルチプレクサであって、該コントロールロジックの制
    御下において、該第１の周波数を有する該クロック信号
    のセットおよび該第２の周波数を有する該クロック信号
    のセットの一方を該変換器に結合するマルチプレクサ
    と、 を有するクロック生成回路と、 該クロック生成回路に結合されたコントロールロジック
    であって、該画素データ生成器が該第１の表示イメージ
    水平ラインのセットを生成するときには該クロック生成
    回路に該クロック信号のセットを第１の周波数で生成さ
    せ、該画素データ生成器が該第２の表示イメージ水平ラ
    インのセットを生成するときには該クロック生成回路に
    該クロック信号のセットを第２の周波数で生成させるコ
    ントロールロジックであって、該画素データ生成器は、
    該第１の表示イメージ水平ラインのセットおよび該第２
    の表示イメージ水平ラインのセットを、該クロック信号
    のセットに応じて同じ時間で生成するコントロールロジ
    ックと、を有する回路。
  14. 【請求項１４】 コンピュータ表示イメージのスケール
    ダウンイメージを生成するコンピュータシステムであっ
    て、該コンピュータシステムはテレビジョン上に該スケ
    ールダウンイメージを表示するための表示信号のセット
    を生成し、該表示イメージは複数の表示イメージ水平ラ
    インを含み、該スケールダウンイメージは複数のスケー
    ルダウンイメージ水平ラインを含み、該コンピュータシ
    ステムは、 システムバスと、 該システムバスを介して表示データのセットおよび命令
    のセットを送るホストと、 該コンピュータ表示イメージを表示するためのディスプ
    レイユニットと、 該システムバスに結合されたグラフィックスコントロー
    ラ回路であって、 該表示データのセットおよび該命令のセットを処理する
    ことによって該表示データのセットを生成し、別の表示
    データのセットを生成することによって該ディスプレイ
    ユニット上に該コンピュータ表示イメージを表示するグ
    ラフィックスコントローラ回路とを有しており、 該グラフィックスコントローラ回路は、 第１の表示イメージ水平ラインのセットおよび第２の表
    示イメージ水平ラインのセットを生成する画素データ生
    成器であって、該第１の表示イメージ水平ラインのセッ
    トおよび該第２の表示イメージ水平ラインのセットは該
    複数の表示イメージ水平ラインに含まれ、該画素データ
    生成器は該別の表示信号のセットを該第１の表示イメー
    ジ水平ラインのセットおよび該第２の表示イメージ水平
    ラインのセットから生成するように設計され、該第１の
    表示イメージ水平ラインのセットは該第２の表示イメー
    ジ水平ラインのセットとは異なる数の水平ラインを有す
    る、画素データ生成器と、 該第１の表示イメージ水平ラインのセットを組み合わせ
    ることにより第１のスケールダウンイメージ水平ライン
    を生成し、該第２の表示イメージ水平ラインのセットを
    組み合わせることにより第２のスケールダウンイメージ
    水平ラインを生成する変換器であって、該第１のスケー
    ルダウンイメージ水平ラインおよび該第２のスケールダ
    ウンイメージ水平ラインは該複数のスケールダウンイメ
    ージ水平ラインに含まれる、変換器と該画素データ生成
    器に結合されたクロック生成回路であって、該画素デー
    タ生成器に該第１の表示イメージ水平ラインのセットお
    よび該第２の表示イメージ水平ラインのセットを生成さ
    せるためのクロック信号のセットを、該画素データ生成
    器に対して生成するクロック生成回路と、 該クロック生成回路に結合されたコントロールロジック
    であって、該画素データ生成器が該第１の表示イメージ
    水平ラインのセットを生成するときには該クロック生成
    回路に該クロック信号のセットを第１の周波数で生成さ
    せ、該画素データ生成器が該第２の表示イメージ水平ラ
    インのセットを生成するときには該クロック生成回路に
    該クロック信号のセットを第２の周波数で生成させるコ
    ントロールロジックと、を有するコンピュータシステ
    ム。
  15. 【請求項１５】 前記画素データ生成器は、前記第１の
    表示イメージ水平ラインのセットおよび前記第２の表示
    イメージ水平ラインのセットを、前記クロック信号のセ
    ットに応じて同じ時間で生成する、請求項１４に記載の
    コンピュータシステム。
  16. 【請求項１６】 前記クロック生成回路は、 前記クロック信号のセットを前記第１の周波数で生成す
    る周波数合成器と、 該第１の周波数の該クロック信号のセットから前記第２
    の周波数を有する該クロック信号のセットを生成するク
    ロック分周回路と、 該周波数合成器および該クロック分周回路に結合された
    マルチプレクサであって、前記コントロールロジックの
    制御下において、該第１の周波数を有する該クロック信
    号のセットおよび該第２の周波数を有する該クロック信
    号のセットの一方を前記変換器に入力するマルチプレク
    サと、を有する、請求項１５に記載のコンピュータシス
    テム。
  17. 【請求項１７】 前記第２の周波数は前記第１の周波数
    の２／３である、請求項１６に記載のコンピュータシス
    テム。
  18. 【請求項１８】 前記第２の周波数は前記第１の周波数
    の３／４である、請求項１６に記載のコンピュータシス
    テム。
  19. 【請求項１９】 前記第２の周波数は前記第１の周波数
    の１／２である、請求項１６に記載のコンピュータシス
    テム。
  20. 【請求項２０】 前記変換回路は、 前記複数の表示イメージ水平ラインを水平方向にスケー
    ルダウンすることによって複数の水平スケールダウンラ
    インを生成する水平ダウンスケーラと、 該水平ダウンスケーラに結合された組み合わせ回路であ
    って、該複数の水平スケールダウンラインを組み合わせ
    ることによって前記第１のスケールダウンイメージ水平
    ラインおよび前記第２のスケールダウンイメージ水平ラ
    インを生成する組み合わせ回路と、を有する、請求項１
    ５に記載のコンピュータシステム。
  21. 【請求項２１】 前記組み合わせ回路は、 前記複数の表示イメージ水平ラインの各々に対応して係
    数を生成する係数生成器と、 前記複数の水平スケールダウンラインの各々を対応する
    係数で乗算することにより乗算出力を生成する乗算器
    と、 該乗算出力と別の入力とを加算することにより中間値を
    生成する加算器と、 該中間値および該乗算出力を受け取り、前記コントロー
    ルロジックの制御下において該中間値および該乗算出力
    の一方をマルチプレクサ出力として選択するマルチプレ
    クサと、 該マルチプレクサ出力を保持し、該加算器の該別の入力
    として該マルチプレクサ出力を生成するラインバッファ
    と、を有する、請求項２０に記載のコンピュータシステ
    ム。
  22. 【請求項２２】 前記第１のスケールダウンイメージ水
    平ラインおよび前記第２のスケールダウンイメージ水平
    ラインを第１のレートで受け取り、該第１のスケールダ
    ウンイメージ水平ラインおよび該第２のスケールダウン
    イメージ水平ラインを第２のレートで出力するインター
    レース回路をさらに有する、 請求項２０に記載のコンピュータシステム。
  23. 【請求項２３】 前記インターレース回路に結合された
    水平アップスケーラを更に有し、該水平アップスケーラ
    は、前記第１のスケールダウンイメージ水平ラインおよ
    び前記第２のスケールダウンイメージ水平ラインを水平
    方向にスケールアップする、請求項２２に記載のコンピ
    ュータシステム。
  24. 【請求項２４】 グラフィックスコントローラ回路にお
    いて複数の表示イメージ水平ラインを含む表示イメージ
    をスケールダウンすることによって、複数のスケールダ
    ウンイメージ水平ラインを含むスケールダウンイメージ
    を生成する方法であって、 （ａ）第１の表示イメージ水平ラインのセットおよび第
    ２の表示イメージ水平ラインのセットを生成するステッ
    プであって、該第１の表示イメージ水平ラインのセット
    および該第２の表示イメージ水平ラインのセットは該複
    数の表示イメージ水平ラインに含まれるステップと、 （ｂ）該第１の表示イメージ水平ラインのセットを組み
    合わせることにより第１のスケールダウンイメージ水平
    ラインを生成し、該第２の表示イメージ水平ラインのセ
    ットを組み合わせることにより第２のスケールダウンイ
    メージ水平ラインを生成するステップであって、該第１
    のスケールダウンイメージ水平ラインのセットおよび該
    第２のスケールダウンイメージ水平ラインのセットは該
    複数のスケールダウンイメージ水平ラインに含まれるス
    テップと、 （ｃ）クロック信号のセットを送ることによって、ステ
    ップ（ａ）で該第１の表示イメージ水平ラインのセット
    および該第２の表示イメージ水平ラインのセットを生成
    するレートを制御するステップと、 （ｄ）ステップ（ａ）で該第１の表示イメージ水平ライ
    ンのセットを生成するときには第１の周波数の該クロッ
    ク信号のセットを送り、ステップ（ａ）で該第２の表示
    イメージ水平ラインのセットを生成するときには第２の
    周波数の該クロック信号のセットを送るステップと、を
    有する方法。
  25. 【請求項２５】 前記ステップ（ａ）は、前記第１の表
    示イメージ水平ラインのセットおよび前記第２の表示イ
    メージ水平ラインのセットを、前記クロック信号のセッ
    トに応じて同じ時間で生成する、請求項２４に記載の方
    法。
  26. 【請求項２６】 前記第１の周波数を有する前記クロッ
    ク信号のセットから第２の周波数を有する前記クロック
    信号のセットを生成するステップを更に有する、請求項
    ２５に記載の方法。
JP9164763A 1996-06-28 1997-06-20 コンピュータシステムにおいてテレビジョンシステム上に表示するスケールダウンされたイメージを生成するための方法および装置 Withdrawn JPH1097231A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/671,974 US6023262A (en) 1996-06-28 1996-06-28 Method and apparatus in a computer system to generate a downscaled video image for display on a television system
US08/671,974 1996-06-28

Publications (1)

Publication Number Publication Date
JPH1097231A true JPH1097231A (ja) 1998-04-14

Family

ID=24696636

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9164763A Withdrawn JPH1097231A (ja) 1996-06-28 1997-06-20 コンピュータシステムにおいてテレビジョンシステム上に表示するスケールダウンされたイメージを生成するための方法および装置

Country Status (3)

Country Link
US (1) US6023262A (ja)
JP (1) JPH1097231A (ja)
TW (1) TW511073B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10191191A (ja) * 1996-12-26 1998-07-21 Hitachi Ltd 映像表示装置
US6133689A (en) * 1997-12-31 2000-10-17 Micron Technology, Inc. Method and apparatus for spacing apart panels in flat panel displays
TW377429B (en) * 1998-02-11 1999-12-21 Au Optronics Corp Method of showing graphics on dot matrix display
DE19962730C2 (de) * 1999-12-23 2002-03-21 Harman Becker Automotive Sys Videosignalverarbeitungssystem bzw. Videosignalverarbeitungsverfahren
TW488163B (en) * 2000-09-29 2002-05-21 Welkin Technologies Inc Converter for converting computer graphics signal into television video signal
US7215708B2 (en) * 2001-05-22 2007-05-08 Koninklijke Philips Electronics N.V. Resolution downscaling of video images
US6738056B2 (en) 2001-07-25 2004-05-18 Brillian Corporation System and method for handling the input video stream for a display
FR2833132B1 (fr) * 2001-11-30 2004-02-13 Eastman Kodak Co Procede pour selectionner et enregistrer un sujet d'interet dans une image numerique fixe
FR2833131B1 (fr) * 2001-11-30 2004-02-13 Eastman Kodak Co Procede et systeme pour obtimiser l'affichage d'un sujet d'interet dans une image numerique
JP4838124B2 (ja) * 2003-06-30 2011-12-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 磁気共鳴イメージングのためのテーブル位置センシング装置及び方法
US7827424B2 (en) * 2004-07-29 2010-11-02 Ati Technologies Ulc Dynamic clock control circuit and method
US7800621B2 (en) * 2005-05-16 2010-09-21 Ati Technologies Inc. Apparatus and methods for control of a memory controller
JP4561601B2 (ja) * 2005-11-11 2010-10-13 ソニー株式会社 表示駆動用信号処理装置、表示装置、表示駆動用信号処理方法
US7499043B2 (en) * 2006-05-30 2009-03-03 Intel Corporation Switching of display refresh rates
US8451279B2 (en) 2006-12-13 2013-05-28 Nvidia Corporation System, method and computer program product for adjusting a refresh rate of a display
US8799685B2 (en) 2010-08-25 2014-08-05 Advanced Micro Devices, Inc. Circuits and methods for providing adjustable power consumption

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68912095D1 (de) * 1988-10-31 1994-02-17 Nec Corp Bildgrössenreduzierungsschaltung zur Reduzierung eines Bildes normaler Grösse in eine kleinere Fläche.
JP2782631B2 (ja) * 1989-12-14 1998-08-06 キヤノン株式会社 画像信号処理方法
JPH048085A (ja) * 1990-04-26 1992-01-13 Canon Inc テレビジョン信号変換装置
US5025315A (en) * 1990-09-06 1991-06-18 Chips And Technologies, Inc. Method and apparatus for scaling interlaced images
GB9025400D0 (en) * 1990-11-22 1991-01-09 British Broadcasting Corp Improvements in television systems
US5262858A (en) * 1990-12-05 1993-11-16 Deutsche Itt Industries Gmbh Method of converting the clock rate of a digitized signal
US5422678A (en) * 1991-01-29 1995-06-06 Seiko Epson Corp. Video processor for enlarging and contracting an image in a vertical direction
US5182643A (en) * 1991-02-01 1993-01-26 Futscher Paul T Flicker reduction circuit for interlaced video images
JP2584138B2 (ja) * 1991-03-28 1997-02-19 松下電器産業株式会社 テレビジョン方式変換装置
US5229853A (en) * 1991-08-19 1993-07-20 Hewlett-Packard Company System for converting a video signal from a first format to a second format
GB9219596D0 (en) * 1992-09-16 1992-10-28 Videologic Ltd Improvments relating to computer graphics and video systems
US5473382A (en) * 1992-11-04 1995-12-05 Hitachi, Ltd. Video signal converting apparatus for converting an interlace video signal into a non-interlace video signal for reduction
US5406306A (en) * 1993-02-05 1995-04-11 Brooktree Corporation System for, and method of displaying information from a graphics memory and a video memory on a display monitor
US5754162A (en) * 1993-07-01 1998-05-19 Intel Corporation Horizontally scaling image signals using selected weight factors
JP3060799B2 (ja) * 1993-10-20 2000-07-10 松下電器産業株式会社 順次走査信号処理システム
US5510843A (en) * 1994-09-30 1996-04-23 Cirrus Logic, Inc. Flicker reduction and size adjustment for video controller with interlaced video output
US5742349A (en) * 1996-05-07 1998-04-21 Chrontel, Inc. Memory efficient video graphics subsystem with vertical filtering and scan rate conversion

Also Published As

Publication number Publication date
TW511073B (en) 2002-11-21
US6023262A (en) 2000-02-08

Similar Documents

Publication Publication Date Title
EP0806110B1 (en) Flicker reduction and size adjustment for video controller with interlaced video output
JP2656737B2 (ja) ビデオ情報を処理するためのデータ処理装置
US5781241A (en) Apparatus and method to convert computer graphics signals to television video signals with vertical and horizontal scaling requiring no frame buffers
EP0651577B1 (en) Digital television system
US7030934B2 (en) Video system for combining multiple video signals on a single display
EP0744731B1 (en) Method and apparatus for synchronizing video and graphics data in a multimedia display system including a shared frame buffer
US6023262A (en) Method and apparatus in a computer system to generate a downscaled video image for display on a television system
EP0566229A2 (en) Method and apparatus for deinterlacing video inputs
US20030146885A1 (en) Motion compensated upconversion for plasma displays
JPH05241524A (ja) ユニバーサルビデオ出力装置
EP1678949A1 (en) Display system having improved multiple modes for displaying image data from multiple input source formats
JP2002125171A (ja) ビデオ表示システム
KR100735783B1 (ko) 표시 장치 및 그 표시 방법
JPH0432593B2 (ja)
US6084568A (en) System and methods for both 2-tap and 3-tap flicker filtering of non-interlaced computer graphics to interlaced lines for television display
KR100332329B1 (ko) 영상신호변환장치
US5758135A (en) System and method for fast clocking a digital display in a multiple concurrent display system
US20020105592A1 (en) System and method for processing HDTV format video signals
KR20010032565A (ko) 네트워크 애플리케이션 데이타를 표시하는 텔레비젼시스템에 구현된 플리커 필터 및 인터레이서
US20020113891A1 (en) Multi-frequency video encoder for high resolution support
US20070065800A1 (en) Display apparatus and video wall having the same
JP2006184619A (ja) 映像表示装置
JP2915171B2 (ja) ワイド画面テレビジョン受信機
JPH09149335A (ja) マルチフォーマットテレビ受像機システムおよびテレビ画像発生方法
US7573528B1 (en) Method and apparatus for displaying progressive material on an interlaced device

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20040907