JPH1097462A

JPH1097462A - ビット演算プロセッサ及び計算機システム

Info

Publication number: JPH1097462A
Application number: JP8249382A
Authority: JP
Inventors: Yutaka Arita; 有田　　裕; Tetsuaki Nakamigawa; 哲明中三川; Kenichi Kurosawa; 憲一黒沢; Tadashi Okamoto; 正岡本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-20
Filing date: 1996-09-20
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】ビット演算プロセッサを備えた計算機システム
において、１０進表記されたデータの処理の高速化を図
る。【解決手段】１ビット長のビット演算を行うビット演算
プロセッサに、１０進表記されたデータを２進データに
変換する１０進２進変換器を内蔵する。このようにする
ことで、メモリのアドレス指定等に１０進数を扱えるよ
うにすることができる。また、内蔵することで、１０進
２進変換処理を高速に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット演算プロセ
ッサ、および該プロセッサと汎用プロセッサとを備えた
計算機システムに関するものである。

【０００２】

【従来の技術】従来より、工場ライン等の産業設備を制
御するプログラマブル・コントローラとして、汎用プロ
セッサとビット演算プロセッサとを備えた計算機システ
ムが用いられている。この種の計算機システムでは、産
業設備上に設置されたセンサから送られてきた信号の状
態を検知し、検知結果に応じてリレー等をオン・オフ操
作して、該産業設備を制御すると云った動作を行う。こ
こで、センサ信号の状態やリレー等のオン・オフ操作
は、通常、１ビットのデータで表現されるため、１ビッ
ト長のビット演算が必要となる。このため、上記の計算
機システムでは、この１ビット長の演算をビット演算プ
ロセッサを用いて行っている。

【０００３】ところで、この種の計算機システムは、ユ
ーザーインターフェースの観点から、データや、機器、
ワーク用メモリの番号等を１０進表記で扱えることが好
ましい。しかしながら、一般に汎用プロセッサが扱える
のは２進数のみであるため、従来のこの種の計算機シス
テムでは、特開昭５８−２１２２９７号公報記載のよう
に、Ｉ／Ｏ装置に接続されている１０進変換器を用いた
り、汎用プロセッサ上で実行されるソフトウエアで対処
をしたりすることで、１０進数を扱っている。尚、通
常、この１０進表記には、４ビットで１０進１桁を表現
するＢＣＤ（Binary Coded Decimal)表記が使用されて
いる。図３０にＢＣＤ表記と１０進との対応を示す。

【０００４】また、この種の計算機システムでは、汎用
プロセッサとビット演算プロセッサとの間でお互いの処
理の同期をとる必要があるが、従来はこの同期をとる手
段として、割り込み処理やコプロセッサインターフェー
スを用いていた。

【０００５】割込み処理を用いた計算機システムでは、
ビット演算プロセッサは汎用プロセッサのＩ／Ｏバスに
接続される。そして、ビット演算命令を含む命令のフェ
ッチをビット演算プロセッサで行う。ビット演算プロセ
ッサでフェッチした命令が該ビット演算プロセッサで実
行不可能な命令である場合、汎用プロセッサに割込みを
かけて当該命令を汎用プロセッサに転送し、当該命令を
汎用プロセッサで実行する。

【０００６】コプロセッサインターフェースを用いた計
算機システムでは、汎用プロセッサとビット演算プロセ
ッサとがコプロセッサインターフェースを介して接続さ
れる。そして、ビット演算命令を含む命令のフェッチを
汎用プロセッサで行う。汎用プロセッサでフェッチした
命令がビット演算プロセッサで実行すべき命令である場
合、当該命令をコプロセッサインターフェースを介して
ビット演算プロセッサに転送し、当該命令をビット演算
プロセッサで実行する。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来のデータ等を１０進表記で扱えるようにした計算機シ
ステムには、以下のような問題がある。

【０００８】Ｉ／Ｏ装置に接続されている１０進変換
器を用いた計算機システムでは、１０進データから２進
データへ、またその逆の変換である２進データから１０
進データへの変換を行なう際に、その都度１０進変換器
に要求を出す必要があり、ハードウエア的に制御が複雑
になってしまう。

【０００９】汎用プロセッサ上で実行されるプログラ
ムで対処する計算機システムでは、入力された１０進デ
ータを該ソフトウエアで２進データに変換し、ビット演
算プロセッサで処理する。また、２進データを該ソフト
ウエアで１０進データに変換した後、該データを表示器
等で表示する。したがって、変換オーバーヘッドがあ
る。

【００１０】また、上記従来の汎用プロセッサ及びビッ
ト演算プロセッサ間で同期を図った計算機システムに
は、以下のような問題がある。

【００１１】汎用プロセッサに割込みをかける計算機
システムでは、汎用プロセッサで命令が実行されるまで
のオーバーヘッドが大きく、性能低下を引き起こすこと
がある。

【００１２】コプロセッサインターフェースを用いた
計算機システムでは、ビット演算プロセッサが汎用プロ
セッサのコプロセッサとして使用されることになるの
で、ビット演算プロセッサで実行される命令の命令コー
ドが汎用プロセッサのコプロセッサ命令に依存してしま
う。このため、汎用のビット演算プロセッサを作ること
が難しい。また、一般に、コプロセッサはメモリコント
ローラを持たないため、メモリアクセスはすべて汎用プ
ロセッサが行なう必要がある。このため、汎用プロセッ
サは、ビット演算プロセッサの可動中はフリーになら
ず、並列に動作できない。

【００１３】本発明は上記事情を鑑みてなされたもので
あり、本発明の目的は、１０進２進変換を高速に行うこ
とができるビット演算プロセッサ及び計算機システムを
提供することにある。

【００１４】また、本発明の他の目的は、汎用プロセッ
サ及びビット演算プロセッサ間での同期処理を高速行う
ことができるビット演算プロセッサ及び計算機システム
を提供することにある。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、本発明のビット演算プロセッサは、命令をフェッチ
する命令フェッチ部と、前記命令フェッチ部でフェッチ
した命令をデコードしてオペランドアドレスを切り出す
命令デコード部と、前記命令デコード部で切り出したオ
ペランドアドレスを基に、データが格納されたメモリか
らデータを読み出すアドレス計算部と、前記アドレス計
算部で読み出したデータを基に１ビット長のビット演算
を行うビット演算部と、を有するビット演算プロセッサ
であって、前記アドレス計算部は、１０進データを２進
データに変換する１０進２進変換器を備え、前記アドレ
ス計算部は、前記命令デコード部で切り出したオペラン
ドアドレスが１０進表記されている場合は、当該オペラ
ンドアドレスを前記１０進２進変換器で２進表記アドレ
スに変換し、当該２進表記されたオペランドアドレスで
前記メモリにアクセスすることで、前記メモリからデー
タを読み出すと共に、前記メモリから読み出したデータ
が、実行オペランドアドレスであって、当該実行オペラ
ンドアドレスが１０進表記されている場合は、当該実行
オペランドアドレスを前記１０進２進変換器で２進表記
アドレスに変換し、当該２進表記された実行オペランド
アドレスで前記メモリにアクセスすることで、前記メモ
リからデータを読み出すことを特徴とする。

【００１６】ここで、ビット演算プロセッサは、外部と
データの送受を行うために、当該データを格納するイン
ターフェースレジスタを備えていることが好ましい。

【００１７】また、本発明の計算機システムは、インタ
ーフェースレジスタを備えた前記ビット演算プロセッサ
と、ワード演算命令を実行する汎用プロセッサと、前記
ビット演算プロセッサ及び汎用プロセッサで実行される
命令やデータが格納されたメモリと、を有する計算機シ
ステムであって、前記ビット演算プロセッサ及び前記汎
用プロセッサが、前記インターフェースレジスタを介し
て互いに接続されており、一方のプロセッサでフェッチ
した命令が、当該プロセッサで実行不可能、あるいは実
行すべきでない命令である場合、前記一方のプロセッサ
は、当該命令を前記インターフェースレジスタに格納す
ることで、当該命令を他方のプロセッサに実行させるこ
とを特徴とする。

【００１８】

【発明の実施の形態】以下に、本発明の一実施形態につ
いて図面を参照して説明する。

【００１９】図１は本実施形態を用いた計算機システム
の概略構成図である。

【００２０】図１に示す計算機システム１は、本実施形
態である１ビット演算や１０進演算を行うビット演算プ
ロセッサ１０（以下、ＢＰＵともいう）と、ワード演算
等を行う汎用プロセッサ（以下、ＣＰＵともいう）２０
と、ＢＰＵ１０及びＣＰＵ２０で実行される命令が格納
された命令ＲＡＭ３０と、当該命令の実行に必要なデー
タ（演算データ、演算データのアドレス等）が格納され
ると共にワークエリアとして使用されるデータＲＡＭ４
０と、命令ＲＡＭ３０及びデータＲＡＭ４０のＢＰＵ１
０、ＣＰＵ２０への接続を切り替えるメモリアクセスセ
レクタ５０と、を備えている。計算機システム１は、例
えば、工場ライン等の産業設備を制御するプログラマブ
ル・コントローラとして用いられる。

【００２１】計算機システム１は、ＢＰＵ１０と、ＣＰ
Ｕ２０とを並列に動作できるように構成されている。そ
して、ＣＰＵ２０がメモリアクセスの主導権を握るＣＰ
Ｕモードと、ＢＰＵ１０がメモリアクセスの主導権を握
るＢＰＵモードのいずれかで動作する。ここで、ＣＰＵ
モード及びＢＰＵモードは、各々メモリアクセスの主導
権を握っている方がメインとなって動作し、他方のプロ
セッサがサブとなって命令の実行を助ける。

【００２２】次に、本実施形態のＢＰＵ１０について説
明する。

【００２３】図２はＢＰＵ１０の概略構成図である。

【００２４】ＢＰＵ１０は、本来、ＣＰＵ２０が不得意
な１ビット演算や、１０進演算を行うためのものであ
る。ＢＰＵ１０は、メモリアクセスセレクタ５０を介し
て、命令ＲＡＭ３０、データＲＡＭ４０に接続されてい
る。また、Ｉ／Ｏバス６０を介して、図示していない入
出力装置と接続されている。

【００２５】ＢＰＵ１０は、図２に示すように、命令フ
ェッチ部１０１と、命令デコード部１０３と、メモリア
ドレス計算部１０５と、ビット演算実行部１０７と、イ
ンターフェースレジスタ（以下、Ｉ／Ｆレジスタともい
う）１０９と、を備えている。尚、図２において、BP_I
_ADR７０１は命令ＲＡＭ３０へのアドレス出力信号、BP
_I_RDAT７０２は命令ＲＡＭ３０からのデータ入力信
号、BP_D_ADR７０３はデータＲＡＭ４０へのアドレス出
力信号、BP_D_RDAT７０４はデータＲＡＭ４０からのデ
ータ入力信号、BP_D_WDAT７０５はデータＲＡＭ４０へ
のデータ出力信号、CPU_ADR７０６はＣＰＵ２０からの
アドレス出力信号、CPU_RDAT７０７はＣＰＵ２０へのデ
ータ出力信号、CPU_WDAT７０８はＣＰＵ２０からのデー
タ入力信号である。これらの信号は、図１に示すバス７
０上を搬送される。また、CPU_ADR706、CPU_RDAT７０７
及びCPU_WDAT７０８は、メモリアクセスセレクタ５０を
介して、図１に示すバス７０、７５上を搬送される。

【００２６】命令フェッチ部１０１は、BP_I_ADR７０１
を介してフェッチアドレスを命令ＲＡＭ３０に出力す
る。また、BP_I_RDAT７０２から命令をフェッチし、フ
ェッチした命令を命令デコード部１０３に送出する。

【００２７】命令デコード部１０３は、命令フェッチ部
１０１から送られてきた命令をデコードし、オペコード
とオペランドに切り分ける。そして、オペランドをメモ
リアドレス計算部１０５に送出する。

【００２８】メモリアドレス計算部１０５は、オペラン
ドレジスタ１０５ａと、１０進２進変換器１０５ｂとを
有する。メモリアドレス計算部１０５は、命令デコード
部１０３から送られてきたオペランドをオペランドレジ
スタ１０５ａに格納する。そして、格納したオペランド
が演算データを示す場合は該オペランドをビット演算実
行部１０７に送出する。また、格納したオペランドがデ
ータＲＡＭ４０のアドレスを示す場合、直接アドレッシ
ングモードであるか、あるいは間接アドレッシングモー
ドであるかによって、それぞれ以下のように動作する。

【００２９】直接アドレッシングモードの場合、オペラ
ンドレジスタ１０５ａに格納したオペランドが示すデー
タＲＡＭ４０のアドレスに、BP_D_ADR７０３を用いてア
クセスし、BP_D_RDAT７０４を介してデータＲＡＭ４０
から送られてきたデータをオペランドレジスタ１０５ａ
に格納する。その後、該データをビット演算実行部１０
７に送出する。

【００３０】間接アドレッシングモードの場合、オペラ
ンドレジスタ１０５ａに格納したオペランドが示すデー
タＲＡＭ４０のアドレスに、BP_D_ADR７０３を用いてア
クセスし、BP_D_RDAT７０４を介してデータＲＡＭ４０
から送られてきた、データＲＡＭ４０のアドレスを示す
データ（このデータは、ＢＣＤ表記された１０進データ
としてデータＲＡＭ４０に格納されているものとする）
を、オペランドレジスタ１０５ａに格納する。次に、オ
ペランドレジスタ１０５ａに格納したＢＣＤ表記の１０
進データを、１０進２進変換器１０５ｂで、２進データ
に変換した後、BP_D_ADR７０３を用いて、該２進データ
が示すデータＲＡＭ４０のアドレスにアクセスし、BP_D
_RDAT７０４を介してデータＲＡＭ４０から送られてき
たデータを、オペランドレジスタ１０５ａに格納する。
その後、該データをビット演算実行部１０７に送出す
る。

【００３１】尚、命令デコード部１０３から送られてき
たオペランドが演算データであるか、直接アドレッシン
グモードであるか、あるいは間接アドレッシングモード
であるかは、命令デコード部１０３でのデコードにより
判別される。

【００３２】ビット演算実行部１０７は、１ビット演算
を行うビット演算器１０７ａと、１０進演算を行う１０
進演算器１０７ｂとを有する。ビット演算器１０７ａ
は、ビット演算を行う回路であり、内部にビットスタッ
クを有している。ビット演算器１０７ａで実行できる演
算は、ＢＵＦＦ、ＩＮＶ、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＡ
ＮＤ、ＮＯＲ、ＸＮＯＲ演算である。１０進演算器１０
７ｂは、タイマ命令でのタイマの残り時間のデクリメン
トを行なう際に使用する。

【００３３】ビット演算実行部１０７は、命令デコード
部１０３でのデコード結果に従って、メモリアドレス計
算部１０５から送られてきたデータを用いて、１ビット
演算あるいは１０進演算のいずれかを実行する。そし
て、演算結果をBP_D_WDAT７０５に送出する。

【００３４】Ｉ／Ｆレジスタ１０９は、ＢＰＵ１０とＣ
ＰＵ２０との間で同期、即ち役割分担を図るために設け
られている。ワード演算等はＢＰＵ１０では実行するこ
とができない。一方、１ビット演算等はＣＰＵ２０で実
行するよりもＢＰＵ１０で実行した方が処理が速い。そ
こで、本実施形態のＢＰＵ１０では、ＢＰＵ１０がワー
ド演算等のＢＰＵ１０では実行できない命令をフェッチ
した場合には、該命令をＣＰＵ２０で実行するように、
また、ＣＰＵ２０での処理実行中にビット演算等が必要
になった場合には、ＢＰＵ１０でビット演算等を行なう
ように、すなわち、互いのハードウエア資源を利用でき
るように、ＢＰＵ１０にＩ／Ｆレジスタ１０９を設けて
いる。

【００３５】Ｉ／Ｆレジスタ１０９は、命令フェッチ部
１０１でフェッチした命令がワード演算等、ＢＰＵ１０
では実行できない命令である場合、その旨をＩ／Ｆレジ
スタ１０９内の状態を示すレジスタにセットすると共に
該命令をＩ／Ｆレジスタ１０９内に格納する。該命令
は、ＣＰＵ２０が、CPU_ADR７０６、CPU_RDAT７０７を
用いて、Ｉ／Ｆレジスタ１０９を定期的にアクセスする
ことで、ＣＰＵ２０に取得される。そして、ＣＰＵ２０
により実行される。

【００３６】また、Ｉ／Ｆレジスタ１０９は、CPU_ADR
７０６、CPU_WDAT７０８を介してＣＰＵ２０から送られ
てきた１ビット演算又は１０進演算の命令を、CPU_ADR
７０６が示すアドレスに格納する。該命令は、命令フェ
ッチ部１０１にフェッチされ、ＢＰＵ１０で実行され
る。

【００３７】以上説明したように、本実施形態のビット
演算プロセッサ１０は、ＢＣＤ表記された１０進データ
を２進データに変換する１０進２進変換器１０５ｂを備
えている。このようにすることで、ユーザは、データＲ
ＡＭ４０のアドレスを１０進表記で扱うことができる。

【００３８】また、１０進２進変換器１０５ｂをビット
演算プロセッサ１０内部に設けることで、従来の技術で
説明した、Ｉ／Ｏ装置を介して１０進変換器が接続され
ている計算機システムに比べ、ハードウエアの制御を簡
易にすることができる。

【００３９】また、従来の技術で説明した、汎用プロセ
ッサ上で実行されるプログラムで１０進２進変換を対処
する計算機システムと異なり、１０進２進変換をソフト
ウエア的に行わなくて済むので、変換オーバーヘッドを
抑制することができる。

【００４０】また、本実施形態のビット演算プロセッサ
１０は、タイマ命令でのタイマの残り時間のデクリメン
トを行なう際に使用する１０進演算器１０７ｂを備えて
いる。このように、１０進演算器１０７ｂをビット演算
プロセッサ１０内部に設けることで、１０進演算を高速
に処理することができる。

【００４１】さらに、本実施形態のビット演算プロセッ
サ１０は、汎用プロセッサ２０との間で同期を図るため
のＩ／Ｆレジスタ１０９を備えている。このようにする
ことで、従来の技術で説明した、汎用プロセッサに割込
みをかける計算機システムが抱えている、割り込み処理
後のオーバーヘッドといったような問題がなくなる。し
たがって、ビット演算プロセッサ１０及び汎用プロセッ
サ２０間の同期の高速化を図ることができる。

【００４２】また、従来の技術で説明した、コプロセッ
サインターフェースを用いた計算機システムと異なり、
ビット演算プロセッサ１０で実行される命令の命令コー
ドがコプロセッサ命令に依存しない。このため、ビット
演算プロセッサに汎用性をもたせることができる。

【００４３】以下、上述した本実施形態のビット演算プ
ロセッサ１０を、図面を用いて更に詳細に説明する。

【００４４】図３は図２に示すビット演算プロセッサ１
０のハードウエア構成を示す図である。

【００４５】命令フェッチ部１０１は、BPU_I_ADR７０
１、BP_I_RDAT７０２を用いて、命令ＲＡＭ３０から命
令をフェッチし、該命令を命令デコード部１０３に送出
する。

【００４６】命令デコード部１０３は、命令フェッチ部
１０１でフェッチした命令をデコードし、オペコードを
レジスタ１０２（ＩＲ）に保持すると共に、オペランド
を切り出してメモリアドレス計算部１０５に送出する。

【００４７】メモリアドレス計算部１０５は、１０進２
進変換器１０５ｂと、命令デコード部１０３で切り出さ
れたオペランド、あるいは１０進２進変換器１０５ｂで
変換されたデータＲＡＭ４０のアドレスを示す２進デー
タを格納するレジスタ１０４ａ（ＯＲ０）、レジスタ１
０４ｂ（ＯＲ１）、レジスタ１０４ｃ（ＯＲ２）と、オ
ペランドをデータＲＡＭ４０に書込むためのアドレスを
格納するレジスタ１０４ｄ（ＯＡＲ０）、レジスタ１０
４ｅ（ＯＡＲ１）と、オペランド値を格納するレジスタ
１０４ｆ（ＯＤＲ０）、レジスタ１０４ｇ（ＯＤＲ１）
と、セレクタ１０６ａ〜１０６ｅと、を有する。レジス
タ１０４ａ〜１０４ｇは、図２に示すメモリアドレス計
算部１０５のオペランドレジスタ１０５ａに相当するも
のである。

【００４８】セレクタ１０６ａは、命令デコード部１０
３で切り出されたオペランド、あるいは１０進２進変換
器１０５ｂで変換されたデータＲＡＭ４０のアドレスを
示す２進データを選択して、レジスタ１０４ａ〜１０４
ｃに送出する。

【００４９】セレクタ１０６ｂは、レジスタ１０４ａ〜
１０４ｃの出力のいずれかを選択する。尚、セレクタ１
０６ｂの出力は、レジスタ１０４ｄ、１０４ｅに格納さ
れる。

【００５０】セレクタ１０６ｃは、セレクタ１０６ｂの
出力、あるいはBP_D_RDAT７０４を介してデータＲＡＭ
４０から送られてきたデータのいずれかを選択する。
尚、セレクタ１０６ｃの出力は、レジスタ１０４ｆ、１
０４ｇに格納される。また、レジスタ１０４ｇに格納さ
れたデータは、１０進２進変換器１０５ｂに入力され
る。

【００５１】セレクタ１０６ｄは、レジスタ１０４ｄ、
１０４ｅの出力のいずれかを選択する。セレクタ１０６
ｅは、セレクタ１０６ｂ、１０６ｄの出力のいずれかを
選択する。セレクタ１０６ｅの出力は、データＲＡＭ４
０へのアドレス出力信号として、BP_D_ADR７０３を介し
てデータＲＡＭ４０に送出される。

【００５２】ビット演算実行部１０７は、ビット演算器
１０７ａと、ＢＣＤデクリメンタ１０７ｃと、レジスタ
１０８（ＷＤＲ）と、セレクタ１１１ａ、１１１ｂと、
を有する。ＢＣＤデクリメンタ１０７ｃは、図２に示す
ビット演算実行部１０７の１０進演算器１０７ｂに相当
するものである。

【００５３】ビット演算器１０７ａは、レジスタ１０４
ｆに格納されたデータを基にビット演算を実行する。Ｂ
ＣＤデクリメンタ１０７ｃは、レジスタ１０４ｇに格納
されたデータから１デクリメントした値をＢＣＤ表記で
出力する。

【００５４】セレクタ１１１ａは、ＢＣＤデクリメンタ
１０７ｃの出力及び１０進２進変換器１０５ｂの出力の
うちのいずれかを選択する。このセレクタ１１１ａは、
汎用プロセッサモードではＣＰＵ２０が１０進２進変換
機能を利用するときにのみ１０進２進変換器１０５ｂの
出力を選択し、それ以外はＢＣＤデクリメンタ１０７ｃ
の出力を選択する。尚、セレクタ１１１ａの出力は、レ
ジスタ１０８に格納される。

【００５５】セレクタ１１１ｂは、ビット演算器１０７
ａの出力及びレジスタ１０８の出力のうちのいずれか一
方を選択する。セレクタ１１１ｂの出力は、データＲＡ
Ｍ４０へのデータ出力信号として、BP_D_WDAT７０５を
介してデータＲＡＭ４０に送出される。

【００５６】Ｉ／Ｆレジスタ１０９は、レジスタ（Ｉ
Ｒ）１０２、レジスタ（ＯＡＲ０）１０４ｄ、レジスタ
（ＯＤＲ０）１０４ｆ、レジスタ（ＯＤＲ１）１０４
ｇ、レジスタ（ＷＤＲ）１０８、そして後述する状態レ
ジスタ１１３を利用し、これ等のレジスタをデコードす
ることで、ＢＰＵ１０及びＣＰＵ２０間のデータ転送時
のオーバーヘッドを減らしている。

【００５７】ここで、レジスタ１０２は命令コード、レ
ジスタ１０４ｄはデストネーション、レジスタ１０４ｆ
は第一オペランド、レジスタ１０４ｇは第二オペラン
ド、レジスタ１０８は演算結果レジスタとして機能す
る。

【００５８】状態レジスタ１１３は、本実施形態を用い
た計算機システム１の動作モード（汎用プロセッサモー
ド、ビット演算プロセッサモード）を示すのに用いる。

【００５９】次に、図３に示す１０進２進変換器１０５
ｂについてより詳細に説明する。

【００６０】図４は１０進２進変換器１０５ｂのハード
ウエア構成を示す図である。ここでは、一例として、４
桁１６ビット１０進２進変換器のハードウエア構成を示
している。この１０進２進変換器は、１０進１桁を４ビ
ットＢＣＤ表記で表わすものである。

【００６１】１０進２進変換器１０５ｂは、図４に示す
ように、ＢＣＤ表記された４桁１６ビットの１０進デー
タを４ビット毎に切り分けて、レジスタ１５５ａ〜１５
５ｄに格納する。次に、レジスタ１５５ｂ〜１５５ｄに
格納された、１桁目（１の位）を除く各桁のデータを、
それぞれＲＯＭ１１５ａ〜１１５ｃにアドレスとして入
力する。そして、ＲＯＭ１１５ａ〜１１５ｃ各々から、
当該ＲＯＭに入力されたアドレスに格納された、該アド
レス（４ビットＢＣＤ表記された１０進データ）に対応
する２進データを出力する。

【００６２】図５にＲＯＭ１１５ａ〜１１５ｃ各々の内
容を示す。たとえば、１０進表記の５０を２進表記に変
換すると１１００１０となるが、１０の倍数は２の倍数
でもあるので１０の位では必ず下位１ビット（ＬＳＢ）
が０となる。このことを利用して、１０の位を表すデー
タをＬＳＢを除いた６ビットで表示している。したがっ
て、たとえば、ＲＯＭ１１５ａの５番地（０１０１）に
格納される１０進表記の５０を示すデータは、６ビット
のデータ１１００１（１６進では１９）となる。同様
に、１００の位を２進表記で表すと下位２ビットが０に
なり、１０００の位を２進表記で表すと下位３ビットが
０となるので、ＲＯＭ１１５ｂに格納される１００の位
の値は８ビット、ＲＯＭ１１５ｃに格納される１０００
の位の値は１１ビットとなる。

【００６３】１０進２進変換器１０５ｂは、ＲＯＭ１１
５ａ〜１１５ｃから出力された１０の位〜１０００の位
を示す２進データを、レジスタ１１５ａに格納された１
の位を示すデータに加えて、１６ビットＢＣＤ表記を１
４ビットの２進数に変換し、その後、上位に２ビットの
０を加えて１６ビットの２進数を生成する。

【００６４】１の位と１０の位との加算は、６ビット加
算器１１７ａで行われ、加算結果はキャリーも含むた
め、７ビットで、１の位の下位１ビットはそのまま通過
の８ビットになる。同様に、１００の位との加算は、８
ビット加算器１１７ｂで行われ、加算結果はキャリーを
含む９ビットとなり、下位２ビット通過の１１ビットと
なる。また、１０００の位との加算は、１１ビット加算
器１１７ｃで行われる。ここでは、加算結果にキャリー
が発生しないので１１ビットとなり、下位３ビット通過
の１４ビットとなる。この１４ビットはレジスタ１１９
に格納され、ここで上位２ビットに０が追加されて、最
終的に１６ビット２進数となる。その後、レジスタ１１
９から出力される。

【００６５】次に、図３に示すビット演算器１０５ｂに
ついてより詳細に説明する。

【００６６】図６はビット演算器１０７ａのハードウエ
ア構成を示す図である。

【００６７】ビット演算器１０７ａは、図６に示すよう
に、ビット演算を行うビット演算回路１１２と、ビット
演算回路１１２の出力をスタックするビットスタック１
１４と、入力信号から任意の１ビットを切り出すビット
セレクト１１６と、入力信号の任意の１ビットにビット
演算回路１１２の出力信号をマージするビットマージ１
１８と、を有する。尚、ビットマージ１１８は、ビット
演算回路１１２の出力のマージ相手として、レジスタ１
０４ｆからの出力の他に、オール０ともマージ可能であ
る。

【００６８】図７にビットスタック１１４のハードウエ
ア構成を示す。ビットスタック１１４は、図７に示すよ
うに、ビットメモリ１２０と、ビットメモリ１２０のア
ドレスを示すスタックポインタ１５６と、スタックポイ
ンタ１５６をインクリメントするインクリメンタ１２１
と、スタックポインタ１５６をデクリメントするデクリ
メンタ１２３と、スタックポインタ１５６の出力、イン
クリメンタ１２１の出力、およびデクリメンタ１２３の
出力の中からいずれか一つを選択するセレクタ１２５
と、ラッチ１２７ａ、１２７ｂと、を有する。

【００６９】ビットメモリ１２０は、ビット演算回路１
１２の出力をセレクタ１２５の出力が示すアドレスに格
納する。また、セレクタ１２５の出力が示すアドレスに
格納された先頭要素データ（ビットメモリ１２０から最
初に読み出すべきデータ）と次要素データ（ビットメモ
リ１２０から先頭要素データの次に読み出すべきデー
タ）とを、各々ラッチ１２７ａ、１２７ｂを介して出力
する。

【００７０】ビットスタック１１４は、セレクタ１２５
で、スタックポインタ１５６が示す値をデクリメンタ１
２３でデクリメントした値を選択し、ビット演算回路１
２５の出力をビットメモリ１２０に新たな先頭要素デー
タとして書き込むことで、今まで先頭要素データだった
ものを次要素データとするプッシュ動作と、セレクタ１
２５で、スタックポインタ１５６が示す値をインクリメ
ンタ１２１でインクリメントした値を選択し、ビット演
算回路１２５の出力をビットメモリ１２０に新たな次要
素データとして書き込むことで、今まで次要素データだ
ったものを先頭要素データとするポップ動作の他に、ス
タックポインタ１５６が示す値を選択し、先頭要素デー
タをビット演算回路１２５の出力に書き換える動作を行
なうことができる。

【００７１】すなわち、ビットスタック１１４は、ビッ
トメモリ１２０に格納されたデータを、セレクタ１２５
で選択したアドレスに従って読み出したり、ビット演算
回路１１２の出力データを、セレクタ１２５で選択した
アドレスに従って書き込むことで、スタックとして用い
ることができる。

【００７２】図８にビット演算回路１１２のハードウエ
ア構成を示す。このビット演算回路１１２では、２入力
１出力論理回路ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯ
Ｒ、ＸＮＯＲ、および１入力１出力論理回路ＢＵＦＦ、
ＩＮＶの計８種類の演算を実行することができる。図９
（ａ）に２入力１出力論理の真理表を、そして図９
（ｂ）には１入力１出力論理の真理値表を示す。

【００７３】ビット演算回路１１２において、１入力１
出力の演算は、セレクタ１２９で選択された、ビットセ
レクト１１６の出力データ及びビットスタック１１４の
先頭要素データのうちのいずれか一方を基に実行され
る。また、２入力２出力の演算は、ビットスタック１１
４の先頭要素データとビットセレクト１１６の出力デー
タの組、またはビットスタック１１４の先頭要素データ
とビットスタック１１４の次要素データの組みを基に実
行される。

【００７４】論理回路１２２ａ〜１２２ｃには、ビット
スタック１１４の先頭要素データと、セレクタ１２４で
選択されたビットスタック１１４の次要素データ及びビ
ットセレクト１１６の出力データのうちのいずれか一方
とが入力される。そして、論理回路１２２ａでは論理和
（ＯＲ）を実行し、論理回路１２２ｂでは論理積（ＡＮ
Ｄ）を実行し、論理回路１２２ｃでは排他的論理和（Ｘ
ＯＲ）を実行する。

【００７５】セレクタ１２６は、セレクタ１２９の出
力、および論理回路１２２ａ〜１２２ｃの出力の中から
いずれかを一つを選択する。

【００７６】論理回路１２２ｄは、セレクタ１２６の出
力の否定（ＮＯＴ）を実行する。

【００７７】セレクタ１２８は、セレクタ１２６の出力
及び論理回路１２２ｄの出力のうちのいずれか一方を選
択して、出力する。この出力がビット演算回路１１２の
出力となる。

【００７８】次に、図３に示すＢＣＤデクリメンタ１０
７ｂについてより詳細に説明する。

【００７９】図１０はＢＣＤデクリメンタ１０７ｂのハ
ードウエア構成を示す図である。このＢＣＤデクリメン
タ１０７ｂは、１６ビット４桁１０進デクリメンタであ
り、ＢＰＵ１０で実行されるタイマ命令でタイマの残り
時間を１つ減算するのに使用される。

【００８０】ＢＣＤデクリメンタ１０７ｂは、図１０に
示すように、ＢＣＤ表記された４桁１６ビットの１０進
データを４ビット毎に切り分けて、各桁毎に、１桁ＢＣ
Ｄデクリメンタ１３１ａ〜１３１ｄで計算を実行する。
１桁ＢＣＤデクリメンタ１３１ａ〜１３１ｄの動作は、
基本的に同じであるので、ここでは、１の位を計算する
１桁ＢＣＤデクリメンタ１３１ａについてのみ動作を説
明する。

【００８１】１桁ＢＣＤデクリメンタ１３１ａには、Ｂ
inに下位からの桁借りが入力され、Ａinに１の位のＢＣ
Ｄが入力される。そして、Ｂoutから上位への桁借りが
出力され、Ｄoutから１の位のＢＣＤが出力される。

【００８２】Ｂinに入力された下位からの桁借りが論理
０の場合、Ａinに入力された１の位のＢＣＤをＤoutか
らそのまま出力する。一方、Ｂinに入力された下位から
の桁借りが論理１の場合、Ａinに入力された１の位のＢ
ＣＤから１を引いた数をＤoutから出力する。また、Ｂi
nに入力された下位からの桁借りが論理１であって、Ａi
nに入力されたＢＣＤが０の場合にのみ、Ｂoutから１を
出力し、それ以外の場合は０を出力する。この動作の真
理値表を図１１に示す。

【００８３】１桁ＢＣＤデクリメンタ１３１ａ〜１３１
ｂ各々は、下位桁のＢoutが上位桁のＢinに接続されて
いる。そして、１の位の１桁ＢＣＤデクリメンタ１３１
ａのＢinに論理１を入力し、１０００の位の１桁ＢＣＤ
デクリメンタ１３１ｄのＢout（ボロー出力）を命令デ
コード部１０３に出力することで、タイマ命令でタイマ
時間のタイムアップ検出を行う。

【００８４】次に、図３に示すＩ／Ｆレジスタ１０９に
ついてより詳細に説明する。

【００８５】図１２はＩ／Ｆレジスタ１０９のハードウ
エア構成を示す図である。

【００８６】Ｉ／Ｆレジスタ１０９は、CPU_ADR７０６
を介してＣＰＵ２０から送られてきたアドレス出力信号
をデコーダ１３３でデコードし、図３に示すレジスタ１
０２、レジスタ１０４ｄ、レジスタ１０４ｆ、レジスタ
１０４ｇ、レジスタ１０８、状態レジスタ１１３に対し
てイネーブル信号Ｅ₀〜Ｅ₅を出力する。また、書き込み
時には、図３に示す上記各レジスタに、書き込みイネー
ブル信号ＷＥを出力する。イネーブル信号Ｅ₀〜Ｅ₅は、
高々１アウトオブ６符号であり、それぞれ図３に示す上
記各レジスタの出力イネーブル信号となっている。

【００８７】図３に示す上記各レジスタ（レジスタ１０
２、レジスタ１０４ｄ、レジスタ１０４ｆ、レジスタ１
０４ｇ、レジスタ１０８、状態レジスタ１１３）からの
出力は、ＯＲ回路１３５で論理和がとられ、その後、CP
U_RDAT７０７に出力される。図３に示す上記各レジスタ
の構造は同じであるため、ここではレジスタ１０４ｄ
（ＯＡＲ０）について説明する。

【００８８】レジスタ１３７の書き込みイネーブル信号
は、ＯＲ回路１３９で、ＡＮＤ回路１３２の出力と命令
デコード部１０３からの書込み信号との論理和をとった
ものである。

【００８９】ＡＮＤ回路１３２は、デコーダ１３３から
出力されたイネーブル信号Ｅ₁と、同じくデコーダ１３
３から出力された書込みイネーブル信号ＷＥとの論理積
を出力する。

【００９０】セレクタ１３４は、CPU_WDAT７０８及び図
３に示すセレクタ１０６ｂの出力のうちのいずれか一方
を選択する。イネーブル信号Ｅ₁が１の場合、CPU_WDAT
７０８を選択する。一方、イネーブル信号Ｅ₁が０の場
合、セレクタ１０６ｂの出力を選択する。このセレクタ
１３４の出力は、ＯＲ回路１３９から出力されたライト
イネーブル信号に基づき、レジスタ１３７に格納され
る。レジスタ１３７の出力は、ＡＮＤ回路１３６で、イ
ネーブル信号Ｅ₁でマスクされ、その後、ＯＲ回路１３
５に送出される。

【００９１】次に、図３に示す状態レジスタ１０９につ
いて説明する。

【００９２】図１３は状態レジスタのビット構成を示す
図である。

【００９３】第０ビットがステータスビットである。ス
テータスビットが０のときは汎用プロセッサモード、１
のときはビット演算プロセッサモードであることを示
す。

【００９４】第１ビット〜第３ビットは、ビット演算プ
ロセッサモード時に、ＣＰＵ２０でワード演算等を実行
する際のインターフェースとして使用される。第１ビッ
トは、スタートビットで、ＢＰＵ１０が実行に必要な情
報をセットしたこと示す。ＢＰＵ１０がこのビットを１
にセットするで、ＣＰＵ２０が起動する。

【００９５】第２ビットは、完了ビットで、ＣＰＵ２０
での処理が完了すると、ＣＰＵ２０がこのビットを１に
セットする。ＢＰＵ１０はスタートビットを１にセット
すると、完了ビットが１になるまで命令のフェッチを中
断して待機する。

【００９６】第３ビットは、エラービットで、ＣＰＵ２
０での実行中にエラーが発生したことを示す。エラー処
理はＣＰＵ２０で行う。

【００９７】第４〜７ビットは未使用である。

【００９８】第８〜１０ビットは、汎用プロセッサモー
ド時に、ＢＰＵ１０のビット演算機能やＢＣＤ演算機能
を使用する際のインターフェースとして使用される。第
８ビットは、演算スタートビットで、ＣＰＵ２０がＢＰ
Ｕ１０での演算の実行に必要な情報をセットしたこと示
す。ＣＰＵ２０が１にセットすることで、ＢＰＵ１０で
演算が開始される。

【００９９】第９ビットは、演算完了ビットで、ＢＰＵ
１０での演算が完了すると、ＢＰＵ１０がこのビットを
１にセットする。この際、演算結果は、CPU_RDAT７０７
を介してＩ／Ｆレジスタ１０９からＣＰＵ２０に送られ
る。

【０１００】第１０ビットは、演算エラービットで、Ｂ
ＰＵ１０で演算実行中にエラーが発生したことを示す。
両モードとも、エラー処理はＣＰＵ２０で行う。第１１
〜１５ビットは未使用である。

【０１０１】次に、ビット演算プロセッサ１０で使用さ
れる命令のフォーマットについて説明する。

【０１０２】図１４はビット演算プロセッサ１０で使用
される命令のフォーマットを説明するための図であり、
図１４（ａ）はタイマ命令以外の命令のフォーマット
を、そして図１４（ｂ）はタイマ命令のフォーマットを
示している。

【０１０３】ＢＰＵ１０で使用される命令の命令長は、
２ワード３２ビットである。タイマ命令以外の命令は、
図１４（ａ）に示すように、オペコード（ｏｐ）と、デ
ストネーション（Ｄ）と、ソースオペランド（Ｓ）と、
ソースのアドレッシングモードを示すビット（Ｍ）とで
構成されている。ビット（Ｍ）が０の場合、直接アドレ
ッシングモードを示し、ビット（Ｍ）が１の場合、間接
アドレッシングモードを示す。

【０１０４】タイマ命令は、図１４（ｂ）に示すよう
に、オペコード（ＴＩＭＥＲ）と、タイマ番号（＃タイ
マ）と、ＢＣＤによるタイマの初期値（初期値）とで構
成されている。

【０１０５】次に、タイマ命令の実行時に使用されるタ
イマ状態ワードと、タイマのタイムアップまでの時間
（残り時間）を格納するワークエリアについて説明す
る。

【０１０６】図１５（ａ）はタイマ命令の実行時に使用
されるタイマ状態ワードを説明するための図であり、図
１５（ｂ）はタイマのタイムアップまでの時間（残り時
間）を格納するワークエリアを説明するための図であ
る。尚、図１５（ａ）、（ｂ）に示すタイマ状態ワード
及びワークエリア各々は、１ワード構成で、ＢＰＵ１０
が持っているタイマの数だけ存在する。また、タイマ状
態ワードとワークエリアは、図１に示すデータＲＡＭ４
０に格納される。

【０１０７】タイマ状態ワードの第０ビットは、タイマ
が動作中か否かを示す動作ビットであり、該ビットが１
ならば動作中であることを示す。第１ビットは、タイマ
の残り時間を減算するかどうかを示すカウントダウンビ
ットであり、該ビットが１ならば残り時間を１減算する
ことを示す。第２ビットは、タイマが終了したかを示す
終了ビットであり、該ビットが１ならばタイマが終了し
たことを示す。第３ビット以降は未使用である。

【０１０８】ワークエリアに格納する残り時間はＢＣＤ
表記であり、１６ビット４桁で表現する。

【０１０９】次に、図１に示すメモリアクセスセレクタ
５０について更に詳細に説明する。

【０１１０】図１６は図１に示すメモリアクセスセレク
タ５０のハードウエア構成を示す図である。

【０１１１】尚、図１６において、I_RAM_ADR８０１は
命令ＲＡＭ３０へのアドレス出力信号、I_RAM_DAT８０
３は命令ＲＡＭとのデータ入出力信号である。これらの
信号は、図１に示すバス８０上を搬送される。また、D_
RAM_ADR８５１はデータＲＡＭ４０へのアドレス出力信
号、D_RAM_DAT８５３はデータＲＡＭ４０とのデータ入
出力信号である。これらの信号は、図１に示すバス８５
上を搬送される。また、CPU_DAT７５１はＣＰＵ２０の
データ入出力信号である。CPU_DAT７５１と、CPU_ADR７
０６は、図１に示すバス７５上を搬送される。

【０１１２】I_RAM_ADR８０１は、セレクタ５０１で選
択された、CPU_ADR７０６及びBP_I_ADR７０１のいずれ
か一方となる。I_RAM_DAT８０３は、BP_I_RDAT７０２
と、CPU_WDAT７０８とに接続されている。命令ＲＡＭ３
０からデータが出力されるときは、当該データはBP_I_R
DAT７０２上に出力される。一方、命令ＲＡＭ３０にデ
ータが入力されるときは、CPU_WDAT７０８上のデータが
I_RAM_DAT８０３上に出力される。

【０１１３】D_RAM_ADR８５１は、セレクタ５０３で選
択された、CPU_ADR７０６及びBP_D_ADR７０３のいずれ
か一方となる。D_RAM_DAT８５３は、BP_D_RDAT７０４
と、D_RAM_WDAT８５５とに接続されている。ここで、D_
RAM_WDAT８５５は、セレクタ５０５で選択された、CPU_
WDAT７０８及びBP_D_WDAT７０５のうちのいずれか一方
となる。データＲＡＭ４０からデータが出力されるとき
は、当該データはBP_D_RDAT７０４上に出力される。一
方、データＲＡＭ４０にデータが入力されるときは、D_
RAM_WDAT８５５上のデータがD_RAM_DAT８５３上に出力
される。

【０１１４】CPU_DAT７５１は、CPU_WDAT７０８と、セ
レクタ５０７とに接続されている。セレクタ５０７は、
BP_I_RDAT７０２と、CPU_RDAT７０７と、BP_D_RDAT７０
４とのうちのいずれかを一つを選択する。ＣＰＵ２０か
らデータが出力されるときは、当該データはCPU_WDAT７
０８上に出力される。一方、ＣＰＵ２０にデータが入力
されるときは、セレクタ５０７で選択されたデータがCP
U_DAT７５１上に出力される。ここで、メモリセレクタ
５０の各セレクタの選択状態と動作モードについて図１
７に示す。

【０１１５】次に、図３に示す本実施形態のビット演算
プロセッサ１０の動作について説明する。

【０１１６】先ず、ＢＰＵ１０主導で動作し、ＣＰＵ２
０がサポートに回るビット演算プロセッサモードにおけ
るＢＰＵ１０で命令実行処理の概要について図１８及び
図２６を用いて説明する。図１８はＢＰＵ１０での命令
実行処理の概要を説明するためのフロー図、図２６は図
１８に示すステップ１８０２、および図１９に示すステ
ップ１９００１でのＢＰＵ１０の各部の動作を説明する
ための図である。

【０１１７】先ず、フェッチ部１０１で命令をフェッチ
する（ステップ１８０１）。フェッチ部１０１は、フェ
ッチアドレスをBP_I_ADR７０１に出力し、BP_I_RDAT７
０２からフェッチデータを受け取ることで、命令をフェ
ッチする。

【０１１８】次に、デコード部１０３でフェッチした命
令をデコードして、命令種類を判断する（ステップ１８
０２）。デコード部１０３は、図２６（ａ）に示すよう
に、フェッチ部１０１でフェッチされた命令をデコード
し、命令コードとオペランド（ソース、デストネーショ
ン）とに切りわけ、ソースのアドレッシングモード（直
接か間接か）を特定し、命令コードをレジスタ１０２
（ＩＲ）に、ソースオペランドをセレクタ１０６ａに出
力する。これにより、命令コードはレジスタ１０２（Ｉ
Ｒ）に格納される。また、ソースオペランドは、セレク
タ１０６ａを介して、レジスタ１０４ａ（ＯＲ０）に格
納される。

【０１１９】その後、ステップ１８０２でデコードした
命令の実行に移行する（ステップ１８０３〜１８０
５）。尚、フェッチ部１０１でフェッチされる命令は、
ビット演算命令、タイマ命令、そしてＣＰＵ２０で実行
するワード命令の３種類である。

【０１２０】次に、ＢＰＵ１０でのビット演算命令の実
行処理について図１９及び図２６を用いて説明する。図
１９はＢＰＵ１０におけるビット演算命令の実行処理を
説明するためのフロー図である。

【０１２１】ビット演算命令では、ソース、デストネー
ションは共にアドレスで与えられる。

【０１２２】先ず、図１８に示すステップ１８０２のデ
コードで特定されたソースアドレスのアドレッシングモ
ードが直接アドレッシングモードであるか、または間接
アドレッシングモードであるかを判断する（１９０
１）。

【０１２３】直接アドレッシングモードの場合、ソース
アドレスを用いてメモリアクセスを行い、データＲＡＭ
４０からソースデータを得る。（１９０２）。ソースオ
ペランドのフェッチは、図２６（ｂ）に示すように、図
３において、セレクタ１０６ｂがレジスタ１０４ａ（Ｏ
Ｒ０)の出力を選択することで、データＲＡＭ４０への
アドレス出力信号BP_D_ADR７０３にソースアドレスを出
力する。そして、BP_D_RDAT７０４を介してデータＲＡ
Ｍ４０から送られてきたソースデータを、セレクタ１０
６ｃで選択することで、レジスタ１０４ｆ（ＯＤＲ０）
に格納する。これと同時に、セレクタ１０６ａがデコー
ド部１０３の出力を選択することで、デストネーション
アドレスをレジスタ１０４ｂ（ＯＲ１）に格納する。

【０１２４】次に、このソースデータを基に、ビット演
算１０７ａでビット演算を実行する。そして、デストネ
ーションアドレスで指定されたメモリアドレスに、演算
結果を書き込む（ステップ１９０３）。ビット演算の実
行は、図２６（ｃ）に示すように、図３において、セレ
クタ１０６ｂがレジスタ１０４ｂ（ＯＲ１）の出力を選
択し、セレクタ１０６ｅがセレクタ１０６ｂの出力を選
択する。このようにすることで、データＲＡＭ４０への
アドレス出力信号BP_D_ADR７０３にデストネーションア
ドレスを出力する。また、セレクタ１１１ｂがビット演
算器１０７ａの出力を選することで、データＲＡＭ４０
へのデータ出力信号BP_D_WDAT７０５にビット演算結果
を出力する。

【０１２５】ビット演算器１０７ａで論理積（ＡＮＤ）
を実行した場合を考えると、ビット演算器１０７ａの動
作は、図８において、セレクタ１２４、１２６、１２８
各々がビットセレクト１１６の出力、論理回路１２２ｂ
の出力、セレクタ１２６の出力を選択する。

【０１２６】一方、間接アドレッシングモードの場合、
先ず、ソースアドレスを用いて１回目のメモリアクセス
を行い、データＲＡＭ４０からＢＣＤ表記された１０進
データのアドレスを得る（ステップ１９０４）。図２６
（ｄ）に示すように、図３において、セレクタ１０６
ｂ、１０６ｅが各々レジスタ１０４ａ（ＯＲ０）の出
力、セレクタ１０６ｂを選択することで、データＲＡＭ
４０へのアドレス出力信号BP_D_ADR７０３にソースアド
レスを出力する。そして、BP_D_RDAT７０４を介してデ
ータＲＡＭ４０から送られてきたＢＣＤ表記の１０進デ
ータを、セレクタ１０６ｃで選択することで、レジスタ
１０４ｇ（ＯＤＲ１）に格納する。これと同時に、セレ
クタ１０６ａでデコード部１０３の出力を選択すること
で、レジスタ１０４ｂ（ＯＲ１）に、デストネーション
アドレスを格納する。

【０１２７】次に、レジスタ１０４ｇに格納されたＢＣ
Ｄ表記の１０進データを、１０進２進変換器１０５ｂで
２進データに変換する（ステップ１９０５）。図２６
（ｅ）に示すように、図３において、レジスタ１０４ｇ
（ＯＤＲ１）の出力を１０進２進変換器１０５ｂに入力
することで、ＢＣＤ表記の１０進データを２進データに
変換する。そして、この２進データをセレクタ１０６ａ
を介してレジスタ１０４ａ（ＯＲ０）に格納する。これ
と同時に、レジスタ１０４ｂ（ＯＲ１）の格納したデス
トネーションアドレスを、セレクタ１０６ｂを介して、
レジスタ１０４ｄ（ＯＡＲ０）に格納する。

【０１２８】次に、１０進２進変換器１０５ｂで変換し
た２進データをアドレスとして２回目のメモリアクセス
を行ない、データＲＡＭ４０からソースデータを得る
（ステップ１９０６）。図２６（ｆ）に示すように、図
３において、セレクタ１０６ｂがレジスタ１０４ａ（Ｏ
Ｒ０）の出力を選択し、BP_D_ADR７０３に２進変換した
アドレスを出力する。そして、BP_D_RDAT７０４を介し
てデータＲＡＭ４０から送られてきたソースデータを、
セレクタ１０６ｃで選択することで、レジスタ１０４ｆ
（ＯＤＲ０）に格納する。

【０１２９】次に、レジスタ１０４ｆ（ＯＤＲ０）に格
納したソースデータを基に、ビット演算器１０７ａでビ
ット演算を実行する。そして、デストネーションアドレ
スで指定されたメモリアドレスに、演算結果を書き込む
（１９０７）。

【０１３０】ビット演算の実行は、図２６（ｇ）に示す
ように、図３において、セレクタ１０６ｄがレジスタ１
０４ｄ（ＯＡＲ１）の出力を選択し、セレクタ１０６ｅ
がセレクタ１０６ｄの出力を選択する。このようにする
ことで、データＲＡＭ４０へのアドレス出力信号BP_D_A
DR７０３にデストネーションアドレスを出力する。ま
た、セレクタ１１１ｂがビット演算器１０７ａの出力を
選択することで、データＲＡＭ４０へのデータ出力信号
BP_D_WDAT７０５にビット演算結果を出力する。

【０１３１】ビット演算器１０７ａで論理和（ＯＲ）を
実行した場合を考えると、ビット演算器１０７ａの動作
は、図２６（ｈ）に示すように、図８において、セレク
タ１２４、１２６、１２８各々が、ビットセレクト１１
６の出力、論理回路１２２ａの出力、セレクタ１２６の
出力を選択する。これにより、ビットセレクト１１６の
出力とビットスタック１１４の先頭要素データとの論理
和（ＯＲ）を出力する。また、ビットスタック１１４
は、図７において、セレクタ１２５がデクリメンタ１２
３の出力を選択することで、スタックポインタを１つ減
らし、ビット演算回路１１２の出力をビットメモリ１２
０に書き込む（ＰＵＳＨ動作）。

【０１３２】次に、ＢＰＵ１０でのタイマ命令の実行処
理について図２０、図２７及び図２８を用いて説明す
る。

【０１３３】図２０はＢＰＵ１０におけるタイマ命令の
実行処理を説明するためのフロー図、図２７、図２８は
図２０に示すフローでのＢＰＵ１０の各部の動作を説明
するための図である。

【０１３４】尚、図１８に示すステップ１８０２の命令
デコードの段階で、タイマの動作に必要なタイマ状態ワ
ード、残り時間のアドレス、タイマの初期値を検出する
ことができる。この場合、図２６（ａ）に示すように、
図３において、セレクタ１０６ａがデコード部１０３を
選択することで、タイマ状態ワードのアドレスがレジス
タ１０４ａ（ＯＲ０）に格納される。

【０１３５】先ず、ステップ２００１では、タイマ命令
で指定された図１５（ａ）に示すようなタイマ状態ワー
ドを読み込む。タイマ状態ワードの読み込みは、図２７
（ａ）に示すように、図３において、セレクタ１０６ｂ
がレジスタ１０４ａ（ＯＲ０）を選択することで、タイ
マ状態ワードのアドレスをレジスタ１０４ｄ（ＯＡＲ
０）に格納する。また、セレクタ１０６ｃが、データＲ
ＡＭ４０からのデータ入力信号BP_D_RDAT７０４を選択
することで、タイマ状態ワードのデータをレジスタ１０
４ｆ（ＯＤＲ０）に格納する。これと同時に、セレクタ
１０６ａがデコード部１０３を選択することで、レジス
タ１０４ｂ（ＯＲ１）に残り時間のアドレスを格納す
る。

【０１３６】次に、このタイマ状態ワードの第０ビット
（動作ビット）を調べて、当該タイマが動作中であるか
否かを調べる（ステップ２００２）。動作ビットが０の
場合はステップ２００３に移行し、動作ビットが１の場
合はステップ２００６に移行する。

【０１３７】動作ビットの判定は、図２７（ｂ）に示す
ように、図６において、ビットセレクト１１６によりタ
イマ状態ワードの第０ビット（動作ビット）を切り出
す。そして、ビット演算回路１１２において、図８に示
すように、セレクタ１２９、１２６、１２８各々にビッ
トセレクト１１６、セレクタ１２９、セレクタ１２６を
選択させ、ビット演算回路１１２をバッファとして動作
させることで、動作ビットを命令デコード部１０３に送
出する。このようにすることで、動作ビットが判定され
る。尚、タイマ状態ワードの動作ビットの送出と同時
に、図３において、セレクタ１０６がデコード部１０３
を選択することで、タイマの初期値をレジスタ１０４ｃ
（ＯＲ２）に格納する。

【０１３８】ステップ２００３では、タイマ状態ワード
の動作ビットに１をセットする。タイマ状態ワードの動
作ビットのセットは、図２７（ｃ）に示すように、図３
において、セレクタ１０６ｂ、１０６ｃ各々が、レジス
タ１０４ｃ（ＯＲ２）、セレクタ１０６ｂを選択するこ
とで、レジスタ１０４ｇ（ＯＤＲ１）にレジスタ１０４
ｃ（ＯＲ２）に格納されたタイマの初期値を格納する。

【０１３９】次に、図６において、ビットセレクト１１
６によりタイマ状態ワードの第０ビット（動作ビット）
を切り出す。ビット演算回路１１２において、図８に示
すように、セレクタ１２９、１２６、１２８各々がビッ
トセレクト１１６、セレクタ１２９、論理回路１２２ｄ
を選択することで、論理否定（ＩＮＶ）として動作され
る。そして、ビット演算回路１１２の出力をビットマー
ジ１１８でタイマ状態ワードの第０ビット（動作ビッ
ト）にマージすることで、動作ビットに１がセットされ
る。尚、タイマ状態ワードの動作ビットの送出と同時
に、図３において、セレクタ１０６がデコード部１０３
を選択することで、タイマの初期値をレジスタ１０４ｃ
（ＯＲ２）に格納する。

【０１４０】また、図３において、セレクタ１０６ｄ、
１１１ｂ、１０６ｅ各々が、レジスタ１０４ｄ（ＯＡＲ
０）、ビット演算器１０７ａ、セレクタ１０６ｄを選択
することで、データＲＡＭ４０へのアドレス出力信号BP
_D_ADR７０３にアドレスを出力すると共に、データＲＡ
Ｍ４０へのデータ出力信号BP_D_WDAT７０５にデータを
出力する。

【０１４１】ステップ２００４では、タイマの初期値を
１つ減算する。タイマの初期値の減算は、ＢＣＤデクリ
メンタ１０７ｃがレジスタ１０４ｇ（ＯＤＲ１）に格納
されたタイマの初期値を基に行う。そして、図２７
（ｄ）に示すように、図３において、セレクタ１１１ａ
がＢＣＤデクリメンタ１０７ｃを選択することで、レジ
スタ１０８（ＷＤＲ）にＢＣＤデクリメンタ１０７ｃの
演算結果が格納される。これと同時に、レジスタ１０４
ｂ（ＯＲ１）の格納した残り時間のアドレスを、セレク
タ１０６ｂを介して、レジスタ１０４ｅ（ＯＡＲ１）に
格納する。

【０１４２】ステップ２００５では、図１５（ｂ）に示
すようなワークエリアに初期値をセットする。ワークエ
リアへの初期値のセットは、図２７（ｅ）に示すよう
に、セレクタ１０６ｄ、１１１ｂ、１０６ｅ各々が、レ
ジスタ１０４ｅ、レジスタ１０８、セレクタ１０６ｄを
選択することで、データＲＡＭ４０へのアドレス出力信
号BP_D_ADR７０３にアドレスを出力すると共に、データ
ＲＡＭ４０へのデータ出力信号BP_D_WDAT７０５にデー
タを出力する。

【０１４３】ステップ２００６では、タイマ状態ワード
の第１ビット（カウントダウンビット）を調べる。カウ
ントダウンビットの判定は、図２７（ｆ）に示すよう
に、図６において、ビットセレクト１１６によりタイマ
状態ワードの第１ビット（カウントダウンビット）を切
り出す。そして、ビット演算回路１１２において、図２
７（ｂ）と同様にバッファとして動作させることで、カ
ウントダウンビットを命令デコード部１０３に送出す
る。このようにすることで、カウントダウンビットが判
定される。

【０１４４】このビットが１の場合、残り時間を読み込
み（ステップ２００７）、その後、残り時間を１つ減算
して、タイムアップになったか否かを調べる（ステップ
２００８）。

【０１４５】残り時間の読み込みは、図２８（ｇ）に示
すように、図３において、セレクタ１０６ｂがレジスタ
１０４ｂ（ＯＲ１）を選択することで、セレクタ１０４
ｅ（ＯＡＲ１）にタイマの残り時間のアドレスを格納す
る。また、セレクタ１０６ｃがデータＲＡＭ４０からの
データ入力信号BP_D_RDAT７０４を選択することで、レ
ジスタ１０４ｇ（ＯＤＲ１）にタイマ状態ワードのデー
タを格納する。

【０１４６】タイマの残り時間の減算は、ＢＣＤデクリ
メンタ１０７ｃがレジスタ１０４ｇ（ＯＤＲ１）に格納
されたタイマ状態ワードのデータを基に行う。そして、
図２８（ｈ）に示すように、図３において、セレクタ１
１１ａがＢＣＤデクリメンタ１０７ｃを選択すること
で、レジスタ１０８（ＷＤＲ）にＢＣＤデクリメンタ１
０７ｃの演算結果が格納される。

【０１４７】タイムアップしたか否かの判定は、ＢＣＤ
デクリメンタ１０７ｃのボロー出力（図１０に示す１桁
デクリメンタ１３１ｄのＢout）を命令デコード部１０
３に送出することで判定される。ボロー出力が１の場合
はタイムアップしたと判定し、ボロー出力が０の場合は
タイムアップしていないと判定する。

【０１４８】ステップ２００８でタイムアップであると
判定された場合、タイマ状態ワードの第２ビット（終了
ビット）に１をセットする（ステップ２００９）。

【０１４９】終了ビットのセットは、図２８（ｉ）に示
すように、先ず、図６において、ビットセレクト１１６
により、タイマ状態ワードの第２ビット（終了ビット）
を切り出して、ビット演算回路１１２に入力する。次
に、ビット演算回路１１２は、図８において、セレクタ
１２９、１２６、１２８各々がビットセレクト１１６、
セレクタ１２９、論理回路１２２ｄを選択することで、
論理否定（ＩＮＶ）として動作される。そして、ビット
演算回路１１２の出力をビットマージ１１８でタイマ状
態ワードの第２ビット（終了ビット）にマージすること
で終了ビットに１がセットされる。

【０１５０】また、図３において、セレクタ１０６ｄ、
１１１ｂ、１０６ｅ各々が、レジスタ１０４ｄ（ＯＡＲ
０）、ビット演算器１０７ａ、セレクタ１０６ｄを選択
することで、データＲＡＭ４０へのアドレス出力信号BP
_D_ADR７０３にアドレスを出力すると共に、データＲＡ
Ｍ４０へのデータ出力信号BP_D_WDAT７０５にデータを
出力する。

【０１５１】一方、ステップ２００８でタイムアップで
ないと判定された場合は、ステップ２００８で計算した
残り時間を書き込み（ステップ２０１０）、その後、カ
ウントダウンビットをクリアする（ステップ２０１
１）。

【０１５２】残り時間の書込みは、図２８（ｊ）に示す
ように、図３において、セレクタ１０６ｄ、１１１ｂ、
１０６ｅ各々が、レジスタ１０４ｅ（ＯＡＲ１）、レジ
スタ１０８（ＷＤＲ）、セレクタ１０６ｄを選択するこ
とで、データＲＡＭ４０へのアドレス出力信号BP_D_ADR
７０３にタイマの残り時間のアドレスを出力すると共
に、データＲＡＭ４０へのデータ出力信号BP_D_WDAT７
０５にデータの残り時間を出力する。

【０１５３】カウントダウンビットのクリアは、図２８
（ｋ）に示すように、先ず、図６において、ビットセレ
クト１１６により、タイマ状態ワードの第１ビット（カ
ウントダウンビット）を切り出して、ビット演算回路１
１２に入力する。次に、ビット演算回路１１２は、図８
において、セレクタ１２９、１２６、１２８各々がビッ
トセレクト１１６、セレクタ１２９、論理回路１２２ｄ
を選択することで、論理否定（ＩＮＶ）として動作され
る。そして、ビット演算回路１１２の出力をビットマー
ジ１１８でタイマ状態ワードの第１ビット（カウントダ
ウンビット）にマージすることでカウントダウンビット
がクリアされる。

【０１５４】また、図３において、セレクタ１０６ｄ、
１１１ｂ、１０６ｅ各々が、レジスタ１０４ｄ（ＯＡＲ
０）、ビット演算器１０７ａ、セレクタ１０６ｄを選択
することで、データＲＡＭ４０へのアドレス出力信号BP
_D_ADR７０３にアドレスを出力すると共に、データＲＡ
Ｍ４０へのデータ出力信号BP_D_WDAT７０５にデータを
出力する。

【０１５５】尚、ステップ２００６でビットが０の場
合、何もしないでこのフローを終了する。

【０１５６】次に、ビット演算プロセッサモードでのワ
ード演算命令等の実行処理について説明する。

【０１５７】先ず、ＢＰＵ１０におけるワード演算命令
等の処理について図２１及び図２９を用いて説明する。

【０１５８】図２１はＢＰＵ１０におけるワード演算命
令等の処理を説明するためのフロー図、図２９は図２１
及び図２３に示すフローでのＢＰＵ１０の各部の動作を
説明するための図である。

【０１５９】先ず、図１８に示すステップ１８０２での
デコード後、第１ソース、第２ソースの読込みを行う
（ステップ２１０１、２１０２）。ステップ１８０２で
のデコードが実行されると、図２６（ａ）に示すよう
に、図３において、セレクタ１０６ａがデコード部１０
３を選択することで、レジスタ１０４ａ（ＯＲ０）に第
１オペランドが格納されると共に、レジスタ１０２（Ｉ
Ｒ）に命令コードが格納される。

【０１６０】たとえば、フェッチした命令がワード加算
命令であって、ソースオペランドのアドレッシングモー
ドが、第１オペランドが即値、第２オペランドが直接の
場合、図２９（ａ）に示すように、図３において、セレ
クタ１０６ｂ、１０６ｃ各々が、レジスタ１０４ａ（Ｏ
Ｒ０）、セレクタ１０６ｂを選択することで、レジスタ
１０４ａ（ＯＲ０）のデータをレジスタ１０４ｆ（ＯＤ
Ｒ０）に転送する。また、セレクタ１０６ａがデコード
部１０３を選択することで、第２オペランドをレジスタ
１０４ｂ（ＯＲ１）に格納する。

【０１６１】その後、図２９（ｂ）に示すように、図３
において、セレクタ１０６ｂ、１０６ｃ各々が、レジス
タ１０４ｂ（ＯＲ１）、データＲＡＭ４０からのデータ
入力信号BP_D_RDAT７０４を選択することで、BP_D_RDAT
７０４からの読込みデータをレジスタ１０４ｇ（ＯＤＲ
１）に格納すると共に、セレクタ１０６ａがデコード部
１０３を選択することで、デストネーションオペランド
をレジスタ１０４ｃ（ＯＲ２）に格納する。

【０１６２】次に、Ｉ／Ｆレジスタ１０９に命令種類と
オペランド（ソースデータ、デストネーションアドレ
ス）を書込み、図１３に示す状態レジスタ１１３のスタ
ートビットに１をセットする（ステップ２１０３）。図
２９（ｃ）に示すように、図３において、セレクタ１０
６ｂがレジスタ１０４ｃ（ＯＲ２）を選択することで、
レジスタ１０４ｅ（ＯＡＲ１）にデストネーションアド
レスを格納すると共に、状態レジスタ１１３のスタート
ビットに１をセットする。これを受けて、ＣＰＵ２０は
ワード演算命令等を実行する。

【０１６３】ＣＰＵ２０での演算実行が終了すると、Ｃ
ＰＵ２０によって、図１３に示す状態レジスタ１１３の
完了ビットに１がセットされる。完了ビットに１がセッ
トされると（ステップ２１０４）、図１３に示す状態レ
ジスタ１１３のエラービットを判定する（ステップ２１
０５）。エラービットが１の場合、ＣＰＵ２０での実行
中にエラーが発生したことを示しており、ＣＰＵ２０で
エラー処理を行なう（ステップ２１０６）。

【０１６４】次に、ＣＰＵ２０でのワード演算命令等の
実行処理について説明する。

【０１６５】図２２はＣＰＵ２０でのワード演算命令等
の実行処理を説明するためのフロー図である。

【０１６６】ビット演算プロセッサモードにおいて、Ｂ
ＰＵ１０の図１３に示す状態レジスタ１１３のスタート
ビットが０である間、ＣＰＵ２０は待機中であり（ステ
ップ２２０１）、ＣＰＵ２０は当該スタートビットが１
になったのを確認して（ステップ２２０２）、ＢＰＵ１
０のＩ／Ｆレジスタ１０９から命令種類とオペランド
（第１ソース、第２ソース、デストネーションアドレ
ス）とを読込む（ステップ２２０３）。そして、演算の
実行を開始する（ステップ２２０４）。演算の実行が終
了すると、ＢＰＵ１０の状態レジスタ１１３の完了ビッ
トに１をセットする（ステップ２２０５）。尚、実行中
にエラーが発生した場合（ステップ２２０６）、ＢＰＵ
１０の状態レジスタ１１３のエラービットに１をセット
し（ステップ２２０７）、エラー処理（ステップ２２０
８）を行なう。

【０１６７】次に、ＣＰＵ２０主導で動作し、ＢＰＵ１
０がサポートに回る汎用プロセッサモードにおいて、Ｃ
ＰＵ２０が実行中にビット演算命令又は１０進デクリメ
ント演算をフェッチしたときの動作について説明する。

【０１６８】先ず、ＣＰＵ２０の動作について図２３を
用いて説明する。

【０１６９】図２３は汎用プロセッサモードにおいてＣ
ＰＵ２０が実行中にビット演算命令等をフェッチしたと
きのＣＰＵ２０の動作を説明するためのフロー図であ
る。

【０１７０】ＣＰＵ２０は、ビット演算命令又は１０進
デクリメント演算をフェッチすると（ステップ２３０
１）、ＢＰＵ１０のＩ／Ｆレジスタ１０９に、当該命令
実行に必要なデータを書込む（ステップ２３０２）。命
令コードはレジスタ１０２（ＩＲ）に、ソースデータ
は、実行したい命令がビット演算の場合はレジスタ１０
４ｆ（ＯＤＲ０）に、ＢＣＤ演算の場合はレジスタ１０
４ｅ（ＯＤＲ１）に書込み、図１３に示す状態レジスタ
１１３のスタートビットに１をセットする。その後、図
１３に示す状態レジスタ１１３の完了ビットが１になる
まで待機する（ステップ２３０３）。状態レジスタ１１
３の完了ビットが１にセットされたのを確認すると、状
態レジスタ１１３のエラービットを確認する（ステップ
２３０４）。エラービットが１にセットされている場
合、エラー処理を行なう（ステップ２３０５）。

【０１７１】次に、ＢＰＵ１０の動作について図２４を
用いて説明する。

【０１７２】図２４は汎用プロセッサモードにおいてＢ
ＰＵ１０がビット演算命令等を実行する際の動作を示す
フロー図である。

【０１７３】ＢＰＵ１０は、図１３に示す状態レジスタ
１１３の演算スタートビットに１がセットされるまで待
機状態にあるが（ステップ２４０１）、演算スタートビ
ットに１がセットされると（ステップ２４０２）、レジ
スタ１０２（ＩＲ）の内容をデコードする（ステップ２
４０３）。その後、デコードした内容が１０進デクリメ
ント命令の場合はデクリメント（ステップ２４０４）、
１０進２進変換命令の場合は１０進２進変換（ステップ
２４０５）、およびビット演算命令の場合はビット演算
（ステップ２４０６）を実行する。

【０１７４】ステップ２４０４での処理（デクリメン
ト）について説明する。ＣＰＵ２０は、図２３のステッ
プ２３０２に示すように、命令コードとソースデータと
を、それぞれレジスタ１０２（ＩＲ）、レジスタ１０４
ｇ（ＯＤＲ１）に書き込むと共に、図１３に示す状態レ
ジスタの演算スタートビットを１にセットする。これを
受けて、ＢＰＵ１０は、レジスタ１０２５（ＩＲ）にセ
ットされた情報から、ステップ２４０４でのデクリメン
トを実行する。このデクリメントは、図２９（ｄ）に示
すように、図３において、セレクタ１１１ａがＢＣＤデ
クリメンタ１０７ｃを選択することで、演算結果をレジ
スタ１０８（ＷＤＲ）に保持する。次に、図２８（ｆ）
に示すように、セレクタ１１１ｂ、図１６に示すメモリ
アクセスセレクタ５０のセレクタ５０７各々が、レジス
タ１０８（ＷＤＲ）、データＲＡＭ４０へのデータ出力
信号BP_D_WDAT７０５を選択することで、演算結果をＣ
ＰＵ２０に転送する。

【０１７５】尚、ステップ２４０５での処理（１０進２
進変換）の場合は、図２９（ｅ）に示すように、図３に
おいて、セレクタ１１１ａが１０進２進変換器１０５ｂ
を選択することで、演算結果をレジスタ１０８（ＷＤ
Ｒ）に保持する。その後、図２８（ｆ）に示すように、
セレクタ１１１ｂ、図１６に示すメモリアクセスセレク
タ５０のセレクタ５０７各々が、レジスタ１０８（ＷＤ
Ｒ）、データＲＡＭ４０へのデータ出力信号BP_D_WDAT
７０５を選択することで、演算結果をＣＰＵ２０に転送
する。

【０１７６】また、ステップ２４０６での処理（ビット
演算）の場合は、図２９（ｇ）に示すように、セレクタ
１１１ｂ、図１６に示すメモリアクセスセレクタ５０の
セレクタ５０７各々が、ビット演算器１０７ａ、データ
ＲＡＭ４０へのデータ出力信号BP_D_WDAT７０５を選択
することで、演算結果をデータ出力信号BP_D_WDAT７０
５に出力する。

【０１７７】次に、デコードした内容に応じた演算を実
行した後、演算結果をデータＲＡＭ４０へのデータ出力
信号BP_D_WDAT７０５に出力すると同時に、図１３に示
す演算完了ビット１５６２を１にセットする（ステップ
２４０６、２４０７）。尚、命令実行中にエラーが発生
した場合には（ステップ２４０８）、図１３に示す状態
レジスタ１１３のエラービットに１をセットする（ステ
ップ２４０９）。

【０１７８】次に、図１に示す本実施形態を用いた計算
機システムのリセット動作について説明する。

【０１７９】図２５（ａ）はＢＰＵ１０のリセット動作
を説明するための図、図２５（ｂ）はＣＰＵ２０のリセ
ット動作を説明するための図である。

【０１８０】先ず、ＢＰＵ１０、ＣＰＵ２０共にハード
リセットを実行し（ステップ２５０１、２５０４）、そ
の後、ＣＰＵ２０が、ＣＰＵ２０自身やＢＰＵ１０等の
計算機システム全体のソフトリセットを行なう（ステッ
プ２５０５）。リセット処理が終了した後、ＣＰＵ２０
は、図１３に示す状態レジスタ１１３のステータスビッ
トに１をセットし（ステップ２５０７）、その後、待機
状態に入る（ステップ２５０８）。一方、ＢＰＵ２０
は、Ｉ／Ｆレジスタ１０９の状態レジスタ１１３のステ
ータスビットが１になるまで待機し（ステップ２５０
２）、その後、レジスタ１０８（ＷＤＲ）をフェッチ開
始アドレスとしてフェッチ動作を開始し、演算を始める
（ステップ２５０３）。

【０１８１】上述したように、本実施形態のビット演算
プロセッサ１０は、１０進２進変換器１０５ｂを備えた
ことにより、従来の技術で説明した、Ｉ／Ｏ装置を介し
て１０進変換器が接続されている計算機システムに比
べ、ハードウエアの制御を簡易にすることができ、ま
た、従来の技術で説明した、汎用プロセッサ上で実行さ
れるプログラムで１０進２進変換を対処する計算機シス
テムと異なり、１０進２進変換をソフトウエア的に行わ
なくて済むので、変換オーバーヘッドを抑制することが
できる。

【０１８２】また、本実施形態のビット演算プロセッサ
１０は、１０進演算器１０７ｂを備えたことにより、１
０進演算を高速に処理することができる。

【０１８３】さらに、本実施形態のビット演算プロセッ
サ１０は、汎用プロセッサ２０との間で同期を図るため
のＩ／Ｆレジスタ１０９を備えたことにより、従来の技
術で説明した、汎用プロセッサに割込みをかける計算機
システムに比べ、ビット演算プロセッサ１０及び汎用プ
ロセッサ２０間の同期の高速化を図ることができ、ま
た、従来の技術で説明した、コプロセッサインターフェ
ースを用いた計算機システムに比べ、ビット演算プロセ
ッサに汎用性をもたせることができる。

【０１８４】尚、上記の実施形態では、直接アドレッシ
ングモードの場合、命令デコード部１０３で切り出した
オペランドが示すデータＲＡＭ４０のアドレスが、２進
表記されているものとして説明した。しかしながら、本
発明はこれに限定されるものではない。命令デコード部
１０３で切り出したオペランドが示すデータＲＡＭ４０
のアドレスが１０進表記されている場合でも、間接アド
レッシングモードの場合と同様に、当該アドレスを１０
進２進変換器１０５ｂで２進表記に変換することで、デ
ータＲＡＭ４０にアクセスすることが可能となる。

【０１８５】

【発明の効果】以上説明したように、本発明によれば、
１０進２進変換を高速に行うことができる。また、汎用
プロセッサ及びビット演算プロセッサ間での同期処理を
高速行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を用いた計算機システムの
概略構成図である。

【図２】本発明の一実施形態であるビット演算プロセッ
サの概略構成図である。

【図３】図２に示すビット演算プロセッサのハードウエ
ア構成を示す図である。

【図４】１０進２進変換器のハードウエア構成を示す図
である。

【図５】図４に示すＲＯＭ１１５ａ〜１１５ｃの内容を
示す図である。

【図６】図３に示すビット演算器のハードウエア構成を
示す図である。

【図７】図６に示すビットスタック１１４のハードウエ
ア構成を示す図である。

【図８】図６に示すビット演算回路１１２のハードウエ
ア構成を示す図である。

【図９】２入力１出力論理の真理及び１入力１出力論理
の真理値を示す図である。

【図１０】図３に示すＢＣＤデクリメンタのハードウエ
ア構成を示す図である。

【図１１】図１０に示す１桁ＢＣＤデクリメンタの真理
値を示す図である。

【図１２】図３に示すＩ／Ｆレジスタのハードウエア構
成を示す図である。

【図１３】図３に示す状態レジスタのビット構成を示す
図である。

【図１４】本発明の一実施形態であるビット演算プロセ
ッサ１０で使用される命令のフォーマットを説明するた
めの図である。

【図１５】タイマ命令の実行時に使用されるタイマ状態
ワード及びタイマのタイムアップまでの時間（残り時
間）を格納するワークエリアを説明するための図であ
る。

【図１６】図１に示すメモリアクセスセレクタのハード
ウエア構成を示す図である。

【図１７】図１６に示すメモリセレクタの各セレクタの
選択状態と動作モードについて説明するための図であ
る。

【図１８】本発明の一実施形態であるビット演算プロセ
ッサでの命令実行処理の概要を説明するためのフロー図
である。

【図１９】本発明の一実施形態であるビット演算プロセ
ッサでのビット演算命令の実行処理を説明するためのフ
ロー図である。

【図２０】本発明の一実施形態であるビット演算プロセ
ッサでのタイマ命令の実行処理を説明するためのフロー
図である。

【図２１】本発明の一実施形態であるビット演算プロセ
ッサでのワード演算命令等の処理を説明するためのフロ
ー図である。

【図２２】図１に示す汎用プロセッサでのワード演算命
令等の実行処理を説明するためのフロー図である。

【図２３】汎用プロセッサモードにおいて、図１に示す
汎用プロセッサが実行中にビット演算命令等をフェッチ
したときの当該汎用プロセッサの動作を説明するための
フロー図である。

【図２４】汎用プロセッサモードにおいて、本発明の一
実施形態であるビット演算プロセッサがビット演算命令
等を実行する際の動作を示すフロー図である。

【図２５】図１に示す計算機システムのリセット動作に
ついて説明するための図である。

【図２６】図１８に示すステップ１８０２、および図１
９に示すステップ１９００１でのビット演算プロセッサ
の各部の動作を説明するための図である。

【図２７】図２０に示すフローでのビット演算プロセッ
サの各部の動作を説明するための図である。

【図２８】図２０に示すフローでのビット演算プロセッ
サの各部の動作を説明するための図である。

【図２９】図２１及び図２３に示すフローでのビット演
算プロセッサの各部の動作を説明するための図である。

【図３０】ＢＣＤ表記と１０進との対応を示す図であ
る。

【符号の説明】

１計算機システム１０ビット演算プロセッサ２０汎用プロセッサ３０命令ＲＡＭ４０データＲＡＭ５０メモリアクセスセレクタ６０Ｉ／Ｏバス７０、７５、８０、８５バス１０１フェッチ部１０２、１０４ａ〜１０４ｇ、１０８、１１３、１１
９、１５５ａ〜１５５ｄ、１３７レジスタ１０３デコード部１０５メモリアドレス計算部１０５ａオペランドレジスタ１０５ｂ１０進２進変換器１０６ａ〜１０６ｅ、１１１ａ、１１１ｂ、１２５、１
２４、１２６、１２８、１２９、１３４、５０１、５０
３、５０５、５０７セレクタ１０７ビット演算実行部１０７ａビット演算器１０７ｂ１０進演算器１０７ｃＢＣＤデクリメンタ１０９Ｉ／Ｆレジスタ１１２ビット演算回路１１４ビットスタック１１５ａ〜１１５ｃＲＯＭ１１６ビットセレクト１１７ａ〜１１７ｃ加算器１１８ビットマージ１２０ビットメモリ１２１インクリメンタ１２２ａ〜１２２ｄ、１３２、１３５、１３６、１３９
論理回路１２３デクリメンタ１２７ａ、１２７ｂラッチ１３１ａ〜１３１ｄ１桁ＢＣＤデクリメンタ１３３デコーダ１５６スタックポインタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者岡本正茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内

Claims

【特許請求の範囲】

【請求項１】命令をフェッチする命令フェッチ部と、前
記命令フェッチ部でフェッチした命令をデコードしてオ
ペランドアドレスを切り出す命令デコード部と、前記命
令デコード部で切り出したオペランドアドレスを基に、
データが格納されたメモリからデータを読み出すアドレ
ス計算部と、前記アドレス計算部で読み出したデータを
基に１ビット長のビット演算を行うビット演算部と、を
有するビット演算プロセッサであって、前記アドレス計算部は、１０進データを２進データに変
換する１０進２進変換器を備え、前記アドレス計算部は、前記命令デコード部で切り出し
たオペランドアドレスが１０進表記されている場合は、
当該オペランドアドレスを前記１０進２進変換器で２進
表記アドレスに変換し、当該２進表記されたオペランド
アドレスで前記メモリにアクセスすることで、前記メモ
リからデータを読み出すと共に、前記メモリから読み出したデータが、実行オペランドア
ドレスであって、当該実行オペランドアドレスが１０進
表記されている場合は、当該実行オペランドアドレスを
前記１０進２進変換器で２進表記アドレスに変換し、当
該２進表記された実行オペランドアドレスで前記メモリ
にアクセスすることで、前記メモリからデータを読み出
すことを特徴とするビット演算プロセッサ。
【請求項２】請求項１において、前記アドレス計算部で読み出したデータを基に１０進演
算を行う１０進演算部と、前記命令デコード部でデコードした命令がビット演算命
令の場合には、前記アドレス計算部で読み出したデータ
を前記ビット演算部に送出し、前記命令デコード部でデ
コードした命令が１０進演算命令の場合には、前記アド
レス計算部で読み出したデータを前記１０進演算部に送
出する選択部と、を備えていることを特徴とするビット演算プロセッサ。
【請求項３】請求項２において、前記１０進演算命令はタイマ命令であり、前記１０進演算部は、１０進演算デクリメンタであるこ
とを特徴とするビット演算プロセッサ。
【請求項４】請求項１、２又は３において、外部とデータの送受を行うために当該データを格納する
インターフェースレジスタを備えていることを特徴とす
るビット演算プロセッサ。
【請求項５】請求項４記載のビット演算プロセッサと、
ワード演算命令を実行する汎用プロセッサと、前記ビッ
ト演算プロセッサ及び汎用プロセッサで実行される命令
やデータが格納されたメモリと、を有する計算機システ
ムであって、前記ビット演算プロセッサ及び前記汎用プロセッサは、
前記インターフェースレジスタを介して互いに接続され
ており、一方のプロセッサでフェッチした命令が、当該プロセッ
サで実行不可能、あるいは実行すべきでない命令である
場合、前記一方のプロセッサは、当該命令を前記インタ
ーフェースレジスタに格納することで、当該命令を他方
のプロセッサに実行させることを特徴とする計算機シス
テム。