JPH1097472A - 強誘電体メモリを含むシステム - Google Patents
強誘電体メモリを含むシステムInfo
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- JPH1097472A JPH1097472A JP8251262A JP25126296A JPH1097472A JP H1097472 A JPH1097472 A JP H1097472A JP 8251262 A JP8251262 A JP 8251262A JP 25126296 A JP25126296 A JP 25126296A JP H1097472 A JPH1097472 A JP H1097472A
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Abstract
(57)【要約】
【課題】 強誘電体メモリのソフトエラーによりシステ
ムへの大きなダメージが引き起こされる確率を大幅に低
減するとともに、動作速度の低下やチップ価格の増大を
招くことがない強誘電体メモリを含むシステムを提供す
ること。 【解決手段】 強誘電体メモリ１２０内にＯＳ、アプリ
ケーションを格納する書換え禁止領域１２２と、ワーク
エリアである書換え許可領域１２３を設定する。書換え
禁止領域１２２はパリティビット領域１２５を含み、こ
れを用いた誤り訂正処理をＣＰＵ１１０により一日一回
程度行う。訂正処理開始コマンドはスイッチ（電源スイ
ッチを含む）に連動させる。本構成により、強誘電体メ
モリ１２０に誤動作が生じても、システムの機能を回復
でき、ＥＣＣ回路を設ける場合のような動作速度の低下
やチップ面積の増大の問題がない。
ムへの大きなダメージが引き起こされる確率を大幅に低
減するとともに、動作速度の低下やチップ価格の増大を
招くことがない強誘電体メモリを含むシステムを提供す
ること。 【解決手段】 強誘電体メモリ１２０内にＯＳ、アプリ
ケーションを格納する書換え禁止領域１２２と、ワーク
エリアである書換え許可領域１２３を設定する。書換え
禁止領域１２２はパリティビット領域１２５を含み、こ
れを用いた誤り訂正処理をＣＰＵ１１０により一日一回
程度行う。訂正処理開始コマンドはスイッチ（電源スイ
ッチを含む）に連動させる。本構成により、強誘電体メ
モリ１２０に誤動作が生じても、システムの機能を回復
でき、ＥＣＣ回路を設ける場合のような動作速度の低下
やチップ面積の増大の問題がない。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体を用いた
不揮発性半導体メモリを含むシステムに係り、特に、メ
モリの誤動作に起因してシステム機能に重大な障害が生
じる確率を大幅に低減した高信頼性を有する強誘電体メ
モリを含むシステムに関する。
不揮発性半導体メモリを含むシステムに係り、特に、メ
モリの誤動作に起因してシステム機能に重大な障害が生
じる確率を大幅に低減した高信頼性を有する強誘電体メ
モリを含むシステムに関する。
【０００２】
【従来の技術】強誘電体を用いたメモリ、例えば、フェ
ロ・エレクトリック・ランダム・アクセス・メモリ（Ｆ
ＥＲＡＭ）は、強誘電体の分極方向で記憶を行う不揮発
性のメモリである。強誘電体メモリは、例えば、１つの
強誘電体キャパシタと１つのスイッチングトランジスタ
とで１メモリセルが構成されていて、記憶情報の読み出
しは、強誘電体キャパシタの分極を一方向に揃えるよう
な電圧をキャパシタに印加し、この際分極が反転したか
否かを判定することにより行われる。このような強誘電
体メモリの例は、例えば、１９９４年アイ・イー・イー
国際固体素子回路会議ダイジェスト第２６８頁から第２
６９頁（1994 IEEE International Solid-State Circui
ts Conference, DIGEST OF TECHNICAL PAPERS, pp.268-
269）に記載されている。
ロ・エレクトリック・ランダム・アクセス・メモリ（Ｆ
ＥＲＡＭ）は、強誘電体の分極方向で記憶を行う不揮発
性のメモリである。強誘電体メモリは、例えば、１つの
強誘電体キャパシタと１つのスイッチングトランジスタ
とで１メモリセルが構成されていて、記憶情報の読み出
しは、強誘電体キャパシタの分極を一方向に揃えるよう
な電圧をキャパシタに印加し、この際分極が反転したか
否かを判定することにより行われる。このような強誘電
体メモリの例は、例えば、１９９４年アイ・イー・イー
国際固体素子回路会議ダイジェスト第２６８頁から第２
６９頁（1994 IEEE International Solid-State Circui
ts Conference, DIGEST OF TECHNICAL PAPERS, pp.268-
269）に記載されている。
【０００３】一方、通常動作では強誘電体キャパシタの
プレート電位を、例えば、電源電圧に固定し、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）として
使用する方式もある。ただし、電源オフ時には蓄積電位
の情報を強誘電体の分極方向の情報に変換する。これに
より、電源オフ後も情報を保持できる。このような強誘
電体メモリの例は、例えば、１９９０年ブイ・エル・エ
ス・アイ技術シンポジウムダイジェスト第１５頁から第
１６頁（1990 Symposium on VLSI Technology,DIGEST O
F TECHNICAL PAPERS, pp.15-16）に記載されている。
プレート電位を、例えば、電源電圧に固定し、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）として
使用する方式もある。ただし、電源オフ時には蓄積電位
の情報を強誘電体の分極方向の情報に変換する。これに
より、電源オフ後も情報を保持できる。このような強誘
電体メモリの例は、例えば、１９９０年ブイ・エル・エ
ス・アイ技術シンポジウムダイジェスト第１５頁から第
１６頁（1990 Symposium on VLSI Technology,DIGEST O
F TECHNICAL PAPERS, pp.15-16）に記載されている。
【０００４】
【発明が解決しようとする課題】通常のＤＲＡＭにおい
ては、放射線により発生した偽の信号電荷によって記憶
情報が反転し誤動作する場合があることが一般に知られ
ている。このような記憶情報反転現象は、強誘電体メモ
リにおいても通常のＤＲＡＭとして動作させる方式では
同様に発生すると考えられる。また、上述した分極方向
を検知する強誘電体メモリ方式においても、情報読み出
し時には分極が一方向に揃って一旦分極情報が消失す
る。そのため、情報読み出し動作終了までに読み出した
情報に基づいて分極の再書き込みを行う必要がある。も
し、雑音などにより情報が誤って読み出された場合、分
極の再書き込みも誤って行なわれることになる。以下で
は、このようなエラー、すなわちメモリセルの機能自身
は損なわれていないが、記憶情報が放射線や雑音などに
より誤って反転して生じるエラーをソフトエラーと呼ぶ
ことにする。
ては、放射線により発生した偽の信号電荷によって記憶
情報が反転し誤動作する場合があることが一般に知られ
ている。このような記憶情報反転現象は、強誘電体メモ
リにおいても通常のＤＲＡＭとして動作させる方式では
同様に発生すると考えられる。また、上述した分極方向
を検知する強誘電体メモリ方式においても、情報読み出
し時には分極が一方向に揃って一旦分極情報が消失す
る。そのため、情報読み出し動作終了までに読み出した
情報に基づいて分極の再書き込みを行う必要がある。も
し、雑音などにより情報が誤って読み出された場合、分
極の再書き込みも誤って行なわれることになる。以下で
は、このようなエラー、すなわちメモリセルの機能自身
は損なわれていないが、記憶情報が放射線や雑音などに
より誤って反転して生じるエラーをソフトエラーと呼ぶ
ことにする。
【０００５】強誘電体メモリにおけるソフトエラーは、
ＤＲＡＭの場合に比較して重大な問題を引き起こす場合
がある。それは次のような理由による。ＤＲＡＭのよう
な記憶装置に格納される情報に誤動作が生じてシステム
が停止した場合には再起動することによって少なくとも
システムを復帰させることはできる。しかしながら、強
誘電体メモリのような不揮発メモリに格納される情報
は、例えば、システムのＯＳ（オペレーティングシステ
ム）などのような繰り返し使用される情報であることが
多い。特に、携帯機器において、システムのＯＳや繰り
返して使用されるアプリケーションプログラムを強誘電
体メモリに格納するようにすれば、ハードディスクなど
の大型の不揮発性記憶媒体が不要となり、コンパクトな
システムを構築することができる。また、ＣＰＵは、強
誘電体メモリに対してはハードディスクに対するよりも
高速にアクセスできるので、携帯機器の起動時間も大幅
に短縮できる。
ＤＲＡＭの場合に比較して重大な問題を引き起こす場合
がある。それは次のような理由による。ＤＲＡＭのよう
な記憶装置に格納される情報に誤動作が生じてシステム
が停止した場合には再起動することによって少なくとも
システムを復帰させることはできる。しかしながら、強
誘電体メモリのような不揮発メモリに格納される情報
は、例えば、システムのＯＳ（オペレーティングシステ
ム）などのような繰り返し使用される情報であることが
多い。特に、携帯機器において、システムのＯＳや繰り
返して使用されるアプリケーションプログラムを強誘電
体メモリに格納するようにすれば、ハードディスクなど
の大型の不揮発性記憶媒体が不要となり、コンパクトな
システムを構築することができる。また、ＣＰＵは、強
誘電体メモリに対してはハードディスクに対するよりも
高速にアクセスできるので、携帯機器の起動時間も大幅
に短縮できる。
【０００６】このような強誘電体メモリを含むシステム
において、強誘電体メモリに一旦ソフトエラーが発生す
ると、誤った情報が再書込みされ、システムの機能に重
大な障害が発生し、例えば、システムダウンを引き起こ
す場合がある。そのような場合、システムを復帰させる
には、ハードディスクなどの外部の不揮発記憶媒体に接
続して、ＯＳなどのデータを強誘電体メモリに再書込み
する必要があり、様々な場所で使用される携帯機器にと
っては、ハードディスクなどの不揮発記憶媒体を入手し
て接続するまでシステムの機能が停止するのは、全く不
都合である。
において、強誘電体メモリに一旦ソフトエラーが発生す
ると、誤った情報が再書込みされ、システムの機能に重
大な障害が発生し、例えば、システムダウンを引き起こ
す場合がある。そのような場合、システムを復帰させる
には、ハードディスクなどの外部の不揮発記憶媒体に接
続して、ＯＳなどのデータを強誘電体メモリに再書込み
する必要があり、様々な場所で使用される携帯機器にと
っては、ハードディスクなどの不揮発記憶媒体を入手し
て接続するまでシステムの機能が停止するのは、全く不
都合である。
【０００７】ＤＲＡＭにおいては、上述したようなソフ
トエラーを回避する方法として、誤り訂正回路（ＥＣＣ
回路）を設けてソフトエラーを自動的に検出訂正する方
法がある。大型計算機などの大規模なシステムにおいて
はＥＣＣ回路を本体とは別チップに設けることもできる
が、携帯機器やパーソナルコンピュータなどの小規模な
システムではコンパクト性を保つためにＤＲＡＭチップ
自身に誤り訂正機能を持たせることが望まれる。１９８
７年アイ・イー・イー国際固体素子回路会議ダイジェス
ト第２２頁から２３頁（1987 IEEE International Soli
d-State Circuits Conference, DIGEST OF TECHNICAL P
APERS, pp.22-23）には誤り訂正機能を持たせたＤＲＡ
Ｍチップの例が示されている。
トエラーを回避する方法として、誤り訂正回路（ＥＣＣ
回路）を設けてソフトエラーを自動的に検出訂正する方
法がある。大型計算機などの大規模なシステムにおいて
はＥＣＣ回路を本体とは別チップに設けることもできる
が、携帯機器やパーソナルコンピュータなどの小規模な
システムではコンパクト性を保つためにＤＲＡＭチップ
自身に誤り訂正機能を持たせることが望まれる。１９８
７年アイ・イー・イー国際固体素子回路会議ダイジェス
ト第２２頁から２３頁（1987 IEEE International Soli
d-State Circuits Conference, DIGEST OF TECHNICAL P
APERS, pp.22-23）には誤り訂正機能を持たせたＤＲＡ
Ｍチップの例が示されている。
【０００８】図８は従来例を示す図である。同図（ａ）
にＥＣＣ回路を搭載したＤＲＡＭの基本構成を、また同
図（ｂ）に書込み／読み出し動作フローチャートを示
す。同図（ａ）に示すように、ＤＲＡＭ８０はメモリセ
ルアレー８１と周辺回路部８４からなっている。メモリ
セルアレー８１に記憶されるデータには、情報を記憶す
る情報記憶ビット８２とパリティビット８３の２種類が
あり、周辺回路部８４にはＥＣＣ回路８５が含まれてい
る。
にＥＣＣ回路を搭載したＤＲＡＭの基本構成を、また同
図（ｂ）に書込み／読み出し動作フローチャートを示
す。同図（ａ）に示すように、ＤＲＡＭ８０はメモリセ
ルアレー８１と周辺回路部８４からなっている。メモリ
セルアレー８１に記憶されるデータには、情報を記憶す
る情報記憶ビット８２とパリティビット８３の２種類が
あり、周辺回路部８４にはＥＣＣ回路８５が含まれてい
る。
【０００９】また、同図（ｂ）のフローチャートに示す
ように、情報書込み時には（ステップ９１）、まずパリ
ティビットデータを生成した後（ステップ９２）、ＤＲ
ＡＭ８０に情報記憶ビットとパリティビットとを書き込
む（ステップ９３）。情報読み出し時には（ステップ９
５）、まず複数の情報記憶ビットとそれに対応するパリ
ティビットとが読み出される（ステップ９６）。ＥＣＣ
回路８５はこれらのデータを基にした演算から、いずれ
かのビットに誤りが発生していないか否か、もし誤りを
発生しているとするとどのビットに誤りを発生している
のかを判定し誤りを訂正した後（ステップ９７）、デー
タをＤＲＡＭからＣＰＵへ送る（ステップ９８）。これ
により、ＣＰＵにとって誤動作のないＤＲＡＭを実現す
ることができる。
ように、情報書込み時には（ステップ９１）、まずパリ
ティビットデータを生成した後（ステップ９２）、ＤＲ
ＡＭ８０に情報記憶ビットとパリティビットとを書き込
む（ステップ９３）。情報読み出し時には（ステップ９
５）、まず複数の情報記憶ビットとそれに対応するパリ
ティビットとが読み出される（ステップ９６）。ＥＣＣ
回路８５はこれらのデータを基にした演算から、いずれ
かのビットに誤りが発生していないか否か、もし誤りを
発生しているとするとどのビットに誤りを発生している
のかを判定し誤りを訂正した後（ステップ９７）、デー
タをＤＲＡＭからＣＰＵへ送る（ステップ９８）。これ
により、ＣＰＵにとって誤動作のないＤＲＡＭを実現す
ることができる。
【００１０】しかしながら、ＥＣＣ回路を搭載した従来
のＤＲＡＭ構成では、（１）書込みの都度パリティビッ
トを生成しなくてはならないため書込み速度が低下す
る、（２）読み出しの都度記憶情報とともにパリティビ
ットを読み出してＥＣＣチェック演算を行って誤り訂正
を行わなくてはならないため読み出し速度が低下する、
（３）ＥＣＣ回路の面積分だけチップサイズが増大する
ためチップ価格の増大を招く、などの弊害が存在する。
ＤＲＡＭがソフトエラーを起こした際のシステムへのダ
メージおよびソフトエラーの発生頻度と、ＥＣＣ回路搭
載時の上述した弊害の程度との兼ね合いから、現在市販
されているＤＲＡＭにはほとんどＥＣＣ回路は搭載され
ていなかった。
のＤＲＡＭ構成では、（１）書込みの都度パリティビッ
トを生成しなくてはならないため書込み速度が低下す
る、（２）読み出しの都度記憶情報とともにパリティビ
ットを読み出してＥＣＣチェック演算を行って誤り訂正
を行わなくてはならないため読み出し速度が低下する、
（３）ＥＣＣ回路の面積分だけチップサイズが増大する
ためチップ価格の増大を招く、などの弊害が存在する。
ＤＲＡＭがソフトエラーを起こした際のシステムへのダ
メージおよびソフトエラーの発生頻度と、ＥＣＣ回路搭
載時の上述した弊害の程度との兼ね合いから、現在市販
されているＤＲＡＭにはほとんどＥＣＣ回路は搭載され
ていなかった。
【００１１】これに対して、強誘電体メモリにおいて
は、上述した理由により、ソフトエラーを起こした場合
のシステムへのダメージは大きいことが予想され、ま
た、それを防止するためにＥＣＣ回路を搭載した場合に
は動作速度の低下およびチップ価格の増大を招くという
問題がある。本発明の目的は、上記問題を解決し、強誘
電体メモリのソフトエラーによりシステムへの大きなダ
メージが引き起こされる確率を大幅に低減するととも
に、動作速度の低下やチップ価格の増大を招くことがな
い強誘電体メモリを含むシステムを提供することにあ
る。
は、上述した理由により、ソフトエラーを起こした場合
のシステムへのダメージは大きいことが予想され、ま
た、それを防止するためにＥＣＣ回路を搭載した場合に
は動作速度の低下およびチップ価格の増大を招くという
問題がある。本発明の目的は、上記問題を解決し、強誘
電体メモリのソフトエラーによりシステムへの大きなダ
メージが引き起こされる確率を大幅に低減するととも
に、動作速度の低下やチップ価格の増大を招くことがな
い強誘電体メモリを含むシステムを提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明のシステムは、上
記目的を達成するために、 （ａ）強誘電体キャパシタと電界効果トランジスタとを
含む複数のメモリセルをマトリックスに配した強誘電体
メモリ（１２０）と、該強誘電体メモリ（１２０）に接
続されたＣＰＵ（１１０）とを有し、強誘電体メモリ
（１２０）の記憶領域を書換え禁止領域（１２２）と書
換え許可領域（１２３）から構成し、書換え禁止領域
（１２２）を、通常の情報を記憶する領域（情報記憶ビ
ット領域１２４）と、該通常の情報に誤りが生じた場合
にこれを訂正するためのエラー訂正用情報を記憶する領
域（パリティビット領域）とから構成するとともに、書
換え禁止領域（１２２）に生じた情報の誤りを訂正する
ための誤り訂正手段を具備することを特徴としている
（請求項１）。また、該誤り訂正手段は、誤り訂正処理
プログラムの格納領域（１１１）にアクセスできる上記
ＣＰＵ（１１０）と、書換え禁止領域（１２２）への一
時的な書込み許可を与える制御回路（１２７）から構成
されることを特徴としている（請求項２）。
記目的を達成するために、 （ａ）強誘電体キャパシタと電界効果トランジスタとを
含む複数のメモリセルをマトリックスに配した強誘電体
メモリ（１２０）と、該強誘電体メモリ（１２０）に接
続されたＣＰＵ（１１０）とを有し、強誘電体メモリ
（１２０）の記憶領域を書換え禁止領域（１２２）と書
換え許可領域（１２３）から構成し、書換え禁止領域
（１２２）を、通常の情報を記憶する領域（情報記憶ビ
ット領域１２４）と、該通常の情報に誤りが生じた場合
にこれを訂正するためのエラー訂正用情報を記憶する領
域（パリティビット領域）とから構成するとともに、書
換え禁止領域（１２２）に生じた情報の誤りを訂正する
ための誤り訂正手段を具備することを特徴としている
（請求項１）。また、該誤り訂正手段は、誤り訂正処理
プログラムの格納領域（１１１）にアクセスできる上記
ＣＰＵ（１１０）と、書換え禁止領域（１２２）への一
時的な書込み許可を与える制御回路（１２７）から構成
されることを特徴としている（請求項２）。
【００１３】（ｂ）また、書換え禁止領域（１２２）
を、システムのＯＳプログラムおよびアプリケーション
プログラムを格納する領域として用い、書換え許可領域
を、該アプリケーションプログラムに基づいてＣＰＵが
演算を行うために一時的に必要とする記憶領域（ワーク
エリア）として用いることを特徴としている（請求項
３）。 （ｃ）誤り訂正手段による誤り訂正処理動作を開始する
信号は、該システムに設けられたスイッチをユーザがオ
ンすることにより発生することを特徴としている（請求
項４：図３（ｂ）参照）。また、スイッチをシステムの
電源をオンするためのスイッチとしたことを特徴として
いる（請求項５：図３（ａ）参照）。 （ｄ）上記誤り訂正処理プログラムの格納領域（１１
１）を、ＣＰＵ（１１０）内のＲＯＭ部（請求項６）、
または書換え禁止領域内に二重化（請求項７）して設け
られることを特徴としている。
を、システムのＯＳプログラムおよびアプリケーション
プログラムを格納する領域として用い、書換え許可領域
を、該アプリケーションプログラムに基づいてＣＰＵが
演算を行うために一時的に必要とする記憶領域（ワーク
エリア）として用いることを特徴としている（請求項
３）。 （ｃ）誤り訂正手段による誤り訂正処理動作を開始する
信号は、該システムに設けられたスイッチをユーザがオ
ンすることにより発生することを特徴としている（請求
項４：図３（ｂ）参照）。また、スイッチをシステムの
電源をオンするためのスイッチとしたことを特徴として
いる（請求項５：図３（ａ）参照）。 （ｄ）上記誤り訂正処理プログラムの格納領域（１１
１）を、ＣＰＵ（１１０）内のＲＯＭ部（請求項６）、
または書換え禁止領域内に二重化（請求項７）して設け
られることを特徴としている。
【００１４】（ｅ）強誘電体メモリの記憶領域は複数の
ブロックに分割され、書換え禁止領域および書換え許可
領域は該ブロックを単位とし、また書込み禁止領域への
一時的な書込み許可は該ブロックを単位として行なわれ
ることを特徴としている（請求項８：図６参照）。ま
た、書換え禁止領域のブロックの数を偶数とし、制御回
路（１２７）は、書換え禁止領域への一回目の書込み命
令は全て拒絶し、上記ブロック２つを１つの組として、
一方のブロックの任意のメモリセルへの書込み命令が与
えられた場合、その後一定期間に限り、上記組のもう一
方のブロックの任意のメモリセルへの書込みを許可する
ようにしたことを特徴としている（請求項９：図７
（ａ）（ｂ）参照）。
ブロックに分割され、書換え禁止領域および書換え許可
領域は該ブロックを単位とし、また書込み禁止領域への
一時的な書込み許可は該ブロックを単位として行なわれ
ることを特徴としている（請求項８：図６参照）。ま
た、書換え禁止領域のブロックの数を偶数とし、制御回
路（１２７）は、書換え禁止領域への一回目の書込み命
令は全て拒絶し、上記ブロック２つを１つの組として、
一方のブロックの任意のメモリセルへの書込み命令が与
えられた場合、その後一定期間に限り、上記組のもう一
方のブロックの任意のメモリセルへの書込みを許可する
ようにしたことを特徴としている（請求項９：図７
（ａ）（ｂ）参照）。
【００１５】
【発明の実施の形態】本発明の実施の形態の概要は次の
ようなものである。まず、本発明のシステムは、少なく
ともＣＰＵと強誘電体メモリとを有する。ＣＰＵはデー
タの誤り訂正処理を行うプログラムの格納領域にアクセ
スできる。強誘電体メモリの記憶領域（メモリセルアレ
ー）は、書換え禁止領域と書換え許可領域とに分かれて
いる。書換え禁止領域にはＯＳやアプリケーションプロ
グラムが格納され、書換え許可領域はワークエリアとし
て用いられる。書換え禁止領域は情報記憶ビット領域と
パリティビット領域とを持つ。情報記憶ビット領域は通
常の情報記憶に用いられ、パリティビット領域は情報記
憶ビットの情報にソフトエラーが生じた場合にそれを認
識し訂正するための情報（パリティビット）を記憶する
ために用いられる。書換え許可領域は情報記憶ビットの
みで構成される。書換え禁止領域への書込みを通常は禁
止し、一時的に許可するための手段、例えば、制御回路
が周辺回路部に設けられる（図１参照）。
ようなものである。まず、本発明のシステムは、少なく
ともＣＰＵと強誘電体メモリとを有する。ＣＰＵはデー
タの誤り訂正処理を行うプログラムの格納領域にアクセ
スできる。強誘電体メモリの記憶領域（メモリセルアレ
ー）は、書換え禁止領域と書換え許可領域とに分かれて
いる。書換え禁止領域にはＯＳやアプリケーションプロ
グラムが格納され、書換え許可領域はワークエリアとし
て用いられる。書換え禁止領域は情報記憶ビット領域と
パリティビット領域とを持つ。情報記憶ビット領域は通
常の情報記憶に用いられ、パリティビット領域は情報記
憶ビットの情報にソフトエラーが生じた場合にそれを認
識し訂正するための情報（パリティビット）を記憶する
ために用いられる。書換え許可領域は情報記憶ビットの
みで構成される。書換え禁止領域への書込みを通常は禁
止し、一時的に許可するための手段、例えば、制御回路
が周辺回路部に設けられる（図１参照）。
【００１６】本発明のシステムにおいては、誤り訂正処
理開始コマンドにより、上記書換え禁止領域のデータの
誤り訂正処理がＣＰＵにより行なわれる（図２参照）。
誤り訂正処理開始コマンドは、例えば、本発明のシステ
ムの電源をオンした際にシステムの内部回路により自動
的に生成される。あるいは、本発明のシステムに設けら
れたスイッチをユーザが入れることにより、誤り訂正処
理開始コマンドを発生させることができる（図３参
照）。上記誤り訂正処理プログラムの格納領域は、ＣＰ
Ｕ内のＲＯＭ部に設けられる。あるいは、強誘電体メモ
リ内の書換え禁止領域内に二重に設けられる（図４参
照）。上記書換え禁止領域の範囲を定義するためのアド
レス記憶部が、周辺回路部またはメモリセルアレー内の
書換え禁止領域に設けられる（図５参照）。上記書換え
禁止領域は、例えば、センスアンプ列を挟んで対向する
２つのメモリマットを単位として構成される（図６参
照）。
理開始コマンドにより、上記書換え禁止領域のデータの
誤り訂正処理がＣＰＵにより行なわれる（図２参照）。
誤り訂正処理開始コマンドは、例えば、本発明のシステ
ムの電源をオンした際にシステムの内部回路により自動
的に生成される。あるいは、本発明のシステムに設けら
れたスイッチをユーザが入れることにより、誤り訂正処
理開始コマンドを発生させることができる（図３参
照）。上記誤り訂正処理プログラムの格納領域は、ＣＰ
Ｕ内のＲＯＭ部に設けられる。あるいは、強誘電体メモ
リ内の書換え禁止領域内に二重に設けられる（図４参
照）。上記書換え禁止領域の範囲を定義するためのアド
レス記憶部が、周辺回路部またはメモリセルアレー内の
書換え禁止領域に設けられる（図５参照）。上記書換え
禁止領域は、例えば、センスアンプ列を挟んで対向する
２つのメモリマットを単位として構成される（図６参
照）。
【００１７】上記制御回路は、例えば、書換え禁止領域
のメモリマットのうち、センスアンプ列を挟んで対向す
る２つのメモリマットの一方の任意アドレスに対して書
込み命令を与えた後（この書込み命令は受け付けられな
い）、一定期間だけ他方のメモリマットへの書込み動作
が許可されるように構成される（図７参照）。
のメモリマットのうち、センスアンプ列を挟んで対向す
る２つのメモリマットの一方の任意アドレスに対して書
込み命令を与えた後（この書込み命令は受け付けられな
い）、一定期間だけ他方のメモリマットへの書込み動作
が許可されるように構成される（図７参照）。
【００１８】以下、本発明の実施例を図面を用いて詳細
に説明する。図１は、本発明のシステムの基本構成を示
す一実施例である。本実施例のシステム（１００）はＣ
ＰＵ（１１０）と強誘電体メモリ（１２０）とを少なく
とも有する。強誘電体メモリ（１２０）の記憶領域（メ
モリセルアレー１２１）は、書換え禁止領域（１２２）
と書換え許可領域（１２３）とに分けられている。書換
え禁止領域（１２２）はシステムのＯＳやアプリケーシ
ョンプログラムなど、システムで繰り返し使用され、書
換える機会がほとんどないデータの格納に用いられ、書
換え許可領域（１２３）は書換える機会が多い一時的な
記憶領域、すなわちワークエリアとして用いる。書換え
禁止領域（１２２）には、通常の情報記憶ビット領域と
ともにパリティビット領域が設けられる。パリティビッ
ト領域は情報記憶ビット領域の情報がソフトエラーによ
り反転してしまった場合に、その情報を修復するための
情報を持っている。例えば、１２０個のメモリセルから
なる情報記憶ビットに対し、８個のメモリセルからなる
パリティビットが設けられる。このとき、パリティビッ
トの８個のメモリセルのうちひとつは、このメモリセル
を除く１２７個のメモリセルの情報のうち、’１’情報
の数が偶数の場合’０’を、奇数の場合’１’を記憶す
る。このメモリセルは、１２８個のメモリセルのいずれ
か１個にエラーが発生したことを示す情報を持つ。
に説明する。図１は、本発明のシステムの基本構成を示
す一実施例である。本実施例のシステム（１００）はＣ
ＰＵ（１１０）と強誘電体メモリ（１２０）とを少なく
とも有する。強誘電体メモリ（１２０）の記憶領域（メ
モリセルアレー１２１）は、書換え禁止領域（１２２）
と書換え許可領域（１２３）とに分けられている。書換
え禁止領域（１２２）はシステムのＯＳやアプリケーシ
ョンプログラムなど、システムで繰り返し使用され、書
換える機会がほとんどないデータの格納に用いられ、書
換え許可領域（１２３）は書換える機会が多い一時的な
記憶領域、すなわちワークエリアとして用いる。書換え
禁止領域（１２２）には、通常の情報記憶ビット領域と
ともにパリティビット領域が設けられる。パリティビッ
ト領域は情報記憶ビット領域の情報がソフトエラーによ
り反転してしまった場合に、その情報を修復するための
情報を持っている。例えば、１２０個のメモリセルから
なる情報記憶ビットに対し、８個のメモリセルからなる
パリティビットが設けられる。このとき、パリティビッ
トの８個のメモリセルのうちひとつは、このメモリセル
を除く１２７個のメモリセルの情報のうち、’１’情報
の数が偶数の場合’０’を、奇数の場合’１’を記憶す
る。このメモリセルは、１２８個のメモリセルのいずれ
か１個にエラーが発生したことを示す情報を持つ。
【００１９】すなわち、１２７個のメモリセルの’１’
情報の数と該メモリセルの情報とが対応しない場合は、
エラーが発生したことになる。パリティビットの残り７
個のメモリセルは、２の７乗すなわち１２８通りの状態
をとれる。これを１２８個のメモリセルのいずれにエラ
ーが発生したかを示す情報に対応させることにより、エ
ラーの修復が可能となる。以上述べた例では、２個以上
のメモリセルにエラーが発生した場合に修復不可能とな
るが、後に述べるように本発明のシステムによれば、こ
のような場合は非常にまれなので、パリティビットは１
エラー修復可能な情報量で十分である。
情報の数と該メモリセルの情報とが対応しない場合は、
エラーが発生したことになる。パリティビットの残り７
個のメモリセルは、２の７乗すなわち１２８通りの状態
をとれる。これを１２８個のメモリセルのいずれにエラ
ーが発生したかを示す情報に対応させることにより、エ
ラーの修復が可能となる。以上述べた例では、２個以上
のメモリセルにエラーが発生した場合に修復不可能とな
るが、後に述べるように本発明のシステムによれば、こ
のような場合は非常にまれなので、パリティビットは１
エラー修復可能な情報量で十分である。
【００２０】メモリセルに発生したエラーを修復するた
めには、例えば、１２０個の情報記憶ビットに対する演
算結果とパリティビットの結果とを比較し、それをもと
にエラー個所を判定する必要がある。これは、誤り訂正
処理プログラム格納領域（１１１）に格納されたプログ
ラムに基づき、ＣＰＵ（１１０）が行う。メモリセルに
エラーが発生したことが明らかになった場合には、訂正
データをメモリセルに再書込みする必要がある。書換え
禁止領域（１２２）への書込みを一時的に許可するため
の制御回路（１２７）が、強誘電体メモリの周辺回路部
（１２６）に設けられる。
めには、例えば、１２０個の情報記憶ビットに対する演
算結果とパリティビットの結果とを比較し、それをもと
にエラー個所を判定する必要がある。これは、誤り訂正
処理プログラム格納領域（１１１）に格納されたプログ
ラムに基づき、ＣＰＵ（１１０）が行う。メモリセルに
エラーが発生したことが明らかになった場合には、訂正
データをメモリセルに再書込みする必要がある。書換え
禁止領域（１２２）への書込みを一時的に許可するため
の制御回路（１２７）が、強誘電体メモリの周辺回路部
（１２６）に設けられる。
【００２１】図２は、図１のシステム（１００）におけ
る誤り訂正処理のフローチャートである。まず、ＣＰＵ
（１１０）に対して誤り訂正処理開始コマンドが与えら
れる（ステップ２０１）。これを受けてＣＰＵ（１１
０）は誤り訂正処理プログラムに従って動作を開始する
（ステップ２０２）。まず、ＣＰＵ（１１０）は、強誘
電体メモリ内の書換え禁止領域（１２２）の複数の情報
記憶ビットのデータ（上述の例では１２０個のメモリセ
ルのデータ）およびそれらに対するパリティビットのデ
ータ（上述の例では８個のメモリセルのデータ）をロー
ドする（ステップ２０３）。次に、ＣＰＵ（１１０）は
上記プログラムに指示された手順により、上記ロードし
たデータの誤りの有無をチェックする（ステップ２０
４）。
る誤り訂正処理のフローチャートである。まず、ＣＰＵ
（１１０）に対して誤り訂正処理開始コマンドが与えら
れる（ステップ２０１）。これを受けてＣＰＵ（１１
０）は誤り訂正処理プログラムに従って動作を開始する
（ステップ２０２）。まず、ＣＰＵ（１１０）は、強誘
電体メモリ内の書換え禁止領域（１２２）の複数の情報
記憶ビットのデータ（上述の例では１２０個のメモリセ
ルのデータ）およびそれらに対するパリティビットのデ
ータ（上述の例では８個のメモリセルのデータ）をロー
ドする（ステップ２０３）。次に、ＣＰＵ（１１０）は
上記プログラムに指示された手順により、上記ロードし
たデータの誤りの有無をチェックする（ステップ２０
４）。
【００２２】データに誤りがあった場合（ステップ２０
５：Ｙ）、ＣＰＵ（１００）は、強誘電体メモリ内の制
御回路（１２７）に対して、データ修正のために書込み
を一時的に許可するように指示する（ステップ２０
６）。そして、上記プログラムに指示された手順に従
い、誤りデータを訂正して、強誘電体メモリへ書き戻す
（ステップ２０７）。制御回路（１２７）は、メモリセ
ルへの訂正データ書き戻しの後、再びこのメモリセルを
書換え禁止状態とする（ステップ２０８）。ステップ２
０８の後、および、データに誤りがない場合（ステップ
２０５：Ｎ）、書換え禁止領域の全てのデータに対して
訂正処理を行ったか否かを判定し、まだ訂正処理が行わ
れていないデータが存在したときは（ステップ２０９：
Ｎ）、再びステップ２０３に戻る。訂正処理が行われて
いないデータが存在しないときには（ステップ２０９：
Ｙ）、ＣＰＵ（１１０）は誤り訂正処理を終了する（ス
テップ２１０）。以上のような手順によって書換え禁止
領域の全てのデータに対して誤り訂正処理を行う。
５：Ｙ）、ＣＰＵ（１００）は、強誘電体メモリ内の制
御回路（１２７）に対して、データ修正のために書込み
を一時的に許可するように指示する（ステップ２０
６）。そして、上記プログラムに指示された手順に従
い、誤りデータを訂正して、強誘電体メモリへ書き戻す
（ステップ２０７）。制御回路（１２７）は、メモリセ
ルへの訂正データ書き戻しの後、再びこのメモリセルを
書換え禁止状態とする（ステップ２０８）。ステップ２
０８の後、および、データに誤りがない場合（ステップ
２０５：Ｎ）、書換え禁止領域の全てのデータに対して
訂正処理を行ったか否かを判定し、まだ訂正処理が行わ
れていないデータが存在したときは（ステップ２０９：
Ｎ）、再びステップ２０３に戻る。訂正処理が行われて
いないデータが存在しないときには（ステップ２０９：
Ｙ）、ＣＰＵ（１１０）は誤り訂正処理を終了する（ス
テップ２１０）。以上のような手順によって書換え禁止
領域の全てのデータに対して誤り訂正処理を行う。
【００２３】ここで、パリティビットの具体的な定め
方、および１ビット誤り訂正の方法の一実施例を説明す
る。例として、１２０個の情報記憶ビットに対して８個
のパリティビットを付加する場合を示す。まず、１２０
個の情報記憶ビットと８個のパリティビットに１から１
２８までの識別番号を割り振る。ただし、パリティビッ
トには、”２のｎ乗”（すなわち１，２，４，８，１
６，３２，６４，１２８）の識別番号を割り振る。な
お、この識別番号は単に各ビットを識別するための仮想
的なものであって、強誘電体メモリ内の格納アドレスを
示すものではない。例えば、８個のパリティビットが連
続アドレスに格納されていてもよい。
方、および１ビット誤り訂正の方法の一実施例を説明す
る。例として、１２０個の情報記憶ビットに対して８個
のパリティビットを付加する場合を示す。まず、１２０
個の情報記憶ビットと８個のパリティビットに１から１
２８までの識別番号を割り振る。ただし、パリティビッ
トには、”２のｎ乗”（すなわち１，２，４，８，１
６，３２，６４，１２８）の識別番号を割り振る。な
お、この識別番号は単に各ビットを識別するための仮想
的なものであって、強誘電体メモリ内の格納アドレスを
示すものではない。例えば、８個のパリティビットが連
続アドレスに格納されていてもよい。
【００２４】次に、以下の手順により、識別番号”２の
ｎ乗”（ｎは０から６）の７個のパリティビットのデー
タが決められる。すなわち、識別番号を２進法で表した
ときのｎ＋１番目の桁が０でなく１である６３個の情報
記憶ビットのうち、データが’１’であるビットの数が
偶数の場合、識別番号”２のｎ乗”のパリティビットの
データを’０’とし、奇数の場合’１’とする。残る１
つのパリティビット（識別番号１２８，すなわち２の７
乗）のデータは以下のように決められる。すなわち、１
２０個の情報記憶ビットと上記に定めた７個のパリティ
ビットのうち、データが’１’であるビットの数が偶数
の場合、識別番号１２８のパリティビットのデータを’
０’、奇数の場合’１’とする。
ｎ乗”（ｎは０から６）の７個のパリティビットのデー
タが決められる。すなわち、識別番号を２進法で表した
ときのｎ＋１番目の桁が０でなく１である６３個の情報
記憶ビットのうち、データが’１’であるビットの数が
偶数の場合、識別番号”２のｎ乗”のパリティビットの
データを’０’とし、奇数の場合’１’とする。残る１
つのパリティビット（識別番号１２８，すなわち２の７
乗）のデータは以下のように決められる。すなわち、１
２０個の情報記憶ビットと上記に定めた７個のパリティ
ビットのうち、データが’１’であるビットの数が偶数
の場合、識別番号１２８のパリティビットのデータを’
０’、奇数の場合’１’とする。
【００２５】以上のように定められたパリティビットを
用いて、次の方法で１ビットエラーを検出して訂正する
ことができる。すなわち、１２０個の情報記憶ビットと
８個のパリティビットのデータを強誘電体メモリから読
み出して、まず、識別番号”２のｎ乗”（ｎは０から
６）の７個のパリティビットが、上述の所定の値（情報
記憶ビットから決められる値）となっているかを調べ
る。所定の値であればｎ＋１桁目を０、そうでなければ
１として７桁の２進数を形成する。このようにして形成
された７桁の２進数がエラー判定番号となり、１ビット
エラーの発生しているビットの識別番号（ただし１から
１２７。１２８は除く）を示すことになる。なお、エラ
ー判定番号が０の場合、識別番号１から１２７までエラ
ーはない。
用いて、次の方法で１ビットエラーを検出して訂正する
ことができる。すなわち、１２０個の情報記憶ビットと
８個のパリティビットのデータを強誘電体メモリから読
み出して、まず、識別番号”２のｎ乗”（ｎは０から
６）の７個のパリティビットが、上述の所定の値（情報
記憶ビットから決められる値）となっているかを調べ
る。所定の値であればｎ＋１桁目を０、そうでなければ
１として７桁の２進数を形成する。このようにして形成
された７桁の２進数がエラー判定番号となり、１ビット
エラーの発生しているビットの識別番号（ただし１から
１２７。１２８は除く）を示すことになる。なお、エラ
ー判定番号が０の場合、識別番号１から１２７までエラ
ーはない。
【００２６】次に、残る１個の識別番号１２８のパリテ
ィビットに対して、上述の所定の値となっているかを調
べる。これが所定の値であるのに、上記エラー判定番号
が０以外であった場合、２ビットエラーが生じているこ
とになる。ただし、このときのエラー箇所は不明であ
る。逆に、上記エラー判定番号が０であるのに、識別番
号１２８のパリティビットが所定の値でない場合、該識
別番号１２８のパリティビット自身にエラーが生じてい
る。以上のようにして、１ビットエラーに対しては、そ
の発生とエラー箇所を知ることができるので、そのエラ
ー箇所のビットのデータを反転することにより、情報を
訂正することが可能である。
ィビットに対して、上述の所定の値となっているかを調
べる。これが所定の値であるのに、上記エラー判定番号
が０以外であった場合、２ビットエラーが生じているこ
とになる。ただし、このときのエラー箇所は不明であ
る。逆に、上記エラー判定番号が０であるのに、識別番
号１２８のパリティビットが所定の値でない場合、該識
別番号１２８のパリティビット自身にエラーが生じてい
る。以上のようにして、１ビットエラーに対しては、そ
の発生とエラー箇所を知ることができるので、そのエラ
ー箇所のビットのデータを反転することにより、情報を
訂正することが可能である。
【００２７】図１に示した本発明の構成の一実施例およ
び図２に示した誤り訂正処理のフローチャートによる
と、次のような高信頼かつ高性能のシステムが得られる
効果がある。すなわち、 （ａ）まず第一に、ＯＳやアプリケーションプログラム
の記憶領域にソフトエラーが発生した場合、システムの
機能に重大な障害が発生するのを回避することができ
る。なぜなら、誤り訂正処理開始コマンドを与えること
により、エラー個所を修復し、システムの機能を回復で
きるからである。その上、ワークエリアには一時記憶情
報が不揮発として残っているので、システムの電源を再
投入しなければならない状況になったとしても、ユーザ
にとって大きな支障を生じることはない。
び図２に示した誤り訂正処理のフローチャートによる
と、次のような高信頼かつ高性能のシステムが得られる
効果がある。すなわち、 （ａ）まず第一に、ＯＳやアプリケーションプログラム
の記憶領域にソフトエラーが発生した場合、システムの
機能に重大な障害が発生するのを回避することができ
る。なぜなら、誤り訂正処理開始コマンドを与えること
により、エラー個所を修復し、システムの機能を回復で
きるからである。その上、ワークエリアには一時記憶情
報が不揮発として残っているので、システムの電源を再
投入しなければならない状況になったとしても、ユーザ
にとって大きな支障を生じることはない。
【００２８】（ｂ）第二に、ＯＳやアプリケーションプ
ログラムをＲＯＭに格納し、ワークエリアをＤＲＡＭと
する場合に比べて、システムに使用するチップ数を削減
でき、低コストのシステムが得られる。また、システム
をコンパクトに構成できるため、携帯機器に好適なシス
テムが得られるという利点がある。ＯＳやアプリケーシ
ョンプログラムをシステム不使用時にハードディスクに
格納し、システム使用時にハードディスクからＤＲＡＭ
などに読み込むシステムと比較しても、同様な利点があ
る。さらには、システム起動時には、ＯＳプログラムが
ＣＰＵから高速にアクセスすることが可能な強誘電体メ
モリに既に存在しているので、ＣＰＵからのアクセスが
遅いハードディスクからＤＲＡＭへＯＳプログラムを一
旦読み込む場合に比べて、起動時間を短縮できるという
利点がある。
ログラムをＲＯＭに格納し、ワークエリアをＤＲＡＭと
する場合に比べて、システムに使用するチップ数を削減
でき、低コストのシステムが得られる。また、システム
をコンパクトに構成できるため、携帯機器に好適なシス
テムが得られるという利点がある。ＯＳやアプリケーシ
ョンプログラムをシステム不使用時にハードディスクに
格納し、システム使用時にハードディスクからＤＲＡＭ
などに読み込むシステムと比較しても、同様な利点があ
る。さらには、システム起動時には、ＯＳプログラムが
ＣＰＵから高速にアクセスすることが可能な強誘電体メ
モリに既に存在しているので、ＣＰＵからのアクセスが
遅いハードディスクからＤＲＡＭへＯＳプログラムを一
旦読み込む場合に比べて、起動時間を短縮できるという
利点がある。
【００２９】（ｃ）第三に、図８に示した従来例のよう
にシステムの動作速度が低下することはない。なぜな
ら、通常の読み出し動作中にはデータチェックを行わ
ず、また、通常の書込み動作中にもパリティビットの新
たな生成を行わないからである。これは、パリティビッ
トが書換え禁止領域のデータに対してのみ設けられてい
ることによる。 （ｄ）第四に、誤り訂正処理はＣＰＵを用いて行うの
で、ＥＣＣ回路の搭載によるチップ面積の増大およびそ
れによるチップ価格の上昇を回避できる。
にシステムの動作速度が低下することはない。なぜな
ら、通常の読み出し動作中にはデータチェックを行わ
ず、また、通常の書込み動作中にもパリティビットの新
たな生成を行わないからである。これは、パリティビッ
トが書換え禁止領域のデータに対してのみ設けられてい
ることによる。 （ｄ）第四に、誤り訂正処理はＣＰＵを用いて行うの
で、ＥＣＣ回路の搭載によるチップ面積の増大およびそ
れによるチップ価格の上昇を回避できる。
【００３０】図３は、２種類の誤り訂正処理開始コマン
ドの発生方法によって誤り訂正処理を行う手順を示すフ
ローである。第一の実施例は、同図（ａ）のフローに示
すように、本発明のシステムの電源をオンした時に（ス
テップ３０１）、システム内部回路により自動的に誤り
訂正処理開始コマンドを生成し（ステップ３０２）、そ
れによりＣＰＵが誤り訂正処理プログラムを実行（ステ
ップ３０３）することにより誤り訂正処理を行う方法で
ある。第二の実施例は、同図（ｂ）に示すように、本発
明のシステムに設けられたスイッチをユーザがオンした
時に（ステップ３５１）、誤り訂正処理開始コマンドを
生成し（ステップ３５２）、それによりＣＰＵが誤り訂
正処理プログラムを実行（ステップ３５３）することに
より誤り訂正処理を行う方法である。
ドの発生方法によって誤り訂正処理を行う手順を示すフ
ローである。第一の実施例は、同図（ａ）のフローに示
すように、本発明のシステムの電源をオンした時に（ス
テップ３０１）、システム内部回路により自動的に誤り
訂正処理開始コマンドを生成し（ステップ３０２）、そ
れによりＣＰＵが誤り訂正処理プログラムを実行（ステ
ップ３０３）することにより誤り訂正処理を行う方法で
ある。第二の実施例は、同図（ｂ）に示すように、本発
明のシステムに設けられたスイッチをユーザがオンした
時に（ステップ３５１）、誤り訂正処理開始コマンドを
生成し（ステップ３５２）、それによりＣＰＵが誤り訂
正処理プログラムを実行（ステップ３５３）することに
より誤り訂正処理を行う方法である。
【００３１】いずれの実施例にしても、誤り訂正処理開
始コマンドは頻繁に発生する必要はなく、例えば、一日
一回程度与えればよい。この程度の頻度で十分高い信頼
性が得られることは次の計算から明らかである。半導体
メモリは、通常、ソフトエラーの発生頻度が1000FIT以
下となるように設計される。これは、一チップ当り10の
6乗時間に平均してたかだか1回のソフトエラーが発生す
る割合である。今、仮に世界中で1000万個のシステムの
強誘電体メモリチップにＯＳプログラムが格納されてい
るとする。このとき、従来のシステムによれば１時間に
平均して10個のシステムが機能障害に陥る可能性があ
る。ただし、１つのエラーでＯＳプログラムが動かなく
なるとする。
始コマンドは頻繁に発生する必要はなく、例えば、一日
一回程度与えればよい。この程度の頻度で十分高い信頼
性が得られることは次の計算から明らかである。半導体
メモリは、通常、ソフトエラーの発生頻度が1000FIT以
下となるように設計される。これは、一チップ当り10の
6乗時間に平均してたかだか1回のソフトエラーが発生す
る割合である。今、仮に世界中で1000万個のシステムの
強誘電体メモリチップにＯＳプログラムが格納されてい
るとする。このとき、従来のシステムによれば１時間に
平均して10個のシステムが機能障害に陥る可能性があ
る。ただし、１つのエラーでＯＳプログラムが動かなく
なるとする。
【００３２】これに対して、本発明のシステムで一日10
時間動作させ、一日一回誤り訂正処理開始コマンドを与
えた場合は次のようになる。強誘電体メモリチップ全体
にＯＳプログラムが格納されている最悪ケースを計算す
る。記憶領域が情報記憶ビットとパリティビットの1000
の組で構成されているとする。パリティッビットが１ビ
ットエラーのみ修復できるとした場合、本発明のシステ
ムで機能障害が発生するのは、誤り訂正処理開始コマン
ドを与えた時点において上記1000の組のいずれかに２つ
以上のソフトエラーが発生してしまっている場合であ
る。
時間動作させ、一日一回誤り訂正処理開始コマンドを与
えた場合は次のようになる。強誘電体メモリチップ全体
にＯＳプログラムが格納されている最悪ケースを計算す
る。記憶領域が情報記憶ビットとパリティビットの1000
の組で構成されているとする。パリティッビットが１ビ
ットエラーのみ修復できるとした場合、本発明のシステ
ムで機能障害が発生するのは、誤り訂正処理開始コマン
ドを与えた時点において上記1000の組のいずれかに２つ
以上のソフトエラーが発生してしまっている場合であ
る。
【００３３】ソフトエラーの発生頻度が1000FITとした
場合、10時間の間には1000万個のメモリチップに総計10
0個のエラーが発生する。このうち、２つ以上のエラー
が1000万個×1000組のブロックのいずれかに集中する確
率は、10のマイナス6乗より小さい。これは、10の6乗
日、すなわち2740年に一回発生する頻度よりさらに小さ
い。このように、本発明のシステムによれば、２つ以上
のエラーによる修復不可能なシステムの機能障害の発生
率を極めて小さくできる。図３（ａ）に示す第一の例
（電源オンで誤り訂正処理開始コマンド発生の例）で
は、一日一回程度の頻度で誤り訂正処理開始コマンドが
自動的に生成されるので、高信頼性で使い勝手のよいシ
ステムが得られる効果がある。図３（ａ）および（ｂ）
に示す第一の例および第二の例によれば、ＯＳプログラ
ムの記憶領域にソフトエラーが発生してシステムの機能
が停止した場合でも、電源を再投入するか（第一の
例）、所定のスイッチをユーザがオンする（第二の例）
ことによりほとんど100％の確率で機能を回復でき、高
信頼性のシステムが得られる効果がある。
場合、10時間の間には1000万個のメモリチップに総計10
0個のエラーが発生する。このうち、２つ以上のエラー
が1000万個×1000組のブロックのいずれかに集中する確
率は、10のマイナス6乗より小さい。これは、10の6乗
日、すなわち2740年に一回発生する頻度よりさらに小さ
い。このように、本発明のシステムによれば、２つ以上
のエラーによる修復不可能なシステムの機能障害の発生
率を極めて小さくできる。図３（ａ）に示す第一の例
（電源オンで誤り訂正処理開始コマンド発生の例）で
は、一日一回程度の頻度で誤り訂正処理開始コマンドが
自動的に生成されるので、高信頼性で使い勝手のよいシ
ステムが得られる効果がある。図３（ａ）および（ｂ）
に示す第一の例および第二の例によれば、ＯＳプログラ
ムの記憶領域にソフトエラーが発生してシステムの機能
が停止した場合でも、電源を再投入するか（第一の
例）、所定のスイッチをユーザがオンする（第二の例）
ことによりほとんど100％の確率で機能を回復でき、高
信頼性のシステムが得られる効果がある。
【００３４】また、本発明のシステムによると、システ
ム不使用時にＯＳプログラムなどを格納しておくハード
ディスクなどの不揮発媒体を常時システムに装備してお
く必要がなくなり、コンパクトなシステムが実現され
る。さらには、システムの起動時間を短縮できる。な
お、図３の第一および第二いずれの方法においても、書
換え禁止領域に誤りが発見されたとしても、ＣＰＵによ
る誤り訂正が行われるので、強誘電体メモリ以外の不揮
発媒体（例えば、ハードディスク）から強誘電体メモリ
へ正しいＯＳプログラムを読み込む動作を行う必要はな
い。
ム不使用時にＯＳプログラムなどを格納しておくハード
ディスクなどの不揮発媒体を常時システムに装備してお
く必要がなくなり、コンパクトなシステムが実現され
る。さらには、システムの起動時間を短縮できる。な
お、図３の第一および第二いずれの方法においても、書
換え禁止領域に誤りが発見されたとしても、ＣＰＵによ
る誤り訂正が行われるので、強誘電体メモリ以外の不揮
発媒体（例えば、ハードディスク）から強誘電体メモリ
へ正しいＯＳプログラムを読み込む動作を行う必要はな
い。
【００３５】図４は、図１の誤り訂正処理プログラムの
格納領域（１１１）のより具体的な実施例である。図４
（ａ）は、ＣＰＵ（１１０）内のオンチップＲＯＭ領域
の一部に誤り訂正処理プログラムの格納領域が設けられ
る実施例である。本実施例によれば、ＲＯＭを用いてい
るので誤り訂正処理プログラムの格納領域自体にソフト
エラーが発生することはなく、誤り訂正処理が必ず実行
できるので、高信頼性のシステムが得られる効果があ
る。図４（ｂ）では、強誘電体メモリ（１２０）の書換
え禁止領域（１２２）内に上記誤り訂正処理プログラム
の格納領域が設けられる。ただし、この場合には、上記
格納領域自体にソフトエラーが発生する可能性があるの
で、もうひとつ同じプログラムをバックアップ用として
重複して持たせている。本実施例によれば、汎用のＣＰ
Ｕを用いてシステムを構築できるので、安価でかつ高信
頼性のシステムが得られる効果がある。
格納領域（１１１）のより具体的な実施例である。図４
（ａ）は、ＣＰＵ（１１０）内のオンチップＲＯＭ領域
の一部に誤り訂正処理プログラムの格納領域が設けられ
る実施例である。本実施例によれば、ＲＯＭを用いてい
るので誤り訂正処理プログラムの格納領域自体にソフト
エラーが発生することはなく、誤り訂正処理が必ず実行
できるので、高信頼性のシステムが得られる効果があ
る。図４（ｂ）では、強誘電体メモリ（１２０）の書換
え禁止領域（１２２）内に上記誤り訂正処理プログラム
の格納領域が設けられる。ただし、この場合には、上記
格納領域自体にソフトエラーが発生する可能性があるの
で、もうひとつ同じプログラムをバックアップ用として
重複して持たせている。本実施例によれば、汎用のＣＰ
Ｕを用いてシステムを構築できるので、安価でかつ高信
頼性のシステムが得られる効果がある。
【００３６】上述した実施例は書換え禁止領域の範囲は
固定されているものとして説明しているが、この領域の
範囲は指定により変更可能にしてもよい。図５は、書換
え禁止領域の範囲を指定するためのアドレスの記憶部の
構成法を示す本発明の一実施例である。図５（ａ）にお
いては、周辺回路部に書換え禁止領域の範囲を指定する
ためのアドレスの記憶部が設けられる。ワイヤド論理、
ヒューズ、ＲＯＭなどにより構成し、書換え禁止領域の
範囲を固定としてもよいし、あるいは強誘電体キャパシ
タ付きスタティックＲＡＭ（ＳＲＡＭ）などで構成し
て、書換え禁止領域の範囲が変えられるようにしてもよ
い。図５（ｂ）は書換え禁止領域（１２２）の範囲を指
定するためのアドレスの記憶部（１２９）を書換え禁止
領域（１２２）自身の中に設けた例である。図５（ｂ）
の実施例によれば、書換え禁止領域を可変とする構成が
容易に実現できる効果がある。
固定されているものとして説明しているが、この領域の
範囲は指定により変更可能にしてもよい。図５は、書換
え禁止領域の範囲を指定するためのアドレスの記憶部の
構成法を示す本発明の一実施例である。図５（ａ）にお
いては、周辺回路部に書換え禁止領域の範囲を指定する
ためのアドレスの記憶部が設けられる。ワイヤド論理、
ヒューズ、ＲＯＭなどにより構成し、書換え禁止領域の
範囲を固定としてもよいし、あるいは強誘電体キャパシ
タ付きスタティックＲＡＭ（ＳＲＡＭ）などで構成し
て、書換え禁止領域の範囲が変えられるようにしてもよ
い。図５（ｂ）は書換え禁止領域（１２２）の範囲を指
定するためのアドレスの記憶部（１２９）を書換え禁止
領域（１２２）自身の中に設けた例である。図５（ｂ）
の実施例によれば、書換え禁止領域を可変とする構成が
容易に実現できる効果がある。
【００３７】図６は、本発明のシステムにおけるメモリ
アレー構成のより具体的な例を示す本発明の一実施例で
あり、構成要素の一部のみを模式的に示している。各メ
モリセルは１つの強誘電体キャパシタと１つのトランジ
スタとで構成される（図６では１メモリセルMCだけを代
表セルとして示している）。各メモリセルはワード線WL
とビット線BTとの交点に配置され、例えば、一本のワー
ド線WLには512個のメモリセルが、一つのビット線対に
は256個のメモリセルが接続され、512×256個のメモリ
セルで一つのマットを構成している。
アレー構成のより具体的な例を示す本発明の一実施例で
あり、構成要素の一部のみを模式的に示している。各メ
モリセルは１つの強誘電体キャパシタと１つのトランジ
スタとで構成される（図６では１メモリセルMCだけを代
表セルとして示している）。各メモリセルはワード線WL
とビット線BTとの交点に配置され、例えば、一本のワー
ド線WLには512個のメモリセルが、一つのビット線対に
は256個のメモリセルが接続され、512×256個のメモリ
セルで一つのマットを構成している。
【００３８】ビット線対に接続されるセンスアンプ列は
二つのマット、例えば、センスアンプ列(1)sはマット
(1)uとマット(1)dとで共有するように配置される。書換
え禁止領域および書換え許可領域は、上記２つのマット
単位で定義されている。マット単位で定義することによ
り、図１の制御回路（１２７）の構成が簡単になる効果
がある。書換え禁止領域の単位、すなわち情報記憶ビッ
トとパリティビットとの組は、一本のワード線を等分割
する大きさで定義される。例えば、図６では120セルの
情報記憶ビットと8セルのパリティビットとを１つの組
としており、各ワード線WL(i)には４つの組がある。こ
のような構成により、誤り訂正処理時のＣＰＵへのデー
タの読み出しが効率的に行える効果がある。
二つのマット、例えば、センスアンプ列(1)sはマット
(1)uとマット(1)dとで共有するように配置される。書換
え禁止領域および書換え許可領域は、上記２つのマット
単位で定義されている。マット単位で定義することによ
り、図１の制御回路（１２７）の構成が簡単になる効果
がある。書換え禁止領域の単位、すなわち情報記憶ビッ
トとパリティビットとの組は、一本のワード線を等分割
する大きさで定義される。例えば、図６では120セルの
情報記憶ビットと8セルのパリティビットとを１つの組
としており、各ワード線WL(i)には４つの組がある。こ
のような構成により、誤り訂正処理時のＣＰＵへのデー
タの読み出しが効率的に行える効果がある。
【００３９】図７は、図１における書換え禁止領域への
書き込み許可を与える制御回路（１２７）の一実施例を
説明するための図であり、（ａ）は制御回路（１２７）
の具体的回路例、（ｂ）はその動作フローを示す図であ
る。メモリマットpu内への書込みを行うに際して、セン
スアンプ列SAを挟んで対向するメモリマットpdの任意ア
ドレスに対して書込み命令を与えた場合に、遅延回路D1
およびD2で規定される一定期間だけ他方のメモリマット
puへの書込みが許可される構成となっている。なお、最
初のメモリマットpdに対する書込み命令は受け付けられ
ない。
書き込み許可を与える制御回路（１２７）の一実施例を
説明するための図であり、（ａ）は制御回路（１２７）
の具体的回路例、（ｂ）はその動作フローを示す図であ
る。メモリマットpu内への書込みを行うに際して、セン
スアンプ列SAを挟んで対向するメモリマットpdの任意ア
ドレスに対して書込み命令を与えた場合に、遅延回路D1
およびD2で規定される一定期間だけ他方のメモリマット
puへの書込みが許可される構成となっている。なお、最
初のメモリマットpdに対する書込み命令は受け付けられ
ない。
【００４０】図７（ａ）において、制御回路（１２７）
は、フリップフロップ回路FF、２つのトランジスタTR1
およびTR2、２つの遅延回路D1およびD2、２つのアンド
回路G1およびG2、ノット回路NOT、マルチプレクサMPLX
などから構成されている。通常、フリップフロップ回路
FFの一方のノードST1はハイレベルであり、該ハイレベ
ル信号がノット回路NOTで反転されアンド回路G2を閉じ
ている。そのためアンド回路G2からのWA、マルチプレク
サMPLXからのMpuはともにロウレベルであり、メモリマ
ットpuを書換え禁止状態としている。
は、フリップフロップ回路FF、２つのトランジスタTR1
およびTR2、２つの遅延回路D1およびD2、２つのアンド
回路G1およびG2、ノット回路NOT、マルチプレクサMPLX
などから構成されている。通常、フリップフロップ回路
FFの一方のノードST1はハイレベルであり、該ハイレベ
ル信号がノット回路NOTで反転されアンド回路G2を閉じ
ている。そのためアンド回路G2からのWA、マルチプレク
サMPLXからのMpuはともにロウレベルであり、メモリマ
ットpuを書換え禁止状態としている。
【００４１】メモリマットpdに対して書込み命令（ライ
トイネーブル信号WEがハイレベル）を与えた場合、入力
されアドレスバッファに保持されたアドレスA0〜ANはア
ドレスプリデコーダでデコードし、マットpd選択信号
線，マットpu選択信号線，マット内選択信号線にされ
る。出力されたマットpd選択信号線の信号が遅延回路D1
に送られ、該遅延回路D1で規定される遅延時間の後アン
ド回路G1に入力される。ライトイネーブル信号WEがハイ
レベルのとき、アンド回路G1からの出力によってトラン
ジスタTR1がオンになり、フリップフロップ回路FFの一
方のノードST1をロウレベルにする。該ロウレベル信号
はノット回路NOTで反転され、アンド回路G2を開き、ア
ドレスプリデコーダからのマットpu選択信号をWAとして
出力し、マットpuを書換え許可状態とする。
トイネーブル信号WEがハイレベル）を与えた場合、入力
されアドレスバッファに保持されたアドレスA0〜ANはア
ドレスプリデコーダでデコードし、マットpd選択信号
線，マットpu選択信号線，マット内選択信号線にされ
る。出力されたマットpd選択信号線の信号が遅延回路D1
に送られ、該遅延回路D1で規定される遅延時間の後アン
ド回路G1に入力される。ライトイネーブル信号WEがハイ
レベルのとき、アンド回路G1からの出力によってトラン
ジスタTR1がオンになり、フリップフロップ回路FFの一
方のノードST1をロウレベルにする。該ロウレベル信号
はノット回路NOTで反転され、アンド回路G2を開き、ア
ドレスプリデコーダからのマットpu選択信号をWAとして
出力し、マットpuを書換え許可状態とする。
【００４２】マルチプレクサMPLXは、マットpu選択信号
およびWAの二つの入力のうち一方を選択してMpuとして
出力する。ライトイネーブル信号WEがロウレベル、すな
わち読み出し動作の場合には、マットpu選択信号がMpu
として出力され、XデコーダX-DECおよびXドライバX-DRV
を経て、マットpu内のいづれかのワード線を活性化する
信号となる。ライトイネーブル信号WEがハイレベル、す
なわち書込み動作の場合には、マットが書換え許可領域
である場合に限りマットpu選択信号がMpuとして出力さ
れる。マットが書換え禁止領域である場合には、WAがMp
uとして出力される。書換え許可領域か書換え禁止領域
かは書換え禁止マットの記憶部に記憶されている情報に
よって決められる。
およびWAの二つの入力のうち一方を選択してMpuとして
出力する。ライトイネーブル信号WEがロウレベル、すな
わち読み出し動作の場合には、マットpu選択信号がMpu
として出力され、XデコーダX-DECおよびXドライバX-DRV
を経て、マットpu内のいづれかのワード線を活性化する
信号となる。ライトイネーブル信号WEがハイレベル、す
なわち書込み動作の場合には、マットが書換え許可領域
である場合に限りマットpu選択信号がMpuとして出力さ
れる。マットが書換え禁止領域である場合には、WAがMp
uとして出力される。書換え許可領域か書換え禁止領域
かは書換え禁止マットの記憶部に記憶されている情報に
よって決められる。
【００４３】フリップフロップ回路FFの一方のノードST
1がロウレベルになったとき、フリップフロップFFの他
方のノードST2はハイレベルになり、その後、遅延回路D
2で規定される所定の遅延時間経過後、トランジスタTR2
をオンにしてST2をロウレベルにする。それによってST1
は再びハイレベルに復帰する。
1がロウレベルになったとき、フリップフロップFFの他
方のノードST2はハイレベルになり、その後、遅延回路D
2で規定される所定の遅延時間経過後、トランジスタTR2
をオンにしてST2をロウレベルにする。それによってST1
は再びハイレベルに復帰する。
【００４４】図７（ｂ）は、マットpuが書換え禁止領域
である場合の書込み動作時の各信号のタイムチャートで
ある。図７（ａ）において、トランジスタTr1は通常オ
フであるためフリップフロップFFの一方のノードST1は
ハイレベルであり、ノット回路NOTを経由するため、ア
ンド回路G2の出力WAは常にロウレベルである。書換え禁
止領域では、ライトイネーブル信号WEがハイレベルの
時、マルチプレクサMPLXの出力MpuはWAに一致するので
（今の場合にはWAはロウレベル）、書込み命令時にマッ
トpuが選択されることはない。
である場合の書込み動作時の各信号のタイムチャートで
ある。図７（ａ）において、トランジスタTr1は通常オ
フであるためフリップフロップFFの一方のノードST1は
ハイレベルであり、ノット回路NOTを経由するため、ア
ンド回路G2の出力WAは常にロウレベルである。書換え禁
止領域では、ライトイネーブル信号WEがハイレベルの
時、マルチプレクサMPLXの出力MpuはWAに一致するので
（今の場合にはWAはロウレベル）、書込み命令時にマッ
トpuが選択されることはない。
【００４５】チップ選択信号CSにより、マットpd内のア
ドレスに対する書込み命令が発生した場合（ライトイネ
ーブル信号WEがハイレベル）、マットpd選択信号がハイ
レベルとなる。この結果、遅延回路D1による遅延時間の
後、トランジスタTr1がオンしてフリップフロップFFの
一方のノードST1がロウレベルに変化する。この状態で
は、アンド回路G2がオンするため出力WAはマットpu選択
信号に一致する。このとき、マットpuへの書込み命令
（ライトイネーブル信号WEがハイレベル）を与えると、
マルチプレクサMPLXの出力Mpuはマットpu選択信号に一
致してハイレベルとなる。この結果、アドレスプリデコ
ーダからのマット内選択信号に対応したワード線が活性
化され、書込み動作が行なわれる。なお、マットpdに対
する書換え許可は、対照的にマットpuに対して書込み命
令を与えることにより行なわれるようにすればよい。
ドレスに対する書込み命令が発生した場合（ライトイネ
ーブル信号WEがハイレベル）、マットpd選択信号がハイ
レベルとなる。この結果、遅延回路D1による遅延時間の
後、トランジスタTr1がオンしてフリップフロップFFの
一方のノードST1がロウレベルに変化する。この状態で
は、アンド回路G2がオンするため出力WAはマットpu選択
信号に一致する。このとき、マットpuへの書込み命令
（ライトイネーブル信号WEがハイレベル）を与えると、
マルチプレクサMPLXの出力Mpuはマットpu選択信号に一
致してハイレベルとなる。この結果、アドレスプリデコ
ーダからのマット内選択信号に対応したワード線が活性
化され、書込み動作が行なわれる。なお、マットpdに対
する書換え許可は、対照的にマットpuに対して書込み命
令を与えることにより行なわれるようにすればよい。
【００４６】図７に示した実施例によれば、高信頼性の
システムが得られる効果がある。すなわち、プログラム
によってソフト側から書換え禁止領域を規定することも
可能であるが、回路によって書換え禁止領域を規定する
本実施例によれば、通常動作時に書換え禁止領域に誤っ
て書込みをする可能性が大きく低減される。また、近接
する２つのマットの組に対する信号を利用しているの
で、制御回路（１２７）をマットの組ごとに近接して配
置することが容易になる利点もある。
システムが得られる効果がある。すなわち、プログラム
によってソフト側から書換え禁止領域を規定することも
可能であるが、回路によって書換え禁止領域を規定する
本実施例によれば、通常動作時に書換え禁止領域に誤っ
て書込みをする可能性が大きく低減される。また、近接
する２つのマットの組に対する信号を利用しているの
で、制御回路（１２７）をマットの組ごとに近接して配
置することが容易になる利点もある。
【００４７】
【発明の効果】本発明の強誘電体メモリを含むシステム
によれば、強誘電体メモリの誤動作に起因してシステム
の機能に重大な障害が発生する確率を大きく低減でき、
高信頼性のシステムが得られるという効果がある。ま
た、システムのメモリチップ数を削減でき、低コストか
つコンパクトな携帯機器に好適なシステムが得られると
いう効果がある。さらに、ＥＣＣ回路を用いる場合に比
べ、動作速度の低下やチップ面積増大によるコスト増加
の問題を回避できるという効果がある。また、本発明の
ような誤り訂正処理開始コマンドの発生の仕方を採用す
ると、ユーザにとって使い勝手がよくかつ高信頼性のシ
ステムが得られる。
によれば、強誘電体メモリの誤動作に起因してシステム
の機能に重大な障害が発生する確率を大きく低減でき、
高信頼性のシステムが得られるという効果がある。ま
た、システムのメモリチップ数を削減でき、低コストか
つコンパクトな携帯機器に好適なシステムが得られると
いう効果がある。さらに、ＥＣＣ回路を用いる場合に比
べ、動作速度の低下やチップ面積増大によるコスト増加
の問題を回避できるという効果がある。また、本発明の
ような誤り訂正処理開始コマンドの発生の仕方を採用す
ると、ユーザにとって使い勝手がよくかつ高信頼性のシ
ステムが得られる。
【００４８】また、本発明のような誤り訂正処理プログ
ラムの格納の仕方を採用すると、誤り訂正処理プログラ
ム自身が壊れる危険性を回避でき、高信頼性のシステム
が得られる。さらに、本発明の書換え禁止領域の設定の
仕方を採用すると、書換え禁止領域を可変とする構成が
容易に実現でき、ユーザにとって使い勝手のよいシステ
ムが得られる。また、本発明の書換え禁止領域の構成を
採用すると、書換え禁止および許可の制御が容易にな
る。また、本発明の書換え禁止領域への書込み許可を与
える制御回路を採用すると、禁止領域に誤って書込みが
行なわれる誤動作を大きく低減でき、高信頼性のシステ
ムが得られる。また、該制御回路をメモリマットごとに
容易に配置できる。
ラムの格納の仕方を採用すると、誤り訂正処理プログラ
ム自身が壊れる危険性を回避でき、高信頼性のシステム
が得られる。さらに、本発明の書換え禁止領域の設定の
仕方を採用すると、書換え禁止領域を可変とする構成が
容易に実現でき、ユーザにとって使い勝手のよいシステ
ムが得られる。また、本発明の書換え禁止領域の構成を
採用すると、書換え禁止および許可の制御が容易にな
る。また、本発明の書換え禁止領域への書込み許可を与
える制御回路を採用すると、禁止領域に誤って書込みが
行なわれる誤動作を大きく低減でき、高信頼性のシステ
ムが得られる。また、該制御回路をメモリマットごとに
容易に配置できる。
【図１】本発明のシステムの基本構成図である。
【図２】図１のシステムにおける誤り訂正処理のフロー
チャートである。
チャートである。
【図３】本発明の誤り訂正処理開始コマンドの発生の仕
方を説明する図である。
方を説明する図である。
【図４】本発明の誤り訂正処理プログラムの格納領域例
を示す図である。
を示す図である。
【図５】本発明の書換え禁止領域のアドレス記憶部の構
成例を示す図である。
成例を示す図である。
【図６】本発明の強誘電体メモリのマット構成例であ
る。
る。
【図７】書換え禁止領域への書込み許可を与える制御回
路および動作波形図である。
路および動作波形図である。
【図８】従来のＥＣＣ回路を含むシステム構成例であ
る。
る。
８０：ＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ） ８１：メモリセルアレー ８２：情報記憶ビット領域 ８３：パリティビット領域 ８４：周辺回路部 ８５：ＥＣＣ回路 １００：本発明のシステム １１０：ＣＰＵ（中央処理装置） １１１：誤り訂正処理プログラムの格納領域 １２０：強誘電体メモリ １２１：メモリセルアレー １２２：書換え禁止領域 １２３：書換え許可領域 １２４：情報記憶ビット領域 １２５：パリティビット領域 １２６：周辺回路部 １２７：書換え禁止領域への書込み許可を与える制御回
路 マット(i)u：上部マット マット(i)d：下部マット WL(i)：ワード線 X-DRV：Xドライバ X-DEC：Xデコーダ FF:フリップフロップ回路 MPLX：マルチプレクサ D1，D2：遅延回路 NOT：ノット回路 Tr1，Tr2：トランジスタ G1,G2：アンド回路 WE：ライトイネーブル信号 A0〜AN：アドレス信号 WA、Mpu：信号線 CS：チップ選択信号
メモリ） ８１：メモリセルアレー ８２：情報記憶ビット領域 ８３：パリティビット領域 ８４：周辺回路部 ８５：ＥＣＣ回路 １００：本発明のシステム １１０：ＣＰＵ（中央処理装置） １１１：誤り訂正処理プログラムの格納領域 １２０：強誘電体メモリ １２１：メモリセルアレー １２２：書換え禁止領域 １２３：書換え許可領域 １２４：情報記憶ビット領域 １２５：パリティビット領域 １２６：周辺回路部 １２７：書換え禁止領域への書込み許可を与える制御回
路 マット(i)u：上部マット マット(i)d：下部マット WL(i)：ワード線 X-DRV：Xドライバ X-DEC：Xデコーダ FF:フリップフロップ回路 MPLX：マルチプレクサ D1，D2：遅延回路 NOT：ノット回路 Tr1，Tr2：トランジスタ G1,G2：アンド回路 WE：ライトイネーブル信号 A0〜AN：アドレス信号 WA、Mpu：信号線 CS：チップ選択信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年４月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】メモリマットpdに対して書込み命令（ライ
トイネーブル信号WEがハイレベル）を与えた場合、入力
されアドレスバッファに保持されたアドレスA0〜ANはア
ドレスプリデコーダでデコードし、マットpd選択信号
線，マットpu選択信号線，マット内選択信号線にされ
る。出力されたマットpd選択信号線の信号がアンド回路
G1に送られ、ライトイネーブル信号WEがハイレベルのと
き遅延回路D1に入力される。遅延回路D1からの遅延され
た出力によってトランジスタTR1がオンになり、フリッ
プフロップ回路FFの一方のノードST1をロウレベルにす
る。該ロウレベル信号はノット回路NOTで反転され、ア
ンド回路G2を開き、アドレスプリデコーダからのマット
pu選択信号をWAとして出力し、マットpuを書換え許可状
態とする。
トイネーブル信号WEがハイレベル）を与えた場合、入力
されアドレスバッファに保持されたアドレスA0〜ANはア
ドレスプリデコーダでデコードし、マットpd選択信号
線，マットpu選択信号線，マット内選択信号線にされ
る。出力されたマットpd選択信号線の信号がアンド回路
G1に送られ、ライトイネーブル信号WEがハイレベルのと
き遅延回路D1に入力される。遅延回路D1からの遅延され
た出力によってトランジスタTR1がオンになり、フリッ
プフロップ回路FFの一方のノードST1をロウレベルにす
る。該ロウレベル信号はノット回路NOTで反転され、ア
ンド回路G2を開き、アドレスプリデコーダからのマット
pu選択信号をWAとして出力し、マットpuを書換え許可状
態とする。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (9)
- 【請求項１】 強誘電体キャパシタと電界効果トランジ
スタとを含む複数のメモリセルをマトリックスに配した
強誘電体メモリと、該強誘電体メモリに接続されたＣＰ
Ｕとを有するシステムであって、上記強誘電体メモリの
記憶領域は書換え禁止領域と書換え許可領域から構成さ
れ、上記書換え禁止領域は、通常の情報を記憶する領域
と、該通常の情報に誤りが生じた場合にこれを訂正する
ためのエラー訂正用情報を記憶する領域とから構成さ
れ、かつ、上記書換え禁止領域に生じた情報の誤りを訂
正するための誤り訂正手段を具備することを特徴とする
強誘電体メモリを含むシステム。 - 【請求項２】 上記誤り訂正手段は、少なくとも、誤り
訂正処理プログラムの格納領域にアクセスできる上記Ｃ
ＰＵと、上記書換え禁止領域への一時的な書込み許可を
与える制御回路から構成されることを特徴とする請求項
１記載の強誘電体メモリを含むシステム。 - 【請求項３】 上記書換え禁止領域は該システムのＯＳ
プログラムおよびアプリケーションプログラムを格納す
る領域として用いられ、上記書換え許可領域は、該アプ
リケーションプログラムに基づいてＣＰＵが演算を行う
ために一時的に必要とする記憶領域として用いられるこ
とを特徴とする請求項１または２記載の強誘電体メモリ
を含むシステム。 - 【請求項４】 上記誤り訂正手段による誤り訂正処理動
作を開始する信号は、該システムに設けられたスイッチ
をユーザがオンすることにより発生することを特徴とす
る請求項１ないし３のいずれか１項に記載の強誘電体メ
モリを含むシステム。 - 【請求項５】 上記スイッチは該システムの電源をオン
するためのスイッチであることを特徴とする請求項４記
載の強誘電体メモリを含むシステム。 - 【請求項６】 上記誤り訂正処理プログラムの格納領域
は、上記ＣＰＵ内のＲＯＭ（リードオンリメモリ）部に
設けられていることを特徴とする請求項２ないし５のい
ずれか１項に記載の強誘電体メモリを含むシステム。 - 【請求項７】 上記誤り訂正処理プログラムの格納領域
は、上記書換え禁止領域内に二重化して設けられている
ことを特徴とする請求項２ないし５のいずれか１項に記
載の強誘電体メモリを含むシステム。 - 【請求項８】 上記強誘電体メモリの記憶領域は複数の
ブロックに分割され、上記書換え禁止領域および書換え
許可領域は該ブロックを単位とし、また書込み禁止領域
への一時的な書込み許可は該ブロックを単位として行な
われることを特徴とする請求項１ないし７のいずれか１
項に記載の強誘電体メモリを含むシステム。 - 【請求項９】 上記書換え禁止領域のブロックの数は偶
数であり、上記制御回路は、書換え禁止領域への一回目
の書込み命令は全て拒絶し、上記ブロック２つを１つの
組として、その一方のブロックの任意のメモリセルへの
書込み命令が与えられた場合、その後一定期間に限り、
上記組のもう一方のブロックの任意のメモリセルへの書
込みを許可することを特徴とする請求項８記載の強誘電
体メモリを含むシステム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25126296A JP3542002B2 (ja) | 1996-09-24 | 1996-09-24 | システム |
| TW086113039A TW342498B (en) | 1996-09-24 | 1997-09-09 | System including a ferroelectric memory |
| US08/932,957 US6131177A (en) | 1996-09-24 | 1997-09-18 | System including a ferroelectric memory |
| KR1019970048227A KR100305994B1 (ko) | 1996-09-24 | 1997-09-23 | 강유전체메모리를구비한시스템 |
| US09/580,180 US6321360B1 (en) | 1996-09-24 | 2000-05-26 | System including a ferroelectric memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25126296A JP3542002B2 (ja) | 1996-09-24 | 1996-09-24 | システム |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004046279A Division JP3849942B2 (ja) | 2004-02-23 | 2004-02-23 | 強誘電体メモリを含むシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1097472A true JPH1097472A (ja) | 1998-04-14 |
| JP3542002B2 JP3542002B2 (ja) | 2004-07-14 |
Family
ID=17220170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25126296A Expired - Fee Related JP3542002B2 (ja) | 1996-09-24 | 1996-09-24 | システム |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6131177A (ja) |
| JP (1) | JP3542002B2 (ja) |
| KR (1) | KR100305994B1 (ja) |
| TW (1) | TW342498B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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