JPH1097496A - バス制御方法およびその方法を用いた装置 - Google Patents
バス制御方法およびその方法を用いた装置Info
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- JPH1097496A JPH1097496A JP8250269A JP25026996A JPH1097496A JP H1097496 A JPH1097496 A JP H1097496A JP 8250269 A JP8250269 A JP 8250269A JP 25026996 A JP25026996 A JP 25026996A JP H1097496 A JPH1097496 A JP H1097496A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
- G06F13/4036—Coupling between buses using bus bridges with arbitration and deadlock prevention
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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Abstract
(57)【要約】
【課題】 バスサイクルに関する設計の際、デバイスの
出力ディセーブル時間が長いとデータの衝突を考慮する
必要があった。 【解決手段】 プロセッサ２にバス制御部４を併設す
る。バス制御部４には第１デバイス６等、外部デバイス
の出力ディセーブル時間に関するパラメータが設定され
る。あるバスサイクルで出力ディセーブル時間の長いデ
バイスがリードされたら、次のバスサイクルを開始する
前に強制的にアイドルステートを挿入し、データの衝突
を回避する。
出力ディセーブル時間が長いとデータの衝突を考慮する
必要があった。 【解決手段】 プロセッサ２にバス制御部４を併設す
る。バス制御部４には第１デバイス６等、外部デバイス
の出力ディセーブル時間に関するパラメータが設定され
る。あるバスサイクルで出力ディセーブル時間の長いデ
バイスがリードされたら、次のバスサイクルを開始する
前に強制的にアイドルステートを挿入し、データの衝突
を回避する。
Description
【０００１】
【発明の属する技術分野】この発明は、バス制御方法お
よび装置に関する。この発明は特に、複数のデバイスに
対するアクセスを共通のバス上にて行う際、各デバイス
に対するバスサイクルを制御する方法と、その方法を用
いた装置に関する。
よび装置に関する。この発明は特に、複数のデバイスに
対するアクセスを共通のバス上にて行う際、各デバイス
に対するバスサイクルを制御する方法と、その方法を用
いた装置に関する。
【０００２】
【従来の技術】ＰＣをはじめとする各種データ処理装置
は、装置全体を中心的に制御するマイクロプロセッサを
もつことが多い。マイクロプロセッサは、ローカルバ
ス、システムバスなどのバスを介して各種メモリ、Ｉ／
Ｏデバイスに接続されている。最近のマイクロプロセッ
サは、キャッシュメモリや通信機能等に関する回路を内
蔵するものも多いが、それ以外のメモリ、Ｉ／Ｏデバイ
スに対しては、通常のバスサイクルを実行してアクセス
を行う。
は、装置全体を中心的に制御するマイクロプロセッサを
もつことが多い。マイクロプロセッサは、ローカルバ
ス、システムバスなどのバスを介して各種メモリ、Ｉ／
Ｏデバイスに接続されている。最近のマイクロプロセッ
サは、キャッシュメモリや通信機能等に関する回路を内
蔵するものも多いが、それ以外のメモリ、Ｉ／Ｏデバイ
スに対しては、通常のバスサイクルを実行してアクセス
を行う。
【０００３】図４は「日立シングルチップＲＩＳＣマイ
コン SH7032、SH7034、HD6417032、HD6477034、HD64370
34 ハードウエアマニュアル（第３版）」の１２５ペー
ジに記載されるバスサイクルのタイミング図である。同
図にて、ＣＫはマイクロコンピュータの動作クロック、
Ａ２１〜０は外部デバイスをアドレッシングするための
アドレス、＊ＣＳｎは複数空間に区分されたアドレス空
間の第ｎ空間（以下、単にアドレス空間ｎという）に対
するアクセスの際にアサートされるチップセレクト、＊
ＲＤはローでアクティブのリードコマンド、ＡＤ１５〜
０はデータである。以下、「＊」の付された信号はロー
アクティブを意味する。
コン SH7032、SH7034、HD6417032、HD6477034、HD64370
34 ハードウエアマニュアル（第３版）」の１２５ペー
ジに記載されるバスサイクルのタイミング図である。同
図にて、ＣＫはマイクロコンピュータの動作クロック、
Ａ２１〜０は外部デバイスをアドレッシングするための
アドレス、＊ＣＳｎは複数空間に区分されたアドレス空
間の第ｎ空間（以下、単にアドレス空間ｎという）に対
するアクセスの際にアサートされるチップセレクト、＊
ＲＤはローでアクティブのリードコマンド、ＡＤ１５〜
０はデータである。以下、「＊」の付された信号はロー
アクティブを意味する。
【０００４】同図ではクロックＣＫの一周期が各ステー
トＴ１、Ｔ２に相当する。また、最も簡単な構成の場
合、各デバイスは各アドレス空間ｎごとに１つずつ割り
当てられ、そのアドレス空間ｎが前記デバイスの専用空
間となる。従って、各デバイスにはチップセレクト＊Ｃ
Ｓが一本ずつ接続されることになる。
トＴ１、Ｔ２に相当する。また、最も簡単な構成の場
合、各デバイスは各アドレス空間ｎごとに１つずつ割り
当てられ、そのアドレス空間ｎが前記デバイスの専用空
間となる。従って、各デバイスにはチップセレクト＊Ｃ
Ｓが一本ずつ接続されることになる。
【０００５】図４のマイクロコンピュータのひとつの特
徴は、リードコマンド＊ＲＤのアサートタイミングを変
更できる点にある。同図のごとく、ＲＤＤＴＹ＝０の場
合は遅め、ＲＤＤＴＹ＝１の場合は早めにアサートされ
る。ＲＤＤＴＹはアドレス空間ｎごとに設定可能であ
る。同マニュアルの記載によれば、ＲＤＤＴＹ＝１とす
ることにより、外部デバイスに対するアクセスタイムを
長くとることができるとされる。
徴は、リードコマンド＊ＲＤのアサートタイミングを変
更できる点にある。同図のごとく、ＲＤＤＴＹ＝０の場
合は遅め、ＲＤＤＴＹ＝１の場合は早めにアサートされ
る。ＲＤＤＴＹはアドレス空間ｎごとに設定可能であ
る。同マニュアルの記載によれば、ＲＤＤＴＹ＝１とす
ることにより、外部デバイスに対するアクセスタイムを
長くとることができるとされる。
【０００６】
【発明が解決しようとする課題】上述のマイクロコンピ
ュータでは、アクセス対象デバイスごとにリードコマン
ドのアサートタイミングを設定することができる。これ
はデバイスのアクセスタイムに着目した技術である。
ュータでは、アクセス対象デバイスごとにリードコマン
ドのアサートタイミングを設定することができる。これ
はデバイスのアクセスタイムに着目した技術である。
【０００７】一方、実際にバスサイクルに関するタイミ
ング設計を行うとき、デバイスの出力ディセーブル時間
に対する配慮を要する場合がある。出力ディセーブル時
間とは、デバイスに対するリードコマンドのネゲートか
ら実際にそのデバイスのデータバッファがオフして出力
が完全にフロートするまでの時間である。この時間が長
い場合、例えば次のバスサイクルがライトサイクルであ
ると、デバイスの出力とマイクロコンピュータのライト
データがバス上で衝突（コンフリクト）し、消費電力の
増加、素子の長期的信頼性の低下を招く。次のサイクル
がリードサイクルであっても、２つのデバイスの出力が
衝突する場合がある。当然、リードコマンドを早めにネ
ゲートすればデータ衝突の可能性は減るが、通常ＩＣに
おいて、出力ディセーブル時間の規定の最低値は０〜数
ｎｓとされるため、リードデータが取り込まれる前にそ
のデータがフロートする可能性もある。リードコマンド
を早くネゲートする設計は一般に危険である。出力ディ
セーブル時間を考慮した設計は、場合により非常に煩わ
しい。
ング設計を行うとき、デバイスの出力ディセーブル時間
に対する配慮を要する場合がある。出力ディセーブル時
間とは、デバイスに対するリードコマンドのネゲートか
ら実際にそのデバイスのデータバッファがオフして出力
が完全にフロートするまでの時間である。この時間が長
い場合、例えば次のバスサイクルがライトサイクルであ
ると、デバイスの出力とマイクロコンピュータのライト
データがバス上で衝突（コンフリクト）し、消費電力の
増加、素子の長期的信頼性の低下を招く。次のサイクル
がリードサイクルであっても、２つのデバイスの出力が
衝突する場合がある。当然、リードコマンドを早めにネ
ゲートすればデータ衝突の可能性は減るが、通常ＩＣに
おいて、出力ディセーブル時間の規定の最低値は０〜数
ｎｓとされるため、リードデータが取り込まれる前にそ
のデータがフロートする可能性もある。リードコマンド
を早くネゲートする設計は一般に危険である。出力ディ
セーブル時間を考慮した設計は、場合により非常に煩わ
しい。
【０００８】図４のマイクロコンピュータの場合、ＲＤ
ＤＴＹ＝０とすることによってリードコマンドのインア
クティブ時間を延ばすことができる。このため、リード
サイクルが連続する場合、デバイスからのリードデータ
の出力タイミングが後ろにずれるため、前のデバイスの
リードデータと衝突する可能性が減る。しかし、リード
サイクルの後にライトサイクルがあればデータの衝突を
回避することはできない。
ＤＴＹ＝０とすることによってリードコマンドのインア
クティブ時間を延ばすことができる。このため、リード
サイクルが連続する場合、デバイスからのリードデータ
の出力タイミングが後ろにずれるため、前のデバイスの
リードデータと衝突する可能性が減る。しかし、リード
サイクルの後にライトサイクルがあればデータの衝突を
回避することはできない。
【０００９】本発明はこの課題に鑑みてなされたもの
で、その目的は、出力ディセーブル時間の異なる複数の
デバイスに対し、性能低下を回避しつつデータ衝突を回
避するバス制御方法と装置を提供することにある。また
本発明の別の目的は、そうした制御を予め設定したパラ
メータ等を用いて自動的に行うことにある。さらに本発
明の別の目的は、外部回路の設計を容易ならしめるバス
制御方法および装置を提供することにある。
で、その目的は、出力ディセーブル時間の異なる複数の
デバイスに対し、性能低下を回避しつつデータ衝突を回
避するバス制御方法と装置を提供することにある。また
本発明の別の目的は、そうした制御を予め設定したパラ
メータ等を用いて自動的に行うことにある。さらに本発
明の別の目的は、外部回路の設計を容易ならしめるバス
制御方法および装置を提供することにある。
【００１０】
１．バス制御方法について 上記課題を解決する原理は、あるバスサイクルＢＣiの
制御のために、直前のバスサイクルＢＣi-1を参照する
ことにある。すなわち、ＢＣi-1でアクセスされたデバ
イスの特性、例えば出力ディセーブル時間に従い、ＢＣ
i-1の終了後、必要に応じてＢＣiの開始を遅らせる。
「デバイス」とはアクセス対象全般を指す。
制御のために、直前のバスサイクルＢＣi-1を参照する
ことにある。すなわち、ＢＣi-1でアクセスされたデバ
イスの特性、例えば出力ディセーブル時間に従い、ＢＣ
i-1の終了後、必要に応じてＢＣiの開始を遅らせる。
「デバイス」とはアクセス対象全般を指す。
【００１１】本発明では、あるバスサイクルの制御をそ
の前のバスサイクルに応じて行うため、従来の課題を解
決することができる。バスサイクルの開始を遅らせるた
めに、アイドルステートを挿入する方法がある。
の前のバスサイクルに応じて行うため、従来の課題を解
決することができる。バスサイクルの開始を遅らせるた
めに、アイドルステートを挿入する方法がある。
【００１２】本発明のある態様では、ＢＣi-1のアクセ
ス対象デバイスの特性を、 ａ．各デバイスに固有のアドレス空間が割り当てられて
いるとき、現在出力されるアドレス ｂ．現在のバスサイクルのウエイト数 などを参照して特定する。本発明によれば、必要な場合
に限りＢＣiの開始を遅らせるため、無用の処理性能低
下を誘因せずにデータ衝突の回避が実現する。なお、特
性として出力ディセーブル時間を考えるとき、その時間
が長いデバイスは低速デバイスであることが多い。した
がって、本発明の実施にあたっては低速デバイスを特定
してもよい。その方法は単純な割に実用性が高い。
ス対象デバイスの特性を、 ａ．各デバイスに固有のアドレス空間が割り当てられて
いるとき、現在出力されるアドレス ｂ．現在のバスサイクルのウエイト数 などを参照して特定する。本発明によれば、必要な場合
に限りＢＣiの開始を遅らせるため、無用の処理性能低
下を誘因せずにデータ衝突の回避が実現する。なお、特
性として出力ディセーブル時間を考えるとき、その時間
が長いデバイスは低速デバイスであることが多い。した
がって、本発明の実施にあたっては低速デバイスを特定
してもよい。その方法は単純な割に実用性が高い。
【００１３】本発明のある態様では、ＢＣi-1でデータ
を出力するデバイスとＢＣiでデータを出力すべきデバ
イスが同一であるとき、ＢＣiを遅らせることなく開始
する。同一デバイスから出力されるデータに衝突という
概念はないためである。ここでいうデバイスは、例えば
マイクロプロセッサなども含む。従って、マイクロプロ
セッサが連続的にデバイスに対するライト動作を行うと
き、本態様により、ＢＣiが無駄に遅らされることがな
くなる。
を出力するデバイスとＢＣiでデータを出力すべきデバ
イスが同一であるとき、ＢＣiを遅らせることなく開始
する。同一デバイスから出力されるデータに衝突という
概念はないためである。ここでいうデバイスは、例えば
マイクロプロセッサなども含む。従って、マイクロプロ
セッサが連続的にデバイスに対するライト動作を行うと
き、本態様により、ＢＣiが無駄に遅らされることがな
くなる。
【００１４】２．バス制御装置について 本発明は、アクセスの対象となるデバイスの出力ディセ
ーブル時間に関連するパラメータを設定する設定手段
と、設定されたパラメータをもとに、現在のバスサイク
ルでアクセス中のデバイスの出力ディセーブル時間に応
じたアイドルステートを現在のバスサイクルの後に挿入
するバス制御手段とを含む。ここで「出力ディセーブル
時間に関連するパラメータ」とは、出力ディセーブル時
間そのものの他、出力ディセーブル時間の長短を判断ま
たは推定できるパラメータすべてを含む。
ーブル時間に関連するパラメータを設定する設定手段
と、設定されたパラメータをもとに、現在のバスサイク
ルでアクセス中のデバイスの出力ディセーブル時間に応
じたアイドルステートを現在のバスサイクルの後に挿入
するバス制御手段とを含む。ここで「出力ディセーブル
時間に関連するパラメータ」とは、出力ディセーブル時
間そのものの他、出力ディセーブル時間の長短を判断ま
たは推定できるパラメータすべてを含む。
【００１５】この構成によれば、１．同様の効果を装置
として実現することができる。また、この装置は出力デ
ィセーブル時間に関する配慮を装置内で行うため、装置
の外部回路の設計の負荷が軽減される。
として実現することができる。また、この装置は出力デ
ィセーブル時間に関する配慮を装置内で行うため、装置
の外部回路の設計の負荷が軽減される。
【００１６】本発明のある態様では、現在のバスサイク
ルでデータを出力するデバイスと次のバスサイクルでデ
ータを出力すべきデバイスが同一であるか否かを判定す
る判定手段と、それらのデバイスが同一であると判定さ
れた場合、現在のバスサイクルの後にアイドルステート
を挿入することを禁止する禁止手段がさらに含まれる。
１．同様、同一デバイスが連続してデータを出力すると
き、データの衝突はない。そうした場合を考慮し、無駄
な遅延をなくす趣旨である。
ルでデータを出力するデバイスと次のバスサイクルでデ
ータを出力すべきデバイスが同一であるか否かを判定す
る判定手段と、それらのデバイスが同一であると判定さ
れた場合、現在のバスサイクルの後にアイドルステート
を挿入することを禁止する禁止手段がさらに含まれる。
１．同様、同一デバイスが連続してデータを出力すると
き、データの衝突はない。そうした場合を考慮し、無駄
な遅延をなくす趣旨である。
【００１７】
【発明の実施の形態】本発明の好適な実施形態を適宜図
面を参照しながら説明する。
面を参照しながら説明する。
【００１８】［１］構成 図１は、実施形態に係るバス制御装置を用いたマイクロ
コンピュータの回路構成図である。同図において、プロ
セッサ２はマイクロコンピュータ１のコアロジックで、
マイクロコンピュータ全体を制御する。プロセッサ２
は、アドレスＡ、データＤｉをもつ。プロセッサ２はさ
らに、ハイでアクティブのリードコマンドＲＤｉ、ライ
トコマンドＷＲｉ、バスサイクルの開始タイミングを示
すＳＴＡＲＴｉを出力し、これらすべての信号をいった
んバス制御部４に与える。バス制御部４はアドレスＡを
自ら参照するとともに、外部にもそのまま出力する。デ
ータＤｉについては、バス制御部４がデータトランシー
バとして働き、外部のデータバスであるデータＤと接続
する。なお、信号名の最後に「ｉ」が付されるものはマ
イクロコンピュータ１の内部信号を示す。
コンピュータの回路構成図である。同図において、プロ
セッサ２はマイクロコンピュータ１のコアロジックで、
マイクロコンピュータ全体を制御する。プロセッサ２
は、アドレスＡ、データＤｉをもつ。プロセッサ２はさ
らに、ハイでアクティブのリードコマンドＲＤｉ、ライ
トコマンドＷＲｉ、バスサイクルの開始タイミングを示
すＳＴＡＲＴｉを出力し、これらすべての信号をいった
んバス制御部４に与える。バス制御部４はアドレスＡを
自ら参照するとともに、外部にもそのまま出力する。デ
ータＤｉについては、バス制御部４がデータトランシー
バとして働き、外部のデータバスであるデータＤと接続
する。なお、信号名の最後に「ｉ」が付されるものはマ
イクロコンピュータ１の内部信号を示す。
【００１９】バス制御部４は、アドレスＡをもとに外部
デバイスである第１デバイス６、第２デバイス８以下、
第ｎデバイス１０に対するチップセレクト信号＊ＣＳ
１、＊ＣＳ２、＊ＣＳｎを生成する。ここでは、 第１デバイス６ ：１０００ｈ〜１ＦＦＦｈ 第２デバイス８ ：２０００ｈ〜２ＦＦＦｈ 第ｎデバイス１０：ｎ０００ｈ〜ｎＦＦＦｈ のようにデバイスごとに専用のアドレス空間が割り当て
られているとする。したがって、アドレスＡが例えば
「１２３４ｈ」を示していれば、第１デバイス６に対す
るアクセスであると特定できる。
デバイスである第１デバイス６、第２デバイス８以下、
第ｎデバイス１０に対するチップセレクト信号＊ＣＳ
１、＊ＣＳ２、＊ＣＳｎを生成する。ここでは、 第１デバイス６ ：１０００ｈ〜１ＦＦＦｈ 第２デバイス８ ：２０００ｈ〜２ＦＦＦｈ 第ｎデバイス１０：ｎ０００ｈ〜ｎＦＦＦｈ のようにデバイスごとに専用のアドレス空間が割り当て
られているとする。したがって、アドレスＡが例えば
「１２３４ｈ」を示していれば、第１デバイス６に対す
るアクセスであると特定できる。
【００２０】バス制御部４はさらに、現在のバスサイク
ルＢＣiでアクセス中のデバイスの出力ディセーブル時
間が長いと判断するとき、ＢＣiとつぎのバスサイクル
ＢＣi +1の間にアイドルステートを挿入する。本実施形
態では、プロセッサ２はこうしたアイドルステートの生
成に関与せず、バスサイクルが自己の内部でペンディン
グされている限り、最も早いタイミングでつぎのバスサ
イクルを開始する。一方、バス制御部４はアイドルステ
ートを挿入すべきときには外部に対してバスサイクルの
開始を遅らせる。したがって、外部からアイドルステー
トに見えても、プロセッサ２の立場ではバスサイクルを
実行中の場合がある。
ルＢＣiでアクセス中のデバイスの出力ディセーブル時
間が長いと判断するとき、ＢＣiとつぎのバスサイクル
ＢＣi +1の間にアイドルステートを挿入する。本実施形
態では、プロセッサ２はこうしたアイドルステートの生
成に関与せず、バスサイクルが自己の内部でペンディン
グされている限り、最も早いタイミングでつぎのバスサ
イクルを開始する。一方、バス制御部４はアイドルステ
ートを挿入すべきときには外部に対してバスサイクルの
開始を遅らせる。したがって、外部からアイドルステー
トに見えても、プロセッサ２の立場ではバスサイクルを
実行中の場合がある。
【００２１】バス制御部４は、プロセッサ２から与えら
れたリードコマンドＲＤｉ、ライトコマンドＷＲｉ、サ
イクルスタートＳＴＡＲＴｉをラッチし、アイドルステ
ートの終了を待ってそれらを各々外部に対する信号＊Ｒ
Ｄ、＊ＷＲ、ＳＴＡＲＴとしてアサートする。その間プ
ロセッサ２を停止させるべく、ウエイトＷＡＩＴｉがプ
ロセッサ２にアサートされる。
れたリードコマンドＲＤｉ、ライトコマンドＷＲｉ、サ
イクルスタートＳＴＡＲＴｉをラッチし、アイドルステ
ートの終了を待ってそれらを各々外部に対する信号＊Ｒ
Ｄ、＊ＷＲ、ＳＴＡＲＴとしてアサートする。その間プ
ロセッサ２を停止させるべく、ウエイトＷＡＩＴｉがプ
ロセッサ２にアサートされる。
【００２２】第１、２、ｎデバイス６、８、１０はアド
レスＡ、データＤのバス、＊ＲＤ、＊ＷＲ、ＳＴＡＲ
Ｔ、およびそれぞれ＊ＣＳ１、＊ＣＳ２、＊ＣＳｎに接
続される。例えば第１デバイス６の場合、＊ＣＳ１と＊
ＲＤがともにアサートされれば、そのときのアドレスＡ
に対応するデータが読み出される。＊ＣＳ１と＊ＷＲが
ともにアサートされたときは、プロセッサ２からのライ
トデータがアドレスＡで指定される箇所に書き込まれ
る。なお、ＳＴＡＲＴ信号はデバイスによっては参照し
ない。
レスＡ、データＤのバス、＊ＲＤ、＊ＷＲ、ＳＴＡＲ
Ｔ、およびそれぞれ＊ＣＳ１、＊ＣＳ２、＊ＣＳｎに接
続される。例えば第１デバイス６の場合、＊ＣＳ１と＊
ＲＤがともにアサートされれば、そのときのアドレスＡ
に対応するデータが読み出される。＊ＣＳ１と＊ＷＲが
ともにアサートされたときは、プロセッサ２からのライ
トデータがアドレスＡで指定される箇所に書き込まれ
る。なお、ＳＴＡＲＴ信号はデバイスによっては参照し
ない。
【００２３】図２はバス制御部４の内部構成図である。
同図において、ＲＤｉ、ＷＲｉ、ＳＴＡＲＴｉはタイミ
ング制御部２０に入力される。タイミング制御部２０に
は後述のアイドル信号ＩＤＬＥｉが入力され、この信号
がネゲートされたとき、それぞれ＊ＲＤ、＊ＷＲ、ＳＴ
ＡＲＴがマイクロコンピュータ１の外部にアサートされ
る。
同図において、ＲＤｉ、ＷＲｉ、ＳＴＡＲＴｉはタイミ
ング制御部２０に入力される。タイミング制御部２０に
は後述のアイドル信号ＩＤＬＥｉが入力され、この信号
がネゲートされたとき、それぞれ＊ＲＤ、＊ＷＲ、ＳＴ
ＡＲＴがマイクロコンピュータ１の外部にアサートされ
る。
【００２４】第１、第２、第ｎ比較器２１、２２、２ｎ
はアドレスＡを入力し、これとそれぞれ第１、第２、第
ｎデバイス６、８、１０の専用アドレス１ｘｘｘｈ、２
ｘｘｘｈ、ｎｘｘｈを比較する。両者が一致したとき、
一致信号ＣＳ１ｉ、ＣＳ２ｉ、ＣＳｎｉをアサートす
る。一致信号はそれぞれＮＡＮＤゲート５１、５２、５
ｎの正論理入力端に入力される。
はアドレスＡを入力し、これとそれぞれ第１、第２、第
ｎデバイス６、８、１０の専用アドレス１ｘｘｘｈ、２
ｘｘｘｈ、ｎｘｘｈを比較する。両者が一致したとき、
一致信号ＣＳ１ｉ、ＣＳ２ｉ、ＣＳｎｉをアサートす
る。一致信号はそれぞれＮＡＮＤゲート５１、５２、５
ｎの正論理入力端に入力される。
【００２５】第１、第２、第ｎウエイトレジスタ３１、
３２、３ｎ（図中それぞれ「第１Ｗ」「第２Ｗ」「第ｎ
Ｗ」と表記）は、それぞれ第１、第２、第ｎデバイス
６、８、１０へのアクセスの際に挿入すべきウエイト数
を格納する。ウエイト数はこれらのレジスタに対するデ
ータの書込によって設定される。ウエイトセレクタ６０
（図中「Ｗセレクタ」と表記）には前記一致信号と第
１、第２、第ｎウエイトレジスタ３１、３２、３ｎの出
力が与えられ、例えばＣＳ１ｉがアサートされていると
きにはそのデバイスに対応するウエイト数、すなわち第
１ウエイトレジスタ３１の出力を選択し、これをウエイ
トタイマ６２（図中「Ｗタイマ」と表記）に出力する。
ウエイトタイマ６２は、入力されたウエイト数に相当す
るクロック数に亘ってウエイト信号ＷＡＩＴｉをアサー
トし、プロセッサ２のサイクル進行を停める。なお、ア
イドルステートが挿入されている間にプロセッサ２が次
のバスサイクルに進まないよう、後述のアイドル信号Ｉ
ＤＬＥｉがアサートされている間もＷＡＩＴｉをアサー
トしつづける。
３２、３ｎ（図中それぞれ「第１Ｗ」「第２Ｗ」「第ｎ
Ｗ」と表記）は、それぞれ第１、第２、第ｎデバイス
６、８、１０へのアクセスの際に挿入すべきウエイト数
を格納する。ウエイト数はこれらのレジスタに対するデ
ータの書込によって設定される。ウエイトセレクタ６０
（図中「Ｗセレクタ」と表記）には前記一致信号と第
１、第２、第ｎウエイトレジスタ３１、３２、３ｎの出
力が与えられ、例えばＣＳ１ｉがアサートされていると
きにはそのデバイスに対応するウエイト数、すなわち第
１ウエイトレジスタ３１の出力を選択し、これをウエイ
トタイマ６２（図中「Ｗタイマ」と表記）に出力する。
ウエイトタイマ６２は、入力されたウエイト数に相当す
るクロック数に亘ってウエイト信号ＷＡＩＴｉをアサー
トし、プロセッサ２のサイクル進行を停める。なお、ア
イドルステートが挿入されている間にプロセッサ２が次
のバスサイクルに進まないよう、後述のアイドル信号Ｉ
ＤＬＥｉがアサートされている間もＷＡＩＴｉをアサー
トしつづける。
【００２６】一方、第１、第２、第ｎ出力ディセーブル
時間レジスタ４１、４２、４ｎ（図中それぞれ「第１
Ｄ」「第２Ｄ」「第ｎＤ」と表記）は、それぞれ第１、
第２、第ｎデバイス６、８、１０の出力ディセーブル時
間に関連するパラメータを格納する。これらもソフトウ
エアから設定可能である。パラメータとして出力ディセ
ーブル時間の最大値Ｔdmaxを採用する場合、出力ディセ
ーブル時間レジスタがそれぞれ２ビットであれば、Ｔdm
ax（単位ｎｓ）に対して例えば以下の４とおりの指定が
可能である。
時間レジスタ４１、４２、４ｎ（図中それぞれ「第１
Ｄ」「第２Ｄ」「第ｎＤ」と表記）は、それぞれ第１、
第２、第ｎデバイス６、８、１０の出力ディセーブル時
間に関連するパラメータを格納する。これらもソフトウ
エアから設定可能である。パラメータとして出力ディセ
ーブル時間の最大値Ｔdmaxを採用する場合、出力ディセ
ーブル時間レジスタがそれぞれ２ビットであれば、Ｔdm
ax（単位ｎｓ）に対して例えば以下の４とおりの指定が
可能である。
【００２７】・Ｔdmax＝０ｎｓとみなしてよいとき …
「００」（デフォルト） ・１０＜Ｔdmax＜２９ｎｓ …「０１」 ・３０＜Ｔdamx＜４９ｎｓ …「１０」 ・５０＜Ｔdmax …「１１」 アイドルセレクタ６４（図中「Ｉセレクタ」と表記）に
は前記一致信号と第１、第２、第ｎ出力ディセーブル時
間レジスタ４１、４２、４ｎの出力（以下「Ｔdmaxコー
ド」とも呼ぶ）が与えられ、例えばＣＳ１ｉがアサート
されているときには第１出力ディセーブル時間レジスタ
４１の出力を選択し、これをアイドルタイマ６６（図中
「Ｉタイマ」と表記）に出力する。アイドルタイマ６６
はまず、Ｔdmaxコードをもとに出力ディセーブル時間を
カバーできるクロック数を計算する。いま、バスのクロ
ックが２０ＭＨｚの場合、１アイドルステートが５０ｎ
ｓに相当する。従って、上記４つのＴdmaxコードについ
て以下のクロック数が算出される。
「００」（デフォルト） ・１０＜Ｔdmax＜２９ｎｓ …「０１」 ・３０＜Ｔdamx＜４９ｎｓ …「１０」 ・５０＜Ｔdmax …「１１」 アイドルセレクタ６４（図中「Ｉセレクタ」と表記）に
は前記一致信号と第１、第２、第ｎ出力ディセーブル時
間レジスタ４１、４２、４ｎの出力（以下「Ｔdmaxコー
ド」とも呼ぶ）が与えられ、例えばＣＳ１ｉがアサート
されているときには第１出力ディセーブル時間レジスタ
４１の出力を選択し、これをアイドルタイマ６６（図中
「Ｉタイマ」と表記）に出力する。アイドルタイマ６６
はまず、Ｔdmaxコードをもとに出力ディセーブル時間を
カバーできるクロック数を計算する。いま、バスのクロ
ックが２０ＭＨｚの場合、１アイドルステートが５０ｎ
ｓに相当する。従って、上記４つのＴdmaxコードについ
て以下のクロック数が算出される。
【００２８】・「００」の場合、０クロック ・「０１」と「１０」の場合、１クロック ・「１１」の場合、２クロック ここで、出力ディセーブル時間の最大値が５０ｎｓを超
えたとき、すなわち「１１」について、正確なクロック
数は判明しない。しかし、一般には１００ｎｓも見込め
ばよいため、ここでは２クロックに固定する。
えたとき、すなわち「１１」について、正確なクロック
数は判明しない。しかし、一般には１００ｎｓも見込め
ばよいため、ここでは２クロックに固定する。
【００２９】つづいてアイドルタイマは、これらのクロ
ック数に亘って信号ＩＤＬＥｉ０をアサートする。ＩＤ
ＬＥｉ０のアサート開始を現在実行中のバスサイクルの
終了まで待たせるためにアイドルタイマ６６はＷＡＩＴ
ｉを参照し、ＷＡＩＴｉがアサートされている間はタイ
マの進行を停止する。ＩＤＬＥｉ０はＡＮＤゲート７０
の正論理入力端に入力される。
ック数に亘って信号ＩＤＬＥｉ０をアサートする。ＩＤ
ＬＥｉ０のアサート開始を現在実行中のバスサイクルの
終了まで待たせるためにアイドルタイマ６６はＷＡＩＴ
ｉを参照し、ＷＡＩＴｉがアサートされている間はタイ
マの進行を停止する。ＩＤＬＥｉ０はＡＮＤゲート７０
の正論理入力端に入力される。
【００３０】アイドルマスク回路６８（図中「Ｉマスク
回路」と表記）は、ＲＤｉ、ＷＲｉ、ＣＳ１ｉ、ＣＳ２
ｉ、ＣＳｎｉを入力し、同じデバイスが２つのバスサイ
クルで連続してデータバスを駆動する状態を検出し、Ｉ
ＭＡＳＫ信号をアサートする。同じデバイスがデータを
駆動するとき、データの衝突という概念は成立しえない
ためである。ＩＭＡＳＫ信号の具体的なアサート条件は
以下のとおりである。
回路」と表記）は、ＲＤｉ、ＷＲｉ、ＣＳ１ｉ、ＣＳ２
ｉ、ＣＳｎｉを入力し、同じデバイスが２つのバスサイ
クルで連続してデータバスを駆動する状態を検出し、Ｉ
ＭＡＳＫ信号をアサートする。同じデバイスがデータを
駆動するとき、データの衝突という概念は成立しえない
ためである。ＩＭＡＳＫ信号の具体的なアサート条件は
以下のとおりである。
【００３１】・ＷＲｉが２回のバスサイクルでつづけて
アサートされた場合 ・ＲＤｉが２回のバスサイクルでつづけてアサートさ
れ、そのときの一致信号ＣＳ１ｉ等も２回のバスサイク
ルで同じ場合 前者はプロセッサ２がつづけてデータバスを駆動する場
合、後者は同じ外部デバイスがつづけてデータバスを駆
動する場合にそれぞれ対応する。ＩＭＡＳＫ信号はＡＮ
Ｄゲート７０の負論理入力端に入力され、ＡＮＤゲート
７０の出力であるアイドル信号ＩＤＬＥｉは、ＮＡＮＤ
ゲート５１、５２、５ｎの負論理入力端、およびタイミ
ング制御部２０に入力される。
アサートされた場合 ・ＲＤｉが２回のバスサイクルでつづけてアサートさ
れ、そのときの一致信号ＣＳ１ｉ等も２回のバスサイク
ルで同じ場合 前者はプロセッサ２がつづけてデータバスを駆動する場
合、後者は同じ外部デバイスがつづけてデータバスを駆
動する場合にそれぞれ対応する。ＩＭＡＳＫ信号はＡＮ
Ｄゲート７０の負論理入力端に入力され、ＡＮＤゲート
７０の出力であるアイドル信号ＩＤＬＥｉは、ＮＡＮＤ
ゲート５１、５２、５ｎの負論理入力端、およびタイミ
ング制御部２０に入力される。
【００３２】トランシーバ７２は、データＤｉとデータ
Ｄのバスを接続する。トランシーバ７２のイネーブル端
子＊ＥＮにはＩＤＬＥｉが入力され、ＩＤＬＥｉがネゲ
ートされている間に限り、トランシーバ７２がイネーブ
ルになる。また、データのディレクションＤＩＲにはＲ
Ｄｉが入力され、ＲＤｉがアサートされている間に限
り、外部から内部にデータが向かう方向、すなわちデー
タＤがデータＤｉに出力される。
Ｄのバスを接続する。トランシーバ７２のイネーブル端
子＊ＥＮにはＩＤＬＥｉが入力され、ＩＤＬＥｉがネゲ
ートされている間に限り、トランシーバ７２がイネーブ
ルになる。また、データのディレクションＤＩＲにはＲ
Ｄｉが入力され、ＲＤｉがアサートされている間に限
り、外部から内部にデータが向かう方向、すなわちデー
タＤがデータＤｉに出力される。
【００３３】［２］動作 図３はマイクロコンピュータ１によって外部デバイスが
アクセスされる際のタイミングチャートである。ここで
はバス動作の基準となるクロックの周期に従い、Ｔ１〜
１５の通し番号を付している。同図では以下の３つのバ
スサイクルが描かれている。
アクセスされる際のタイミングチャートである。ここで
はバス動作の基準となるクロックの周期に従い、Ｔ１〜
１５の通し番号を付している。同図では以下の３つのバ
スサイクルが描かれている。
【００３４】・ＢＣ1…第１デバイス６からのデータリ
ード（１０００ｈ） ・ＢＣ2…第１デバイス６へのデータライト（１００４
ｈ） ・ＢＣ3…第２デバイス８へのデータライト（２０００
ｈ） また、第１デバイス６に関するアイドルステートの数は
「２」、ウエイト数は「３」、第２デバイス８に関する
ウエイト数は「２」であるとする。
ード（１０００ｈ） ・ＢＣ2…第１デバイス６へのデータライト（１００４
ｈ） ・ＢＣ3…第２デバイス８へのデータライト（２０００
ｈ） また、第１デバイス６に関するアイドルステートの数は
「２」、ウエイト数は「３」、第２デバイス８に関する
ウエイト数は「２」であるとする。
【００３５】（１）ＢＣ1 まずプロセッサ２がＴ１で最初のバスサイクルＢＣ1を
開始する。Ｔ１でＳＴＡＲＴｉがアサートされ、タイミ
ング制御部２０を介してＳＴＡＲＴが外部にアサートさ
れる。アドレスＡには「１０００ｈ」が現れ、第１比較
器２１からＣＳ１ｉがアサートされるため、＊ＣＳ１が
アサートされる。＊ＲＤもＲＤｉのアサートに応じてア
サートされる。第１デバイス６は＊ＲＤと＊ＣＳ１がと
もにアサートされたＴ１の中央からデータＤのドライブ
を開始するが、アクセスタイムが大きいため、有効なリ
ードデータＲＤＡＴＡはＴ４でバスに現れる。ＢＣ1で
はＩＤＬＥｉがアサートされないためトランシーバ７２
はイネーブルであり、＊ＲＤがアサートされている間、
データＤがデータＤｉに現れる。
開始する。Ｔ１でＳＴＡＲＴｉがアサートされ、タイミ
ング制御部２０を介してＳＴＡＲＴが外部にアサートさ
れる。アドレスＡには「１０００ｈ」が現れ、第１比較
器２１からＣＳ１ｉがアサートされるため、＊ＣＳ１が
アサートされる。＊ＲＤもＲＤｉのアサートに応じてア
サートされる。第１デバイス６は＊ＲＤと＊ＣＳ１がと
もにアサートされたＴ１の中央からデータＤのドライブ
を開始するが、アクセスタイムが大きいため、有効なリ
ードデータＲＤＡＴＡはＴ４でバスに現れる。ＢＣ1で
はＩＤＬＥｉがアサートされないためトランシーバ７２
はイネーブルであり、＊ＲＤがアサートされている間、
データＤがデータＤｉに現れる。
【００３６】ＣＳ１ｉのアサートに伴い、第１ウエイト
レジスタ３１に格納されているウエイト数「３」がウエ
イトセレクタ６０で選択され、ウエイトタイマ６２に送
られる。ＷＡＩＴｉはウエイトタイマ６２から３クロッ
クに亘ってアサートされ、ウエイトのカウント値がクロ
ックごとにデクリメントされる。ウエイトのカウント値
が０になるＴ４の終了タイミングでＢＣ1が終了する。
しかし、第１デバイス６の出力ディセーブル時間が大き
いため、データＤにおいてリードデータの出力はＴ６付
近まで継続している。
レジスタ３１に格納されているウエイト数「３」がウエ
イトセレクタ６０で選択され、ウエイトタイマ６２に送
られる。ＷＡＩＴｉはウエイトタイマ６２から３クロッ
クに亘ってアサートされ、ウエイトのカウント値がクロ
ックごとにデクリメントされる。ウエイトのカウント値
が０になるＴ４の終了タイミングでＢＣ1が終了する。
しかし、第１デバイス６の出力ディセーブル時間が大き
いため、データＤにおいてリードデータの出力はＴ６付
近まで継続している。
【００３７】アイドルステートについては、ＣＳ１ｉの
アサートに伴い、第１出力ディセーブルレジスタ４１に
格納されたアイドルステート数「２」がアイドルセレク
タ６４で選択され、アイドルタイマ６６に送られてい
る。アイドルタイマ６６は、ＷＡＩＴｉがネゲートされ
た次のクロックから２クロックの間ＩＤＬＥｉをアサー
トする。
アサートに伴い、第１出力ディセーブルレジスタ４１に
格納されたアイドルステート数「２」がアイドルセレク
タ６４で選択され、アイドルタイマ６６に送られてい
る。アイドルタイマ６６は、ＷＡＩＴｉがネゲートされ
た次のクロックから２クロックの間ＩＤＬＥｉをアサー
トする。
【００３８】（２）ＢＣ2 プロセッサ２はＴ４の終了でＷＡＩＴｉがネゲートされ
ていることを確認し、Ｔ５でＳＴＡＲＴｉをアサートし
てつぎのバスサイクルを開始する。しかしこのとき、Ｉ
ＤＬＥｉがアサートされているため、外部バスに対して
アイドルステートが挿入される。アイドルステートＩは
Ｔ５、Ｔ６の２つである。この間、トランシーバ７２も
ディセーブルされ、データＤとデータＤｉが切り離され
る。この結果、データＤｉに現れるプロセッサ２のライ
トデータＷＤＡＴＡとデータＤに残存する第１デバイス
６のリードデータＲＤＡＴＡの衝突が回避される。
ていることを確認し、Ｔ５でＳＴＡＲＴｉをアサートし
てつぎのバスサイクルを開始する。しかしこのとき、Ｉ
ＤＬＥｉがアサートされているため、外部バスに対して
アイドルステートが挿入される。アイドルステートＩは
Ｔ５、Ｔ６の２つである。この間、トランシーバ７２も
ディセーブルされ、データＤとデータＤｉが切り離され
る。この結果、データＤｉに現れるプロセッサ２のライ
トデータＷＤＡＴＡとデータＤに残存する第１デバイス
６のリードデータＲＤＡＴＡの衝突が回避される。
【００３９】ＩＤＬＥｉがアサートされている間、タイ
ミング制御部２０で＊ＷＲ、ＳＴＡＲＴのアサートが待
たされ、ＮＡＮＤゲート５１で＊ＣＳ１のアサートが待
たされる。これらの信号は、ＩＤＬＥｉがネゲートされ
たＴ７で外部にアサートされる。ＩＤＬＥｉのアサート
中はウエイトタイマ６２のカウントダウンも停止し、Ｗ
ＡＩＴｉがアサートされつづける。ウエイトタイマ６２
は、ＩＤＬＥｉのネゲート後カウントダウンを始め、３
クロックに亘ってＷＡＩＴｉをアサートする。サイクル
はＴ１０で終了する。したがって、プロセッサ２自体は
バスサイクルをＴ５から開始する一方、マイクロコンピ
ュータの外から見ればバスサイクルがＴ７から開始され
る。バスサイクルとしてのウエイト数は３であるが、プ
ロセッサ２から見たウエイト数は５となっている。
ミング制御部２０で＊ＷＲ、ＳＴＡＲＴのアサートが待
たされ、ＮＡＮＤゲート５１で＊ＣＳ１のアサートが待
たされる。これらの信号は、ＩＤＬＥｉがネゲートされ
たＴ７で外部にアサートされる。ＩＤＬＥｉのアサート
中はウエイトタイマ６２のカウントダウンも停止し、Ｗ
ＡＩＴｉがアサートされつづける。ウエイトタイマ６２
は、ＩＤＬＥｉのネゲート後カウントダウンを始め、３
クロックに亘ってＷＡＩＴｉをアサートする。サイクル
はＴ１０で終了する。したがって、プロセッサ２自体は
バスサイクルをＴ５から開始する一方、マイクロコンピ
ュータの外から見ればバスサイクルがＴ７から開始され
る。バスサイクルとしてのウエイト数は３であるが、プ
ロセッサ２から見たウエイト数は５となっている。
【００４０】（３）ＢＣ3 ＢＣ2とＢＣ3でＷＲｉがつづけてアサートされたため、
アイドルマスク回路６８がＩＭＡＳＫ信号をアサートす
る。この結果、ＡＮＤゲート７０の出力であるＩＤＬＥ
ｉがネゲートされ、アイドルステートの入らない通常の
バスサイクルとなる。ＢＣ3は、第２ウエイトレジスタ
３２に設定されたウエイト数「２」に従い、Ｔ１３で終
了する。なお、Ｔ１４はプロセッサ２の内部に次のバス
サイクルの要求がなかった場合に発生する本来のアイド
ルステートである。
アイドルマスク回路６８がＩＭＡＳＫ信号をアサートす
る。この結果、ＡＮＤゲート７０の出力であるＩＤＬＥ
ｉがネゲートされ、アイドルステートの入らない通常の
バスサイクルとなる。ＢＣ3は、第２ウエイトレジスタ
３２に設定されたウエイト数「２」に従い、Ｔ１３で終
了する。なお、Ｔ１４はプロセッサ２の内部に次のバス
サイクルの要求がなかった場合に発生する本来のアイド
ルステートである。
【００４１】以上、本実施形態によれば、必要なときに
アイドルステートが挿入されるため、性能を無用に低下
させることなくデータの衝突を回避することができる。
外部回路の設計者は、出力ディセーブル時間に関する設
計の煩わしさから開放される。
アイドルステートが挿入されるため、性能を無用に低下
させることなくデータの衝突を回避することができる。
外部回路の設計者は、出力ディセーブル時間に関する設
計の煩わしさから開放される。
【００４２】［３］変形技術 本実施形態については以下のような変形技術も考えられ
る。
る。
【００４３】（１）ここではプロセッサ２とバス制御部
４が単一のマイクロコンピュータ１に内蔵されるとした
が、当然ながらこれらは別々の構成であってもよい。そ
の場合、既存のマイクロプロセッサに対する外部回路と
して本発明を適用することができる。
４が単一のマイクロコンピュータ１に内蔵されるとした
が、当然ながらこれらは別々の構成であってもよい。そ
の場合、既存のマイクロプロセッサに対する外部回路と
して本発明を適用することができる。
【００４４】（２）第１出力ディセーブル時間レジスタ
４１等に格納するパラメータとして出力ディセーブル時
間の最大値Ｔdmaxを考えた。この他に、例えば所望のア
イドルステートの数をそのままパラメータとして設定し
てもよい。その場合、レジスタの２ビットにより、例え
ば０〜３のアイドルステート数を指定することができ
る。
４１等に格納するパラメータとして出力ディセーブル時
間の最大値Ｔdmaxを考えた。この他に、例えば所望のア
イドルステートの数をそのままパラメータとして設定し
てもよい。その場合、レジスタの２ビットにより、例え
ば０〜３のアイドルステート数を指定することができ
る。
【００４５】（３）ウエイト数からアイドルステート数
を推定してもよい。ウエイト数の多い低速デバイスほど
一般に出力ディセーブル時間が長いため、例えばウエイ
ト数が４を超えればアイドルステートを１、１０を超え
れば２、などの設計が可能である。その場合、第１出力
ディセーブルレジスタ４１等の回路は不要であり、第１
ウエイトレジスタ３１等の出力と挿入すべきアイドルス
テート数の関係をテーブルなどに記憶しておけばよい。
を推定してもよい。ウエイト数の多い低速デバイスほど
一般に出力ディセーブル時間が長いため、例えばウエイ
ト数が４を超えればアイドルステートを１、１０を超え
れば２、などの設計が可能である。その場合、第１出力
ディセーブルレジスタ４１等の回路は不要であり、第１
ウエイトレジスタ３１等の出力と挿入すべきアイドルス
テート数の関係をテーブルなどに記憶しておけばよい。
【００４６】（４）本実施形態では出力ディセーブル時
間について説明したが、当然ながら、それ以外にもデバ
イスの性質に応じて後続のバスサイクルの開始を遅らせ
ることができる。例えば、あるデバイスが一回リードさ
れたとき、次のリードまでにリカバリータイムが必要で
あれば、本実施形態の出力ディセーブル時間の代わりに
リカバリータイムを設定してもよい。
間について説明したが、当然ながら、それ以外にもデバ
イスの性質に応じて後続のバスサイクルの開始を遅らせ
ることができる。例えば、あるデバイスが一回リードさ
れたとき、次のリードまでにリカバリータイムが必要で
あれば、本実施形態の出力ディセーブル時間の代わりに
リカバリータイムを設定してもよい。
【図１】 実施形態に係るバス制御装置を用いたマイク
ロコンピュータの回路構成図である。
ロコンピュータの回路構成図である。
【図２】 実施形態のバス制御部の内部構成図である。
【図３】 実施形態のマイクロコンピュータによって外
部デバイスがアクセスされる際のタイミングチャートの
例を示す図である。
部デバイスがアクセスされる際のタイミングチャートの
例を示す図である。
【図４】 「日立シングルチップＲＩＳＣマイコン SH7
032、SH7034、HD6417032、HD6477034、HD6437034 ハー
ドウエアマニュアル（第３版）」の１２５ページに記載
されるバスサイクルのタイミング図である。
032、SH7034、HD6417032、HD6477034、HD6437034 ハー
ドウエアマニュアル（第３版）」の１２５ページに記載
されるバスサイクルのタイミング図である。
１ マイクロコンピュータ、２ プロセッサ、４ バス
制御部、６ 第１デバイス、８ 第２デバイス、１０
第ｎデバイス、２１ 第１比較器、２２ 第２比較器、
２ｎ 第ｎ比較器、３１ 第１ウエイトレジスタ、３２
第２ウエイトレジスタ、３ｎ 第ｎウエイトレジス
タ、４１ 第１出力ディセーブル時間レジスタ、４２
第２出力ディセーブル時間レジスタ、４ｎ 第ｎ出力デ
ィセーブル時間レジスタ、５１，５２，５ｎ ＮＡＮＤ
ゲート、６０ ウエイトセレクタ、６２ ウエイトタイ
マ、６４ アイドルセレクタ、６６ アイドルタイマ、
６８アイドルマスク回路、７０ ＡＮＤゲート、７２
トランシーバ。
制御部、６ 第１デバイス、８ 第２デバイス、１０
第ｎデバイス、２１ 第１比較器、２２ 第２比較器、
２ｎ 第ｎ比較器、３１ 第１ウエイトレジスタ、３２
第２ウエイトレジスタ、３ｎ 第ｎウエイトレジス
タ、４１ 第１出力ディセーブル時間レジスタ、４２
第２出力ディセーブル時間レジスタ、４ｎ 第ｎ出力デ
ィセーブル時間レジスタ、５１，５２，５ｎ ＮＡＮＤ
ゲート、６０ ウエイトセレクタ、６２ ウエイトタイ
マ、６４ アイドルセレクタ、６６ アイドルタイマ、
６８アイドルマスク回路、７０ ＡＮＤゲート、７２
トランシーバ。
Claims (8)
- 【請求項１】 現在のバスサイクルでアクセス中のデバ
イスの特性を考慮して次のバスサイクルの開始を遅らせ
ることを特徴とするバス制御方法。 - 【請求項２】 現在のバスサイクルの後にアイドルステ
ートを挿入して次のバスサイクルの開始を遅らせる請求
項１に記載のバス制御方法。 - 【請求項３】 各デバイスに固有のアドレス空間が割り
当てられているとき、現在のバスサイクルでアクセス中
のデバイスの特性を現在出力されているアドレスをもと
に特定する請求項１、２のいずれかに記載のバス制御方
法。 - 【請求項４】 現在のバスサイクルでアクセス中のデバ
イスの特性を現在のバスサイクルのウエイト数をもとに
特定する請求項１、２のいずれかに記載のバス制御方
法。 - 【請求項５】 現在のバスサイクルでデータを出力する
デバイスと次のバスサイクルでデータを出力すべきデバ
イスが同一であるとき、次のバスサイクルを遅らせるこ
となく開始する請求項１〜４のいずれかに記載のバス制
御方法。 - 【請求項６】 前記特性は出力ディセーブル時間である
請求項１〜５のいずれかに記載のバス制御方法。 - 【請求項７】 アクセスの対象となるデバイスの出力デ
ィセーブル時間に関連するパラメータを設定する設定手
段と、 設定されたパラメータをもとに、現在のバスサイクルで
アクセス中のデバイスの出力ディセーブル時間に対応す
るアイドルステートを現在のバスサイクルの後に挿入す
る制御手段と、 を含むことを特徴とするバス制御装置。 - 【請求項８】 現在のバスサイクルでデータを出力する
デバイスと次のバスサイクルでデータを出力すべきデバ
イスが同一であるか否かを判定する判定手段と、 それらのデバイスが同一であると判定された場合、現在
のバスサイクルの後にアイドルステートを挿入すること
を禁止する禁止手段と、 をさらに含む請求項７に記載のバス制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250269A JPH1097496A (ja) | 1996-09-20 | 1996-09-20 | バス制御方法およびその方法を用いた装置 |
| US08/931,292 US6477596B2 (en) | 1996-09-20 | 1997-09-16 | Bus controlling method and apparatus for delaying activation of a bus cycle |
| KR1019970047669A KR100508581B1 (ko) | 1996-09-20 | 1997-09-19 | 버스제어방법및그방법을이용한장치 |
| CNB971164789A CN1162785C (zh) | 1996-09-20 | 1997-09-22 | 一种总线周期控制方法及使用该方法的设备 |
| HK98110595.1A HK1009863B (en) | 1996-09-20 | 1998-09-11 | A bus cycle controlling method and equipment using the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250269A JPH1097496A (ja) | 1996-09-20 | 1996-09-20 | バス制御方法およびその方法を用いた装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1097496A true JPH1097496A (ja) | 1998-04-14 |
Family
ID=17205390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8250269A Pending JPH1097496A (ja) | 1996-09-20 | 1996-09-20 | バス制御方法およびその方法を用いた装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6477596B2 (ja) |
| JP (1) | JPH1097496A (ja) |
| KR (1) | KR100508581B1 (ja) |
| CN (1) | CN1162785C (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001265714A (ja) * | 2000-01-13 | 2001-09-28 | Sony Computer Entertainment Inc | インターフェイス装置及びそれを備えた情報処理システム |
| KR100644597B1 (ko) * | 2000-08-05 | 2006-11-10 | 삼성전자주식회사 | 버스 시스템 및 그 커맨드 전달방법 |
| KR101030509B1 (ko) | 2004-01-30 | 2011-04-25 | 삼성전자주식회사 | 버스 요구 신호 발생 장치 및 그를 포함한 시스템 |
| FR2884629B1 (fr) * | 2005-04-15 | 2007-06-22 | Atmel Corp | Dispositif d'amelioration de la bande passante pour des circuits munis de controleurs memoires multiples |
| US7571266B2 (en) * | 2006-02-06 | 2009-08-04 | Carlson Lance R | Peripheral device in a computerized system and method |
| US7739440B2 (en) * | 2007-08-16 | 2010-06-15 | Texas Instruments Incorporated | ATA HDD interface for personal media player with increased data transfer throughput |
| US20090319708A1 (en) * | 2008-06-19 | 2009-12-24 | Yu-Ping Ho | Electronic system and related method with time-sharing bus |
| US20110010512A1 (en) * | 2009-07-09 | 2011-01-13 | Mediatek Inc. | Method for controlling storage system having multiple non-volatile memory units and storage system using the same |
| US9244753B2 (en) * | 2013-03-15 | 2016-01-26 | Siemens Schweiz Ag | Redundant bus fault detection |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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