JPH1097791A

JPH1097791A - Ｄｒａｍメモリ装置

Info

Publication number: JPH1097791A
Application number: JP9159480A
Authority: JP
Inventors: John Y Chan; ジョン・ワイ・チャン
Original assignee: NURAM TECHNOL Inc
Current assignee: NURAM TECHNOL Inc
Priority date: 1996-06-17
Filing date: 1997-06-17
Publication date: 1998-04-14
Also published as: US6034885A; US5684736A; US5859794A

Abstract

(57)【要約】【課題】複数レベルの電圧を記憶することのでき
る、高速かつ小型のメモリセルアレイを提供する。【解決手段】各々が４個のまでの異なる電圧の値を
記憶する複数のメモリセル（ＭＡＬ、ＭＡＲ）と、複数
のメモリセルに接続され、選択されたメモリセルに記憶
された信号のレベルが第１の基準電圧よりも大きいかも
しくは小さいかを検出する第１のセンス増幅器（Ｓ１）
と、複数のメモリセルに接続され、選択されたメモリセ
ルに記憶された信号のレベルが、第２の基準電圧より大
きいかもしくは小さいか、また第３の基準電圧よりも大
きいかもしくは小さいかを検出する第２のセンス増幅器
（Ｓ２）であって、第２の基準電圧が第１の基準電圧と
電源電圧との間の値を有し、第３の基準電圧が第１の基
準電圧とグランド電位との間の値を有する、第２のセン
ス増幅器（Ｓ２）とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ装置へのデ
ータの記憶に関し、より詳しくは、複数のレベルを有す
るダイナミック半導体メモリ装置への記憶のためのデー
タのエンコーディング、デコーディング、及びリストア
を行う装置及び方法に関する。

【０００２】

【従来の技術】１つのトランジスタを用いてダイナミッ
クメモリセルが構成されているので、１つのトランジス
タ及び１つのキャパシタの１ビット（記憶された）に対
する基本的な規則は変わることがなかった。１つの単位
の半導体領域内でより多くのビットを記憶するために
は、これらのメモリ装置を製造するための、より洗練さ
れたリソグラフィ装置及び方法が絶えず開発されかつ用
いられてきた。より高い密度を達成するためのもう１つ
の方法は、１つのメモリセルあたりに複数のデータビッ
トを記憶するものである。この方法は一般に複数レベル
を有するセルメモリとして知られている。ダイナミック
半導体メモリ装置に複数レベルの記憶を行う従来の特許
には、米国特許第５，２９３，５６３号の（Ｏｈｔａに
よる）「MULTI-LEVEL MEMORY CELL WITH INCREASED REA
D-OUT MARGIN」がある。この米国特許では、２ビットの
デジタルデータを記憶するために、２個のトランジスタ
と１個のキャパシタとを有する１つのメモリセルを用い
た、ダイナミック半導体メモリ装置が開示されている。
この結果、１つのメモリ装置は、１ビットの記憶を行う
ために２個の素子ではなく１．５個の素子を用いること
になる。この米国特許では、１つのメモリセルに供給さ
れる相異なる極性を有する信号の記憶が達成されてい
る。このセルの１つの大きな欠点は、そのレイアウトの
複雑さである。これによって予想以上にセルの寸法が大
きなものとなる。

【０００３】米国特許第５．２８３，７６１号（Dillin
ghamによる）「METHOD OF MULTI-LEVEL STORAGE IN DRA
M」には、４つの電圧レベルを記憶することのできるＤ
ＲＥＭメモリセルが開示されている。このようにするた
めに、この米国特許の発明では、ビットラインを分割
し、（１信号サイクルの間に２度アクティブ状態とされ
るいくつかのプレチャージ及びアイソレーションクロッ
クを含む）クロックのタイミングの発生を複雑かつ困難
にするおよそ６個プレチャージ及び等化クロックと、１
つのダミーワードラインとを用いている。ビットライン
の区分もまた１つの信号サイクルの間に２回充電され、
等化にされかつ放電されなければならず、この結果、低
速のメモリ装置となり、高密度のＤＲＡＭでの高速のダ
イナミックな動作には適さないものとなる。

【０００４】

【発明が解決しようとする課題】本発明は、複数レベル
の電圧を記憶することのできる、高速かつ小型のメモリ
セルアレイを提供することである。

【０００５】

【課題を解決するための手段】本発明によれば、メモリ
セルの各々に４個までの異なる信号の値を記憶させるＤ
ＲＡＭメモリ装置であって、各々が４個のまでの異なる
電圧の値を記憶する複数のメモリセルと、前記複数のメ
モリセルに接続され、選択された前記メモリセルに記憶
された前記の信号のレベルが第１の基準電圧よりも大き
いかもしくは小さいかを検出する第１のセンス増幅器
と、前記複数のメモリセルに接続され、前記選択された
メモリセルに記憶された前記信号レベルが、第２の基準
電圧より大きいかもしくは小さいか、また第３の基準電
圧よりも大きいかもしくは小さいかを検出する第２のセ
ンス増幅器であって、前記第２の基準電圧が前記第１の
基準電圧と電源電圧との間の値を有し、前記第３の基準
電圧が前記第１の基準電圧とグランド電位との間の値を
有する、前記第２のセンス増幅器とを有することを特徴
とするＤＲＡＭメモリ装置が提供される。

【０００６】本発明に基づけば、各ＤＲＡＭメモリセル
に２ビットのデータが記憶できる、書き込み、読み出
し、センス、及びリストア若しくはリフレッシュ動作を
行うことのできるＤＲＡＭメモリ構成が提供される。こ
の書き込み動作には、２ビットの入力データを取りだ
し、これらのビットをエンコードし、かつこれらのエン
コードされたビットを１つのメモリセル内に記憶する動
作が含まれている。読み出し、及びリストア若しくはリ
フレッシュ動作は、メモリセルに記憶された電圧を、外
部に出力されるべき２ビットのデータにデコーディング
し、次にこのメモリセルをもともと記憶されていた電圧
レベルにリストアする。これらの動作のＤＲＡＭメモリ
構成が提供される。この書き込み動作には、２ビットの
入力データを取りだし、これらのビットをエンコード
し、かつこれらのエンコードされたビットを１つのメモ
リセル内に記憶する動作が含まれている。読み出し、及
びリストア若しくはリフレッシュ動作は、メモリセルに
記憶された電圧を、外部に出力されるべき２ビットのデ
ータにデコーディングし、次にこのメモリセルをもとも
と記憶されていた電圧レベルにリストアすることによっ
て、リストアする。これらの動作の全てが従来技術に比
べて最も少ない数のトランジスタを用いて行われ、かつ
２倍のビット密度を除き、通常のＤＲＡＭの速度と同様
の速度で行われる。

【０００７】本発明のある実施例では従来のＤＲＡＭビ
ットラインとメモリセル構造が、以下の更に付加された
構成要素と共に用いられる。（ａ）１ビットライン毎の特別なセンス増幅器、（ｂ）
１ビットライン毎のフィードバック要素、（ｃ）基準ビ
ットラインを２つの部分に分割するトランジスタスイッ
チ、及び（ｄ）４つの起こり得る適切な電圧レベルのう
ちの正しい１つの電圧レベルが記憶セルに格納されるよ
うに基準ビットラインの一方の部分をそのビットライン
に選択的に接続するための、排他的論理ＯＲゲートと関
連する回路（１ビットライン毎の）を有する。

【０００８】本発明の主要な特徴は、１つのセルでの２
ビットの記憶が、現在のＤＲＡＭ製造技術を用いて達成
される小型のレイアウトによって達成されるということ
である。

【０００９】本発明は、添付の図面を参照しながら行わ
れる以下の詳しい説明から充分に理解される。

【００１０】

【発明の実施の形態】１つのメモリセルに２ビットの記
憶を行うことは、そのメモリセルに記憶されるべき４つ
の異なる値を必要とする。以下の説明の便宜をはかるた
めに、これらの４つの値は以下の表によって定義される
ような値とする。

【００１１】

【表１】

【００１２】図２は、本発明の第１の実施例のＤＲＡＭ
メモリ構造の一部を表している。ビットラインＢＬと基
準ビットライン／ＢＬ（本明細書では、記号「／」は、
信号または信号ライン表す文字の左に付されて用いら
れ、この記号の付された文字の表す信号の反転信号もし
くは反転信号の信号ラインを表すものとする）とからな
る折り曲げられたビットラインが例示されている。ビッ
トラインＢＬは、トランジスタスイッチＮ１４の左側の
左ビットラインＢＬＬと、トランジスタＮ１４の右側の
右ビットラインＢＬＲとを含む。電圧ＶＣＣ＋（ここで
ＶＣＣ＋は、ＶＣＣよりもわずかに高い電圧を表す）
が、入力ＶＭＴ０を介してトランジスタＮ１４のゲート
に供給されたとき、トランジスタＮ１４が「オン」状態
となり、左ビットラインＢＬＬが導通したトランジスタ
Ｎ１４のチャネルによって右ビットラインＢＬＲに接続
される。電圧ＧＮＤが入力ＶＭＴ０を介してトランジス
タＮ１４のゲートに供給されたとき、トランジスタＮ１
４は「オフ」状態となり、左ビットラインＢＬＬは右ビ
ットラインＢＬＲから電気的に切り離される。

【００１３】同様に、基準ビットライン／ＢＬは、トラ
ンジスタスイッチＮ１４によって、電圧ＧＮＤが入力Ｖ
ＭＴ１を介してトランジスタＮ１５のゲートに供給する
とき左基準ビットライン／ＢＬＬが右基準ビットライン
／ＢＬＲから電気的に切り離され、ＶＣＣ＋がトランジ
スタＮ１５のゲートに供給されたときに左基準ビットラ
イン／ＢＬＬがトランジスタＮ１５の導通したチャネル
によって右基準ビットライン／ＢＬＲに接続されるよう
に、トランジスタスイッチＮ１５によって分割されてい
る。その他の折り曲げられたビットライン（図示されて
はいないが例示されたビットラインの上及び下に設けら
れている）は、ＶＭＴ０及びＶＭＴ１によって制御され
たトランジスタＮ１４とＮ１５と同様のトランジスタス
イッチによって分割されている。

【００１４】ＶＭＴ０及びＶＭＴ１入力ラインの左側に
配置されたメモリセルのアレイは、左メモリアレイＭＡ
Ｌと呼ばれる。同様に、ＶＭＴ０及びＶＭＴ１入力ライ
ンの右側に配置されたメモリセルのアレイは、右メモリ
アレイＭＡＲと呼ばれる。左ビットラインＢＬＬは、ア
クセストランジスタによって左メモリアレイＭＡＬ内の
メモリセルに接続され、このうちの２つのアクセストラ
ンジスタＮ１０及びＮ１１が図示されており、左基準ビ
ットライン／ＢＬＬは、アクセストランジスタによって
左メモリアレイＭＡＬのメモリセルに接続され、そのう
ちの２つのアクセストランジスタＮ１２及びＮ１３が図
示されている。同様に、右ビットラインＢＬＲはアクセ
ストランジスタによって右メモリアレイＭＡＲ内のメモ
リセルに接続され、そのうちの２つのアクセストランジ
スタＮ１６及びＮ１７が図示されており、右基準ビット
ライン／ＢＬＲはアクセストランジスタによって右メモ
リアレイＭＡＲ内のメモリセルに接続され、そのうちの
２つのアクセストランジスタＮ１６及びＮ１９が図示さ
れている。

【００１５】ワードラインＷＬ１、ＷＬ２、ＷＬｉ、及
びＷＬｉ＋１（ここでｉは整数）は、各々、左メモリア
レイＭＡＬ内のアクセストランジスタＮ１０、Ｎ１３、
Ｎ１１、及びＮ１２を制御する。図面を明瞭にするため
に、ワードラインＷＬ２とＷＬｉとの間の複数のワード
ラインと、対応するメモリセルとは、省略されている。
同様に、右メモリアレイＭＡＲ内のワードラインＷＬｉ
＋３とＷＬｎとの間の複数のワードラインと、対応する
メモリセルとは、省略されている。省略されたワードラ
インを含めた左メモリアレイ内のワードラインの個数は
ｉ＋１であり、省略されたワードラインを含めた右メモ
リアレイ内のワードラインの個数はｎ−１である。ワー
ドラインの個数ｉ＋１で表された左メモリアレイの幅
は、ある実施例では、ワードラインの個数ｎ−ｉで表さ
れた右メモリアレイの幅とほぼ等しい。したがってこの
実施例では、左ビットラインＢＬＬのキャパシタンスＣ
ＢＬＬ、右ビットラインＢＬＲのキャパシタンスＣＢＬ
Ｒ、左基準ビットライン／ＢＬＬのキャパシタンスＣ／
ＢＬＬ、及び右基準ビットライン／ＢＬＲのキャパシタ
ンスＣ／ＢＬＲは、概ね等しくなっている。

【００１６】２つのセンス増幅器、センス増幅器１とセ
ンス増幅器２とが、図２に例示されている。ＶＣＴ１入
力ラインの電圧によって制御されたトランジスタＮ５及
びＮ６は、各々、ビットラインＢＬと基準ビットライン
／ＢＬとを、バスＳ１とバスＳ２とに接続し、センス増
幅器１に接続する。同様に、トランジスタＮ２６とＮ２
７は、入力ラインＶＣＴ２に供給された電圧によって制
御されており、各々、ビットラインＢＬとビットライン
／ＢＬとを、バスＳ３とバスＳ４とに接続し、センス増
幅器２に接続する。

【００１７】左メモリアレイＭＡＬ内の４個のメモリセ
ルが図２に例示されており、左上の部分の第１メモリセ
ルは、ＮチャネルアクセストランジスタＮ１０と記憶キ
ャパシタＣＳ１よりなり、以下時計方向に、第２のメモ
リセルはＮチャネルアクセストランジスタＮ１１とキャ
パシタＣＳとからなり、第３のメモリセルは、Ｎチャネ
ルアクセストランジスタＮ１２とキャパシタＣＳ３とか
らなり、第４のメモリセルが、Ｎアクセストランジスタ
Ｎ１３とキャパシタＣＳ４とからなる。

【００１８】右メモリアレイＭＡＲ内の４個のメモリセ
ルも図２に例示されており、各々のメモリセルは、アク
セストランジスタと記憶キャパシタとから構成されてお
り、左上の部分の第１のメモリセルはＮチャネルトラン
ジスタＮ１６と記憶キャパシタＣＳ５とからなり、右上
の部分の第２のメモリセルはＮチャネルアクセストラン
ジスタＮ１７と記憶キャパシタＣＳ６とからなり、右下
の部分の第３のメモリセルはＮチャネルアクセストラン
ジスタＮ１８と記憶キャパシタＣＳ７とからなり、左下
の部分の第４のメモリセルはＮチャネルアクセストラン
ジスタＮ１９と記憶キャパシタＣＳ８とからなる。

【００１９】図２には、８個のメモリセルと、ビットラ
インＢＬと基準ビットライン／ＢＬとからなる１つの折
り曲げられたビットラインのみが例示されているが、本
発明に基づく実際の集積回路のＤＲＡＭメモリは、図２
に例示されたものと等しい複数のメモリセルと複数の折
り曲げられたビットラインとを有する。すなわち、図２
は本発明に基づく実際のＤＲＡＭ集積回路メモリの回路
構成のごく一部を例示したものである。

【００２０】本発明の動作を例示するために、４つの定
義された電圧Ｖ１１、Ｖ１０、Ｖ０１またはＶ００（各
々、２進「１１」、２進「１０」、２進「０１」、及び
２進「００」を表す）のうちの１つが、キャパシタＣＳ
１に記憶されていると仮定する。キャパシタＣＳ１に記
憶された電圧を読み出すために、すなわち、通常のリフ
レッシュ動作の間にこの電圧をリストアするために（Ｄ
ＲＡＭメモリは適切な状態にメモリを保持するために定
期的にリフレッシュされなければならない）、もしくは
キャパシタＣＳ１に保持された情報を利用することがで
きるように外部の回路に対してＣＳ１に記憶された信号
を供給するために、以下の動作が行われる。

【００２１】第１番目に、図２及び図３に例示されてい
るように、ビットラインＢＬ及び基準ビットライン／Ｂ
Ｌが、選択された電圧、例えば０．５ＶＣＣにプレチャ
ージされる。このプレチャージ期間の間に、電圧ＶＣＣ
＋が、リード線ＶＣＴ１を通してトランジスタＮ５及び
Ｎ６に、リード線ＶＭＴ０を通してトランジスタＮ１４
に、リード線ＶＭＴ１を通してトランジスタＮ１５に、
及びリード線ＶＣＴ２を通してトランジスタＮ２６及び
Ｎ２７に、各々供給され、これらのトランジスタの全て
が「オン」状態となる。電圧ＶＣＣが、リード線ＥＱＵ
に供給され、等化トランジスタＮ８を「オン」状態と
し、さらにパストランジスタＮ７及びＮ９を「オン」状
態として、ビットラインＢＬと基準ビットライン／ＢＬ
とを、ＨＶＣＣ入力リード線に供給された電圧０．５Ｖ
ＣＣと等しくする（ＨＶＣＣはＶＣＣの半分の値を意味
する）。プレチャージ期間の最後に、すなわち、時刻Ｔ
１で、ＥＱＵに供給された電圧は低状態すなわちＧＮＤ
となり、これによって、等化トランジスタＮ８と、パス
トランジスタＮ７及びＮ９とが「オフ」状態となり、ビ
ットラインＢＬと基準ビットライン／ＢＬと、バスＳ１
及びＳ２、Ｓ３、及びＳ４とが、０．５ＶＣＣに留ま
る。

【００２２】次に読み出し期間のはじめで、すなわち時
刻Ｔ２で、ワードラインＷＬ１の電圧がＶＣＣ＋までに
上昇される。これにより、Ｎチャネルアクセストランジ
スタＮ１０が「オン」状態となり、キャパシタＣＳ１の
電荷が、ビットラインＢＬ、バスＳ１、及びバスＳ３
（これらの全てが０．５ＶＣＣにプレチャージされてい
る）と、メモリキャパシタＣＳ１との間で、再分配され
る。

【００２３】図４は、例えば２進「１１」を表すキャパ
シタＣＳ１に記憶された電圧（ここで第１のビットが
「１」であり、第２のビットが「１」である）電圧Ｖ１
１、の読み出し及びリストアの間の入力電圧及び内部の
電圧を表すタイミング図である。図４は、時刻Ｔ２で
「ΔＶ１１」だけ増加するビットラインＢＬの電圧を表
している。この電圧はまた、バスＳ３（図示されてい
る）とバスＳ１（図示されていない）にでも増加し、以
下の式によって表現される。 ΔＶ１１＝＋［（Ｖ１１−ＶＰＬ）×ＣＳ／（ＣＢ＋ＣＳ）］（式１）ここでＶＰＬは、読み出しが行われているキャパシタ
（例えばＣＳ１）の電極側の電位を表し、ＣＳは、メモ
リキャパシタＣＳ１の（適切な単位での）静電容量を表
しており、ＣＢは、電荷の再分配に含まれているキャパ
シタンス、より詳しくはビットラインとセンス増幅器の
バスＳ１及びＳ３とに含まれているキャパシタンスを表
している。

【００２４】例えば、Ｖ１１を表に例示されかつ図４に
例示されたようにＶＣＣと等しくし、ＶＰＬを０．５Ｖ
ＣＣと等しくすると以下の式のようになる、 ΔＶ１１＝＋［１／２ＶＣＣ×ＣＳ／（ＣＢ＋ＣＳ）］（式２） ΔＶ１１の大きさは、例えば、ＣＢがＣＳの１０倍のと
き、１／２２ＶＣＣである。例えば、ΔＶ１１は１５０
ｍＶである。

【００２５】時刻Ｔ３において、リード線ＶＣＴ２の電
圧はＶＣＣ＋からＧＮＤへ下がり、従って、パストラン
ジスタＮ２６及びＮ２７が「オフ」状態となり、センス
増幅器２をビットラインＢＬと基準ビットライン／ＢＬ
とから切り離し、従って、後に使用するために、バスＳ
３の電位を（１／２ＶＣＣ＋ΔＶ１１）に保ち、バスＳ
４の電圧を１／２ＶＣＣに保つ。

【００２６】時刻Ｔ４で、リード線ＶＳＴ１の電圧がＶ
ＣＣとなりリード線／ＶＳＮ１の電圧がグランドとなっ
たときに「オン」状態となるセンス増幅器１は、バスＳ
１とＳ２との間の電位差、即ちΔＶ１１を検出する。ト
ランジスタＴ１とＮ４が、「オン」状態となり、トラン
ジスタＢ２とＮ３が「オフ」状態に留まり、バスＳ１の
電圧が、入力リード線ＶＳＴ１に接続されたトランジス
タＰ１を通してＶＣＣに上昇し、一方バスＳ２の電圧
は、リード線／ＶＳＮ１に接続されたトランジスタＮ４
を通してＧＮＤに低下する。リード線ＶＣＤ１の電圧が
依然としてＶＣＣ＋の高い状態なので、トランジスタＮ
５とＮ６とは、「オン」状態であり、従ってビットライ
ンＢＬがＶＣＣの高い状態であり、基準ビットライン／
ＢＬがセンス増幅器１によってＧＮＤの低い状態に駆動
されている。

【００２７】パストランジスタＮ１とＮ２は、ＤＳＬ１
の電圧が高い状態となったとき（図３には例示されてい
ない）「オン」状態となる。このとき、バスＳ２の高い
電圧と、バスＳ２の低い電圧が、各々、データラインＤ
０と／Ｄ０に伝達される。これらの２つのデータライン
は、システムからの４つのデータラインのうちの２つで
あり、キャパシタＣＳ１に記憶された２つのビットのう
ちの１つのビット（この場合２進「１」）を外部の回路
に供給する。

【００２８】キャパシタＣＳ１に記憶された情報の２番
目のビットはセンス増幅器２によって供給される。時刻
Ｔ５で、センス増幅器２のＳ３とＳ４間の電位差が、Δ
Ｖ１１から（ΔＶ１１−ΔＶＦＢ）に変化する。ΔＶＦ
Ｂは、入力リード線ＶＦＢとトランジスタＮ２４を通っ
てキャパシタＣ９に供給された電圧ＶＣＣによって引き
起こされたバスＳ４の電圧の増加分である。これによっ
て、Ｓ４の電圧はΔＶＦＢだけ増加する。電圧ΔＶＦＢ
の大きさは、キャパシタＣＳと直列に接続されたその他
のキャパシタンスに対するキャパシタＣＱの寸法を設定
することによって設計時点で決定される。ΔＶ１１が１
５０ｍＶである（ΔＶ１１は時刻Ｔ３の後の及びＴ５で
のバスＳ３の電圧である）例においては、ΔＶＦＢは、
センス増幅器２のノードＣとノードＤとの間の信号（Δ
Ｖ１１−ΔＶＦＢ）が＋５０ｍＶとなるように、１００
ｍＶであってよい。即ち、リード線／ＶＳＮ２の電圧が
ＧＮＤに低下し、リード線ＶＳＤ２の電圧がＶＣＣに増
加したとき、時刻Ｔ６でそのすぐ後にＶＦＢの電圧が高
くなるので、センス増幅器２は、トランジスタＰ３とＮ
２９の「オン」状態となりかつトランジスタＰ４とＮ２
８が「オフ」状態に留まることにより、センス増幅器２
が動作状態となる。即ち、バスＳ３の電圧は、リード線
ＶＳＴ２の電圧ＶＣＣまで増加し、バスＳ４の電圧が、
リード線／ＶＳＮ２のＧＮＤ電圧まで低下する。

【００２９】パストランジスタＮ３２とＮ３３は、ＤＳ
Ｌ２が高い状態（図４には例示されていない）となった
ときに、「オン」状態となる。即ち、バスＳ３の高い電
圧（ＶＣＣ）と、バスＳ４の低い電圧（ＧＮＤ）が、各
々、パストランジスタＮ３２とパストランジスタＮ３３
とを通って、データラインＤ１とデータライン／Ｄ１と
に供給される。即ち、データの２つのビットが、１つの
キャパシタからの電圧Ｖ１１の形式で読み出され、デー
タラインＤ０の出力２進数「１」（第１のビット）と、
データラインＤ１の出力２進数「１」（第２のビット）
とを与える。

【００３０】図３及び図４に例示されているように、リ
ストア期間は、リード線ＶＣＴ１の電圧がＧＮＤに低下
し、従って、パストランジスタＮ５とＮ６が「オフ」状
態となり、これによってセンス増幅器１が、電圧ＶＣＣ
のビットラインＢＬと電圧ＧＮＤの基準ビットライン／
ＢＬとから切り離された時刻Ｔ７から始まる。セルＣＳ
１の電圧は時刻Ｔ４から電圧ＶＣＣとなっていることに
注意しなければならない。ＶＭＴ０とＶＭＴ１の電圧
は、ＶＣＴ１が低い状態となった直後まで高い状態にと
どまり、次にＶＭＴ１が低い状態となるので、左基準ビ
ットライン／ＢＬｌが右基準ビットライン／ＢＬｒから
切り離される。

【００３１】図２のトランジスタＮ２２とＮ２３は、ノ
ードＸ４に、キャパシタＣＳ１から直前に呼び出された
２つの二進数の値の排他的論理ＯＲの結果を供給する。
これらの２つの二進の値は、両方とも「１」であり、従
って排他的論理ＯＲの出力信号は二進「０」となる。こ
の場合では、ノードＸ４の排他的論理ＯＲの出力信号は
二進「０」であり、バスＳ４の低い電圧が、そのゲート
の電圧ＶＣＣによって「オン」状態となったトランジス
タＮ２２を通して、ノードＸ４に伝達される。ノードＸ
４の低い電圧によって、トランジスタＮ２１が「オフ」
状態となり、時刻Ｔ９に於てリード線ＶＲＳＴの電圧が
高くなったときに、このリード線ＶＲＳＴの電圧は、ト
ランジスタＮ２１によってブロック（block）され、ト
ランジスタＮ２０は「オフ」状態にとどまり、ビットラ
インＢＬは電圧ＶＣＣにとどまる。即ち、キャパシタＣ
Ｓ１のアクセス側の電圧は時刻Ｔ１１まで電圧ＶＣＣに
とどまり、この時刻Ｔ１１は図４によって提示されてい
るようにリストア期間の終わりの時刻である。時刻Ｔ１
０に於てリード線Ｗｌ１の電圧が低くなり、アクセスト
ランジスタＮ１０を「オフ」状態とし、キャパシタＣＳ
１の電圧をＶ１１に保つ。即ち、電圧Ｖ１１はこの例で
は値「１」を表す第１のビットと値「１」の第のビット
とを表すＶＣＣに等しい電圧Ｖ１１が、キャパシタＣＳ
１にリストアされる。

【００３２】リード線ＶＭＴ０の電圧は、メモリセルＣ
Ｓ４（またはその状態が／ＢＬへ読み出される任意のメ
モリセル）がリストアされる場合、時刻Ｔ８に於て低い
状態となり、一方ＶＭＴ１が、メモリセルＣＳ１（また
はその値がＢＬへ読み出される任意のメモリセル）がリ
ストアされる場合、時刻Ｔ８で低い状態となることが注
目される。低い状態となったＶＭＴ０はパストランジス
タＮ１４を「オフ」状態とし、一方低い状態となったＶ
ＭＴ１はパストランジスタＮ１５を「オフ」状態とす
る。

【００３３】図５は、値「１」を有する第１のビット
と、値「０」を有する第２のビットとを表す電圧Ｖ１０
の読み出し及びリストアのための電圧入力と選択された
内部の電圧の変化を表すタイミング図である。記憶され
た電圧Ｖ１０は以下の式によって表される。Ｖ１０＝ＶＣＣ×［（ＣＢＬＬ＋ＣＢＬＲ）／（Ｃ／ＢＬＲ＋ＣＢＬＬ＋ＣＢＬＲ）］（式３）この式の導かれる理由は、以下に説明されるようにＶ１
０がリストアされたときに明らかとなる。ビットライン
のキャパシタンスＣＢＬＬ、ＣＢＬＲ、及びＣ／ＢＬＲ
がおおむね等しい場合、Ｖ１０は約２／３ＶＣＣであ
る。キャパシタＣＳ１のアクセストランジスタ側の電圧
が２／３ＶＣＣであり、キャパシタＣＳ１の反対側の電
極の電圧ＶＯＬが１／２ＶＣＣであるとき、キャパシタ
ＣＳ１の両端の電圧は、１／６ＶＣＣとなる。時刻Ｔ２
に於ける電荷を原因とするバスＳ１、ビットラインＢ
Ｌ、及びバスＳ３の電圧の増加は、以下の式によって与
えられる。 ΔＶ１０＝＋［（Ｖ１０−ＶＰＬ）×ＣＳ／（ＣＢ＋ＣＳ）］（式４）この例では、Ｖ１０が２／３ＶＣＣであり、ＶＰＬが１
／２ＶＣＣであるので、以下の式となる。 ΔＶ１０＝＋［１／６ＶＣＣ×ＣＳ／（ＣＢ＋ＣＳ）］（式５）即ち、この例では、ΔＶ１０はΔＶ１１の１／３であ
る。ΔＶ１０の通常の値は５０ｍＶである。時刻Ｔ３
で、センス増幅器１のバスＳ１とバスＳ２との間に、セ
ンス増幅器２のバスＳ３とバスＳ４との間に、電圧差Δ
Ｖ１０が存在する。即ち、センス増幅器１が、各々、高
い状態及び低い状態となったリード線Ｖｓｔ１及びリー
ド線／Ｖｓｎ１の電圧によって、時刻Ｔ４にで動作状態
とされたとき、ビットラインＢＬはＶＣＣへの高い状態
となり、ビットライン／ＢＬはＧＮＤへの低い状態とな
る。リード線ＤＳＬ１が高い状態となったとき（図４に
は例示されていない）、Ｖ１０を表す第１の記憶された
ビットが、２進「１」としてデータラインＤ０に現れ、
記憶された第１のビットの反転された値が基準データラ
イン／Ｄ０に２進「０」として現れる。

【００３４】時刻Ｔ５で、バスＳ３とバスＳ４との間の
電位差が、ネガティブフィードバックを用いることによ
って、ΔＶ１０から（ΔＶ１０−ΔＶＦＢ）へ変化す
る。この例では、ΔＶ１０は５０ｍＶであり、ΔＶＦＢ
は１００ｍＶなので、（ΔＶ１０−ΔＶＦＢ）は−５０
ｍＶとなる。即ち、センス増幅器２が時刻Ｔ６で高い状
態（ＶＣＣ）と低い状態（ＧＮＤ）とに各々がなるリー
ド線ＶＳＰ２とリード線／ＶＳＮ２の電圧によって動作
状態とされるとき、バスＳ３がＧＮＤとなり（トランジ
スタＮ２８が「オン」状態となる）、バスＳ４がＶＣＣ
の高い状態となる（トランジスタＰ４「オフ」状態とな
る）。ＤＳＬ２が高い状態（図５には例示されていな
い）となったとき、Ｓ３でのＧＮＤ電位が、データライ
ンＤ１に伝達される。即ち、第２の記憶されたビットの
値が、データラインＤ１へ読み出され、この値は２進
「０」である。第１のビット及び第２のビットの値は１
つのキャパシタから読み出され、それらの値は、各々
「１」と「０」であり、第１のビトの値「１」はデータ
ラインＤ０へ出力され、第２のビットの値「０」はデー
タラインＤ１へ出力される。

【００３５】図５には、ＶＣＴ１の電圧が低くなり、ビ
ットラインＢＬと基準ビットライン／ＢＬがセンス増幅
器１から切り離されたときの時刻Ｔ７から始まる、リス
トア期間が表されている。時刻Ｔ８で、ＶＭＴ１は低い
状態となり、トランジスタＮ１５は「オフ」と状態とな
り、左基準ビットライン／ＢＬｌを右基準ビットライン
／ＢＬＲから切り離す。排他的論理ＯＲゲートはトラン
ジスタＮ２２とＮ２３とから構成されており、ノードＸ
４でのその出力電圧は、第１のビットと第２のビットの
排他的論理ＯＲの値を表す電圧となっている。第１のビ
ットの値が「１」であり、第２のビットの値が「０」で
あるこの場合では、ノードＸ４での出力信号は２進
「１」、即ち高い電圧である。このノードＸ４での高い
電圧がトランジスタＮ２１を「オン」状態とし、時刻Ｔ
９でリード線ＶＲＳＴの電圧が高い状態となったとき、
ノードＸ１の電圧は高い状態となり（図５）、トランジ
スタＮ２０を「オン」状態となる。即ち、電圧ＶＣＣで
ある左ビットラインＢＬＬと電圧ＶＣＣである右ビット
ラインＢＬＲが、トランジスタＮ２０を通して、電圧Ｇ
ＮＤである右基準ビットライン／ＢＬＲに電気的に接続
される。その結果電圧は以下の式で表される値となる。Ｖ１０＝ＶＣＣ×［（ＣＢＬＬ＋ＣＢＬＲ）／（Ｃ／ＢＬＲ＋ＣＢＬＬ＋ＣＢＬＲ）］（式６）ワードラインＷ１が高い状態なので、この電圧Ｖ１０は
ＣＳ１のアクセス側に現れる。上述されたように、この
電圧Ｖ１０は通常約２／３ＶＣＣ（キャパシタンスＣＢ
ＬＬ、ＣＢＬＲ及びＣ／ＢＬＲが全てほぼ等しいとき）
である。時刻Ｔ１０で、ワードラインＷ１は低い状態と
なり、トランジスタＮ１０を「オフ」状態とし、キャパ
シタＳ１にリストアされる約２／３ＶＣＣの値に等しい
電圧Ｖ１０を有するキャパシタＳ１を切り離す。

【００３６】図６は、値「０」の第１のビットと、値
「１」の第２のビットとを表す電圧Ｖ０１（弱い
「０」）を読み出す及びリストアする間の第２の回路構
成に対する特定のリード線の電圧と選択された内部の電
圧の変化を表すタイミング図である。例えばキャパシタ
ＣＳ１に記憶された電圧Ｖ０１は以下の式で表される。Ｖ０１＝ＶＣＣ×［（Ｃ／ＢＬＲ）／（Ｃ／ＢＬＲ＋ＣＢＬＬ＋ＣＢＬＲ）］（式７）ビットラインのキャパシタンスＣＢＬＬ、ＣＢＬＲ、Ｃ
／ＢＬＲがおおむね等しい場合、Ｖ０１は約１／３ＶＣ
Ｃとなる。時刻Ｔ２で電荷が分配された後に、即ち、リ
ード線Ｖｌ１へ高い電圧が印加されてアクセストランジ
スタＮ１０が「オン」となった後に、バスＳ１、ビット
ラインＢＬ、及びバスＳ３の電圧の変化は以下の式によ
って与えられる。 ΔＶ０１＝＋［（Ｖ０１−ＶＰＬ）×ＣＳ／（ＣＢ＋ＣＳ）］（式８）この例では、Ｂ０１は１／２ＶＣＣであり、ＶＰＬは１
／２ＶＣＣなので以下の式となる。 ΔＶ０１＝−［１／６ＶＣＣ×ＣＳ／（ＣＢ＋ＣＳ）］（式９）この例では、ΔＶ０１は−５０ｍＶである。即ち、時刻
Ｔ３で、バスＳ１の電圧は、バスＳ２の電圧よりも５０
ｍＶだけ低く、バスＳ３の電圧は、バスＳ４の電圧より
も５０ｍＶだけ低い。即ち、時刻Ｔ４でセンス増幅器１
が、高い状態（ＶＣＣ）と低い状態（ＧＮＤ）とに各々
なるリード線ＶＳＰ１とリード線／ＶＳＮ１との電圧に
よって、動作状態にされ、トランジスタＮ３によって
リード線／ＶＳＮ１に接続されているビットラインＶＬ
の電圧がＶＮＤで低下し、トランジスタＰＮによってリ
ード線ＶＳＰ１に接続されているビットラインＢＬの電
圧がＶＣＣへ増加する。図２のリード線ＢＳＬ１の電圧
が高い状態となったとき、（図６には表されていない）
トランジスタＮ１とＮ２は、「オン」状態となり、キャ
パシタＣＳ１に記憶された第１のビットの値は、２進
「０」としてデータラインＤ０に現れ、第１の記憶され
たビットの値の反転された値が、２進「１」としてデー
タライン／Ｄ０に現れる。時刻Ｔ５で、バスＳ３とバス
Ｓ４との電圧の差のネガティブフィードバックを用い
て、ΔＶ０（負の値）から（ΔＶ０１＋ΔＶＳＢ）へ変
化する。

【００３７】時刻Ｔ５で、リード線ＶＳＤの信号が高い
状態となる。バス／ＤＬの信号が高い状態（ＶＣＣ）な
ので、Ｎ型トランジスタＮ２５が「オン」状態となる。
ＶＳＤの高い電圧が、トランジスタＮ２５を通してＣ１
０へ伝達され、バスＳ３がセンス増幅器２のノードＣに
接続される。バスＳ３の電圧の変化はΔＶＦＢである。
この例では、ΔＶＦＢは、（ΔＶ０１＋ΔＶＳＤ）が正
の５０ｍＶとなるように１００ｍＶにされている。即
ち、センス増幅器が、時刻Ｔ６で、各々高い状態（ＶＣ
Ｃ）と低い状態（ＧＮＤ）とになるバスＶＳＰ２とバス
／ＶＳＮ２の電圧によって動作状態とされたとき、バス
Ｓ３の電圧（バスＳ３はトランジスタＰ３によってバス
ＶＰＳ２に接続されている）がＶＣＣへ増加し、トラン
ジスタＮ２９によってバス／ＶＳＮ２に接続されたバス
Ｓ４の電圧がＧＮＤへ減少する。ＤＳＬ２が高い状態と
なったとき、トランジスタＮ３２及びＮ３３は、「オ
ン」状態となり、ＣＳ１に記憶された第２のビットはデ
ータラインＤ１上で２進「１」として現れる。キャパシ
タＣＳ１に記憶された第２のビットの反転された値が、
データライン／Ｄ１に２進「０」として現れる。即ち、
電圧Ｖ０１に対応する弱い「０」、メモリから読み出さ
れる。

【００３８】リストア期間の間、ＶＣＴ１の電圧は時刻
Ｔ７で低い状態となりビットラインＢＬと基準ビットラ
イン／ＢＬとをセンス増幅器１から切り離し、ＶＭＴ１
の電圧が時刻Ｔ８で低い状態となり、ビットライン／Ｂ
Ｌを分割して／ＢＬＲを切り離す。弱い「０」の場合、
トランジスタＮ２２とＮ２３とから構成された排他的論
理ＯＲは、基準バス／ＢＬの高い電圧によって「オ
ン」とされたトランジスタＮ２３を通してバスＳ３の高
い電圧をノードＸ４へ伝達する。ノードＸ４の高い電圧
が、トランジスタＮ２１を「オン」とし、時刻Ｔ９でリ
ード線ＶＲＳＴの電圧が高い状態となったとき、ノード
Ｘ１の電圧が高い状態となり（図６）、トランジスタＮ
２０を「オン」状態とする。即ち、その電位がＧＮＤで
ある左ビットラインＢＬＬと、その電位がＧＮＤである
右ビットラインＢＬＲとが、その電位がＶＣＣである右
基準ビットライン／ＢＬＲに電気的に接続される。その
結果、これらのビットラインの３つの全ての電圧は以下
の式で表されるようになる。Ｖ０１＝ＶＣＣ×［（Ｃ／ＢＬＲ）／（Ｃ／ＢＬＲ＋ＣＢＬＬ＋ＣＢＬＲ）］（式１０）ワードラインＷＬ１の電圧が高い状態なので、この電圧
の値はキャパシタＣＳ１のアクセス側に現れる。時刻Ｔ
１０で、ワードラインＷＬ１は低い状態となり、トラン
ジスタＮ１０を「オン」状態とし、電圧Ｖ０１を記憶し
ているキャパシタＣＳ１を切り離す。即ち、元々の電圧
Ｖ０１がキャパシタＣＳ１に記憶されている。上述され
たように、電圧Ｖ０１は通常約１／３ＶＣＣであり、こ
れはキャパシタンスＣＢＬＬ、ＣＢＬＲ、Ｃ／ＢＬＲが
おおむね等しい値の時である。

【００３９】図７は、値「０」を有する第１のビット
と、値「０」を有する第２のビットとを表す電圧Ｖ０
０、即ち強い「０」の読み出し及びリストアの間の第２
図の回路構成に対する特定のリード線の電圧と選択され
た内部の電圧の変化を表すタイミング図である。この例
では、電圧Ｖ００は、０ＶまたはＧＮＤに設定されてい
る。リード線ＷＬ１の高い電圧を原因とする時刻Ｔ２に
於ける電荷の分配の後に、ΔＶ００（バスＳ１の電圧の
変化を表す）と、ビットラインＢＬとバスＳ３の電圧は
以下の式によって表される。 ΔＶ００＝＋［（Ｖ００−ＶＰＬ）×ＣＳ／（ＣＢ＋ＣＳ）］（式１１）この例では、Ｖ００は０Ｖに設定され、ＶＰＬは１／２
ＶＣＣに設定されているので、以下のようになる。 ΔＶ００＝−［１／２ＶＣＣ×ＣＳ／（ＣＢ＋ＣＳ）］（式１２）通常ΔＶ００は−１５０ｍＶとなっている。即ち、リー
ド線ＶＣＴ２の電圧が低い値となり、バスＳ３とＳ４と
がビットラインＢＬと／ＢＬとから切り離される時刻Ｔ
３で、バスＳ１の電圧は、バスＳ２の電圧よりも１５０
ｍＶだけ低い値となり、バスＳ３の電圧は、バスＳ４の
電圧よりも１５０ｍＶだけ低い値となる。即ち、センス
増幅器１が時刻Ｔ４で各々高い状態（ＶＣＣ）と低い状
態（ＧＮＤ）になるリード線ＶＳＰ１とリード線／ＶＳ
Ｎ１との電圧によって動作状態とされたとき、ビットラ
インＢＬの電圧はＧＮＤへ減少し、ビットライン／ＢＬ
の電圧はＶＣＣへ増加する。図２のリード線ＶＳＮ１の
電圧が高い状態となったとき（図７には例示されていな
い）、トランジスタＮ１とＮ２は「オン」状態となり、
キャパシタＣＳ１に記憶された第１のビットの値はデー
タラインＤ０に２進数「０」として現れ、第１のビット
の値の反転された値はデータライン／Ｄ０に２進数
「１」として現れる。

【００４０】時刻Ｔ５で、センス増幅器バスＳ３とバス
Ｓ４との間の電位差が、センス増幅器１の出力バスＳ２
からのネガティブフィードバックによってΔＶ００から
（ΔＶ００＋ΔＶＦＢ）へ変化する。この例では、ΔＶ
ＦＢは、（ΔＶ００＋ΔＶＦＢ）＝−５０ｍＶとなるよ
うに、１００ｍＶとされている。バスＳ３の電圧は、バ
スＳ４の電圧よりも５０ｍＶだけ低い値となり、センス
増幅器２が各々高い状態と低い状態になるリード線ＶＳ
Ｐ２とリード線／ＶＳＮ２の電圧とによって動作状態と
されたとき、バスＳ３の電圧は、ＧＮＤとなり、バスＳ
４の電圧はＶＣＣとなる。リード線ＤＳＬ２の電圧が高
い状態となったとき、トランジスタＮ３２とＮ３３が、
「オン」状態となり、キャパシタＣＳ１からの第２のビ
ットの値がデータラインＤ１に２進数「０」として現れ
る。第２のデータビットの値の反転された値が、データ
ライン／Ｄ１に２進数「１」として現れる。時刻Ｔ７か
ら始まるリストア期間の間、リード線ＶＣＴ１の電圧が
低い値となったとき、トランジスタＮ２２とＮ２３とか
ら構成された排他的論理ＯＲのノードＸ４の出力電圧
は、低い状態にとどまり、ＢＬＲが／ＢＬＲとは短絡状
態とならず、ＢＬの電圧は、従ってＣＳ１の電圧は、Ｇ
ＮＤ若しくは０にとどまり、元々の電圧及びデータがキ
ャパシタＣＳ１にリストアされる。

【００４１】図２では、パストランジスタＮ１及びＮ２
と、Ｎ５及びＮ６と、Ｎ１４及びＮ１５と、Ｎ２６及び
Ｎ２７と、Ｎ３２及びＮ３３とは、Ｎチャネルのパスト
ランジスタとして例示されているが、所望に応じてこれ
らのパストランジスタは、並列に接続されたＮチャネル
トランジスタとＰチャネルトランジスタからなるパスゲ
ートに置き換えられても良い。同様に、パストランジス
タＮ２０及びＮ２３は、そのようなパスゲートに置き換
えられても良い。しかしながら、Ｎチャネルパストラン
ジスタを置き換えることによって、回路内のトランジス
タの個数がわずかに増加し、これにより回路の面積が増
加する。パスゲートを用いることの利点は電圧ＶＣＣ＋
（図３を参照のこと）を必要としないことであり、従っ
てこの回路で用いられる様々な電源と基準電圧を提供す
るための回路を簡単化できるということである。

【００４２】他の実施例が図８に例示されている。図８
では、メモリアレイＭＡＬ及びＭＡＲは、図２に例示さ
れたものと等しく、センス増幅器も図２に例示されたも
のと等しい。しかしながら、図８に例示されたネガティ
ブフィードバック要素は図２に例示されたネガティブフ
ィードバックと異なり、リード線ＶＣＣ２の電圧が低い
状態となった後にセンス増幅器２のノードＥとノードＦ
とをチャージポンプ（charge pump）するためにキャパ
シタＣ９及びＣ１０を用いるものである。

【００４３】低い状態となるリード線ＶＣＣ２の電圧に
よって、センス増幅器２のバスＳ３及びＳ４が切り離さ
れる。次に、リード線ＶＳＰ１とリード線／ＶＳＮ１の
信号が各々高い状態と低い状態となった後に、センス増
幅器１が出力リード線Ｄ０へ２進「１」を出力するように
ビットラインＢＬと基準ビットライン／ＢＬとの電圧
が、各々、高い状態と低い状態とになる。一方、センス
増幅器１が出力データラインＤ０に低いレベルの信号を
出力しかつ出力データライン／Ｄ０に高いレベルの信号
を出力したとき、ＢＬと／ＢＬの電圧は、各々、低い状
態と高い状態となる。例えば、右ビットラインＢＬＲを
高い状態とするにことより、ＢＬ１が高い状態となっ
た後（電荷が、ＣＳ１等のキャパシタから流れだし、ビ
ットラインＢＬＬ及びＢＬＲとに、更にセンス増幅器の
バスＳ１とＳ３とに流れ込むとき）に、ビットラインＢ
ＬＲの電圧の変化量だけキャパシタＣ９がノードＥの電
圧を変化させる。

【００４４】ビットラインＢＬＲの電圧が、センス増幅
器１が、高い状態となるＶｓｔ１と、低い状態となる／
Ｖｓｎ１とによって、「オン」状態となったとき、より
高い電圧レベルＶｃｃまで上昇する。即ち、ノードＥ１
の電圧は、この電圧の上昇によってより高いレベルに持
ち上げられる。代わりにノードＥは、ビットラインＢｌ
ｒの電圧の変化が反対になる場合には、より低いレベル
とされる。いずれにせよ図８の実施例の構造は、図２の
実施例に例示されたものと同様に作用する。図２の回路
構成に含まれるメモリセル内へ情報を書き込むために、
メモリ内へ書き込まれるべき信号が、データラインＤ
０、／Ｄ０、及びＤ１、／Ｄ１に供給される。

【００４５】これらの信号は、リードＶＣＣ２の信号が
低いレベルとなりこれによってセンス増幅器２が図２の
回路構成の残りの部分から切り離される時刻Ｔ３（図
３）の後に、センス増幅器１及びセンス増幅器２に書き
込まれる。時刻Ｔ３の後に、リード線ＤＳＬ１の電圧及
びリード線ＤＳＬ２の電圧は、高いレベルに上昇し、こ
れによってパストランジスタＮ１とＮ２が「オン」状態
となりパストランジスタＮ３２とＮ３３もまた「オン」
状態となる。従ってデータラインＤ０と、／Ｄ０の信号
は、センス増幅器１へ供給され、データラインＤ１と、
／Ｄ１の信号はセンス増幅器２へ供給される。

【００４６】次に、この回路は、上述されたようにリス
トアを行うために動作し、メモリセルのアレイのセルへ
センス増幅器１とセンス増幅器２に記憶された情報を格
納する。

【００４７】図２に関して上述されたように、図８の回
路に用いられてるＮ型のパストランジスタは、追加のト
ランジスタを用いることによるコストの上昇を伴うもの
であるが、それによって電圧ＶＣＣ＋を発生させる必要
性を除去できる、パスゲートによって置き換えられても
よい。

【００４８】本発明の他の実施例が、これまでの説明か
ら容易に理解される。これまでの説明は例示を意図する
ものであって限定を意図するものではない。

【００４９】本発明は、主にＮチャネルトランジスタを
用いることによって実施されるものとして説明されてき
たが、トランジスタの導電形は主にＰチャネルトランジ
スタを用いてこの発明が実施されるように反転されても
良い。このような状況の下で、制御信号も、これまでの
説明されたものと反転されたものであって良い。

【００５０】

【発明の効果】本発明によって、複数のレベルの電圧を
記憶することのできる、小型のメモリセルアレイが提供
される。

【図面の簡単な説明】

【図１】一般的に用いられている通常のダイナミック半
導体メモリ装置の構造を表す回路図。

【図２】本発明のダイナミック半導体メモリの第１の実
施例を表す回路図。

【図３】読み出し及びリストア動作の間の図２のＤＲＡ
Ｍに供給される入力電圧の変化を表すタイミング図。

【図４】強い「１」（２進「１１」）の読み出し及びリ
ストア動作の間の図２のＤＲＡＭに供給される入力電圧
と選択された内部の電圧の変化を表すタイミング図。

【図５】弱い「１」（２進「１０」）の読み出し及びリ
ストア動作の間の図２のＤＲＡＭに供給される入力電圧
と選択された内部の電圧の変化を表すタイミング図。

【図６】弱い「０」（二進「０１」）の読み出し及びリ
ストア動作の間の図２のＤＲＡＭに供給される入力電圧
と選択された内部の電圧の変化を表すタイミング図。

【図７】強い「０」（二進「００」）の読み出し及びリ
ストア動作の間の図２のＤＲＡＭに供給される入力電圧
と選択された内部の電圧の変化を表すタイミング図。

【図８】図２の回路の他の実施例を表す回路。

【符号の説明】

ＭＡＬ左メモリアレイＭＡＲ右メモリアレイＳ１第１のセンス増幅器Ｓ２第２のセンス増幅器

Claims

【特許請求の範囲】

【請求項１】メモリセルの各々に４個までの異なる
信号の値を記憶させるＤＲＡＭメモリ装置であって、各々が４個のまでの異なる電圧の値を記憶する複数のメ
モリセルと、前記複数のメモリセルに接続され、選択された前記メモ
リセルに記憶された前記信号のレベルが第１の基準電圧
よりも大きいかもしくは小さいかを検出する第１のセン
ス増幅器と、前記複数のメモリセルに接続され、前記選択されたメモ
リセルに記憶された前記信号のレベルが、第２の基準電
圧より大きいかもしくは小さいか、また第３の基準電圧
よりも大きいかもしくは小さいかを検出する第２のセン
ス増幅器であって、前記第２の基準電圧が前記第１の基
準電圧と電源電圧との間の値を有し、前記第３の基準電
圧が前記第１の基準電圧とグランド電位との間の値を有
する、前記第２のセンス増幅器とを有することを特徴と
するＤＲＡＭメモリ装置。
【請求項２】前記第１の基準電圧が、電源電圧ＶＣ
Ｃの約１／２であることを特徴とする請求項１に記載の
装置。
【請求項３】前記第２の基準電圧が、前記電源電圧
ＶＣＣの５／６であることを特徴とする請求項２に記載
の装置。
【請求項４】前記第３の基準電圧が、前記電源電圧
ＶＣＣの１／６であることを特徴とする請求項２に記載
の装置。
【請求項５】前記メモリセルの各々が、パストラン
ジスタによってビットラインに接続された記憶キャパシ
タを有することを特徴とする請求項１に記載の装置。
【請求項６】前記記憶キャパシタを前記ビットライ
ンに接続する前記パストランジスタの各々が、ワードラ
インによって制御されていることを特徴とする請求項５
に記載の装置。
【請求項７】左ビットラインと右ビットラインとに
分割されたビットラインと、左基準ビットラインと右基準ビットラインとに分割され
た基準ビットラインとを含むことを特徴とする請求項６
に記載の装置。
【請求項８】前記左ビットラインと前記左基準ビッ
トラインとが、各々、第１のパストランジスタと第２の
パストランジスタとによって、前記第１のセンス増幅器
の第１のノードと第２のノードとに接続され、前記右ビットラインと前記右基準ビットラインとが、各
々、第３のパストランジスタと第４のパストランジスタ
とによって、前記第２のセンス増幅器の第１のノードと
第２のノードとに接続されていることを特徴とする請求
項７に記載の装置。
【請求項９】前記第１のセンス増幅器の状態を、前
記第２のセンス増幅器の状態と比較し、その前記比較結
果を、前記メモリセル内の前記記憶キャパシタにリスト
アされる電圧を決定するために用いる手段を有すること
を特徴とする請求項８に記載の装置。
【請求項１０】前記第１のセンス増幅器の前記状態
を前記第２のセンス増幅器の前記状態と比較し、リスト
アされる前記電圧を決定する前記手段が、前記第１のセンス増幅器の前記状態を表す信号を第１の
入力信号として受け取り、前記第２のセンス増幅器の前
記状態を表す信号を第２の信号として受け取る排他的論
理ＯＲゲートを有することを特徴とする請求項９に記載
の装置。
【請求項１１】前記排他的論理ＯＲゲートが、前記
第１に入力信号と前記第２の入力信号とが異なるとき、
２進「１」を表す高い出力信号を出力することを特徴と
する請求項１０に記載の装置。
【請求項１２】前記ビットラインの前記電圧に応じ
て、前記排他的ＯＲゲートの前記出力信号が２進「１」
のとき、弱い「１」若しくは弱い「０」を前記キャパシ
タへ記憶するべく、前記基準ビットラインの半分を前記
ビットラインに接続する回路を有することを特徴とする
請求項１１に記載の装置。
【請求項１３】前記弱い「１」が、前記ビットライ
ンの前記電圧がＶＣＣのとき前記キャパシタに記憶さ
れ、前記弱い「０」が、前記ビットラインの前記電圧がＧＮ
Ｄのとき、前記キャパシタに記憶されることを特徴とす
る請求項１３に記載の装置。
【請求項１４】前記排他的論理ＯＲゲートが、前記第１のゲートと、第１のソースと、第１のドレイン
とを含む第１のトランジスタと、前記第２のゲートと、第２のソースと、第２のドレイン
とを含む第２のトランジスタとを有し、前記第１のゲートが、前記第１のセンス増幅器の前記状
態を表す第１の信号を受け取るべく前記ビットラインに
接続されており、前記第２ゲートが、前記第１の信号の補数信号を表す第
２の信号を表す前記基準ビットラインに接続されてお
り、前記第１のドレインが、前記第２の増幅器の前記状態を
表す信号の補数信号を受け取るべく前記第２の増幅器が
前記第１のノードに接続されており、前記第２のドレインが、前記第２の増幅器の前記状態を
表す信号を受け取るべく、前記第２の増幅器の第２のノ
ードに接続されており、前記第１のソースが、前記排他的論理ＯＲゲートからの
前記出力信号を供給するべく、前記第２のソースに接続
されていることを特徴とする請求項１１に記載の装置。
【請求項１５】ＤＲＡＭであって、各々が、２進「１１」を表す第１の電圧と、２進「１
０」を表す第２の電圧と、２進「０１」を表す第３の電圧と、２進「００」を表す
第４の電圧とからなる４つの異なる電圧の任意の電圧を
記憶するためのキャパシタを有する、複数のメモリセル
と、前記キャパシタの内の選択されたキャパシタから記憶さ
れた電圧を読み出し、前記選択されたキャパシタに記憶
された前記電圧が前記第１の電圧若しくは前記第２の電
圧のとき、「１」であり、前記選択されたキャパシタに
記憶された前記電圧が前記第３の電圧若しくは前記４の
電圧のとき、「０」である、第１の２進数の値を表す信
号を出力する第１センス増幅器と、前記選択されたキャパシタからの前記記憶された電圧を
読み出し、前記選択されたキャパシタに記憶された前記
電圧が前記第１の電圧若しくは前記第３の電圧のとき、
「１」であり、前記選択されたキャパシタに記憶された
前記電圧が前記第２の電圧若しくは前記第４の電圧のと
き、「０」である、第２の２進数の値を表す信号を出力
する第２のセンス増幅器とを有することを特徴とするＤ
ＲＡＭ。
【請求項１６】２ビットのデータが１つのメモリの
キャパシタ毎に記憶されるＤＲＡＭ装置であって、各々が、第１のビット及び第２のビットからなる２つの
ビットからなる４つの２進数の値の任意の値を記憶する
ための、複数のメモリキャパシタであって、前記４つの
２進数の値が、前記キャパシタに記憶される４つの定義
された記憶された電圧値からなる、前記複数のメモリキ
ャパシタと、ビットライン及び基準ビットラインと、選択されたメモリキャパシタにアクセスし、前記選択さ
れたキャパシタを前記ビットラインに接続する手段と、前記ビットラインと前記基準ビットラインとに接続さ
れ、前記基準ビットラインに対する前記ビットラインの
電圧の変化を検出することによって前記アクセスされた
キャパシタの前記定義された電圧の値を読み出し、前記
第１のビットの前記値を表す第１の信号を出力する、第
１のセンス増幅器であって、前記定義された電圧の前記
値が、前記第１の定義された電圧と、前記第２の定義さ
れた電圧とに対して、「１」であり、前記定義された電
圧の前記値が、前記第３の定義された電圧と、前記第４
の定義された電圧とに対して、「０」である、前記第１
のセンス増幅器と、前記ビットラインと前記基準ビットラインとに接続さ
れ、前記基準ビットラインに対する前記ビットラインの
電圧の変化を検出することによって、前記アクセスされ
たキャパシタの前記定義された電圧の値を読み出し、前
記第１のセンス増幅器の前記状態を表すフィードバック
信号を受け取った後に、前記第２のビットの値を表す第
２の信号を出力する、第２のセンス増幅器であって、、
前記第２のビットの前記値が、前記第１の定義された電
圧と、前記第３の定義された電圧とに対して「１」であ
り、、前記第２のビットの前記値が、前記第２の定義さ
れた電圧と前記第４の定義された電圧とに対して「０」
である、前記第２のセンス増幅とを有することを特徴と
するＤＲＡＭ装置。
【請求項１７】前記第１の定義された電圧と、前記
第２の定義された電圧と、前記第３の定義された電圧
と、前記第４の定義された電圧とが、各々、最も高い電
圧、２番目に高い電圧、３番目に高い電圧、及び最も低
い電圧であることを特徴とする請求項１６に記載の装
置。
【請求項１８】入力リード線ＶＦＢと、第１のキャ
パシタと、トランジスタとを有し、前記トランジスタが、ゲートと、ソースと、ドレインと
を有し、前記ゲートが前記ビットラインに接続され、前記ドレインが、前記入力リード線Ｖｓｄに接続され、前記ソースが、前記キャパシタの第１の端子に接続され
ており、前記キャパシタが、前記第２のセンス増幅器に接続され
た第２の端子を有し、前記ビットラインが高い状態のとき、前記トランジスタ
が「オン」状態となり、前記入力リード線ＶＦＤに供給
された高い電圧が、前記キャパシタに供給され、前記供
給された電圧の一部が、前記フィードバック電圧とし
て、前記第２のセンス増幅器に供給され、前記第２のセンス増幅器が、前記最も高い定義された電
圧に対して「１」を出力し、前記第２の高い電圧に対し
て「０」を出力することを特徴とする請求項１７に記載
のＤＲＡＭ装置。
【請求項１９】入力リード線ＶＦＤと、キャパシタ
と、トランジスタとを有し、前記トランジスタがゲートと、ソースと、ドレインとを
有し、前記ゲートが、前記基準ビットラインに接続されてお
り、前記ドレインが、前記入力リード線Ｖｓｄに接続されて
おり、前記ソースが、前記キャパシタの第１の端子に接続され
ており、前記キャパシタが、前記第２のセンス増幅器に接続され
た第２の端子を有し、前記基準ビットラインが高い状態のとき、前記トランジ
スタが「オン」となり、前記入力リード線ＶＦＤに供給
された高い電圧が、前記キャパシタに供給され、前記供
給された電圧の一部がフィードバック電圧として前記第
２のセンス増幅器に供給され、前記第２のセンス増幅器
が、前記二番目に高い電圧と前記最も低い電圧とに対し
て「０」を出力することを特徴とする請求項１７に記載
の装置。