JPH1098103A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1098103A JPH1098103A JP9176468A JP17646897A JPH1098103A JP H1098103 A JPH1098103 A JP H1098103A JP 9176468 A JP9176468 A JP 9176468A JP 17646897 A JP17646897 A JP 17646897A JP H1098103 A JPH1098103 A JP H1098103A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- conductive layer
- wirings
- semiconductor device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H10W20/077—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers on sidewalls or on top surfaces of conductors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高集積化によって配線間隔が狭まるために、
配線間で発生するクロス漏話現象を防止できる半導体装
置及びその製造方法を提供する。 【解決手段】 半導体基板１０上に形成された絶縁膜１
１上に一定間隔で多数の金属配線１２ａ，１２ｂ，１２
ｃがパターニングされて形成される。金属配線の間隔は
高集化に応じてサブμｍ以下であり配線層の厚さより小
さいので、配線間の寄生容量が増大する。配線層上に第
１層間絶縁膜１３が配線間に埋込まれないよう一定厚さ
に形成される。さらにその上に金属配線が十分埋められ
るようにＡｌ，Ｗ，Ｓｉからなるクロス漏話防止用の導
電層１４が形成される。次に前記絶縁膜１３が露出され
るよう該導電層は選択エッチ平坦化され、その上に第２
層間絶縁膜１５が形成される。金属配線間に前記導電層
が加えられることにより、配線間の寄生容量に起因する
クロス漏話は防止される。
配線間で発生するクロス漏話現象を防止できる半導体装
置及びその製造方法を提供する。 【解決手段】 半導体基板１０上に形成された絶縁膜１
１上に一定間隔で多数の金属配線１２ａ，１２ｂ，１２
ｃがパターニングされて形成される。金属配線の間隔は
高集化に応じてサブμｍ以下であり配線層の厚さより小
さいので、配線間の寄生容量が増大する。配線層上に第
１層間絶縁膜１３が配線間に埋込まれないよう一定厚さ
に形成される。さらにその上に金属配線が十分埋められ
るようにＡｌ，Ｗ，Ｓｉからなるクロス漏話防止用の導
電層１４が形成される。次に前記絶縁膜１３が露出され
るよう該導電層は選択エッチ平坦化され、その上に第２
層間絶縁膜１５が形成される。金属配線間に前記導電層
が加えられることにより、配線間の寄生容量に起因する
クロス漏話は防止される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に配線の間で生じるクロス漏話を防
止することができる多層基板を含む半導体装置及びその
製造方法に関する。
製造方法に関し、特に配線の間で生じるクロス漏話を防
止することができる多層基板を含む半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】半導体半導体装置の高集積化及び高速処
理化に伴って金属配線の間隔がサブマイクロン以下に減
少し、配線の全長がのびるので、配線と配線との間で寄
生キャパシタンスが生じてクロス漏話(cross talk)を引
き起こす。
理化に伴って金属配線の間隔がサブマイクロン以下に減
少し、配線の全長がのびるので、配線と配線との間で寄
生キャパシタンスが生じてクロス漏話(cross talk)を引
き起こす。
【０００３】金属配線の間で生じるクロス漏話現象のた
め、誤動作が行う場合を図１及び図２を参照して説明す
る。
め、誤動作が行う場合を図１及び図２を参照して説明す
る。
【０００４】図１はＣＭＯＳインバータから構成された
バッファの回路図であって、バッファＡとバッファＢは
それぞれの入力端ａ，ｃと出力端ｂ，ｄを備える。バッ
ファＡの出力端ｂの配線とバッファＢの入力端ｃの配線
が長く配列されるのみならず、出力端ｂと入力端ｃとの
間隔が狭く配列されている。
バッファの回路図であって、バッファＡとバッファＢは
それぞれの入力端ａ，ｃと出力端ｂ，ｄを備える。バッ
ファＡの出力端ｂの配線とバッファＢの入力端ｃの配線
が長く配列されるのみならず、出力端ｂと入力端ｃとの
間隔が狭く配列されている。
【０００５】続いて、図２に示すタイミング図を参照し
て、図１のバッファＡとバッファＢの動作を推察する。
て、図１のバッファＡとバッファＢの動作を推察する。
【０００６】図２に示すように、バッファＡの入力端ａ
にＨＩＧＨ状態の信号が印加されると、バッファＡの出
力端ｂにＬＯＷ状態の信号が出力され、バッファＢの入
力端ｃにＬＯＷ状態の信号が印加されると、バッファＢ
の出力端ｄにＨＩＧＨ状態の信号が出力される。尚、バ
ッファＡの入力端ａのＨＩＧＨ状態の信号がＬＯＷ状態
になると、バッファＡの出力端ｂのＬＯＷ状態の信号が
ＨＩＧＨ状態になる。この際、バッファＡの出力端ｂの
配線とバッファＢの入力端ｃの配線の間で寄生キャパシ
タンスによって、クロス漏話現象が発生する。この現象
により、バッファＢの入力端ｃはＬＯＷ状態で一定電圧
Ｖｃ以上に誘起され、バッファＢの出力端ｄはＨＩＧＨ
状態からＬＯＷ状態になって誤動作が行れるので、半導
体装置の信頼性を低下させることになる。
にＨＩＧＨ状態の信号が印加されると、バッファＡの出
力端ｂにＬＯＷ状態の信号が出力され、バッファＢの入
力端ｃにＬＯＷ状態の信号が印加されると、バッファＢ
の出力端ｄにＨＩＧＨ状態の信号が出力される。尚、バ
ッファＡの入力端ａのＨＩＧＨ状態の信号がＬＯＷ状態
になると、バッファＡの出力端ｂのＬＯＷ状態の信号が
ＨＩＧＨ状態になる。この際、バッファＡの出力端ｂの
配線とバッファＢの入力端ｃの配線の間で寄生キャパシ
タンスによって、クロス漏話現象が発生する。この現象
により、バッファＢの入力端ｃはＬＯＷ状態で一定電圧
Ｖｃ以上に誘起され、バッファＢの出力端ｄはＨＩＧＨ
状態からＬＯＷ状態になって誤動作が行れるので、半導
体装置の信頼性を低下させることになる。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、高集積化によって狭まる配線間隔のため、配線の間
で発生するクロス漏話現象を防止することができる半導
体装置及びその製造方法を提供することにある。
は、高集積化によって狭まる配線間隔のため、配線の間
で発生するクロス漏話現象を防止することができる半導
体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に記載の半導体装置は、一定間隔
をおいて配列された多数の配線が上部に形成された半導
体用基板と、該配線層の上部に形成された、前記配線を
絶縁させる絶縁膜と、前記配線の間の絶縁膜内に形成さ
れた導電層とで構成されることを特徴とする。
に、本発明の請求項１に記載の半導体装置は、一定間隔
をおいて配列された多数の配線が上部に形成された半導
体用基板と、該配線層の上部に形成された、前記配線を
絶縁させる絶縁膜と、前記配線の間の絶縁膜内に形成さ
れた導電層とで構成されることを特徴とする。
【０００９】上記目的を達成するために、本発明の請求
項７に記載の半導体装置は、半導体用基板と、前記基板
上に形成された絶縁膜と、前記絶縁膜上に形成され、一
定間隔をおいてパターン化された多数の配線と、前記配
線及び前記配線の間の絶縁膜上に形成された第１層間絶
縁膜と、前記第１層間絶縁膜が形成された前記配線の間
に形成され、且つ前記配線の間のクロス漏話を防止する
ための導電層と、前記導電層及び前記第１層間絶縁膜上
に形成された第２層間絶縁膜とで構成されることを特徴
とする。
項７に記載の半導体装置は、半導体用基板と、前記基板
上に形成された絶縁膜と、前記絶縁膜上に形成され、一
定間隔をおいてパターン化された多数の配線と、前記配
線及び前記配線の間の絶縁膜上に形成された第１層間絶
縁膜と、前記第１層間絶縁膜が形成された前記配線の間
に形成され、且つ前記配線の間のクロス漏話を防止する
ための導電層と、前記導電層及び前記第１層間絶縁膜上
に形成された第２層間絶縁膜とで構成されることを特徴
とする。
【００１０】上記目的を達成するために、本発明による
半導体装置の製造方法は、一定間隔をおいて配列された
多数の配線が半導体用基板の上部に配線層を形成する工
程と、前記配線の露出部分を絶縁する第１絶縁膜を形成
する工程と、前記配線間を埋めるように導電層を形成す
る工程と、前記第１絶縁膜と前記導電層の上部とに第２
絶縁膜を形成する工程とで構成されることを特徴とす
る。
半導体装置の製造方法は、一定間隔をおいて配列された
多数の配線が半導体用基板の上部に配線層を形成する工
程と、前記配線の露出部分を絶縁する第１絶縁膜を形成
する工程と、前記配線間を埋めるように導電層を形成す
る工程と、前記第１絶縁膜と前記導電層の上部とに第２
絶縁膜を形成する工程とで構成されることを特徴とす
る。
【００１１】
【作用】本発明によれば、配線の間にこの配線と絶縁す
るクロス漏話防止用導電層を加えることにより、高集積
化に応じて狭まる配線の間の寄生キャパシタンスによ
り、発生するクロス漏話現象を防止することができる。
るクロス漏話防止用導電層を加えることにより、高集積
化に応じて狭まる配線の間の寄生キャパシタンスによ
り、発生するクロス漏話現象を防止することができる。
【００１２】
【実施例】以下、図３〜図９を参照して本発明の実施例
を説明する。
を説明する。
【００１３】本発明は、これらの実施例に限定されるこ
とはない。
とはない。
【００１４】図３乃至図７は本発明の一実施例によるク
ロス漏話を防止しうる半導体装置の製造方法を説明する
ための断面図である。
ロス漏話を防止しうる半導体装置の製造方法を説明する
ための断面図である。
【００１５】図３に示すように、半導体基板１０の上に
絶縁膜１１が形成され、絶縁膜１１の上に多数の金属配
線１２ａ，１２ｂ，１２ｃが一定間隔をおいてパターニ
ングすることにより形成される。この時、金属配線１２
ａ，１２ｂ，１２ｃの間の間隔は高集積化に応じてサブ
マイクロン以下であって、金属配線１２ａ，１２ｂ，１
２ｃの厚さより小さいので、配線の間の寄生キャパシタ
ンスが大きくなる。
絶縁膜１１が形成され、絶縁膜１１の上に多数の金属配
線１２ａ，１２ｂ，１２ｃが一定間隔をおいてパターニ
ングすることにより形成される。この時、金属配線１２
ａ，１２ｂ，１２ｃの間の間隔は高集積化に応じてサブ
マイクロン以下であって、金属配線１２ａ，１２ｂ，１
２ｃの厚さより小さいので、配線の間の寄生キャパシタ
ンスが大きくなる。
【００１６】図４に示すように、図３の構造の上に第１
層間絶縁膜１３が一定の厚さに形成される。この時、第
１層間絶縁膜１３は金属配線１２ａ，１２ｂ，１２ｃの
間に埋め込まれず、金属配線１２ａ，１２ｂ，１２ｃの
形状と一致して形成されるようにする。
層間絶縁膜１３が一定の厚さに形成される。この時、第
１層間絶縁膜１３は金属配線１２ａ，１２ｂ，１２ｃの
間に埋め込まれず、金属配線１２ａ，１２ｂ，１２ｃの
形状と一致して形成されるようにする。
【００１７】図５に示すように、図４の構造の上にクロ
ス漏話防止用導電層１４が形成される。この際、導電層
１４はアルミニウム、タングステンまたはシリコンなど
から形成され、導電層１４の厚さは金属配線１２ａ，１
２ｂ，１２ｃの間が十分埋められるように設定される。
ス漏話防止用導電層１４が形成される。この際、導電層
１４はアルミニウム、タングステンまたはシリコンなど
から形成され、導電層１４の厚さは金属配線１２ａ，１
２ｂ，１２ｃの間が十分埋められるように設定される。
【００１８】一方、金属配線１２ａ，１２ｂ，１２ｃの
間の間隔が広い場合、導電層１４の厚さは導電層１４の
表面が金属配線１２ａ，１２ｂ，１２ｃの表面より大き
く設定されて平坦化が成されるようにする。
間の間隔が広い場合、導電層１４の厚さは導電層１４の
表面が金属配線１２ａ，１２ｂ，１２ｃの表面より大き
く設定されて平坦化が成されるようにする。
【００１９】図６に示すように、第１層間絶縁膜１３が
露出されるように、導電層１４が選択的にエッチバック
されて平坦化が成される。この際、エッチバックには化
学−機械−研磨(Chemical-Mechanical-Polishing) 技術
が用いられる。
露出されるように、導電層１４が選択的にエッチバック
されて平坦化が成される。この際、エッチバックには化
学−機械−研磨(Chemical-Mechanical-Polishing) 技術
が用いられる。
【００２０】図７に示すように、図６の構造の上に第２
層間絶縁膜１５が形成される。
層間絶縁膜１５が形成される。
【００２１】上述した実施例によれば、金属配線の間で
生じるクロス漏話を防止するための導電層が、金属配線
の間に加えられることにより、配線の間の寄生キャパシ
タンスにより発生するクロス漏話を防止することができ
る。
生じるクロス漏話を防止するための導電層が、金属配線
の間に加えられることにより、配線の間の寄生キャパシ
タンスにより発生するクロス漏話を防止することができ
る。
【００２２】一方、前記実施例ではクロス漏話防止用導
電層が金属配線層の間を埋めるように形成されたが、導
電層を選択的に形成することも可能である。
電層が金属配線層の間を埋めるように形成されたが、導
電層を選択的に形成することも可能である。
【００２３】図８及び図９は本発明の他の実施例による
クロス漏話を防止し得る半導体装置の製造方法を説明す
るための断面図であって、ここではクロス漏話防止用導
電層が金属配線の間に選択的に埋められ、この導電層が
ドライエッチバックによってエッチバックされる。
クロス漏話を防止し得る半導体装置の製造方法を説明す
るための断面図であって、ここではクロス漏話防止用導
電層が金属配線の間に選択的に埋められ、この導電層が
ドライエッチバックによってエッチバックされる。
【００２４】つまり、図８に示すように、半導体基板４
０の上に絶縁膜４１が形成され、絶縁膜４１上に多数の
金属配線４２ａ，４２ｂ，４２ｃが一定間隔をおいてパ
ターニングされて形成される。この時、金属配線４２
ａ，４２ｂ，４２ｃの間の間隔は高集積化に応じてサブ
マイクロン以下であって、金属配線４２ａ，４２ｂ，４
２ｃの厚さより小さいので、配線の間の寄生キャパシタ
ンスが大きくなる。
０の上に絶縁膜４１が形成され、絶縁膜４１上に多数の
金属配線４２ａ，４２ｂ，４２ｃが一定間隔をおいてパ
ターニングされて形成される。この時、金属配線４２
ａ，４２ｂ，４２ｃの間の間隔は高集積化に応じてサブ
マイクロン以下であって、金属配線４２ａ，４２ｂ，４
２ｃの厚さより小さいので、配線の間の寄生キャパシタ
ンスが大きくなる。
【００２５】その後、基板全面に第１層間絶縁膜４３が
一定厚さに形成される。この際、第１層間絶縁膜４３は
金属配線４２ａ，４２ｂ，４２ｃの間に埋め込まない
で、金属配線層４２ａ，４２ｂ，４２ｃの形状と一致し
て形成できるようにする。続いて、第１層間絶縁膜４３
の上にクロス漏話防止用導電層４４が形成される。この
時、金属配線４２ａ，４４ｂ，４４ｃの間は導電層４４
によって埋められることもでき、埋め込まないこともで
きる。例えば、層間絶縁膜４３が形成された金属配線４
２ａ，４２ｂ，４２ｃの間の空間を空の状態に置いてお
くか、または導電層４４で埋めた状態にすることもでき
る。
一定厚さに形成される。この際、第１層間絶縁膜４３は
金属配線４２ａ，４２ｂ，４２ｃの間に埋め込まない
で、金属配線層４２ａ，４２ｂ，４２ｃの形状と一致し
て形成できるようにする。続いて、第１層間絶縁膜４３
の上にクロス漏話防止用導電層４４が形成される。この
時、金属配線４２ａ，４４ｂ，４４ｃの間は導電層４４
によって埋められることもでき、埋め込まないこともで
きる。例えば、層間絶縁膜４３が形成された金属配線４
２ａ，４２ｂ，４２ｃの間の空間を空の状態に置いてお
くか、または導電層４４で埋めた状態にすることもでき
る。
【００２６】図９に示すように、第１層間絶縁膜４３が
露出できるように、導電層４４がドライエッチング工程
の際にエッチバックされる。このエッチバックにより、
導電層４４が金属配線４２ａ，４２ｂ，４２ｃの間に埋
められて形成され、また金属配線４２ｃの側壁にスペー
サ形に形成される。続いて、基板全面に第２層間絶縁膜
４５が形成される。
露出できるように、導電層４４がドライエッチング工程
の際にエッチバックされる。このエッチバックにより、
導電層４４が金属配線４２ａ，４２ｂ，４２ｃの間に埋
められて形成され、また金属配線４２ｃの側壁にスペー
サ形に形成される。続いて、基板全面に第２層間絶縁膜
４５が形成される。
【００２７】前記実施例によれば、金属配線の間で生じ
るクロス漏話を防止するための導電層が、金属配線の間
及び金属配線の側壁に加えられることにより、配線の間
の寄生キャパシタンスにより発生するクロス漏話現象を
防止することができる。
るクロス漏話を防止するための導電層が、金属配線の間
及び金属配線の側壁に加えられることにより、配線の間
の寄生キャパシタンスにより発生するクロス漏話現象を
防止することができる。
【００２８】また、図示は省略しているが、寄生キャパ
シタンスにより発生するクロス漏話現象を減らすため
に、クロス漏話防止用導電層は、フローティングされた
状態のまま存在することもでき、また電源電圧ＶＤＤ或
いは接地電圧ＶＳＳに連結された状態に構成することも
できる。
シタンスにより発生するクロス漏話現象を減らすため
に、クロス漏話防止用導電層は、フローティングされた
状態のまま存在することもでき、また電源電圧ＶＤＤ或
いは接地電圧ＶＳＳに連結された状態に構成することも
できる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
金属配線の間にこの金属配線と絶縁するクロス漏話防止
用導電層を加えることにより、高集積化に応じて狭まる
金属配線の間の寄生キャパシタンスにより発生するクロ
ス漏話現象を防止することができる。
金属配線の間にこの金属配線と絶縁するクロス漏話防止
用導電層を加えることにより、高集積化に応じて狭まる
金属配線の間の寄生キャパシタンスにより発生するクロ
ス漏話現象を防止することができる。
【図１】狭い配線間隔を持つバッファの回路図である。
【図２】図１のバッファの動作タイミング図である。
【図３】本発明の一実施例による半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明の一実施例による半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】本発明の一実施例による半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】本発明の一実施例による半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】本発明の一実施例による半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図８】本発明の他の実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図９】本発明の他の実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
１０，４０ 半導体用基板 １１，４１ 絶縁膜 １２ａ，１２ｂ，１２ｃ，４２ａ，４２ｂ，４２ｃ 金
属配線 １３，４３ 第１層間絶縁膜 １４，４４ 導電層 １５，４５ 第２層間絶縁膜
属配線 １３，４３ 第１層間絶縁膜 １４，４４ 導電層 １５，４５ 第２層間絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】半導体装置の高集積化および高速処理化
に伴って金属配線の間隔がサブマイクロン以下に減少
し、配線の全長がのびるので、配線と配線との間で寄生
キャパシタンスが生じてクロス漏話（ｃｒｏｓｓ ｔａ
ｌｋ）を引き起こす。
に伴って金属配線の間隔がサブマイクロン以下に減少
し、配線の全長がのびるので、配線と配線との間で寄生
キャパシタンスが生じてクロス漏話（ｃｒｏｓｓ ｔａ
ｌｋ）を引き起こす。
Claims (15)
- 【請求項１】 一定間隔をおいて配列された多数の配線
が上部に形成された半導体用基板と、 該配線層の上部に形成された、前記配線を絶縁させる絶
縁膜と、 前記配線の間の絶縁膜内に形成された導電層とで構成さ
れることを特徴とする半導体装置。 - 【請求項２】 前記配線は同一間隔を置いて配列され、
半導体用基板の上に形成されることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記導電層はアルミニウム、タングステ
ン、或いはシリコンから成る群から選択された一つの物
質からなることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記導電層はフローティングされている
ことを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記導電層は電源電圧ＶＤＤに連結され
ることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記導電層は接地電圧ＶＳＳに連結され
ることを特徴とする請求項１記載の半導体装置。 - 【請求項７】 半導体用基板と、 前記基板上に形成された絶縁膜と、 前記絶縁膜上に形成され、一定間隔をおいてパターン化
された多数の配線と、 前記配線及び前記配線の間の絶縁膜上に形成された第１
層間絶縁膜と、 前記第１層間絶縁膜が形成された前記配線の間に形成さ
れ、且つ前記配線の間のクロス漏話を防止するための導
電層と、 前記導電層及び前記第１層間絶縁膜上に形成された第２
層間絶縁膜とで構成されることを特徴とする半導体装
置。 - 【請求項８】 前記導電層はアルミニウム、タングステ
ン、或いはシリコンから成る群から選択された一つの物
質からなることを特徴とする請求項７記載の半導体装
置。 - 【請求項９】 前記導電層は前記第２層間絶縁膜から覆
う配線の間に選択的に形成されたことを特徴とする請求
項７記載の半導体装置。 - 【請求項１０】 一定間隔をおいて配列された多数の配
線が半導体用基板の上部に配線層を形成する工程と、 前記配線の露出部分を絶縁する第１絶縁膜を形成する工
程と、 前記配線間を埋めるように導電層を形成する工程と、 前記第１絶縁膜と前記導電層の上部とに第２絶縁膜を形
成する工程とで構成されることを特徴とする半導体装置
の製造方法。 - 【請求項１１】 前記第１絶縁膜は前記配線との間に空
間が形成できる程度の厚さに形成されることを特徴とす
る請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 前記導電層を形成する工程は、 前記配電間を埋められるように前記第１絶縁膜上に導電
層を形成する工程と、 前記配線上の第１絶縁膜が露出できるように、前記導電
層をエッチバックする工程とで構成されることを特徴と
する請求項１０記載の半導体装置の製造方法。 - 【請求項１３】 前記導電層はアルミニウム、タングス
テン、或いはシリコンから成る群から選択された一つの
物質から形成されることを特徴とする請求項１０記載の
半導体装置の製造方法。 - 【請求項１４】 前記エッチバック工程はＣＭＰ技術を
用いて行うことを特徴とする請求項１０記載の半導体装
置の製造方法。 - 【請求項１５】 前記エッチバック工程はドライエッチ
ング法で行うことを特徴とする請求項１０記載の半導体
装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P25025 | 1996-06-28 | ||
| KR1019960025025A KR980005588A (ko) | 1996-06-28 | 1996-06-28 | 반도체 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098103A true JPH1098103A (ja) | 1998-04-14 |
Family
ID=19464230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9176468A Pending JPH1098103A (ja) | 1996-06-28 | 1997-06-17 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1098103A (ja) |
| KR (1) | KR980005588A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524941B2 (en) | 1998-06-08 | 2003-02-25 | International Business Machines Corporation | Sub-minimum wiring structure |
| JP2008021837A (ja) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | 半導体集積回路とその製造方法 |
-
1996
- 1996-06-28 KR KR1019960025025A patent/KR980005588A/ko not_active Ceased
-
1997
- 1997-06-17 JP JP9176468A patent/JPH1098103A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524941B2 (en) | 1998-06-08 | 2003-02-25 | International Business Machines Corporation | Sub-minimum wiring structure |
| JP2008021837A (ja) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | 半導体集積回路とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980005588A (ko) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3739499B2 (ja) | 本体内の関連した素子、特に電子素子の分離方法 | |
| US6492244B1 (en) | Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices | |
| US6812109B2 (en) | Integrated decoupling capacitors | |
| JP2964537B2 (ja) | 半導体装置およびその製造方法 | |
| US6611059B1 (en) | Integrated circuitry conductive lines | |
| JP2889160B2 (ja) | 集積化表面素子間結線を備えた半導体チップおよび電子モジュールとその製作方法 | |
| JP2000228497A (ja) | 半導体集積回路のキャパシタ製造方法 | |
| US7227214B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH11251316A (ja) | マルチチップ半導体装置の製造方法 | |
| US6309958B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH11154679A (ja) | 半導体装置 | |
| JP3672243B2 (ja) | シリコン・オン・インシュレータ（ｓｏｉ）技術の高ｋおよび低ｋ埋込酸化物のための方法および構造 | |
| JPH11251430A (ja) | 集積回路の中の導電素子を相互に接続する方法とシステム | |
| JP3696706B2 (ja) | 半導体装置の電源線構造 | |
| JP2817752B2 (ja) | 半導体装置の製造方法 | |
| JPH0697300A (ja) | 半導体集積回路の配線間構造 | |
| US6472697B2 (en) | Assorted aluminum wiring design to enhance chip-level performance for deep sub-micron application | |
| JP2757665B2 (ja) | 半導体装置 | |
| JP2705111B2 (ja) | 半導体集積回路の多層配線構造の製造方法 | |
| KR100198635B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPH0653326A (ja) | 半導体装置の製造方法 | |
| JPS63237443A (ja) | 半導体装置 | |
| JP2003017565A (ja) | 半導体素子の層間絶縁膜形成方法 | |
| JP2004515079A (ja) | 小型の半導体構造およびその製造方法 | |
| JP3024878B2 (ja) | マスタスライス型半導体集積回路装置及びその製造方法 |