JPH1098183A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1098183A JPH1098183A JP25337296A JP25337296A JPH1098183A JP H1098183 A JPH1098183 A JP H1098183A JP 25337296 A JP25337296 A JP 25337296A JP 25337296 A JP25337296 A JP 25337296A JP H1098183 A JPH1098183 A JP H1098183A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims description 24
- 238000005468 ion implantation Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 9
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 動作耐圧の向上を可能とする半導体装置とそ
の製造方法を提供する。 【解決手段】 本発明の半導体装置は、ゲート電極４か
ら当該ゲート電極４の他端から離間され、かつ低濃度の
Ｎ−型ドレイン拡散層２に含まれる高濃度のＮ＋型ドレ
イン拡散層６間にまたがる領域に中濃度のＮ型層７を有
するものである。また、本発明の半導体装置の製造方法
は、低濃度のＮ−型ドレイン拡散層２を形成した後にゲ
ート絶縁膜３を介してゲート電極４を形成し、該ゲート
電極４の一端に隣接する高濃度のＮ＋型ソース拡散層５
と、ゲート電極４の他端から離間され、かつ前記Ｎ−型
ドレイン拡散層２に含まれる高濃度のＮ＋型ドレイン拡
散層６とを形成する。そして、少なくとも前記ゲート電
極４の他端から前記Ｎ−型ドレイン拡散層２間にまたが
る領域に中濃度のＮ型層７を形成するものである。
の製造方法を提供する。 【解決手段】 本発明の半導体装置は、ゲート電極４か
ら当該ゲート電極４の他端から離間され、かつ低濃度の
Ｎ−型ドレイン拡散層２に含まれる高濃度のＮ＋型ドレ
イン拡散層６間にまたがる領域に中濃度のＮ型層７を有
するものである。また、本発明の半導体装置の製造方法
は、低濃度のＮ−型ドレイン拡散層２を形成した後にゲ
ート絶縁膜３を介してゲート電極４を形成し、該ゲート
電極４の一端に隣接する高濃度のＮ＋型ソース拡散層５
と、ゲート電極４の他端から離間され、かつ前記Ｎ−型
ドレイン拡散層２に含まれる高濃度のＮ＋型ドレイン拡
散層６とを形成する。そして、少なくとも前記ゲート電
極４の他端から前記Ｎ−型ドレイン拡散層２間にまたが
る領域に中濃度のＮ型層７を形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものであり、更に詳しく言えば、ＬＣ
Ｄドライバーに用いる高電源電圧（ＨＶ−ＶDD）用の高
耐圧ＭＯＳトランジスタの動作耐圧特性の向上を図る技
術に関する。
製造方法に関するものであり、更に詳しく言えば、ＬＣ
Ｄドライバーに用いる高電源電圧（ＨＶ−ＶDD）用の高
耐圧ＭＯＳトランジスタの動作耐圧特性の向上を図る技
術に関する。
【０００２】
【従来の技術】以下で、従来例に係わる半導体装置につ
いて図９に示すＬＤＤ型高耐圧ＭＯＳトランジスタの断
面図を参照しながら説明する。図において、Ｐ型の半導
体基板(Ｐ-Sub）５１上にゲート絶縁膜５２を介してゲ
ート電極５３が形成されている。そして、前記ゲート電
極５３の一端に隣接するようにＮ＋型ソース拡散層５４
が形成されており、チャネル領域５５を介して前記ソー
ス拡散層５４と対向してＮ−型ドレイン拡散層５６が形
成され、更にゲート電極５３の他端から離間され、かつ
Ｎ−型ドレイン拡散層５６に含まれるようにＮ＋型ドレ
イン拡散層５７が形成されている。
いて図９に示すＬＤＤ型高耐圧ＭＯＳトランジスタの断
面図を参照しながら説明する。図において、Ｐ型の半導
体基板(Ｐ-Sub）５１上にゲート絶縁膜５２を介してゲ
ート電極５３が形成されている。そして、前記ゲート電
極５３の一端に隣接するようにＮ＋型ソース拡散層５４
が形成されており、チャネル領域５５を介して前記ソー
ス拡散層５４と対向してＮ−型ドレイン拡散層５６が形
成され、更にゲート電極５３の他端から離間され、かつ
Ｎ−型ドレイン拡散層５６に含まれるようにＮ＋型ドレ
イン拡散層５７が形成されている。
【０００３】従来では、高耐圧化（例えば５０Ｖ〜６０
Ｖ程度）を図るため、低濃度のＮ−型ドレイン拡散層５
６をおよそ１０００℃〜１１００℃程度の熱拡散により
形成し、緩やかな濃度勾配と深く拡散層を形成してい
た。
Ｖ程度）を図るため、低濃度のＮ−型ドレイン拡散層５
６をおよそ１０００℃〜１１００℃程度の熱拡散により
形成し、緩やかな濃度勾配と深く拡散層を形成してい
た。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな構成としてもソース−ドレイン間電圧（ＢＶＤＳ：
ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電
圧が共に高い場合、その動作耐圧であるサステイニング
電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従
来では、せいぜい３０Ｖ程度が限界であった。
うな構成としてもソース−ドレイン間電圧（ＢＶＤＳ：
ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電
圧が共に高い場合、その動作耐圧であるサステイニング
電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従
来では、せいぜい３０Ｖ程度が限界であった。
【０００５】以下、前述したような動作耐圧の低下が発
生するメカニズムについて説明する。このようなＮチャ
ネル型高耐圧ＭＯＳトランジスタでは、図１０、図１１
に示すようにドレイン拡散層５７をコレクタ（Ｎ＋）、
ソース拡散層５４をエミッタ（Ｎ＋）及び半導体基板５
１をベース（Ｐ）とした横型バイポーラトランジスタ６
０が寄生的に形成される。ＯＦＦ時の耐圧であるソース
−ドレイン間電圧ＢＶＤＳが高くても動作耐圧ＶSUS が
低下するのは、この寄生バイポーラトランジスタ６０が
ＯＮするために引き起こされる。これにより、Ｎチャネ
ル型高耐圧ＭＯＳトランジスタ動作領域が限定され、全
域での動作を困難にさせている。
生するメカニズムについて説明する。このようなＮチャ
ネル型高耐圧ＭＯＳトランジスタでは、図１０、図１１
に示すようにドレイン拡散層５７をコレクタ（Ｎ＋）、
ソース拡散層５４をエミッタ（Ｎ＋）及び半導体基板５
１をベース（Ｐ）とした横型バイポーラトランジスタ６
０が寄生的に形成される。ＯＦＦ時の耐圧であるソース
−ドレイン間電圧ＢＶＤＳが高くても動作耐圧ＶSUS が
低下するのは、この寄生バイポーラトランジスタ６０が
ＯＮするために引き起こされる。これにより、Ｎチャネ
ル型高耐圧ＭＯＳトランジスタ動作領域が限定され、全
域での動作を困難にさせている。
【０００６】前記バイポーラトランジスタ６０の動作を
以下に説明する。図１０に示すようにゲート電極５３に
ゲート電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、
ドレイン拡散層５７にコンタクトするドレイン電極（Ｖ
D ）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタ
がＯＮ状態になっている場合、以下に述べる正帰還ルー
プ（図１２参照）が形成される。
以下に説明する。図１０に示すようにゲート電極５３に
ゲート電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、
ドレイン拡散層５７にコンタクトするドレイン電極（Ｖ
D ）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタ
がＯＮ状態になっている場合、以下に述べる正帰還ルー
プ（図１２参照）が形成される。
【０００７】即ち、ドレイン拡散層５７近傍の空乏層
６１で加速されたチャネル領域６２の電子により、空乏
層内でアバランシェ増倍が発生し、電子・ホール対が生
成される。前記ホールが、基板内を流れる（基板電
流：ＩSub ）。前記基板電流（ＩSub ）が、半導体基
板５１内に電位勾配を生み、基板電位を上昇させる。
ソース拡散層５４−基板５１間接合が順方向にバイアス
される。ソース拡散層５４から基板５１に電子が注入
される。注入された電子がドレイン拡散層５７に到達
し、更にアバランシェ増倍を起こす。
６１で加速されたチャネル領域６２の電子により、空乏
層内でアバランシェ増倍が発生し、電子・ホール対が生
成される。前記ホールが、基板内を流れる（基板電
流：ＩSub ）。前記基板電流（ＩSub ）が、半導体基
板５１内に電位勾配を生み、基板電位を上昇させる。
ソース拡散層５４−基板５１間接合が順方向にバイアス
される。ソース拡散層５４から基板５１に電子が注入
される。注入された電子がドレイン拡散層５７に到達
し、更にアバランシェ増倍を起こす。
【０００８】このように〜の正帰還が形成されるこ
とにより、大電流が装置内を流れ、装置が破壊される。
従って、Ｎチャネル型高耐圧ＭＯＳトランジスタの設計
においては、前述した現象を考慮して条件設定が行われ
る。先ず、第１に基板電流（ＩSub ）が大きくなると動
作耐圧（ＶSUS ）が小さくなるので、基板電流（ＩSub
）を減らすトランジスタ構造とし、第２に実使用領域
での基板電流（ＩSub ）を減らすように条件を決定す
る。
とにより、大電流が装置内を流れ、装置が破壊される。
従って、Ｎチャネル型高耐圧ＭＯＳトランジスタの設計
においては、前述した現象を考慮して条件設定が行われ
る。先ず、第１に基板電流（ＩSub ）が大きくなると動
作耐圧（ＶSUS ）が小さくなるので、基板電流（ＩSub
）を減らすトランジスタ構造とし、第２に実使用領域
での基板電流（ＩSub ）を減らすように条件を決定す
る。
【０００９】図４は基板電流（ＩSub ）−ゲート電圧
（ＶG ）特性図であり、図において、従来のＮチャネル
型高耐圧ＭＯＳトランジスタ（図中点線で示す。）で
は、基板電流（ＩSub ）のダブルハンプ特性が現れ、特
にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub
）が上昇している。そのため、図５のドレイン電流
（ＩD）−ドレイン電圧（ＶD ）特性図や図６の動作耐
圧を示す特性図に示すように動作耐圧（ＶSUS ）が低か
った。
（ＶG ）特性図であり、図において、従来のＮチャネル
型高耐圧ＭＯＳトランジスタ（図中点線で示す。）で
は、基板電流（ＩSub ）のダブルハンプ特性が現れ、特
にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub
）が上昇している。そのため、図５のドレイン電流
（ＩD）−ドレイン電圧（ＶD ）特性図や図６の動作耐
圧を示す特性図に示すように動作耐圧（ＶSUS ）が低か
った。
【００１０】前述したようなダブルハンプ特性が現れる
のは、高いゲート電圧（ＶG ）領域において、空乏層が
Ｎ＋ドレイン拡散層近傍まで広がり、そこに電界が集中
するためである。また、動作耐圧（ＶSUS ）の向上を図
るため図６に示すようにイオン注入量を増やし、Ｎ−型
ドレイン拡散層の濃度を高めることも考えられるが、図
中に白丸で示したように従来の半導体装置では、十分な
耐圧の向上が図れなかった。また、逆に図９に示すＮ−
型ドレイン拡散層５６の端部Ａの濃度も上がるため、空
乏層がチャネル領域５５方向に、より広がることによる
短チャネル効果の増大、そして基板電流（ＩSub ）のピ
ーク値の増加によるスナップバック現象の増大、更に
は、ソース−ドレイン間電圧（ＢＶＤＳ）の低下等の問
題が発生することになり、従来、動作耐圧の向上を図る
ための有効な手段がなかった。
のは、高いゲート電圧（ＶG ）領域において、空乏層が
Ｎ＋ドレイン拡散層近傍まで広がり、そこに電界が集中
するためである。また、動作耐圧（ＶSUS ）の向上を図
るため図６に示すようにイオン注入量を増やし、Ｎ−型
ドレイン拡散層の濃度を高めることも考えられるが、図
中に白丸で示したように従来の半導体装置では、十分な
耐圧の向上が図れなかった。また、逆に図９に示すＮ−
型ドレイン拡散層５６の端部Ａの濃度も上がるため、空
乏層がチャネル領域５５方向に、より広がることによる
短チャネル効果の増大、そして基板電流（ＩSub ）のピ
ーク値の増加によるスナップバック現象の増大、更に
は、ソース−ドレイン間電圧（ＢＶＤＳ）の低下等の問
題が発生することになり、従来、動作耐圧の向上を図る
ための有効な手段がなかった。
【００１１】従って、本発明では動作耐圧の向上を可能
とする半導体装置とその製造方法を提供することを目的
とする。
とする半導体装置とその製造方法を提供することを目的
とする。
【００１２】
【課題を解決するための手段】そこで、本発明の半導体
装置は、ゲート電極から当該ゲート電極の他端から離間
され、かつ低濃度の逆導電型ドレイン拡散層に含まれる
高濃度の逆導電型ドレイン拡散層間にまたがる領域に中
濃度の逆導電型層を具備するものである。また、本発明
の半導体装置の製造方法は、低濃度の逆導電型ドレイン
拡散層を形成した後にゲート絶縁膜を介してゲート電極
を形成する。次に、前記ゲート電極の一端に隣接する高
濃度の逆導電型ソース拡散層と、前記ゲート電極の他端
から離間され、かつ前記低濃度の逆導電型ドレイン拡散
層に含まれる高濃度の逆導電型ドレイン拡散層とを形成
する。続いて、少なくとも前記ゲート電極の他端から前
記低濃度の逆導電型ドレイン拡散層間にまたがる領域に
中濃度の逆導電型層を形成するものである。
装置は、ゲート電極から当該ゲート電極の他端から離間
され、かつ低濃度の逆導電型ドレイン拡散層に含まれる
高濃度の逆導電型ドレイン拡散層間にまたがる領域に中
濃度の逆導電型層を具備するものである。また、本発明
の半導体装置の製造方法は、低濃度の逆導電型ドレイン
拡散層を形成した後にゲート絶縁膜を介してゲート電極
を形成する。次に、前記ゲート電極の一端に隣接する高
濃度の逆導電型ソース拡散層と、前記ゲート電極の他端
から離間され、かつ前記低濃度の逆導電型ドレイン拡散
層に含まれる高濃度の逆導電型ドレイン拡散層とを形成
する。続いて、少なくとも前記ゲート電極の他端から前
記低濃度の逆導電型ドレイン拡散層間にまたがる領域に
中濃度の逆導電型層を形成するものである。
【００１３】更に、本発明の半導体装置は、フィールド
酸化膜上に延在して形成されたゲート電極と、前記フィ
ールド酸化膜下に形成された低濃度の逆導電型ドレイン
拡散層と該ドレイン拡散層に連なるように形成された中
濃度の逆導電型ドレイン拡散層と、前記ゲート電極の他
端から離間され、かつ前記中濃度の逆導電型ドレイン拡
散層に含まれる高濃度の逆導電型ドレイン拡散層とを具
備するものである。
酸化膜上に延在して形成されたゲート電極と、前記フィ
ールド酸化膜下に形成された低濃度の逆導電型ドレイン
拡散層と該ドレイン拡散層に連なるように形成された中
濃度の逆導電型ドレイン拡散層と、前記ゲート電極の他
端から離間され、かつ前記中濃度の逆導電型ドレイン拡
散層に含まれる高濃度の逆導電型ドレイン拡散層とを具
備するものである。
【００１４】
【発明の実施の形態】以下、本発明の高耐圧ＭＯＳトラ
ンジスタの一実施例について、その製造方法を示す図面
を参照しながら説明する。先ず、図１に示すように一導
電型、例えばＰ型の半導体基板１に例えばリンイオン
（31Ｐ+ ）を注入量６Ｅ１２／ｃｍ2 （尚、６Ｅ１２は
６かける１０の１２乗の意であり、以下同様である。）
の条件でイオン注入し、これをおよそ１１００℃で２時
間熱拡散することにより、Ｎ−型ドレイン拡散層２を形
成し、その後半導体基板１上の全面におよそ１０００Å
の膜厚のゲート絶縁膜３を形成する。
ンジスタの一実施例について、その製造方法を示す図面
を参照しながら説明する。先ず、図１に示すように一導
電型、例えばＰ型の半導体基板１に例えばリンイオン
（31Ｐ+ ）を注入量６Ｅ１２／ｃｍ2 （尚、６Ｅ１２は
６かける１０の１２乗の意であり、以下同様である。）
の条件でイオン注入し、これをおよそ１１００℃で２時
間熱拡散することにより、Ｎ−型ドレイン拡散層２を形
成し、その後半導体基板１上の全面におよそ１０００Å
の膜厚のゲート絶縁膜３を形成する。
【００１５】次に、全面に例えばポリシリコン膜を形成
した後に、当該ポリシリコン膜を周知のパターニング技
術を用いてパターニングして、図２に示すように一端が
前記Ｎ−型ドレイン拡散層２上に延在するおよそ４００
０Åの膜厚のゲート電極４を形成する。そして、図示し
ないレジスト膜をマスクにして例えばリンイオン（31Ｐ
+ ）をおよそ加速電圧８０ＫｅＶ、注入量６Ｅ１５／ｃ
ｍ2 の条件でイオン注入し、図２に示すように前記ゲー
ト電極４の一端に隣接するＮ＋型ソース拡散層５と、該
ゲート電極４の他端から離間され、かつ前記Ｎ−型ドレ
イン拡散層２に含まれるＮ＋型ドレイン拡散層６とを形
成する。
した後に、当該ポリシリコン膜を周知のパターニング技
術を用いてパターニングして、図２に示すように一端が
前記Ｎ−型ドレイン拡散層２上に延在するおよそ４００
０Åの膜厚のゲート電極４を形成する。そして、図示し
ないレジスト膜をマスクにして例えばリンイオン（31Ｐ
+ ）をおよそ加速電圧８０ＫｅＶ、注入量６Ｅ１５／ｃ
ｍ2 の条件でイオン注入し、図２に示すように前記ゲー
ト電極４の一端に隣接するＮ＋型ソース拡散層５と、該
ゲート電極４の他端から離間され、かつ前記Ｎ−型ドレ
イン拡散層２に含まれるＮ＋型ドレイン拡散層６とを形
成する。
【００１６】続いて、例えばリンイオン（31Ｐ+ ）をお
よそ加速電圧１６０ＫｅＶ、注入量２Ｅ１２／ｃｍ2 の
条件でイオン注入し、図３に示すように前記ゲート電極
４の他端から前記Ｎ−型ドレイン拡散層２に含まれるＮ
＋型ドレイン拡散層６近傍に中濃度のＮ型層７を形成す
る。この工程により、チャネル側ドレイン拡散層端部の
濃度をＮ−型ドレイン拡散層２により低濃度に保ったま
ま中濃度のＮ型層７でＮ＋型ドレイン拡散層６を取り囲
むことができる。
よそ加速電圧１６０ＫｅＶ、注入量２Ｅ１２／ｃｍ2 の
条件でイオン注入し、図３に示すように前記ゲート電極
４の他端から前記Ｎ−型ドレイン拡散層２に含まれるＮ
＋型ドレイン拡散層６近傍に中濃度のＮ型層７を形成す
る。この工程により、チャネル側ドレイン拡散層端部の
濃度をＮ−型ドレイン拡散層２により低濃度に保ったま
ま中濃度のＮ型層７でＮ＋型ドレイン拡散層６を取り囲
むことができる。
【００１７】以上説明したように前記高濃度のＮ＋型ド
レイン拡散層６を中濃度のＮ型層７で取り囲み、Ｎ＋型
ドレイン拡散層まで空乏層が伸びることのないようにし
たことで、図４に実線で示すように本発明の半導体装置
はダブルハンプ特性が消え、高いゲート電圧（ＶG ）領
域での基板電流（ＩSub ）を減少させられる。これによ
り、図５、図６に示すように動作耐圧（ＶSUS ）が向上
する。特に、高いゲート電圧（ＶG ）、高いドレイン電
流（ＩD ）領域での著しい耐圧向上が図れる。
レイン拡散層６を中濃度のＮ型層７で取り囲み、Ｎ＋型
ドレイン拡散層まで空乏層が伸びることのないようにし
たことで、図４に実線で示すように本発明の半導体装置
はダブルハンプ特性が消え、高いゲート電圧（ＶG ）領
域での基板電流（ＩSub ）を減少させられる。これによ
り、図５、図６に示すように動作耐圧（ＶSUS ）が向上
する。特に、高いゲート電圧（ＶG ）、高いドレイン電
流（ＩD ）領域での著しい耐圧向上が図れる。
【００１８】次に、本発明の他の実施の形態について説
明する。本実施の形態の半導体装置は、フィールド酸化
膜形成前に低濃度のＮ−型ドレイン拡散層形成用のイオ
ン注入を行い、フィールド酸化膜下と活性領域間に濃度
分布を持たせたことを特徴とする。即ち、図７に示すよ
うに周知のＬＯＣＯＳ（Local oxidation of silicon）
法により形成されたフィールド酸化膜１２を含んだ領域
に低濃度のＮ−型ドレイン拡散層１３が形成されてい
る。前記ドレイン拡散層１３のフィールド酸化膜１２下
は、当該ドレイン拡散層１３内の他の領域に比べ濃度が
低く形成されている。即ち、先ず前記ドレイン拡散層１
３の形成領域にリンイオン（31Ｐ+ ）を注入量４Ｅ１２
／ｃｍ2 乃至６Ｅ１２／ｃｍ2 の条件でイオン注入し、
またフィールド酸化膜１２の形成領域下にチャネルスト
ッパ層形成用のイオン注入を行った後に、フィールド酸
化を行うことで、前記フィールド酸化膜１２の成長部分
で酸化時にリンイオン（31Ｐ+ ）がフィールド酸化膜１
２に取り込まれることにより、該フィールド酸化膜１２
下に低濃度化したＮ−−型ドレイン拡散層１３Ａが形成
され、該Ｎ−−型ドレイン拡散層１３Ａ（フィールド酸
化膜１２の他端）からＮ−−型ドレイン拡散層１３Ａよ
り幾分濃度の高いＮ−型ドレイン拡散層１３が連なるよ
うにして形成されている。
明する。本実施の形態の半導体装置は、フィールド酸化
膜形成前に低濃度のＮ−型ドレイン拡散層形成用のイオ
ン注入を行い、フィールド酸化膜下と活性領域間に濃度
分布を持たせたことを特徴とする。即ち、図７に示すよ
うに周知のＬＯＣＯＳ（Local oxidation of silicon）
法により形成されたフィールド酸化膜１２を含んだ領域
に低濃度のＮ−型ドレイン拡散層１３が形成されてい
る。前記ドレイン拡散層１３のフィールド酸化膜１２下
は、当該ドレイン拡散層１３内の他の領域に比べ濃度が
低く形成されている。即ち、先ず前記ドレイン拡散層１
３の形成領域にリンイオン（31Ｐ+ ）を注入量４Ｅ１２
／ｃｍ2 乃至６Ｅ１２／ｃｍ2 の条件でイオン注入し、
またフィールド酸化膜１２の形成領域下にチャネルスト
ッパ層形成用のイオン注入を行った後に、フィールド酸
化を行うことで、前記フィールド酸化膜１２の成長部分
で酸化時にリンイオン（31Ｐ+ ）がフィールド酸化膜１
２に取り込まれることにより、該フィールド酸化膜１２
下に低濃度化したＮ−−型ドレイン拡散層１３Ａが形成
され、該Ｎ−−型ドレイン拡散層１３Ａ（フィールド酸
化膜１２の他端）からＮ−−型ドレイン拡散層１３Ａよ
り幾分濃度の高いＮ−型ドレイン拡散層１３が連なるよ
うにして形成されている。
【００１９】そして、前記フィールド酸化膜１２上に延
在するようにゲート絶縁膜１４を介してゲート電極１５
が形成され、更に、前記ゲート電極１５の一端に隣接す
るように高濃度のＮ＋型ソース拡散層１６が形成され、
またゲート電極１５の他端から離間され、かつ前記Ｎ型
ドレイン拡散層１３に含まれる高濃度のＮ＋型ドレイン
拡散層１７が形成されている。
在するようにゲート絶縁膜１４を介してゲート電極１５
が形成され、更に、前記ゲート電極１５の一端に隣接す
るように高濃度のＮ＋型ソース拡散層１６が形成され、
またゲート電極１５の他端から離間され、かつ前記Ｎ型
ドレイン拡散層１３に含まれる高濃度のＮ＋型ドレイン
拡散層１７が形成されている。
【００２０】このようにして形成された半導体装置の濃
度分布は、図８に示すようにチャネル側のドレイン端部
ＡからＮ＋型ドレイン拡散層１７に向かって徐々に濃度
を上げることができ、Ｎ−型ドレイン拡散層１３の端部
Ａの濃度を下げる（Ｎ−−型ドレイン拡散層１３Ａ）こ
とで、ソース−ドレイン間電圧（ＢＶＤＳ）を確保する
と共に、動作耐圧（ＶSUS ）を向上できる。
度分布は、図８に示すようにチャネル側のドレイン端部
ＡからＮ＋型ドレイン拡散層１７に向かって徐々に濃度
を上げることができ、Ｎ−型ドレイン拡散層１３の端部
Ａの濃度を下げる（Ｎ−−型ドレイン拡散層１３Ａ）こ
とで、ソース−ドレイン間電圧（ＢＶＤＳ）を確保する
と共に、動作耐圧（ＶSUS ）を向上できる。
【００２１】このように本発明の他の実施の形態である
半導体装置は、フィールド酸化前にＮ−型ドレイン拡散
層形成用のイオン注入を行うことで、フィールド酸化膜
１２下と活性領域に濃度分布を持たせることができ、作
業性が良い。更に、前述した構造の半導体装置におい
て、更に動作耐圧（ＶSUS ）を上げる場合には、Ｎ＋型
ドレイン拡散層１７を取り囲むように前述した第１の実
施の形態で示した低濃度のＮ型層７を追加することで、
より一層の動作耐圧（ＶSUS ）の向上が図れる。
半導体装置は、フィールド酸化前にＮ−型ドレイン拡散
層形成用のイオン注入を行うことで、フィールド酸化膜
１２下と活性領域に濃度分布を持たせることができ、作
業性が良い。更に、前述した構造の半導体装置におい
て、更に動作耐圧（ＶSUS ）を上げる場合には、Ｎ＋型
ドレイン拡散層１７を取り囲むように前述した第１の実
施の形態で示した低濃度のＮ型層７を追加することで、
より一層の動作耐圧（ＶSUS ）の向上が図れる。
【００２２】
【発明の効果】以上、本発明によればゲート電極から当
該ゲート電極の他端から離間され、かつ低濃度の逆導電
型ドレイン拡散層に含まれる高濃度の逆導電型ドレイン
拡散層間にまたがる領域に中濃度の逆導電型層を形成す
ることで、動作耐圧の向上が図れる。
該ゲート電極の他端から離間され、かつ低濃度の逆導電
型ドレイン拡散層に含まれる高濃度の逆導電型ドレイン
拡散層間にまたがる領域に中濃度の逆導電型層を形成す
ることで、動作耐圧の向上が図れる。
【図１】本発明の一実施の形態の半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の一実施の形態の半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の一実施の形態の半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の半導体装置及び従来の半導体装置のお
のおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性
を示す図である。
のおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性
を示す図である。
【図５】本発明の半導体装置及び従来の半導体装置のド
レイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す
図である。
レイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す
図である。
【図６】本発明の半導体装置及び従来の半導体装置の動
作耐圧を示す図である。
作耐圧を示す図である。
【図７】本発明の他の実施の形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図８】本発明の他の実施の形態の半導体装置の基板濃
度分布を示す図である。
度分布を示す図である。
【図９】従来の半導体装置を示す断面図である。
【図１０】従来の動作耐圧低下のメカニズムを説明する
ための半導体装置の断面図である。
ための半導体装置の断面図である。
【図１１】従来の寄生バイポーラトランジスタの等価回
路を示す図である。
路を示す図である。
【図１２】従来の動作耐圧低下のメカニズムを説明する
ための正帰還ループを示す図である。
ための正帰還ループを示す図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス拡散層と、 チャネル領域を介して前記ソース拡散層と対向して形成
された低濃度の逆導電型ドレイン拡散層と、 前記ゲート電極の他端から離間され、かつ前記低濃度の
逆導電型ドレイン拡散層に含まれる高濃度の逆導電型ド
レイン拡散層と、 少なくとも前記ゲート電極から前記高濃度の逆導電型ド
レイン拡散層間にまたがる領域に形成された中濃度の逆
導電型層とを具備することを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板上に低濃度の逆導
電型ドレイン拡散層をイオン注入により形成する工程
と、 前記半導体基板全面にゲート絶縁膜を形成する工程と、 全面にポリシリコン膜を形成した後にパターニングして
少なくとも前記ドレイン拡散層上方にオーバーラップす
るゲート電極を形成する工程と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス拡散層と、前記ゲート電極の他端から離間され、かつ
前記低濃度の逆導電型ドレイン拡散層に含まれる高濃度
の逆導電型ドレイン拡散層とをイオン注入により形成す
る工程と、 少なくとも前記ゲート電極の他端から前記低濃度の逆導
電型ドレイン拡散層間にまたがる領域に中濃度の逆導電
型層をイオン注入により形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 一導電型の半導体基板上に形成されたフ
ィールド酸化膜上に延在して形成されたゲート電極と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス拡散層と、 チャネル領域を介して前記ソース拡散層と対向し、かつ
前記フィールド酸化膜下に形成された低濃度の逆導電型
ドレイン拡散層と該ドレイン拡散層に連なるように形成
された中濃度の逆導電型ドレイン拡散層と、 前記ゲート電極の他端から離間され、かつ前記中濃度の
逆導電型ドレイン拡散層に含まれる高濃度の逆導電型ド
レイン拡散層とを具備することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25337296A JP3369862B2 (ja) | 1996-09-25 | 1996-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25337296A JP3369862B2 (ja) | 1996-09-25 | 1996-09-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098183A true JPH1098183A (ja) | 1998-04-14 |
| JP3369862B2 JP3369862B2 (ja) | 2003-01-20 |
Family
ID=17250447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25337296A Expired - Fee Related JP3369862B2 (ja) | 1996-09-25 | 1996-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3369862B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140318A (ja) * | 2004-11-12 | 2006-06-01 | Kawasaki Microelectronics Kk | 半導体集積回路の製造方法および半導体集積回路 |
| US7294551B2 (en) | 2000-10-19 | 2007-11-13 | Sanyo Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2010010309A (ja) * | 2008-06-25 | 2010-01-14 | Fujitsu Microelectronics Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2010225636A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1996
- 1996-09-25 JP JP25337296A patent/JP3369862B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7294551B2 (en) | 2000-10-19 | 2007-11-13 | Sanyo Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2006140318A (ja) * | 2004-11-12 | 2006-06-01 | Kawasaki Microelectronics Kk | 半導体集積回路の製造方法および半導体集積回路 |
| JP2010010309A (ja) * | 2008-06-25 | 2010-01-14 | Fujitsu Microelectronics Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2010225636A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US8603874B2 (en) | 2009-03-19 | 2013-12-10 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US8741724B2 (en) | 2009-03-19 | 2014-06-03 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3369862B2 (ja) | 2003-01-20 |
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