JPH1098245A - コンデンサ、コンデンサ内蔵基板及びその製造方法 - Google Patents
コンデンサ、コンデンサ内蔵基板及びその製造方法Info
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- JPH1098245A JPH1098245A JP8271899A JP27189996A JPH1098245A JP H1098245 A JPH1098245 A JP H1098245A JP 8271899 A JP8271899 A JP 8271899A JP 27189996 A JP27189996 A JP 27189996A JP H1098245 A JPH1098245 A JP H1098245A
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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- Y02E60/13—Energy storage using capacitors
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- Ceramic Capacitors (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 小容量でしかもその容量調整が容易なコンデ
ンサと、それを用いたコンデンサ内蔵基板を提供する。 【解決手段】 コンデンサ内蔵基板１において、第一の
コンデンサ３は、セラミック基板２中に内蔵された内蔵
電極１１と、その内蔵電極１１と対向する位置におい
て、基板２の表面に形成された表面電極１２とを備え、
それらの間に挟まれた基板部分が誘電体層２ａとされ
る。また、第二のコンデンサ４は、基板表面に形成され
た下部電極１３と、その下部電極１３に対し積層された
誘電体薄膜１４及び上部電極１５とを備え、第一のコン
デンサ３より大きい静電容量を有する。大容量の第二の
コンデンサ４に対し、低容量の第一のコンデンサ３を組
み合わせ、その第一のコンデンサ３の静電容量を調整す
ることで、コンデンサ内蔵基板１の全体の静電容量を精
密に制御することができる。
ンサと、それを用いたコンデンサ内蔵基板を提供する。 【解決手段】 コンデンサ内蔵基板１において、第一の
コンデンサ３は、セラミック基板２中に内蔵された内蔵
電極１１と、その内蔵電極１１と対向する位置におい
て、基板２の表面に形成された表面電極１２とを備え、
それらの間に挟まれた基板部分が誘電体層２ａとされ
る。また、第二のコンデンサ４は、基板表面に形成され
た下部電極１３と、その下部電極１３に対し積層された
誘電体薄膜１４及び上部電極１５とを備え、第一のコン
デンサ３より大きい静電容量を有する。大容量の第二の
コンデンサ４に対し、低容量の第一のコンデンサ３を組
み合わせ、その第一のコンデンサ３の静電容量を調整す
ることで、コンデンサ内蔵基板１の全体の静電容量を精
密に制御することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンデンサとそれ
を用いたコンデンサ内蔵基板、及びコンデンサの製造方
法に関する。
を用いたコンデンサ内蔵基板、及びコンデンサの製造方
法に関する。
【０００２】
【従来の技術】従来、混成集積回路等に用いられる薄膜
コンデンサとして、例えばアルミナ等のセラミック基板
上にスパッタ等により下部電極となる金属膜を形成し、
その表面にさらに酸化タンタルや二酸化硅素等の誘電体
膜を高周波スパッタ法あるいは反応性スパッタ法等によ
り形成し、さらにその表面に上部電極としての金属膜を
形成した構造のものが知られている。一方、下部電極と
なる金属膜としてタンタルを使用し、その表面部分を陽
極酸化することにより誘電体層としての酸化タンタル膜
を形成する構成のものも知られている。
コンデンサとして、例えばアルミナ等のセラミック基板
上にスパッタ等により下部電極となる金属膜を形成し、
その表面にさらに酸化タンタルや二酸化硅素等の誘電体
膜を高周波スパッタ法あるいは反応性スパッタ法等によ
り形成し、さらにその表面に上部電極としての金属膜を
形成した構造のものが知られている。一方、下部電極と
なる金属膜としてタンタルを使用し、その表面部分を陽
極酸化することにより誘電体層としての酸化タンタル膜
を形成する構成のものも知られている。
【０００３】
【発明が解決しようとする課題】ところで、上述のよう
な薄膜コンデンサは、誘電体層の膜厚が小さいため電極
単位面積当たりの静電容量が比較的大きい。一般に、コ
ンデンサの静電容量の精度を高めるためには、電極面積
を精密に制御する必要があるが、上記薄膜コンデンサに
おいては、電極の単位面積当りの静電容量が大きいた
め、フォトリソグラフ等の手法を用いたとしても、電極
面積による容量の微調整には一定の限界があるのが実情
である。この場合、形成された電極の一部を、レーザー
トリミング等の後加工により除去して容量調整を行う方
法も考えられるが、誘電体層の厚さが小さいため短絡等
の問題が生じやすく適用は困難である。また、上記薄膜
コンデンサの構成は、小容量のコンデンサには本質的に
不向きであり、結果として幅広い静電容量の範囲がカバ
ーできない欠点もある。
な薄膜コンデンサは、誘電体層の膜厚が小さいため電極
単位面積当たりの静電容量が比較的大きい。一般に、コ
ンデンサの静電容量の精度を高めるためには、電極面積
を精密に制御する必要があるが、上記薄膜コンデンサに
おいては、電極の単位面積当りの静電容量が大きいた
め、フォトリソグラフ等の手法を用いたとしても、電極
面積による容量の微調整には一定の限界があるのが実情
である。この場合、形成された電極の一部を、レーザー
トリミング等の後加工により除去して容量調整を行う方
法も考えられるが、誘電体層の厚さが小さいため短絡等
の問題が生じやすく適用は困難である。また、上記薄膜
コンデンサの構成は、小容量のコンデンサには本質的に
不向きであり、結果として幅広い静電容量の範囲がカバ
ーできない欠点もある。
【０００４】本発明の課題は、小容量でしかもその容量
調整が容易なコンデンサとその製造方法、及び幅広い静
電容量の範囲をカバーでき、しかもその容量の精密調整
が容易なコンデンサ内蔵基板を提供することにある。
調整が容易なコンデンサとその製造方法、及び幅広い静
電容量の範囲をカバーでき、しかもその容量の精密調整
が容易なコンデンサ内蔵基板を提供することにある。
【０００５】
【課題を解決するための手段及び作用・効果】上述の課
題を解決するために、本発明のコンデンサは、セラミッ
ク基板中に内蔵された内蔵電極と、その内蔵電極と対向
する位置において、セラミック基板の表面に形成された
表面電極とを備え、それら内蔵電極と表面電極との間に
挟まれたセラミック基板部分を誘電体層としたことを特
徴とする。このように構成されたコンデンサによれば、
誘電体層を形成するのがセラミック基板の一部分であ
り、電極間距離を比較的大きくできるので、容量の小さ
いコンデンサを容易に得ることができる。
題を解決するために、本発明のコンデンサは、セラミッ
ク基板中に内蔵された内蔵電極と、その内蔵電極と対向
する位置において、セラミック基板の表面に形成された
表面電極とを備え、それら内蔵電極と表面電極との間に
挟まれたセラミック基板部分を誘電体層としたことを特
徴とする。このように構成されたコンデンサによれば、
誘電体層を形成するのがセラミック基板の一部分であ
り、電極間距離を比較的大きくできるので、容量の小さ
いコンデンサを容易に得ることができる。
【０００６】例えば、セラミック基板の材質をアルミナ
を主体に構成した場合、誘電体層の厚さは２０〜２００
μmの範囲で調整することが望ましい。誘電体層の厚さ
が２０μm未満になると、基板の製造に使用されるセラ
ミック成形体の厚さが薄くなり、ひいてはコンデンサの
製造が困難となる。また、厚さが２００μmを超えると
コンデンサの静電容量が十分に確保できなくなる。この
場合、コンデンサの静電容量は、内蔵電極と表面電極と
の対向部分の単位面積当りで、おおむね０．４〜４ｐＦ
／mm2の範囲で調整することができる。なお、誘電体層
の厚さは、より望ましくは４０〜１００μmの範囲で調
整するのがよく、この場合のコンデンサの静電容量の範
囲は０．８〜２ｐＦ／mm2程度となる。また、誘電体層
（あるいはセラミック基板）の材質は、アルミナ以外に
窒化アルミニウム、ガラスセラミック、ムライト等を使
用することができる。
を主体に構成した場合、誘電体層の厚さは２０〜２００
μmの範囲で調整することが望ましい。誘電体層の厚さ
が２０μm未満になると、基板の製造に使用されるセラ
ミック成形体の厚さが薄くなり、ひいてはコンデンサの
製造が困難となる。また、厚さが２００μmを超えると
コンデンサの静電容量が十分に確保できなくなる。この
場合、コンデンサの静電容量は、内蔵電極と表面電極と
の対向部分の単位面積当りで、おおむね０．４〜４ｐＦ
／mm2の範囲で調整することができる。なお、誘電体層
の厚さは、より望ましくは４０〜１００μmの範囲で調
整するのがよく、この場合のコンデンサの静電容量の範
囲は０．８〜２ｐＦ／mm2程度となる。また、誘電体層
（あるいはセラミック基板）の材質は、アルミナ以外に
窒化アルミニウム、ガラスセラミック、ムライト等を使
用することができる。
【０００７】セラミック基板は、複数の板状のセラミッ
ク成形体（例えばセラミックグリーンシート等の粉末成
形体）を積層して焼成・一体化したものとすることがで
き、内蔵電極は、それらセラミック成形体の間に印刷・
形成された導電性材料の電極パターンを、セラミック成
形体とともに焼成したものとすることができる。この場
合、表面電極は、上記焼成後においてセラミック基板上
に形成することができ、その形成方法としては、高周波
スパッタ法や真空蒸着等の各種気相成膜法、あるいは無
電解メッキ等の化学メッキ法を使用することができるほ
か、焼成後の基板上に導電性材料を用いて電極パターン
を印刷し、その後これを所定の温度で基板に焼き付けて
電極とする方法も可能である。なお、表面電極は多層金
属膜として構成することもでき、この場合は、各層の少
なくとも一部のもの同士を、互いに異なる成膜法により
形成するようにしてもよい。
ク成形体（例えばセラミックグリーンシート等の粉末成
形体）を積層して焼成・一体化したものとすることがで
き、内蔵電極は、それらセラミック成形体の間に印刷・
形成された導電性材料の電極パターンを、セラミック成
形体とともに焼成したものとすることができる。この場
合、表面電極は、上記焼成後においてセラミック基板上
に形成することができ、その形成方法としては、高周波
スパッタ法や真空蒸着等の各種気相成膜法、あるいは無
電解メッキ等の化学メッキ法を使用することができるほ
か、焼成後の基板上に導電性材料を用いて電極パターン
を印刷し、その後これを所定の温度で基板に焼き付けて
電極とする方法も可能である。なお、表面電極は多層金
属膜として構成することもでき、この場合は、各層の少
なくとも一部のもの同士を、互いに異なる成膜法により
形成するようにしてもよい。
【０００８】例えば、基板表面にフォトレジストを用い
て電極パターンを転写し、そのパターンに基づいて気相
成膜法等により表面電極を形成する手法を用いれば、表
面電極の面積、ひいてはコンデンサの静電容量を精密に
制御することができる。この場合、内蔵電極は、表面電
極よりも大きな面積を有するように形成することが望ま
しい。すなわち、焼成によりセラミック基板を形成する
際に、その収縮により内蔵電極の寸法及び基板上の形成
位置が一定の範囲でばらつくことがある。この場合、内
蔵電極と表面電極との間にその板面方向に相対的なずれ
が生じ、例えば両電極が図１０（ａ）に示すようにほぼ
同面積を有するものとして形成されていると、表面電極
（１２）の一部が内蔵電極（１１）との対向位置から外
れて静電容量が減少することがある。しかしながら、同
図（ｂ）に示すように、内蔵電極（１１）の面積を表面
電極（１２）よりも大きくしておけば、内蔵電極の寸法
や形成位置にばらつきが生じても、表面電極のほぼ全体
を内蔵電極に対向させた状態に維持することができ、所
定の静電容量を確保することができる。この場合、内蔵
電極の面積Ｓ1と表面電極の面積Ｓ2は、セラミック基板
の焼成時の寸法収縮のばらつき量に応じて適宜設定され
る。
て電極パターンを転写し、そのパターンに基づいて気相
成膜法等により表面電極を形成する手法を用いれば、表
面電極の面積、ひいてはコンデンサの静電容量を精密に
制御することができる。この場合、内蔵電極は、表面電
極よりも大きな面積を有するように形成することが望ま
しい。すなわち、焼成によりセラミック基板を形成する
際に、その収縮により内蔵電極の寸法及び基板上の形成
位置が一定の範囲でばらつくことがある。この場合、内
蔵電極と表面電極との間にその板面方向に相対的なずれ
が生じ、例えば両電極が図１０（ａ）に示すようにほぼ
同面積を有するものとして形成されていると、表面電極
（１２）の一部が内蔵電極（１１）との対向位置から外
れて静電容量が減少することがある。しかしながら、同
図（ｂ）に示すように、内蔵電極（１１）の面積を表面
電極（１２）よりも大きくしておけば、内蔵電極の寸法
や形成位置にばらつきが生じても、表面電極のほぼ全体
を内蔵電極に対向させた状態に維持することができ、所
定の静電容量を確保することができる。この場合、内蔵
電極の面積Ｓ1と表面電極の面積Ｓ2は、セラミック基板
の焼成時の寸法収縮のばらつき量に応じて適宜設定され
る。
【０００９】また、本発明のコンデンサにおいては、誘
電体層（すなわち、内蔵電極と表面電極との間に挟まれ
たセラミック基板部分）の厚さが比較的大きいことか
ら、例えば形成された表面電極の一部、例えばその縁部
をレーザービームを用いて除去しトリミングすることに
より、その面積調整を行うことが可能である。これによ
ってコンデンサの静電容量を、さらに精密に制御するこ
とができる。なお、レーザービームを用いて表面電極の
トリミングを行う場合、誘電体層の厚さは２０μm以上
の範囲で調整することが望ましい。誘電体層の厚さが２
０μm未満になると、トリミングを行う際に内蔵電極と
表面電極との間に短絡が生じやすくなる。なお、誘電体
層の厚さは、より望ましくは４０μm以上の範囲で調整
するのがよい。
電体層（すなわち、内蔵電極と表面電極との間に挟まれ
たセラミック基板部分）の厚さが比較的大きいことか
ら、例えば形成された表面電極の一部、例えばその縁部
をレーザービームを用いて除去しトリミングすることに
より、その面積調整を行うことが可能である。これによ
ってコンデンサの静電容量を、さらに精密に制御するこ
とができる。なお、レーザービームを用いて表面電極の
トリミングを行う場合、誘電体層の厚さは２０μm以上
の範囲で調整することが望ましい。誘電体層の厚さが２
０μm未満になると、トリミングを行う際に内蔵電極と
表面電極との間に短絡が生じやすくなる。なお、誘電体
層の厚さは、より望ましくは４０μm以上の範囲で調整
するのがよい。
【００１０】次に、本発明のコンデンサ内蔵基板は、少
なくとも２つのコンデンサを含んで構成され、上述の本
発明のコンデンサを第一のコンデンサとし、さらに下記
の構成の薄膜コンデンサを第二のコンデンサとする構成
を有する。すなわち、該第二のコンデンサは、上記第一
のコンデンサの表面電極と同じ側において、セラミック
基板表面に形成された下部電極と、その下部電極に対し
セラミック基板と反対側に積層・形成された誘電体薄膜
と、その誘電体薄膜に対し下部電極とは反対側に積層・
形成された上部電極とを備え、第一のコンデンサより大
きい静電容量を有する。すなわち、大容量の第二のコン
デンサに対し、低容量の本発明のコンデンサを第一のコ
ンデンサとして組み合わせ、その第一のコンデンサの静
電容量を調整することで、コンデンサ内蔵基板の全体の
静電容量を精密に制御することができる。
なくとも２つのコンデンサを含んで構成され、上述の本
発明のコンデンサを第一のコンデンサとし、さらに下記
の構成の薄膜コンデンサを第二のコンデンサとする構成
を有する。すなわち、該第二のコンデンサは、上記第一
のコンデンサの表面電極と同じ側において、セラミック
基板表面に形成された下部電極と、その下部電極に対し
セラミック基板と反対側に積層・形成された誘電体薄膜
と、その誘電体薄膜に対し下部電極とは反対側に積層・
形成された上部電極とを備え、第一のコンデンサより大
きい静電容量を有する。すなわち、大容量の第二のコン
デンサに対し、低容量の本発明のコンデンサを第一のコ
ンデンサとして組み合わせ、その第一のコンデンサの静
電容量を調整することで、コンデンサ内蔵基板の全体の
静電容量を精密に制御することができる。
【００１１】上記第二のコンデンサの誘電体薄膜は、高
周波スパッタ法あるいは反応性スパッタ法等の気相成膜
法により形成された、酸化タンタルあるいは二酸化硅素
等の誘電性物質薄膜とすることができる。また、陽極酸
化法によりタンタル等の金属の表面に形成された酸化物
薄層とすることもできる。
周波スパッタ法あるいは反応性スパッタ法等の気相成膜
法により形成された、酸化タンタルあるいは二酸化硅素
等の誘電性物質薄膜とすることができる。また、陽極酸
化法によりタンタル等の金属の表面に形成された酸化物
薄層とすることもできる。
【００１２】次に、本発明のコンデンサの製造方法は、
以下の工程を含むものとすることができる。 板状のセラミック成形体の表面に、導電性材料を用い
て電極パターンを印刷・形成する。 そのセラミック成形体の該電極パターンが形成された
側に、別の板状のセラミック成形体を積層し積層体とす
る。 その積層体を焼成することにより、上記セラミック成
形体の積層体をセラミック基板とし、電極パターンをそ
のセラミック基板中に内蔵された内蔵電極とする。 その内蔵電極と対向する位置において、セラミック基
板の表面に表面電極を形成して、それら内蔵電極と表面
電極との間に挟まれたセラミック基板部分を誘電体層と
するコンデンサを得る。
以下の工程を含むものとすることができる。 板状のセラミック成形体の表面に、導電性材料を用い
て電極パターンを印刷・形成する。 そのセラミック成形体の該電極パターンが形成された
側に、別の板状のセラミック成形体を積層し積層体とす
る。 その積層体を焼成することにより、上記セラミック成
形体の積層体をセラミック基板とし、電極パターンをそ
のセラミック基板中に内蔵された内蔵電極とする。 その内蔵電極と対向する位置において、セラミック基
板の表面に表面電極を形成して、それら内蔵電極と表面
電極との間に挟まれたセラミック基板部分を誘電体層と
するコンデンサを得る。
【００１３】上記方法によれば、内蔵電極をセラミック
基板の焼成時に同時形成することができ、また、表面電
極との間の距離ひいてはコンデンサの静電容量を、セラ
ミック成形体の厚さ調整により容易に行うことができ
る。
基板の焼成時に同時形成することができ、また、表面電
極との間の距離ひいてはコンデンサの静電容量を、セラ
ミック成形体の厚さ調整により容易に行うことができ
る。
【００１４】
【発明の実施の形態】以下、本発明のコンデンサ及びそ
れを用いたコンデンサ内蔵基板の実施の形態を、図面に
示す実施例を参照して説明する。図１は、コンデンサ内
蔵基板１を模式的に示すものであり、アルミナ等を主成
分とするセラミックス焼成体で構成されたセラミック多
層基板（以下、単に基板ともいう）２に対し、本発明に
係るコンデンサとして構成された第一のコンデンサ３
と、薄膜コンデンサとして構成され、第一のコンデンサ
３よりも静電容量の大きい第二のコンデンサ４とが互い
に並列接続された形で作り込まれている。
れを用いたコンデンサ内蔵基板の実施の形態を、図面に
示す実施例を参照して説明する。図１は、コンデンサ内
蔵基板１を模式的に示すものであり、アルミナ等を主成
分とするセラミックス焼成体で構成されたセラミック多
層基板（以下、単に基板ともいう）２に対し、本発明に
係るコンデンサとして構成された第一のコンデンサ３
と、薄膜コンデンサとして構成され、第一のコンデンサ
３よりも静電容量の大きい第二のコンデンサ４とが互い
に並列接続された形で作り込まれている。
【００１５】第一のコンデンサ３は、基板２中に内蔵さ
れた内蔵電極１１と、その内蔵電極１１に対向する位置
において、基板２の一方の表面に形成された表面電極１
２とを備えている。内蔵電極１１は、後述する通り、基
板２を形成するためのセラミック成形体としてのグリー
ンシート上にＷ（タングステン）ないしＭｏ（モリブデ
ン）等の導電性粉末を含むペーストを用いてパターンを
印刷し、これを焼成することにより形成されたものであ
る。
れた内蔵電極１１と、その内蔵電極１１に対向する位置
において、基板２の一方の表面に形成された表面電極１
２とを備えている。内蔵電極１１は、後述する通り、基
板２を形成するためのセラミック成形体としてのグリー
ンシート上にＷ（タングステン）ないしＭｏ（モリブデ
ン）等の導電性粉末を含むペーストを用いてパターンを
印刷し、これを焼成することにより形成されたものであ
る。
【００１６】一方、表面電極１２は、内蔵電極１１より
も小面積に構成された多層金属膜として形成されてい
る。例えば、本実施例において該表面電極１２は、図１
（ｂ）に示すような５層構造とされており、基板２に最
も近い金属膜１９が高周波スパッタ法により形成された
チタン膜（膜厚１００〜５００nm）、その上に形成され
た金属膜２０が高周波スパッタ法により形成された銅膜
（膜厚３００〜１０００nm）とされている。また、メッ
キによる金属膜（以下、メッキ膜という）２１は、基板
２側から電解銅メッキ膜２２（膜厚２〜５μm）、電解
ニッケルメッキ膜２３（膜厚０．５〜２μm）、及び電
解金メッキ膜２４（膜厚２〜５μm）の３つの層を含む
多層メッキ膜とされており、前述の２つの金属膜１９，
２０は基板２とメッキ膜２１との間の密着力を高める働
きをなしている。なお、図１において、基板及び各層の
厚さは誇張して描いている。
も小面積に構成された多層金属膜として形成されてい
る。例えば、本実施例において該表面電極１２は、図１
（ｂ）に示すような５層構造とされており、基板２に最
も近い金属膜１９が高周波スパッタ法により形成された
チタン膜（膜厚１００〜５００nm）、その上に形成され
た金属膜２０が高周波スパッタ法により形成された銅膜
（膜厚３００〜１０００nm）とされている。また、メッ
キによる金属膜（以下、メッキ膜という）２１は、基板
２側から電解銅メッキ膜２２（膜厚２〜５μm）、電解
ニッケルメッキ膜２３（膜厚０．５〜２μm）、及び電
解金メッキ膜２４（膜厚２〜５μm）の３つの層を含む
多層メッキ膜とされており、前述の２つの金属膜１９，
２０は基板２とメッキ膜２１との間の密着力を高める働
きをなしている。なお、図１において、基板及び各層の
厚さは誇張して描いている。
【００１７】そして、内蔵電極１１と表面電極１２との
間のセラミック基板部分が誘電体層２ａを形成してお
り、その誘電体層２ａの厚さ（すなわち、内蔵電極１１
と表面電極１２との対向面同士の距離）ｄ1は、２０〜
２００μmの範囲で調整することができる。ｄ1を上記の
範囲で調整することで、上記第一のコンデンサ３の静電
容量は、内蔵電極１１と表面電極１２との対向部分の単
位面積当りにおいて、おおむね０．４〜４ｐＦ／mm2程
度となる。なお、ｄ1は、望ましくは４０〜１００μmの
範囲で調整するのがよく、この場合のコンデンサ３の静
電容量は、おおむね０．８〜２ｐＦ／mm2程度となる。
間のセラミック基板部分が誘電体層２ａを形成してお
り、その誘電体層２ａの厚さ（すなわち、内蔵電極１１
と表面電極１２との対向面同士の距離）ｄ1は、２０〜
２００μmの範囲で調整することができる。ｄ1を上記の
範囲で調整することで、上記第一のコンデンサ３の静電
容量は、内蔵電極１１と表面電極１２との対向部分の単
位面積当りにおいて、おおむね０．４〜４ｐＦ／mm2程
度となる。なお、ｄ1は、望ましくは４０〜１００μmの
範囲で調整するのがよく、この場合のコンデンサ３の静
電容量は、おおむね０．８〜２ｐＦ／mm2程度となる。
【００１８】次に、第二のコンデンサ４は、基板２に対
し、第一のコンデンサ３の表面電極１２が形成されてい
るのと同じ面上に形成されており、金属多層膜として形
成された下部電極１３、誘電体薄膜１４、及び金属多層
膜として形成された上部電極１５が、基板２側からこの
順序で積層・配列した構造を有している。下部電極１３
は、例えば基板２側からそれぞれ高周波スパッタ法及び
化学メッキ法によりそれぞれ形成されたチタン膜１６
（膜厚１００〜５００nm）、銅膜１７（膜厚５〜１０μ
m）、及びβ−タンタル膜１８（膜厚２００〜５００n
m）とされており、誘電体薄膜１４は、そのβ−タンタ
ル膜１８の陽極酸化により、膜厚２００〜１０００nmの
範囲で形成されたものである。なお、銅膜１７の部分
は、その上にニッケル膜が形成された銅−ニッケル二層
膜としてもよい。
し、第一のコンデンサ３の表面電極１２が形成されてい
るのと同じ面上に形成されており、金属多層膜として形
成された下部電極１３、誘電体薄膜１４、及び金属多層
膜として形成された上部電極１５が、基板２側からこの
順序で積層・配列した構造を有している。下部電極１３
は、例えば基板２側からそれぞれ高周波スパッタ法及び
化学メッキ法によりそれぞれ形成されたチタン膜１６
（膜厚１００〜５００nm）、銅膜１７（膜厚５〜１０μ
m）、及びβ−タンタル膜１８（膜厚２００〜５００n
m）とされており、誘電体薄膜１４は、そのβ−タンタ
ル膜１８の陽極酸化により、膜厚２００〜１０００nmの
範囲で形成されたものである。なお、銅膜１７の部分
は、その上にニッケル膜が形成された銅−ニッケル二層
膜としてもよい。
【００１９】一方、第二のコンデンサ４の上部電極１５
は、第一のコンデンサ３の表面電極１２と同時形成され
たものであり、該表面電極１２と全く同じ構造の多層金
属膜として構成されている。
は、第一のコンデンサ３の表面電極１２と同時形成され
たものであり、該表面電極１２と全く同じ構造の多層金
属膜として構成されている。
【００２０】ここで、誘電体薄膜１４として陽極酸化に
よる酸化タンタル膜を使用する場合、その膜厚ｄ2を
０．１〜２μmの範囲で調整することができる。ｄ2が
０．１μm未満になると、コンデンサの耐圧が不足する
場合がある。また、ｄ2が２μmを超えると誘電体薄膜１
４の形成時に絶縁破壊を生じてしまうことがある。この
場合、第二のコンデンサ４の静電容量は、上部電極１５
と下部電極１３との対向部分の単位面積当りで、おおむ
ね９０〜１８００ｐＦとなる。なおｄ2は、より望まし
くは０．２〜１．５μmとするのがよく、この場合のコ
ンデンサ４の静電容量は、おおむね１００〜９００ｐＦ
／mm2程度となる。なお、酸化タンタル膜は、高周波ス
パッタ法や反応性スパッタ法により形成したものであっ
てもよい。
よる酸化タンタル膜を使用する場合、その膜厚ｄ2を
０．１〜２μmの範囲で調整することができる。ｄ2が
０．１μm未満になると、コンデンサの耐圧が不足する
場合がある。また、ｄ2が２μmを超えると誘電体薄膜１
４の形成時に絶縁破壊を生じてしまうことがある。この
場合、第二のコンデンサ４の静電容量は、上部電極１５
と下部電極１３との対向部分の単位面積当りで、おおむ
ね９０〜１８００ｐＦとなる。なおｄ2は、より望まし
くは０．２〜１．５μmとするのがよく、この場合のコ
ンデンサ４の静電容量は、おおむね１００〜９００ｐＦ
／mm2程度となる。なお、酸化タンタル膜は、高周波ス
パッタ法や反応性スパッタ法により形成したものであっ
てもよい。
【００２１】例えば、第一及び第二の各コンデンサ３及
び４が、それぞれ電極面積を０．１〜２．０mm2の範囲
で調整可能であるとした場合、前述のｄ1の範囲を考慮
すれば、第一のコンデンサ３については０．０４〜８ｐ
Ｆ、第二のコンデンサ４については９〜３６００ｐＦの
各静電容量範囲がカバーされる。そして、第一及び第二
の各コンデンサ３及び４の一方を省略して、それぞれ単
独で使用する場合も考えれば、両者の組合わせにより
０．０４〜３６００ｐＦの広い静電容量範囲をカバーす
ることができる。
び４が、それぞれ電極面積を０．１〜２．０mm2の範囲
で調整可能であるとした場合、前述のｄ1の範囲を考慮
すれば、第一のコンデンサ３については０．０４〜８ｐ
Ｆ、第二のコンデンサ４については９〜３６００ｐＦの
各静電容量範囲がカバーされる。そして、第一及び第二
の各コンデンサ３及び４の一方を省略して、それぞれ単
独で使用する場合も考えれば、両者の組合わせにより
０．０４〜３６００ｐＦの広い静電容量範囲をカバーす
ることができる。
【００２２】なお、誘電体薄膜１４を、高周波スパッタ
法により形成した二酸化硅素膜とすることもできる。こ
の場合、その膜厚ｄ2を０．１〜３μmの範囲で調整する
ことができる。ｄ2が０．１μm未満になると、コンデン
サ４の耐圧が不足する場合がある。また、膜厚が３μm
を超えると誘電体薄膜１４の形成に長時間を要し、コン
デンサ４の製造能率が低下する。この場合、コンデンサ
４の静電容量は、上部電極１５と下部電極１３との対向
部分の単位面積当りで、おおむね１２〜３５０ｐＦ／mm
2となる。なお、ｄ2は、より望ましくは０．２〜１μm
とするのがよく、この場合のコンデンサ４の静電容量
は、おおむね３５〜１８０ｐＦ／mm2程度となる。
法により形成した二酸化硅素膜とすることもできる。こ
の場合、その膜厚ｄ2を０．１〜３μmの範囲で調整する
ことができる。ｄ2が０．１μm未満になると、コンデン
サ４の耐圧が不足する場合がある。また、膜厚が３μm
を超えると誘電体薄膜１４の形成に長時間を要し、コン
デンサ４の製造能率が低下する。この場合、コンデンサ
４の静電容量は、上部電極１５と下部電極１３との対向
部分の単位面積当りで、おおむね１２〜３５０ｐＦ／mm
2となる。なお、ｄ2は、より望ましくは０．２〜１μm
とするのがよく、この場合のコンデンサ４の静電容量
は、おおむね３５〜１８０ｐＦ／mm2程度となる。
【００２３】以下、コンデンサ内蔵基板１の製造方法に
ついて説明する。まず、図２に示すように、アルミナ粉
末を主体に構成された各種厚さのセラミックグリーンシ
ート５１及び５２を用意する。ここで、基板２の上面側
を形成することとなるグリーンシート５１の厚さは、焼
成後における厚さが前述の距離ｄ1（図１）に等しくな
るように調整される。そして、シート５２には、導電性
材料を含むペーストにより、第一のコンデンサ３の内蔵
電極１１を形成するためのパターン５３が印刷・形成さ
れる。そして、この状態で両シート５１及び５２を互い
に積層し、さらに温度１４００〜１６００℃で焼成する
ことにより、図３に示すように、シート５１及び５２は
焼成・一体化されて基板２を形成するとともに、パター
ン５３は焼結されて内蔵電極１１となる。
ついて説明する。まず、図２に示すように、アルミナ粉
末を主体に構成された各種厚さのセラミックグリーンシ
ート５１及び５２を用意する。ここで、基板２の上面側
を形成することとなるグリーンシート５１の厚さは、焼
成後における厚さが前述の距離ｄ1（図１）に等しくな
るように調整される。そして、シート５２には、導電性
材料を含むペーストにより、第一のコンデンサ３の内蔵
電極１１を形成するためのパターン５３が印刷・形成さ
れる。そして、この状態で両シート５１及び５２を互い
に積層し、さらに温度１４００〜１６００℃で焼成する
ことにより、図３に示すように、シート５１及び５２は
焼成・一体化されて基板２を形成するとともに、パター
ン５３は焼結されて内蔵電極１１となる。
【００２４】次に、図４に示すように、こうして得られ
た基板２の上面に、前述のチタン膜１６及び銅膜１７ａ
を高周波スパッタ法によりこの順序で形成する。そし
て、その形成された多層膜の表面をフォトレジスト被膜
で覆い、所定のパターンを露光・現像することにより、
図４に示すように、第二のコンデンサ４の下部電極１３
として予定された部分以外をフォトレジスト被膜６２で
覆った状態とする。続いて、この状態で電解銅メッキ及
び電解ニッケルメッキをこの順序で順次施し、銅／ニッ
ケル二層メッキ膜１７ｂを形成する。そして、その二層
メッキ膜１７ｂの形成後にフォトレジスト被膜６２を除
去し、さらにエッチング処理により下部電極１３に予定
された以外の部分の多層膜を除去することにより、上記
チタン膜１６、銅膜１７ａ及び二層メッキ膜１７ｂから
なる下部電極１３が形成される。
た基板２の上面に、前述のチタン膜１６及び銅膜１７ａ
を高周波スパッタ法によりこの順序で形成する。そし
て、その形成された多層膜の表面をフォトレジスト被膜
で覆い、所定のパターンを露光・現像することにより、
図４に示すように、第二のコンデンサ４の下部電極１３
として予定された部分以外をフォトレジスト被膜６２で
覆った状態とする。続いて、この状態で電解銅メッキ及
び電解ニッケルメッキをこの順序で順次施し、銅／ニッ
ケル二層メッキ膜１７ｂを形成する。そして、その二層
メッキ膜１７ｂの形成後にフォトレジスト被膜６２を除
去し、さらにエッチング処理により下部電極１３に予定
された以外の部分の多層膜を除去することにより、上記
チタン膜１６、銅膜１７ａ及び二層メッキ膜１７ｂから
なる下部電極１３が形成される。
【００２５】次に、図６に示すように、タンタル膜１８
を高周波スパッタ法により形成し、さらにその表面部を
陽極酸化することにより、これを酸化タンタルに転化し
て誘電体薄膜１４とする。また、図示はしていないが下
部電極１３をフォトレジスト被膜で覆い、エッチング処
理を施してタンタル膜１８の不要な部分１８ａを除去す
る。そして、図７に示すように、基板２の全面に、第一
のコンデンサ３の表面電極１２の一部及び第二のコンデ
ンサ４の上部電極１５の一部をなすチタン膜１９と銅膜
２０とを、それぞれ高周波スパッタにより形成する。そ
して、図８に示すように、基板２の、第一及び第二のコ
ンデンサ３及び４に予定された部分以外の領域にフォト
レジスト被膜６４を形成する。そして、この状態でフォ
トレジスト被膜６４の形成されていない領域（すなわ
ち、第一及び第二のコンデンサ３及び４に予定された部
分）に、電解銅メッキ、電解ニッケルメッキ及び電解金
メッキをこの順序で順次施して、前述のメッキ膜２１を
形成する。そして、その後、上記フォトレジスト被膜６
４を除去し、さらにこれにより露出したチタン膜１９と
銅膜２０の部分を化学エッチング等により除去すること
により、図１に示すコンデンサ内蔵基板１が得られる。
なお、図６及び図７においては、銅膜１７ａ及び二層メ
ッキ膜１７ｂは多層膜１７として一体に描いている。
を高周波スパッタ法により形成し、さらにその表面部を
陽極酸化することにより、これを酸化タンタルに転化し
て誘電体薄膜１４とする。また、図示はしていないが下
部電極１３をフォトレジスト被膜で覆い、エッチング処
理を施してタンタル膜１８の不要な部分１８ａを除去す
る。そして、図７に示すように、基板２の全面に、第一
のコンデンサ３の表面電極１２の一部及び第二のコンデ
ンサ４の上部電極１５の一部をなすチタン膜１９と銅膜
２０とを、それぞれ高周波スパッタにより形成する。そ
して、図８に示すように、基板２の、第一及び第二のコ
ンデンサ３及び４に予定された部分以外の領域にフォト
レジスト被膜６４を形成する。そして、この状態でフォ
トレジスト被膜６４の形成されていない領域（すなわ
ち、第一及び第二のコンデンサ３及び４に予定された部
分）に、電解銅メッキ、電解ニッケルメッキ及び電解金
メッキをこの順序で順次施して、前述のメッキ膜２１を
形成する。そして、その後、上記フォトレジスト被膜６
４を除去し、さらにこれにより露出したチタン膜１９と
銅膜２０の部分を化学エッチング等により除去すること
により、図１に示すコンデンサ内蔵基板１が得られる。
なお、図６及び図７においては、銅膜１７ａ及び二層メ
ッキ膜１７ｂは多層膜１７として一体に描いている。
【００２６】ここで、図９に示すように、第一のコンデ
ンサ３の表面電極１２の縁部をレーザービームＬにより
除去してトリミングを行うことにより、該第一のコンデ
ンサ３の静電容量、すなわちコンデンサ内蔵基板１の合
成静電容量の微調整を行うことができる。この場合、表
面電極１２と内蔵電極１１との間で短絡が生じないよ
う、誘電体層２ａの厚さｄ1は１０μm以上、望ましくは
４０μm以上とされる。
ンサ３の表面電極１２の縁部をレーザービームＬにより
除去してトリミングを行うことにより、該第一のコンデ
ンサ３の静電容量、すなわちコンデンサ内蔵基板１の合
成静電容量の微調整を行うことができる。この場合、表
面電極１２と内蔵電極１１との間で短絡が生じないよ
う、誘電体層２ａの厚さｄ1は１０μm以上、望ましくは
４０μm以上とされる。
【００２７】なお、基板２には、コンデンサ内蔵基板１
以外にも、その表面ないし内部に薄膜抵抗素子あるいは
薄膜コイル等を作り込むことができ、これにより各種混
成集積回路基板としても構成できる。
以外にも、その表面ないし内部に薄膜抵抗素子あるいは
薄膜コイル等を作り込むことができ、これにより各種混
成集積回路基板としても構成できる。
【図１】本発明のコンデンサ内蔵基板の一実施例を示す
断面模式図。
断面模式図。
【図２】その製造工程説明図。
【図３】図２に続く工程説明図。
【図４】図３に続く工程説明図。
【図５】図４に続く工程説明図。
【図６】図５に続く工程説明図。
【図７】図６に続く工程説明図。
【図８】図７に続く工程説明図。
【図９】レーザートリミングによりコンデンサの静電容
量を調整する方法の説明図。
量を調整する方法の説明図。
【図１０】第一のコンデンサにおいて、内蔵電極の面積
を表面電極よりも大きくすることの効果を説明する図。
を表面電極よりも大きくすることの効果を説明する図。
１ コンデンサ内蔵基板 ２ セラミック多層基板 ２ａ 誘電体層 ３ 第一のコンデンサ ４ 第二のコンデンサ １１ 内蔵電極 １２ 表面電極 １３ 下部電極 １４ 誘電体薄膜 １５ 上部電極 ５１，５２ セラミックグリーンシート（セラミック成
形体） ５３ 電極パターン
形体） ５３ 電極パターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 玉置 充 愛知県名古屋市瑞穂区高辻町14番18号 日 本特殊陶業株式会社内
Claims (7)
- 【請求項１】 セラミック基板中に内蔵された内蔵電極
と、 その内蔵電極と対向する位置において、前記セラミック
基板の表面に形成された表面電極とを備え、 それら内蔵電極と表面電極との間に挟まれたセラミック
基板部分を誘電体層としたことを特徴とするコンデン
サ。 - 【請求項２】 前記セラミック基板は、複数の板状のセ
ラミック成形体を積層して焼成・一体化したものとさ
れ、 前記内蔵電極は、前記複数のセラミック成形体の少なく
とも一つに印刷・形成された導電性材料の電極パターン
を、該セラミック成形体とともに焼成したものとされ、 前記表面電極は、前記焼成後において前記セラミック基
板上に形成したものである請求項１記載のコンデンサ。 - 【請求項３】 前記内蔵電極は、前記表面電極よりも大
きな面積を有するように形成されている請求項１又は２
に記載のコンデンサ。 - 【請求項４】 前記表面電極には、その電極面積を調整
するためのレーザートリミングが施されている請求項１
ないし３のいずれかに記載のコンデンサ。 - 【請求項５】 セラミック基板中に内蔵された内蔵電極
と、その内蔵電極と対向する位置において、前記セラミ
ック基板の表面に形成された表面電極とを備え、それら
内蔵電極と表面電極との間に挟まれたセラミック基板部
分を誘電体層とした第一のコンデンサと、 その第一のコンデンサの表面電極と同じ側において、前
記セラミック基板表面に形成された下部電極と、その下
部電極に対し前記セラミック基板と反対側に積層・形成
された誘電体薄膜と、その誘電体薄膜に対し前記下部電
極とは反対側に積層・形成された上部電極とを備えて、
前記第一のコンデンサより大きい静電容量を有する第二
のコンデンサとを備えたことを特徴とするコンデンサ内
蔵基板。 - 【請求項６】 板状のセラミック成形体の表面に、導電
性材料を用いて電極パターンを印刷・形成する工程と、 そのセラミック成形体の該電極パターンが形成された側
に、別の板状のセラミック成形体を積層し積層体とする
工程と、 その積層体を焼成することにより、前記セラミック成形
体の積層体をセラミック基板とし、前記電極パターンを
そのセラミック基板中に内蔵された内蔵電極とする工程
と、 その内蔵電極と対向する位置において、焼成後の前記セ
ラミック基板の表面に表面電極を形成する工程を含み、 前記内蔵電極と前記表面電極との間に挟まれたセラミッ
ク基板部分を誘電体層とすることを特徴とするコンデン
サの製造方法。 - 【請求項７】 前記表面電極にレーザートリミングを施
すことにより、前記コンデンサの静電容量を調整する工
程を含む請求項６記載のコンデンサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271899A JPH1098245A (ja) | 1996-09-21 | 1996-09-21 | コンデンサ、コンデンサ内蔵基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271899A JPH1098245A (ja) | 1996-09-21 | 1996-09-21 | コンデンサ、コンデンサ内蔵基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098245A true JPH1098245A (ja) | 1998-04-14 |
Family
ID=17506452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271899A Pending JPH1098245A (ja) | 1996-09-21 | 1996-09-21 | コンデンサ、コンデンサ内蔵基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098245A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322677A (ja) * | 2004-05-06 | 2005-11-17 | Dt Circuit Technology Co Ltd | キャパシタ内蔵配線板、キャパシタ内蔵配線板の製造方法 |
| WO2006028208A1 (ja) * | 2004-09-10 | 2006-03-16 | Mitsui Mining & Smelting Co., Ltd. | キャパシタ層形成材及びキャパシタ層形成材を用いて得られる内蔵キャパシタ回路を備えるプリント配線板 |
| JP2007013051A (ja) * | 2005-07-04 | 2007-01-18 | Shinko Electric Ind Co Ltd | 基板及びその製造方法 |
| US7239013B2 (en) | 2002-07-18 | 2007-07-03 | Hitachi Chemical Co., Ltd. | Multilayer wiring board, method for producing the same, semiconductor device and radio electronic device |
-
1996
- 1996-09-21 JP JP8271899A patent/JPH1098245A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239013B2 (en) | 2002-07-18 | 2007-07-03 | Hitachi Chemical Co., Ltd. | Multilayer wiring board, method for producing the same, semiconductor device and radio electronic device |
| US7592250B2 (en) | 2002-07-18 | 2009-09-22 | Hitachi Chemical Company, Ltd. | Multilayer wiring board, manufacturing method thereof, semiconductor device, and wireless electronic device |
| JP2005322677A (ja) * | 2004-05-06 | 2005-11-17 | Dt Circuit Technology Co Ltd | キャパシタ内蔵配線板、キャパシタ内蔵配線板の製造方法 |
| WO2006028208A1 (ja) * | 2004-09-10 | 2006-03-16 | Mitsui Mining & Smelting Co., Ltd. | キャパシタ層形成材及びキャパシタ層形成材を用いて得られる内蔵キャパシタ回路を備えるプリント配線板 |
| JP2006080401A (ja) * | 2004-09-10 | 2006-03-23 | Mitsui Mining & Smelting Co Ltd | キャパシタ層形成材及びキャパシタ層形成材を用いて得られる内蔵キャパシタ回路を備えるプリント配線板。 |
| KR100844258B1 (ko) | 2004-09-10 | 2008-07-07 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 커패시터층 형성재 및 커패시터층 형성재를 이용하여얻어지는 내장 커패시터 회로를 구비하는 프린트 배선판 |
| US7430106B2 (en) | 2004-09-10 | 2008-09-30 | Mitsui Mining & Smelting Co., Ltd. | Materials for forming capacitor layer and printed wiring board having embedded capacitor circuit obtained by using the same |
| JP2007013051A (ja) * | 2005-07-04 | 2007-01-18 | Shinko Electric Ind Co Ltd | 基板及びその製造方法 |
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Legal Events
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050421 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050809 |