JPH1098358A

JPH1098358A - 部分周期ｍ系列発生回路

Info

Publication number: JPH1098358A
Application number: JP8251585A
Authority: JP
Inventors: Akihiko Watanabe; 彰彦渡辺
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-09-24
Filing date: 1996-09-24
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】Ｍ系列信号の周期のうちの一部分の信号であ
る部分周期信号を任意の位相で発生する部分周期Ｍ系列
発生回路を提供する。【解決手段】部分周期カウンタ回路５０はクロックｃ
ｋをカウントし、ロード信号Ｓ５０を繰り返し出力す
る。開始シードレジスタ５１は、Ｍ系列信号発生部５２
の内部に供給するための初期値である開始シード値Ｓ５
１を格納する。Ｍ系列信号発生部５２は、ロード信号Ｓ
５０に同期して開始シード値Ｓ５１を内部データとして
取り込み、この開始シード値Ｓ５１から生成多項式に基
づいて部分周期信号Ｓ５２を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、符号分割多元接続
（Code Devision Multiple Access 、以下ＣＤＭＡとい
う）方式による移動体通信のディジタル変調装置及び復
調装置等に設けられ、送信データを拡散変調する場合に
おける変調符号及び受信信号を復調する場合における復
調符号として用いられるＭ系列（Maximum length seque
nce 、最大長周期系列）信号の一部分である部分周期信
号を巡回して出力する部分周期Ｍ系列発生回路に関する
ものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。文献１；日経エレクトロニクスブックス、(1993-10-1)
、日経ＢＰ社、「データ圧縮とディジタル変調」、P.2
53-264 文献２；佐藤洋一著、「線形等化理論」、（平成2-5-3
1) 、丸善、P.76-79 例えば、CDMA方式による移動体通信のディジタル変調装
置及び復調装置では、前記文献１に記載されているよう
に、変調装置が、音声信号の符号化、畳み込み符号化、
インターリーブ、スクランブル、スペクトル拡散変調、
フィルタリング等を行う。復調装置は、変調装置とは逆
に、信号検索、フィンガ、シンボル合成、周波数誤差合
成、送信電力制御、周波数トラッキング、デインターリ
ーブ、ビタビ復号等を行う。又、CDMA方式において、ク
ランブル及びスペクトル拡散を行うための符号は、前記
文献２に記載されているようなＭ系列信号を疑似ランダ
ム信号として用いる場合がある。図２は、前記文献２に
記載された従来のＭ系列発生回路の構成図である。この
Ｍ系列発生回路は、遅延フリップフロップ（以下、Ｄ−
ＦＦという）１〜３２及びイクスクルーシブオア回路
（以下、ＥＯＲという）４１〜４３を備えている。

【０００３】Ｄ−ＦＦ１の出力端子Ｑは、ＥＯＲ４１の
第１の入力端子に接続されている。ＥＯＲ４１の出力端
子は、Ｄ−ＦＦ２のデータ入力端子Ｄに接続されてい
る。Ｄ−ＦＦ２の出力端子Ｑは、ＥＯＲ４２の第１の入
力端子に接続されている。ＥＯＲ４２の出力端子は、Ｄ
−ＦＦ３のデータ入力端子Ｄに接続されている。Ｄ−Ｆ
Ｆｉ（ｉ＝３〜２１）の出力端子Ｑは、Ｄ−ＦＦ（ｉ＋
１）の入力端子に接続されている。Ｄ−ＦＦ２２の出力
端子Ｑは、ＥＯＲ４３の第１の入力端子に接続されてい
る。ＥＯＲ４２の出力端子は、図示しないＤ−ＦＦ２３
の入力端子に接続されている。Ｄ−ＦＦｊ（ｊ＝２３〜
３１）の出力端子Ｑは、Ｄ−ＦＦ（ｊ＋１）の入力端子
に接続されている。Ｄ−ＦＦ３２の出力端子は、Ｄ−Ｆ
Ｆ１のデータ入力端子Ｄ及びＥＯＲ４１〜４３の各第２
の入力端子に共通に接続されている。又、システムクロ
ックｃｋは、Ｄ−ＦＦ１〜３２に供給されるようになっ
ている。このＭ系列発生回路は、次式（１）に示す生成
多項式に基づいてＭ系列信号を発生する。Ｐ（ｘ）＝ｘ³²＋ｘ²²＋ｘ²＋ｘ＋１・・・（１）この式（１）に示す生成多項式は次数が32であるため、
図２のＭ系列発生回路では、Ｄ−ＦＦ３２から２³²−１
周期のＭ系列信号Ｓ３２が発生する。

【０００４】

【発明が解決しようとする課題】次数Ｎの生成多項式に
よるＭ系列信号の周期より短い周期Ｔ（即ち、周期Ｔ＜
２^N−１）の部分周期信号を用い、CDMA方式による基地
局或いは端末局を識別する必要がある場合、図２のＭ系
列発生回路では、次のような課題（１），（２）があっ
た。（１）任意の位相でＭ系列信号を発生することができ
ない。（２）周期Ｔ（Ｔ＜２^N−１）の部分周期信号を発生
することができない。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明は、Ｍ系列信号の一部分である部分周期信号
を巡回して出力する部分周期Ｍ系列発生回路において、
次のような手段を備えている。即ち、データ入力端子に
与えられたデータをクロックに同期してラッチするＮ段
（Ｎ；２以上の整数）のフリップフロップと、該Ｎ段の
フリップフロップのうちの所定のフリップフロップのデ
ータ入力端子に対して所定の生成多項式に基づいた帰還
を行う帰還回路とを有し、該各フリップフロップに前段
のフリップフロップ又は該帰還回路の出力データをラッ
チさせるシフト動作を該クロックに同期して繰り返し、
周期が２^N−１で巡回する該生成多項式に基づいた前記
Ｍ系列信号を発生するＭ系列発生回路と、前記Ｍ系列信
号における前記部分周期信号の１周期の開始位相を前記
各フリップフロップのラッチ状態で示した開始状態値デ
ータを格納する開始シードレジスタと、ロード信号が入
力されたときに前記各フリップフロップのデータ入力端
子に対して前記開始状態値データを与え、強制的にロー
ドするロード手段と、前記クロックをカウントし、この
カウント値が前記部分周期信号の１周期に対応した値に
なった時に前記ロード信号を繰り返し発生するロード信
号発生手段とを、備えている。本発明によれば、以上の
ように部分周期Ｍ系列発生回路を構成したので、開始シ
ードレジスタは、例えばマイクロプロセッサ（以下、Ｍ
ＰＵという）等から供給された開始状態値データを保持
する。ロード信号発生手段はクロックをカウントし、ロ
ード信号を繰り返し出力する。各フリップフロップは、
ロード信号に同期して開始シードレジスタに保持された
開始状態値データを内部状態の初期値としてロードし、
この初期値から生成多項式に基づいて前記部分周期信号
を出力する。従って、前記課題を解決できるのである。

【０００６】

【発明の実施の形態】図１は、本発明の実施形態を示す
部分周期Ｍ系列発生回路の構成図である。この部分周期
Ｍ系列発生回路は、ロード信号発生手段である部分周期
カウンタ回路５０と、開始シードレジスタ５１と、Ｍ系
列発生回路であるＭ系列信号発生部５２とを備えてい
る。部分周期カウンタ回路５０は、クロックｃｋをカウ
ントし、ロード信号Ｓ５０を繰り返し出力する機能を有
している。開始シードレジスタ５１は、例えばＭＰＵ４
９から出力されたＭ系列信号の開始状態値データ（これ
は、Ｍ系列信号発生部５２内部の初期状態値であり、以
下、開始シード値という）Ｓ４９を格納する機能を有し
ている。Ｍ系列信号の生成多項式の次数がＮであれば、
開始シード値Ｓ４９はＮビットである。部分周期カウン
タ回路５０の出力端子は、Ｍ系列信号発生部５２の第１
の入力端子に接続されている。開始シードレジスタ５１
の出力端子は、Ｍ系列信号発生部５２の第２の入力端子
に接続されている。又、クロックｃｋは、Ｍ系列信号発
生部５２の第３の入力端子に入力されるようになってい
る。Ｍ系列信号発生部５２は、開始シードレジスタ５１
に格納された開始シード値Ｓ５１をロード信号Ｓ５０に
同期してロードし、クロックｃｋに同期して生成多項式
に基づいてＭ系列信号Ｓ５２を発生する機能を有してい
る。

【０００７】図３は、図１中の部分周期カウンタ回路５
０の一例を示す構成図である。この部分周期カウンタ回
路５０は、クロックｃｋをカウントするカウンタ回路５
０ａを有している。カウンタ回路５０ａの出力端子は、
部分周期コーダ５０ｂの入力端子に接続されている。ロ
ード信号Ｓ５０を出力する部分周期コーダ５０ｂの出力
端子は、カウンタ回路５０ａのリセット端子Ｒに接続さ
れている。この部分周期カウンタ回路５０では、カウン
タ回路５０ａが、クロックｃｋをカウントしてカウント
値Ｓ５０ａを出力する。部分周期コーダ５０ｂは、カウ
ント値Ｓ５０ａが予め設定された部分周期値になった時
毎にクロックｃｋのパルス幅で周期Ｔのロード信号Ｓ５
０を生成して出力する。そして、カウンタ回路５０ａは
ロード信号Ｓ５０でリセットされ、クロックｃｋのカウ
ントを繰り返す。図４は、図１中のＭ系列信号発生部５
２の一例を示す構成図である。このＭ系列信号発生部５
２は、ロード手段であるセレクタ５２−１ａ〜５２−３
２ａと、32段のフリップフロップを構成するＤ−ＦＦ５
２−１ｂ〜５２−３２ｂと、ＥＯＲ５２−４１〜５２−
４３とを備えている。

【０００８】セレクタ５２−ｊａ（ｊ＝１〜３２）の各
入力端子Ａには、開始シード値Ｓ５１の各シードｓｊ
（ｊ＝１〜３２）が入力されるようになっている。セレ
クタ５２−１ａの出力端子OUT は、Ｄ−ＦＦ５２−１ｂ
の入力端子Ｄに接続されている。Ｄ−ＦＦ５２−１ｂの
出力端子Ｑは、ＥＯＲ５２−４１の第１の入力端子に接
続されている。ＥＯＲ５２−４１の出力端子は、セレク
タ５２−２ａの入力端子Ｂに接続されている。セレクタ
５２−２ａの出力端子OUT は、Ｄ−ＦＦ５２−２ｂの入
力端子Ｄに接続されている。Ｄ−ＦＦ５２−２ｂの出力
端子Ｑは、ＥＯＲ５２−４２の第１の入力端子に接続さ
れている。ＥＯＲ５２−４２の出力端子は、セレクタ５
２−３ａの入力端子Ｂに接続されている。セレクタ５２
−ｉａ（ｉ＝３〜２１）の出力端子OUT は、Ｄ−ＦＦ５
２−ｉｂの入力端子Ｄに接続されている。Ｄ−ＦＦ５２
−ｉｂの出力端子Ｑは、セレクタ５２−（ｉ＋１）ａの
入力端子Ｂに接続されている。セレクタ５２−２２ａの
出力端子OUT は、Ｄ−ＦＦ５２−２２ｂの入力端子Ｄに
接続されている。Ｄ−ＦＦ５２−２２ｂの出力端子Ｑ
は、ＥＯＲ５２−４３の第１の入力端子に接続されてい
る。ＥＯＲ５２−４３の出力端子は、セレクタ５２−２
３ａの入力端子Ｂに接続されている。セレクタ５２−ｋ
ａ（ｋ＝２３〜３１）の出力端子OUT は、Ｄ−ＦＦ５２
−ｋｂの入力端子Ｄに接続されている。Ｄ−ＦＦ５２−
ｋｂの出力端子Ｑは、セレクタ５２−（ｋ＋１）ａの入
力端子Ｂに接続されている。

【０００９】セレクタ５２−３２ａの出力端子OUT は、
Ｄ−ＦＦ５２−３２ｂの入力端子Ｄに接続されている。
Ｄ−ＦＦ５２−３２ｂの出力端子Ｑは、セレクタ５２−
１ａの入力端子Ｂに接続されると共に、ＥＯＲ５２−４
１，５２−４２，５２−４３の各第２の入力端子に共通
に接続されている。これらのＤ−ＦＦ５２−３２ｂの出
力端子Ｑ、セレクタ５２−１ａの入力端子Ｂ、及びＥＯ
Ｒ５２−４１，５２−４２，５２−４３で帰還回路が構
成されている。又、システムクロックｃｋは、Ｄ−ＦＦ
５２−１ｂ〜５２−３２ｂの各クロック入力端子ＣＫに
入力されるようになっている。ロード信号Ｓ５０は、セ
レクタ５２−１ａ〜５２−３２ａの各選択信号入力端子
Ｅに入力されるようになっている。セレクタ５２−１ａ
〜５２−３２ａはロード信号Ｓ５０が高レベル（以下、
“Ｈ”という）のとき入力端子Ａに入力された信号を選
択して出力し、部分周期パルスＳ５０が低レベル（以
下、“Ｌ”という）のとき入力端子Ｂに入力された信号
を選択して出力する機能を有している。

【００１０】次に、図１及び図４の動作を説明する。Ｍ
ＰＵ４９から出力されたＭ系列信号の開始シード値Ｓ４
９が開始シードレジスタ５１に格納される。ロード信号
Ｓ５０は、クロックｃｋに同期してＭ系列信号の部分周
期Ｔ毎に１パルスを刻んでいる。そして、ロード信号Ｓ
５０が“Ｈ”のとき、セレクタ５２−１ａ〜５２−３２
ａは開始シードレジスタ５１に格納された開始シード値
Ｓ５１の各シードｓ１〜ｓ３２をそれぞれ選択し、Ｄ−
ＦＦ５２−１ｂ〜５２−３２ｂへそれぞれ供給する。そ
して、Ｄ−ＦＦ５２−１ｂ〜５２−３２ｂは、クロック
ｃｋに同期してシードｓ１〜ｓ３２をそれぞれラッチす
る。次に、ロード信号Ｓ５０が“Ｌ”のとき、セレクタ
５２−１ａ〜５２−３２ａは前段の各データをそれぞれ
選択し、Ｄ−ＦＦ５２−１ｂ〜５２−３２ｂへそれぞれ
供給する。この場合、ＥＯＲ５２−４１は、Ｄ−ＦＦ５
２−１ｂ，５２−３２ｂの各出力信号のイクスクルーシ
ブオアを取ってセレクタ５２−２ａの入力端子Ｂに出力
する。ＥＯＲ５２−４２は、Ｄ−ＦＦ５２−２ｂ，５２
−３２ｂの各出力信号のイクスクルーシブオアを取って
セレクタ５２−３ａの入力端子Ｂに出力する。ＥＯＲ５
２−４３は、Ｄ−ＦＦ５２−２２ｂ，５２−３２ｂの各
出力信号のイクスクルーシブオアを取ってセレクタ５２
−２３ａの入力端子Ｂに出力する。そして、Ｄ−ＦＦ５
２−１ｂ〜５２−３２ｂは、入力端子に入力されるデー
タをクロックｃｋに同期してラッチして出力する。

【００１１】以上の動作をクロックｃｋに同期して繰り
返すことにより、Ｄ−ＦＦ５２−３２ｂから式（１）に
示す生成多項式に基づいたＭ系列信号の一部分である周
期Ｔの部分周期信号Ｓ５２が開始シード値Ｓ５１で決ま
る任意の位相で発生する。以上のように、本実施形態で
は、次のような利点（ａ），（ｂ）がある。（ａ）Ｍ系列信号発生部５２の内部の初期値を格納す
る開始シードレジスタ５１と、ロード信号Ｓ５０によっ
て開始シードｓ１〜ｓ３２をＤ−ＦＦ５２−１ｂ〜５２
−３２ｂに供給するセレクタ５２−１ａ〜５２−３２ａ
とを設けたので、開始シード値Ｓ５１で決まる任意の位
相で部分周期信号Ｓ５２を発生することができる。（ｂ）クロックｃｋをカウントし、Ｍ系列信号の部分
周期Ｔ毎にロード信号Ｓ５０を発生する部分周期カウン
タ５０と、ロード信号Ｓ５０によって開始シードｓ１〜
ｓ３２をＤ−ＦＦ５２−１ｂ〜５２−３２ｂに供給する
セレクタ５２−１ａ〜５２−３２ａを設けたので、周期
Ｔの部分周期信号Ｓ５２を発生することができる。

【００１２】尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。（ｉ）実施形態では、Ｍ系列信号発生部５２の構成
は、２値Ｍ系列発生器を用いる場合を説明したが、例え
ば文献２に示す多値Ｍ系列発生器を用いる場合でも、本
発明が適用される。（ii）生成多項式は式（１）に限定されず、任意のも
のでよい。

【００１３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、Ｍ系列発生回路の内部の初期値を格納する開始シ
ードレジスタと、クロックをカウントしてＭ系列信号の
部分周期毎にロード信号を発生するロード信号発生手段
と、ロード信号によって該初期値を各フリップフロップ
に供給するロード手段とを設けたので、従来のＭ系列信
号の周期より短い周期の部分周期信号を任意の位相で発
生することができる。そのため、CDMA方式の基地局或い
は端末局の識別等を部分周期Ｍ系列信号で行うことがで
きる。

【図面の簡単な説明】

【図１】本発明の実施形態の部分周期Ｍ系列発生回路の
構成図である。

【図２】従来のＭ系列発生回路の構成図である。

【図３】図１中の部分周期カウンタ回路の構成図であ
る。

【図４】図１中のＭ系列信号発生部の構成図である。

【符号の説明】

５０部分周期カウンタ回路
（ロード信号発生手段）５１開始シードレジスタ５２Ｍ系列信号発生部（Ｍ系
列発生回路）５２−１ａ〜５２−３２ａセレクタ（ロード手段）５２−１ｂ〜５２−３２ｂＤ−ＦＦ（フリップフロ
ップ）

Claims

【特許請求の範囲】

【請求項１】Ｍ系列信号の一部分である部分周期信号
を巡回して出力する部分周期Ｍ系列発生回路において、データ入力端子に与えられたデータをクロックに同期し
てラッチするＮ段（Ｎ；２以上の整数）のフリップフロ
ップと、該Ｎ段のフリップフロップのうちの所定のフリ
ップフロップのデータ入力端子に対して所定の生成多項
式に基づいた帰還を行う帰還回路とを有し、該各フリッ
プフロップに前段のフリップフロップ又は該帰還回路の
出力データをラッチさせるシフト動作を該クロックに同
期して繰り返し、周期が２^N−１で巡回する該生成多項
式に基づいた前記Ｍ系列信号を発生するＭ系列発生回路
と、前記Ｍ系列信号における前記部分周期信号の１周期の開
始位相を前記各フリップフロップのラッチ状態で示した
開始状態値データを格納する開始シードレジスタと、ロード信号が入力されたときに前記各フリップフロップ
のデータ入力端子に対して前記開始状態値データを与
え、強制的にロードするロード手段と、前記クロックをカウントし、このカウント値が前記部分
周期信号の１周期に対応した値になった時に前記ロード
信号を繰り返し発生するロード信号発生手段とを、備えたことを特徴とする部分周期Ｍ系列発生回路。