JPH1098397A - インタリーバ - Google Patents
インタリーバInfo
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- JPH1098397A JPH1098397A JP8249895A JP24989596A JPH1098397A JP H1098397 A JPH1098397 A JP H1098397A JP 8249895 A JP8249895 A JP 8249895A JP 24989596 A JP24989596 A JP 24989596A JP H1098397 A JPH1098397 A JP H1098397A
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- JP
- Japan
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- interleaver
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Abstract
(57)【要約】
【課題】 小規模回路で大きなインタリービング距離を
得るようにした。 【解決手段】 入力データを各線路に分配するための第
一スイッチ11a と、同第一スイッチ11a で選択する、デ
ータを記憶し所要時間遅延させる複数の線路12と、各線
路12に縦続接続した所要の遅延時間を得る遅延素子13
と、各線路12に順次接続して、前記第一スイッチ11a と
同期して選択出力する第二スイッチ11b と、前記第一ス
イッチ11a の前段に設けた入力データを並び替える並替
部 1a とでなる。
得るようにした。 【解決手段】 入力データを各線路に分配するための第
一スイッチ11a と、同第一スイッチ11a で選択する、デ
ータを記憶し所要時間遅延させる複数の線路12と、各線
路12に縦続接続した所要の遅延時間を得る遅延素子13
と、各線路12に順次接続して、前記第一スイッチ11a と
同期して選択出力する第二スイッチ11b と、前記第一ス
イッチ11a の前段に設けた入力データを並び替える並替
部 1a とでなる。
Description
【０００１】
【発明の属する技術分野】本発明は連続した送信データ
をとびとびに並び替えるインタリーバに関する。
をとびとびに並び替えるインタリーバに関する。
【０００２】
【従来の技術】従来、衛星通信等において伝送路のバー
スト誤りを軽減するために、元々は連続している送信デ
ータをとびとびに並び替えるための装置としてインタリ
ーバが利用されている。インタリーバを使用してデータ
をとびとびに並び替えることにより、連続すべき情報が
まとまって損なわれることを避けることができる。
スト誤りを軽減するために、元々は連続している送信デ
ータをとびとびに並び替えるための装置としてインタリ
ーバが利用されている。インタリーバを使用してデータ
をとびとびに並び替えることにより、連続すべき情報が
まとまって損なわれることを避けることができる。
【０００３】図４は従来の畳込みインタリーバの要部ブ
ロック図である。入力データを各線路に分配するための
第一スイッチ11a と、データを記憶し所要時間遅延させ
る複数の線路12と、各線路12に順次接続して選択出力す
る第二スイッチ11b とで構成する。連続している送信デ
ータ（ビットストリーム）を入力データとして畳込みイ
ンタリーバの入力側の第一スイッチ11a に供給する。
尚、第一スイッチ11a ，第二スイッチ11b は入力データ
のクロックに同期して端子１、端子２、・・・、端子ｇ
の各線路12を順次選択して切り替わるように動作する。
一方、第一番目の線路を除く各線路12には、図４に示し
たように、線路毎に遅延値ｓ、２ｓ、３ｓ、・・・とな
るように順次増加するような遅延素子13が縦続接続され
る。つまり、第ｇ線路に接続された遅延素子13の遅延値
は「ｇ−１」である。
ロック図である。入力データを各線路に分配するための
第一スイッチ11a と、データを記憶し所要時間遅延させ
る複数の線路12と、各線路12に順次接続して選択出力す
る第二スイッチ11b とで構成する。連続している送信デ
ータ（ビットストリーム）を入力データとして畳込みイ
ンタリーバの入力側の第一スイッチ11a に供給する。
尚、第一スイッチ11a ，第二スイッチ11b は入力データ
のクロックに同期して端子１、端子２、・・・、端子ｇ
の各線路12を順次選択して切り替わるように動作する。
一方、第一番目の線路を除く各線路12には、図４に示し
たように、線路毎に遅延値ｓ、２ｓ、３ｓ、・・・とな
るように順次増加するような遅延素子13が縦続接続され
る。つまり、第ｇ線路に接続された遅延素子13の遅延値
は「ｇ−１」である。
【０００４】このように構成した畳込みインタリーバは
データをとびとびに並び替える動作を行う。例えば、ｇ
を３とし線路の数が３の場合には、図５に示したよう
に、ビットストリームの先頭をＡとして「・・・ＪＩＨ
ＧＦＥＤＣＢＡ」なるデータを入力したとき、インタリ
ーバは同図の「インタリーブしたデータ」に例示したよ
うな「・・・ＪＣＥＧ０ＢＤ００Ａ」なるとびとびのデ
ータを出力する。但し、「０」は遅延素子13の初期値で
ある。一般に、畳込みインタリーバは線路の数を増加す
ることにより、インタリービング距離（とびとびに並び
替えたデータ間の距離）を増加することができる。
データをとびとびに並び替える動作を行う。例えば、ｇ
を３とし線路の数が３の場合には、図５に示したよう
に、ビットストリームの先頭をＡとして「・・・ＪＩＨ
ＧＦＥＤＣＢＡ」なるデータを入力したとき、インタリ
ーバは同図の「インタリーブしたデータ」に例示したよ
うな「・・・ＪＣＥＧ０ＢＤ００Ａ」なるとびとびのデ
ータを出力する。但し、「０」は遅延素子13の初期値で
ある。一般に、畳込みインタリーバは線路の数を増加す
ることにより、インタリービング距離（とびとびに並び
替えたデータ間の距離）を増加することができる。
【０００５】ところで、上記インタリービング距離に着
目すると、とびとびに並び替えたデータ間の距離が大き
ければ大きいほど、伝送路のバースト誤りに対して有利
である。
目すると、とびとびに並び替えたデータ間の距離が大き
ければ大きいほど、伝送路のバースト誤りに対して有利
である。
【０００６】しかし、インタリービング距離を大とする
ためには、線路の数を増加すること、言い換えると、必
要な遅延素子の数量が増大する。従って、線路12毎に設
けた遅延素子13の数量の増加は回路規模の増大とも関連
して、コストアップとなる問題があった。
ためには、線路の数を増加すること、言い換えると、必
要な遅延素子の数量が増大する。従って、線路12毎に設
けた遅延素子13の数量の増加は回路規模の増大とも関連
して、コストアップとなる問題があった。
【０００７】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、小規模回路で大きなインタリービ
ング距離を得るようにしたインタリーバを提供すること
を目的とする。
鑑みなされたもので、小規模回路で大きなインタリービ
ング距離を得るようにしたインタリーバを提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、所定の遅延時間だけ入力データを遅延させる複数の
遅延部と、前記複数の遅延部の入力側及び出力側に設け
た同期選択動作を行う２つのスイッチ部とで構成したイ
ンタリーバにおいて、入力側にデータの並べ替えを行う
並替部を縦続接続した。
に、所定の遅延時間だけ入力データを遅延させる複数の
遅延部と、前記複数の遅延部の入力側及び出力側に設け
た同期選択動作を行う２つのスイッチ部とで構成したイ
ンタリーバにおいて、入力側にデータの並べ替えを行う
並替部を縦続接続した。
【０００９】また、上記並替部及びスイッチ部をカウン
タと、同カウンタの出力値を検出するとともに遅延素子
の書き込み・読み出し制御を行う複数の検出・制御部と
で構成した。
タと、同カウンタの出力値を検出するとともに遅延素子
の書き込み・読み出し制御を行う複数の検出・制御部と
で構成した。
【００１０】また、遅延素子をシフトレジスタで構成し
た。
た。
【００１１】
【発明の実施の形態】以上のように構成したので、供給
されたビットストリームの送信データは、並替部で第一
回目の並び替え（インタリーブ）が実施され、さらに、
図５に示したような、従来の畳込みインタリーバによる
第二回目のインタリーブが行われ、合計二回の並び替え
により大きなインタリービング距離を確保するようにし
た。
されたビットストリームの送信データは、並替部で第一
回目の並び替え（インタリーブ）が実施され、さらに、
図５に示したような、従来の畳込みインタリーバによる
第二回目のインタリーブが行われ、合計二回の並び替え
により大きなインタリービング距離を確保するようにし
た。
【００１２】
【実施例】以下、本発明によるインタリーバについて、
図を用いて詳細に説明する。図１は本発明によるインタ
リーバの実施例を示す要部ブロック図である。11a は、
入力データを各線路に分配するための第一スイッチであ
る。12は、前記第一スイッチ11a が選択する対象の、デ
ータを記憶し所要時間遅延させる複数の線路である。13
は各線路12に縦続接続した所要の遅延時間を得る遅延素
子である。11b は、各線路12に順次接続して、前記第一
スイッチ11a と同期して選択出力する第二スイッチであ
る。1a は、前記第一スイッチ11a の前段に設けた入力
データを並び替える並替部である。
図を用いて詳細に説明する。図１は本発明によるインタ
リーバの実施例を示す要部ブロック図である。11a は、
入力データを各線路に分配するための第一スイッチであ
る。12は、前記第一スイッチ11a が選択する対象の、デ
ータを記憶し所要時間遅延させる複数の線路である。13
は各線路12に縦続接続した所要の遅延時間を得る遅延素
子である。11b は、各線路12に順次接続して、前記第一
スイッチ11a と同期して選択出力する第二スイッチであ
る。1a は、前記第一スイッチ11a の前段に設けた入力
データを並び替える並替部である。
【００１３】本発明によるインタリーバの概略動作を説
明する。供給されたビットストリームの送信データは、
並替部 1a で第一回目の並び替え（インタリーブ）が実
施される。例えば、［元のデータ］：・・・ＪＩＨＧＦ
ＥＤＣＢＡは、並び替えにより：・・・ＪＩＨＫＦＥＧ
ＣＢＡＤなどに変換され、さらに、図５に示したよう
な、従来の畳込みインタリーバと同様の第二回目のイン
タリーブを行う。
明する。供給されたビットストリームの送信データは、
並替部 1a で第一回目の並び替え（インタリーブ）が実
施される。例えば、［元のデータ］：・・・ＪＩＨＧＦ
ＥＤＣＢＡは、並び替えにより：・・・ＪＩＨＫＦＥＧ
ＣＢＡＤなどに変換され、さらに、図５に示したよう
な、従来の畳込みインタリーバと同様の第二回目のイン
タリーブを行う。
【００１４】図２は本発明によるインタリーバの実施例
を示す詳細要部ブロック図である。１はクロックをかぞ
えるｎ進カウンタである。２は、前記ｎ進カウンタ１の
出力値を検出するとともに相応の遅延素子に対してデー
タ書込み制御を行う複数の検出・制御部であり、例え
ば、図2 に示したように「０検出・制御部」、「４検出
・制御部」、「１検出・制御部」、・・・等の予め設定
した順に配置され並列接続されている。３は入力データ
を所要の遅延時間だけ遅延させるための複数のシフトレ
ジスタ部であり、第一シフト 部は１つの記憶セルを持ち、
第二シフト 部は縦続接続した２つ記憶セルを持ち、第三シフ
ト 部は縦続接続した３つ記憶セルを持ち、・・・という
ように順次増加するセルを持つシフトレジスタを配置
し、前記検出・制御部２の順番毎に縦続接続しかつ各出
力は１つの出力端子に接続するように構成した。
を示す詳細要部ブロック図である。１はクロックをかぞ
えるｎ進カウンタである。２は、前記ｎ進カウンタ１の
出力値を検出するとともに相応の遅延素子に対してデー
タ書込み制御を行う複数の検出・制御部であり、例え
ば、図2 に示したように「０検出・制御部」、「４検出
・制御部」、「１検出・制御部」、・・・等の予め設定
した順に配置され並列接続されている。３は入力データ
を所要の遅延時間だけ遅延させるための複数のシフトレ
ジスタ部であり、第一シフト 部は１つの記憶セルを持ち、
第二シフト 部は縦続接続した２つ記憶セルを持ち、第三シフ
ト 部は縦続接続した３つ記憶セルを持ち、・・・という
ように順次増加するセルを持つシフトレジスタを配置
し、前記検出・制御部２の順番毎に縦続接続しかつ各出
力は１つの出力端子に接続するように構成した。
【００１５】本発明によるインタリーバの詳細な動作を
図２、図３に従い説明する。尚、図３は本発明によるイ
ンタリーバのデータの並び替えとシフトレジスタによる
データの遅延動作を説明するタイムチャートである。先
ず、初期リセットの後、ｎ進カウンタ１は１クロック毎
にカウント値を増加させ、「０、１、２、・・・、ｎ−
１、０、１、２、・・・」なるｎクロック時間の周期で
繰り返し出力を行う。ｎ進カウンタ１のカウント動作が
開始して最初の周期では、カウント値「０」を検出する
ものは検出・制御部２の先頭位置に配置した「０検出・
制御部」であり、同「０検出・制御部」は、図３に示す
ように、後段に接続した「第一シフト 部」に書込み制御信
号を供給し、ビットストリームの入力データの１つを書
込むように制御する。このとき、シフトレジスタに以前
から記憶しているデータが出力する。但し、最初の周期
では、シフトレジスタをリセットした、例えば、「０」
値である。また、次ぎのカウント値「１」を検出するも
のは三番目の位置に配置した「１検出・制御部」であ
り、同「０検出・制御部」は、図３に示すように、相応
の「第三シフト 部」に入力データを書込むように制御す
る。このとき、シフトレジスタを構成した３つ目の記憶
セルに以前から記憶しているデータが出力する。但し、
最初の周期では、シフトレジスタをリセットした、例え
ば、「０」値である。以降、カウント値「ｎ−１」に至
るまで同様の動作を行う。従って、供給されたビットス
トリームの送信データは、「第一シフト 部」、「第三シフト
部」、・・・のように検出・制御部２の配置に応じて相
応の各シフトレジスタ部３に並び替えて書込まれる。
図２、図３に従い説明する。尚、図３は本発明によるイ
ンタリーバのデータの並び替えとシフトレジスタによる
データの遅延動作を説明するタイムチャートである。先
ず、初期リセットの後、ｎ進カウンタ１は１クロック毎
にカウント値を増加させ、「０、１、２、・・・、ｎ−
１、０、１、２、・・・」なるｎクロック時間の周期で
繰り返し出力を行う。ｎ進カウンタ１のカウント動作が
開始して最初の周期では、カウント値「０」を検出する
ものは検出・制御部２の先頭位置に配置した「０検出・
制御部」であり、同「０検出・制御部」は、図３に示す
ように、後段に接続した「第一シフト 部」に書込み制御信
号を供給し、ビットストリームの入力データの１つを書
込むように制御する。このとき、シフトレジスタに以前
から記憶しているデータが出力する。但し、最初の周期
では、シフトレジスタをリセットした、例えば、「０」
値である。また、次ぎのカウント値「１」を検出するも
のは三番目の位置に配置した「１検出・制御部」であ
り、同「０検出・制御部」は、図３に示すように、相応
の「第三シフト 部」に入力データを書込むように制御す
る。このとき、シフトレジスタを構成した３つ目の記憶
セルに以前から記憶しているデータが出力する。但し、
最初の周期では、シフトレジスタをリセットした、例え
ば、「０」値である。以降、カウント値「ｎ−１」に至
るまで同様の動作を行う。従って、供給されたビットス
トリームの送信データは、「第一シフト 部」、「第三シフト
部」、・・・のように検出・制御部２の配置に応じて相
応の各シフトレジスタ部３に並び替えて書込まれる。
【００１６】二番目の周期では、「０検出・制御部」は
この周期の最初のカウント値「０」を検出すると、図３
に示すように、書込み制御信号を「第一シフト 部」に供給
して新たなデータを書込むとともに最初の周期でシフト
レジスタ部３に記憶させたデータをシフトし１周期遅延
して出力する。何となれば、「第一シフト 部」の記憶セル
は１個である。「１検出・制御部」はカウント値「１」
を検出し、「第三シフト 部」に新しいデータを書込むとと
もに記憶セルの内容をシフトして出力する。以降、カウ
ント値「ｎ−１」に至るまで同様の動作を行う。
この周期の最初のカウント値「０」を検出すると、図３
に示すように、書込み制御信号を「第一シフト 部」に供給
して新たなデータを書込むとともに最初の周期でシフト
レジスタ部３に記憶させたデータをシフトし１周期遅延
して出力する。何となれば、「第一シフト 部」の記憶セル
は１個である。「１検出・制御部」はカウント値「１」
を検出し、「第三シフト 部」に新しいデータを書込むとと
もに記憶セルの内容をシフトして出力する。以降、カウ
ント値「ｎ−１」に至るまで同様の動作を行う。
【００１７】以上説明したように、供給されたビットス
トリームの送信データは、各シフトレジスタ部３に並び
替えて書込まれ（第一の並び替え）た上、「第一シフト
部」は１周期遅延してデータ出力を行い、「第二シフト
部」は２周期遅延してデータ出力を行い、「第三シフト
部」は３周期遅延してデータ出力を行い、・・・、遅延
時間の差により出力データの並び替え（第二の並び替
え）を行う。尚、第二の並び替え動作は、図4 に示した
従来の畳み込みインタリーバの動作（図５）と同様であ
る。
トリームの送信データは、各シフトレジスタ部３に並び
替えて書込まれ（第一の並び替え）た上、「第一シフト
部」は１周期遅延してデータ出力を行い、「第二シフト
部」は２周期遅延してデータ出力を行い、「第三シフト
部」は３周期遅延してデータ出力を行い、・・・、遅延
時間の差により出力データの並び替え（第二の並び替
え）を行う。尚、第二の並び替え動作は、図4 に示した
従来の畳み込みインタリーバの動作（図５）と同様であ
る。
【００１８】また、シフトレジスタ部３は、例えば、入
力と出力とを独立にアクセスできるデュアルポートＦＩ
ＦＯ（First In First Out）等を使用して容易に実現で
きる。
力と出力とを独立にアクセスできるデュアルポートＦＩ
ＦＯ（First In First Out）等を使用して容易に実現で
きる。
【００１９】
【発明の効果】以上説明したように、本発明は小規模回
路で大きなインタリービング距離を得るようにしたイン
タリーバを提供する。従って、衛星通信等において伝送
路のバースト誤りを軽減するために利用するインタリー
バを低廉に実現できるメリットがある。また、複数のデ
ータの並び替えを実施することからデータの秘匿性も高
めることが可能である。
路で大きなインタリービング距離を得るようにしたイン
タリーバを提供する。従って、衛星通信等において伝送
路のバースト誤りを軽減するために利用するインタリー
バを低廉に実現できるメリットがある。また、複数のデ
ータの並び替えを実施することからデータの秘匿性も高
めることが可能である。
【図１】本発明によるインタリーバの実施例を示す要部
ブロック図である。
ブロック図である。
【図２】本発明によるインタリーバの実施例を示す詳細
要部ブロック図である。
要部ブロック図である。
【図３】本発明によるインタリーバのデータの並び替え
とシフトレジスタによるデータの遅延動作を説明するタ
イムチャートである。
とシフトレジスタによるデータの遅延動作を説明するタ
イムチャートである。
【図４】従来の畳込みインタリーバの要部ブロック図で
ある。
ある。
【図５】畳込みインタリーバでデータをとびとびに並び
替える動作を説明する図である。
替える動作を説明する図である。
１ ｎ進カウンタ ２ 検出・制御部 ３ シフトレジスタ部 １ａ 並替部 １１ａ 第一スイッチ １１ｂ 第二スイッチ １２ 線路 １３ 遅延素子
Claims (3)
- 【請求項１】 所定の遅延時間だけ入力データを遅延さ
せる複数の遅延部と、前記複数の遅延部の入力側及び出
力側に設けた同期選択動作を行う２つのスイッチ部とで
構成したインタリーバにおいて、 入力側にデータの並べ替えを行う並替部を縦続接続した
ことを特徴とするインタリーバ。 - 【請求項２】 上記並替部及びスイッチ部を、カウンタ
と、同カウンタの出力値を検出するとともに相応の遅延
素子へ書き込み・読み出し制御を行う複数の検出・制御
部とで構成した請求項１記載のインタリーバ。 - 【請求項３】 上記遅延素子をシフトレジスタで構成し
た請求項１記載のインタリーバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249895A JPH1098397A (ja) | 1996-09-20 | 1996-09-20 | インタリーバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249895A JPH1098397A (ja) | 1996-09-20 | 1996-09-20 | インタリーバ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098397A true JPH1098397A (ja) | 1998-04-14 |
Family
ID=17199819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8249895A Pending JPH1098397A (ja) | 1996-09-20 | 1996-09-20 | インタリーバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025069A1 (en) * | 1997-11-10 | 1999-05-20 | Ntt Mobile Communications Network, Inc. | Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded |
| GB2368505A (en) * | 2000-07-05 | 2002-05-01 | 3Com Corp | Interleaving system with minimum spacing between consecutive bits |
| CN101467354A (zh) * | 2006-06-09 | 2009-06-24 | 弗劳恩霍夫应用研究促进协会 | 交织器设备以及用于由交织器设备产生的信号的接收机 |
-
1996
- 1996-09-20 JP JP8249895A patent/JPH1098397A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025069A1 (en) * | 1997-11-10 | 1999-05-20 | Ntt Mobile Communications Network, Inc. | Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded |
| US6631491B1 (en) | 1997-11-10 | 2003-10-07 | Ntt Mobile Communications Network, Inc. | Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded |
| GB2368505A (en) * | 2000-07-05 | 2002-05-01 | 3Com Corp | Interleaving system with minimum spacing between consecutive bits |
| US6662332B1 (en) | 2000-07-05 | 2003-12-09 | 3Com Corporation | Interleaver for burst error correction |
| GB2368505B (en) * | 2000-07-05 | 2004-12-22 | 3Com Corp | Interleaver for burst error correction |
| CN101467354A (zh) * | 2006-06-09 | 2009-06-24 | 弗劳恩霍夫应用研究促进协会 | 交织器设备以及用于由交织器设备产生的信号的接收机 |
| JP2009540639A (ja) * | 2006-06-09 | 2009-11-19 | フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン | インターリーバ装置及びインターリーバ装置によって生成された信号の受信器 |
| US8335962B2 (en) | 2006-06-09 | 2012-12-18 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Interleaver apparatus and receiver for a signal generated by the interleaver apparatus |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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