JPH1098647A - 緻密な画素ピッチを有するｘ−ｙアドレス指定可能な能動画素センサおよびその製法 - Google Patents
緻密な画素ピッチを有するｘ−ｙアドレス指定可能な能動画素センサおよびその製法Info
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- JPH1098647A JPH1098647A JP9127603A JP12760397A JPH1098647A JP H1098647 A JPH1098647 A JP H1098647A JP 9127603 A JP9127603 A JP 9127603A JP 12760397 A JP12760397 A JP 12760397A JP H1098647 A JPH1098647 A JP H1098647A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
- H04N25/443—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array by reading pixels from selected two-dimensional [2D] regions of the array, e.g. for windowing or digital zooming
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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- Multimedia (AREA)
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- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 緻密な画素ピッチおよびサブウィンドウ作成
能力を有するＸ−Ｙアドレス指定可能な画素センサの提
供。 【解決手段】 能動画素センサ２０は、Ｘ−Ｙアドレス
指定可能であり、逐次シフトレジスタ２３、２８を使用
しサブウィンドウ画像１３を選択し、その結果、先行技
術のデコーディング技術に比較して小さい半導体面積で
良い。また、能動画素センサ２０は、ＸおよびＹの両方
向の信号ラインを有するアドレス指定可能なイメージ素
子１２と、Ｘ−Ｙイメージ素子１２に使用する必要のあ
る信号ラインを選択するためにＸおよびＹ方向のそれぞ
れに少なくともひとつの逐次シフトレジスタ２３、２８
が存在するようにＸ−Ｙイメージ素子１２に作用するよ
うに接続される少なくとも一対の逐次シフトレジスタ２
３、２８と、シフトレジスタにビットパターンを入力す
るためのローディング手段とを備える。
能力を有するＸ−Ｙアドレス指定可能な画素センサの提
供。 【解決手段】 能動画素センサ２０は、Ｘ−Ｙアドレス
指定可能であり、逐次シフトレジスタ２３、２８を使用
しサブウィンドウ画像１３を選択し、その結果、先行技
術のデコーディング技術に比較して小さい半導体面積で
良い。また、能動画素センサ２０は、ＸおよびＹの両方
向の信号ラインを有するアドレス指定可能なイメージ素
子１２と、Ｘ−Ｙイメージ素子１２に使用する必要のあ
る信号ラインを選択するためにＸおよびＹ方向のそれぞ
れに少なくともひとつの逐次シフトレジスタ２３、２８
が存在するようにＸ−Ｙイメージ素子１２に作用するよ
うに接続される少なくとも一対の逐次シフトレジスタ２
３、２８と、シフトレジスタにビットパターンを入力す
るためのローディング手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、広くは能動画素セ
ンサ及びその製法に関し、特に、センサアレイの画素は
いずれもすべて選択されることが可能でありまたひとつ
ずつまたはグループとして読み出されることが可能であ
るＸ−Ｙアドレス指定可能な能動画素センサ及びその製
法に関する。
ンサ及びその製法に関し、特に、センサアレイの画素は
いずれもすべて選択されることが可能でありまたひとつ
ずつまたはグループとして読み出されることが可能であ
るＸ−Ｙアドレス指定可能な能動画素センサ及びその製
法に関する。
【０００２】
【従来の技術】能動画素センサ（ａｃｔｉｖｅ ｐｉｘ
ｅｌ ｓｅｎｓｏｒ）（ＡＰＳ）のようなＸ−Ｙアドレ
ス指定可能なイメージ素子においては、読み出す必要の
ある画素を選択する従来の方法は、２進法コード化アド
レスを特定のＸ−Ｙ信号ラインに変換する全アドレスデ
コーディング回路を使用することによる。アドレスを所
定の様式で変更することによって、いかなる任意の方形
ウィンドウ、または単一の画素も、出力のために選択す
ることができる。この方法は、ＸおよびＹの各信号ライ
ンに対してデコーダを必要とするので、イメージ素子の
画素ピッチに適合する回路を備える必要がある。
ｅｌ ｓｅｎｓｏｒ）（ＡＰＳ）のようなＸ−Ｙアドレ
ス指定可能なイメージ素子においては、読み出す必要の
ある画素を選択する従来の方法は、２進法コード化アド
レスを特定のＸ−Ｙ信号ラインに変換する全アドレスデ
コーディング回路を使用することによる。アドレスを所
定の様式で変更することによって、いかなる任意の方形
ウィンドウ、または単一の画素も、出力のために選択す
ることができる。この方法は、ＸおよびＹの各信号ライ
ンに対してデコーダを必要とするので、イメージ素子の
画素ピッチに適合する回路を備える必要がある。
【０００３】
【発明が解決しようとする課題】Ｘ−Ｙアドレスを生成
する比較的簡単な方法は、アドレスデコーダの代わりに
逐次シフトレジスタを使用することである。逐次シフト
レジスタ設計は、実現が比較的簡単であり、画素間の間
隔を比較的小さくできるが、サブウィンドウを作る機能
を実行できない。
する比較的簡単な方法は、アドレスデコーダの代わりに
逐次シフトレジスタを使用することである。逐次シフト
レジスタ設計は、実現が比較的簡単であり、画素間の間
隔を比較的小さくできるが、サブウィンドウを作る機能
を実行できない。
【０００４】前述の説明より、Ｘ−Ｙアドレス指定可能
な画素センサに関する技術においては、画素間の間隔を
比較的小さくできると同時に、サブウィンドウ作成能力
を持った技術が必要とされている。
な画素センサに関する技術においては、画素間の間隔を
比較的小さくできると同時に、サブウィンドウ作成能力
を持った技術が必要とされている。
【０００５】
【課題を解決するための手段】本発明は、サブウィンド
ウの読み出しが実行できるようにシフトレジスタをプレ
ロードするための追加回路を使用することによって、先
行技術の前述の欠陥を解消するものである。その結果、
本発明によって、センサアレイの画素はいずれもすべて
選択されることが可能であり、またひとつずつまたはグ
ループとして読み出されることが可能であるアドレス指
定可能な特徴を能動画素センサ（ＡＰＳ）に与えること
ができる。この特徴によって、画素読み出しのアレイが
全イメージ素子の一部としてプログラムされることが可
能である場合は、サブウィンドウフォーマットによる画
像センサの読み出しが可能となる。サブウィンドウフォ
ーマットによって、読み出しのフレーム速度と画像出力
当たりの画素の数（解像度）を互いにトレードオフさせ
ることが可能であり、また電子ズームおよびパン操作が
可能になる。
ウの読み出しが実行できるようにシフトレジスタをプレ
ロードするための追加回路を使用することによって、先
行技術の前述の欠陥を解消するものである。その結果、
本発明によって、センサアレイの画素はいずれもすべて
選択されることが可能であり、またひとつずつまたはグ
ループとして読み出されることが可能であるアドレス指
定可能な特徴を能動画素センサ（ＡＰＳ）に与えること
ができる。この特徴によって、画素読み出しのアレイが
全イメージ素子の一部としてプログラムされることが可
能である場合は、サブウィンドウフォーマットによる画
像センサの読み出しが可能となる。サブウィンドウフォ
ーマットによって、読み出しのフレーム速度と画像出力
当たりの画素の数（解像度）を互いにトレードオフさせ
ることが可能であり、また電子ズームおよびパン操作が
可能になる。
【０００６】
【発明の実施の形態】図１に、従来のＸ−Ｙアドレス指
定可能なイメージ素子を示す。これは、以下１０と呼
び、イメージ素子１２内に含有サブウィンドウ画像１３
を有するＸ−Ｙアドレス指定可能なイメージ素子１２、
行デコーダ１５、列デコーダ１７、および列信号処理部
１９を備える。
定可能なイメージ素子を示す。これは、以下１０と呼
び、イメージ素子１２内に含有サブウィンドウ画像１３
を有するＸ−Ｙアドレス指定可能なイメージ素子１２、
行デコーダ１５、列デコーダ１７、および列信号処理部
１９を備える。
【０００７】図２に、本発明を具現するＣＭＯＳ能動画
素センサ２０を示す。センサ２０は、サブウィンドウ画
像１３を有するＸ−Ｙアドレス指定可能なイメージ素子
１２を備える。ＸおよびＹ信号制御に追加される追加回
路は、シフトレジスタ２３、２８である。シフトレジス
タ２３、２８を使用し、行アドレス２４および列アドレ
ス２６が、それぞれイメージ素子にインタフェースされ
る。シフトレジスタ２３、２８によって、起動Ｘ−Ｙロ
ケーションを選択するために２値信号“１”がロードさ
れる各シフトレジスタの所定の起動ロケーションを定め
ることができる。続いて次に、シフトレジスタは、所定
数のロケーションを順次走査し、列信号処理部２９によ
って読み出される必要があるサブウィンドウのサイズを
選択する。追加回路によって、２値信号“１”のシフテ
ィングが制御されるので、次の出力フレームの間、Ｘお
よびＹ方向の走査が繰り返される。ＸおよびＹ方向のそ
れぞれに対して、走査制御回路はひとつだけしか必要と
されないので、画素ピッチは、シフトレジスタを使用し
て実現される比較的小さいサイズに維持することができ
る。
素センサ２０を示す。センサ２０は、サブウィンドウ画
像１３を有するＸ−Ｙアドレス指定可能なイメージ素子
１２を備える。ＸおよびＹ信号制御に追加される追加回
路は、シフトレジスタ２３、２８である。シフトレジス
タ２３、２８を使用し、行アドレス２４および列アドレ
ス２６が、それぞれイメージ素子にインタフェースされ
る。シフトレジスタ２３、２８によって、起動Ｘ−Ｙロ
ケーションを選択するために２値信号“１”がロードさ
れる各シフトレジスタの所定の起動ロケーションを定め
ることができる。続いて次に、シフトレジスタは、所定
数のロケーションを順次走査し、列信号処理部２９によ
って読み出される必要があるサブウィンドウのサイズを
選択する。追加回路によって、２値信号“１”のシフテ
ィングが制御されるので、次の出力フレームの間、Ｘお
よびＹ方向の走査が繰り返される。ＸおよびＹ方向のそ
れぞれに対して、走査制御回路はひとつだけしか必要と
されないので、画素ピッチは、シフトレジスタを使用し
て実現される比較的小さいサイズに維持することができ
る。
【０００８】代案の実施形態を図３に示し、以下３０と
して示す。図３に示す代案の実施形態においては、走査
制御回路の代わりに切換可能回路３４、３６を使用し、
列信号処理回路２９によって、所定のサブウィンドウ１
３のみを呼び出すことができる。切換可能回路は、行逐
次シフトレジスタ３３および列逐次シフトレジスタ３８
の関心のある行および列に所定の順序の２値信号群
“１”をロードすることによってセットアップされ、イ
メージ素子のこの部分のみが出力される。この方法の欠
点は、シフトレジスタによってすべての画素が走査され
るので、読み出しのフレーム速度に有効な改善が全くな
いことである。
して示す。図３に示す代案の実施形態においては、走査
制御回路の代わりに切換可能回路３４、３６を使用し、
列信号処理回路２９によって、所定のサブウィンドウ１
３のみを呼び出すことができる。切換可能回路は、行逐
次シフトレジスタ３３および列逐次シフトレジスタ３８
の関心のある行および列に所定の順序の２値信号群
“１”をロードすることによってセットアップされ、イ
メージ素子のこの部分のみが出力される。この方法の欠
点は、シフトレジスタによってすべての画素が走査され
るので、読み出しのフレーム速度に有効な改善が全くな
いことである。
【０００９】逐次シフトレジスタを使用しＸおよびＹの
両方向の信号ラインを選択することによって、１行当た
りおよび１列当たりに必要とされる回路は、比較的大き
い面積を占めるアドレスデコーダと比較して簡単化され
る。これによって、イメージ素子の画素サイズを比較的
小さい寸法に縮小することができる。たとえば、従来の
ＡＰＳ画素設計は、集積回路製造技術の最小許容ライン
長さの２０倍である。この２０倍という限界は、アドレ
スデコーダのサイズに起因する。逐次シフトレジスタを
集積化することによって、この限界はライン長さのサイ
ズの７倍ないし１５倍に減少させることができる。した
がって、イメージ素子の全体のサイズは、比較的費用の
かかる微細配列製造技術を使用することなく、２５％な
いし６７％削減できる。シフトレジスタ設計を使用し、
比較的小さい画素、したがって比較的小さいチップサイ
ズが実現される場合は、本発明によって、サブウィンド
ウ作成の重要な特徴が維持される。
両方向の信号ラインを選択することによって、１行当た
りおよび１列当たりに必要とされる回路は、比較的大き
い面積を占めるアドレスデコーダと比較して簡単化され
る。これによって、イメージ素子の画素サイズを比較的
小さい寸法に縮小することができる。たとえば、従来の
ＡＰＳ画素設計は、集積回路製造技術の最小許容ライン
長さの２０倍である。この２０倍という限界は、アドレ
スデコーダのサイズに起因する。逐次シフトレジスタを
集積化することによって、この限界はライン長さのサイ
ズの７倍ないし１５倍に減少させることができる。した
がって、イメージ素子の全体のサイズは、比較的費用の
かかる微細配列製造技術を使用することなく、２５％な
いし６７％削減できる。シフトレジスタ設計を使用し、
比較的小さい画素、したがって比較的小さいチップサイ
ズが実現される場合は、本発明によって、サブウィンド
ウ作成の重要な特徴が維持される。
【００１０】以上、本発明の好適な実施形態について説
明した。しかし、通常の当業者は、本発明の範囲から逸
脱することなく異形および変形を実施できることを認識
されたい。
明した。しかし、通常の当業者は、本発明の範囲から逸
脱することなく異形および変形を実施できることを認識
されたい。
【００１１】
【発明の効果】逐次シフトレジスタを使用し、Ｘおよび
Ｙの両方向における信号ラインを選択することによっ
て、１行当たりおよび１列当たりに必要とされる回路
は、比較的大きい面積を占める全アドレスデコーダから
シフトレジスタの設計へと簡単化される。これによっ
て、イメージ素子の画素サイズを比較的小さな寸法に縮
小することができる。たとえば、従来のＡＰＳ画素設計
は、集積回路製造技術の最小許容ライン長さの２０倍で
ある。この２０倍という限界は、アドレスデコーダのサ
イズに起因する。逐次シフトレジスタを集積化すること
によって、この限界はライン長さのサイズの７倍ないし
１５倍に減少させることができる。したがって、イメー
ジ素子の全体のサイズは、比較的費用のかかる微細配列
製造技術を使用することなく、２５％ないし６７％削減
できる。シフトレジスタ設計を使用し、比較的小さい画
素、したがって比較的小さいチップサイズが実現される
場合は、本発明によって、サブウィンドウ作成の重要な
特徴が維持される。
Ｙの両方向における信号ラインを選択することによっ
て、１行当たりおよび１列当たりに必要とされる回路
は、比較的大きい面積を占める全アドレスデコーダから
シフトレジスタの設計へと簡単化される。これによっ
て、イメージ素子の画素サイズを比較的小さな寸法に縮
小することができる。たとえば、従来のＡＰＳ画素設計
は、集積回路製造技術の最小許容ライン長さの２０倍で
ある。この２０倍という限界は、アドレスデコーダのサ
イズに起因する。逐次シフトレジスタを集積化すること
によって、この限界はライン長さのサイズの７倍ないし
１５倍に減少させることができる。したがって、イメー
ジ素子の全体のサイズは、比較的費用のかかる微細配列
製造技術を使用することなく、２５％ないし６７％削減
できる。シフトレジスタ設計を使用し、比較的小さい画
素、したがって比較的小さいチップサイズが実現される
場合は、本発明によって、サブウィンドウ作成の重要な
特徴が維持される。
【図１】 従来のＸ−Ｙアドレス指定可能なイメージ素
子を示す図である。
子を示す図である。
【図２】 シフトレジスタを使用する本発明によるＸ−
Ｙアドレス指定可能なイメージ素子を示す図である。
Ｙアドレス指定可能なイメージ素子を示す図である。
【図３】 シフトレジスタを使用する本発明によるＸ−
Ｙアドレス指定可能なイメージ素子の別の実施形態を示
す図である。
Ｙアドレス指定可能なイメージ素子の別の実施形態を示
す図である。
１０，１２，２０ Ｘ−Ｙアドレス指定可能なイメージ
素子、１３ サブウィンドウ画像、１５ 行デコーダ、
１７ 列デコーダ、１９ 列信号処理部、２３，２８
シフトレジスタ、２４ 行アドレス、２６ 列アドレ
ス、２９ 列信号処理回路、３０ 代案の実施形態、３
３ 行逐次シフトレジスタ、３４，３６切換可能回路、
３８ 列逐次シフトレジスタ。
素子、１３ サブウィンドウ画像、１５ 行デコーダ、
１７ 列デコーダ、１９ 列信号処理部、２３，２８
シフトレジスタ、２４ 行アドレス、２６ 列アドレ
ス、２９ 列信号処理回路、３０ 代案の実施形態、３
３ 行逐次シフトレジスタ、３４，３６切換可能回路、
３８ 列逐次シフトレジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティモシー ジェイ ケニイ アメリカ合衆国 ニューヨーク州 ピッツ フォード サンドパイパー レーン 23 (72)発明者 テエ−シュアン リー アメリカ合衆国 ニューヨーク州 ウェブ スター ハイタワー ウェイ 760
Claims (3)
- 【請求項１】 Ｘ−Ｙアドレス指定可能である能動画素
センサであって、 ＸおよびＹの両方向の信号ラインを有するＸ−Ｙアドレ
ス指定可能なイメージ素子と、 前記Ｘ−Ｙイメージ素子に供給される信号ラインを選択
するために、ＸおよびＹ方向のそれぞれに少なくともひ
とつの逐次シフトレジスタが配置されるように、前記Ｘ
−Ｙイメージ素子に作用するように接続される少なくと
も一対の逐次シフトレジスタと、 ビットパターンをシフトレジスタに入力するためのロー
ディング手段と、を備えることを特徴とする能動画素セ
ンサ。 - 【請求項２】 請求項１に記載のセンサであって、前記
ローディング手段が、さらに、ＸおよびＹ方向のそれぞ
れに対して少なくともひとつのアドレス制御回路が配置
されるように、少なくとも一対のアドレス制御回路を備
えることを特徴とする能動画素センサ。 - 【請求項３】 Ｘ−Ｙアドレス指定可能である能動画素
センサを製作する方法であって、 ＸおよびＹ両方向に信号ラインを有するＸ−Ｙアドレス
指定可能なイメージ素子を生成する第一工程と、 前記Ｘ−Ｙイメージ素子に供給される信号ラインを選択
するために、ＸおよびＹ方向のそれぞれに少なくともひ
とつの逐次シフトレジスタが配置されるように、前記Ｘ
−Ｙイメージ素子に作用するように接続される少なくと
も一対の逐次シフトレジスタを生成する第二工程と、 ビットパターンを前記シフトレジスタに入力するための
レジスタおよび制御回路を生成する第三工程と、を含む
ことを特徴とする能動画素センサの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1812896P | 1996-05-22 | 1996-05-22 | |
| US82198897A | 1997-03-21 | 1997-03-21 | |
| US08/821,988 | 1997-03-21 | ||
| US60/018,128 | 1997-03-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098647A true JPH1098647A (ja) | 1998-04-14 |
Family
ID=26690774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9127603A Pending JPH1098647A (ja) | 1996-05-22 | 1997-05-16 | 緻密な画素ピッチを有するｘ−ｙアドレス指定可能な能動画素センサおよびその製法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030193593A1 (ja) |
| EP (1) | EP0809395A3 (ja) |
| JP (1) | JPH1098647A (ja) |
Cited By (3)
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