JPH11101846A - 電源静止電流（ｉｄｄｑ）測定回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速・高精度にＬＳＩの電源静止電流を測定
が可能な構成のＩＤＤＱ測定回路を提供する。 【解決手段】 本発明に係るＩＤＤＱ測定回路は、ＩＤ
ＤＱ測定時に、電源電圧を供給する定電圧源及び被測定
デバイスの電源端子の電位変動を抑制するコンデンサを
測定系から切り離す第１のＦＥＴスイッチのスイッチン
グオフにより発生するトランジェント電流を相殺するト
ランジェント電流相殺回路と、上記スイッチングオフ時
に第１のＦＥＴスイッチが有するゲート・ソース間容量
を相殺するゲート制御回路と、電源端子からみた被測定
デバイスの内部容量及び測定系における電流値測定の誤
差要因とを相殺する測定誤差相殺回路とを備えたもので
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体試験装置の１
つである電源静止電流（ＩＤＤＱ）測定回路に関し、Ｃ
ＭＯＳ ＬＳＩの静止状態における電源端子に流れる電
流値の測定に使用されるものである。

【０００２】

【従来の技術】図５は、従来のＩＤＤＱ（電源静止電
流）測定回路の回路図である。

【０００３】図５に示したＩＤＤＱ測定回路において
は、定電圧源１が、ＦＥＴスイッチ２を介して被測定デ
バイス５の電源端子６に接続され、電源端子６と接地電
位点との間には電源端子６の電位の変動を抑制するため
の大容量（１０ｕＦ〜１００ｕＦ）のコンデンサ７が接
続されている。ＦＥＴスイッチ２のドレイン・ソース間
には、ドレイン側にＦＥＴスイッチ３、ソース側に高精
度の抵抗４が接続されるように、ＦＥＴスイッチ３及び
抵抗４が直列接続されており、さらに、抵抗４にはダイ
オード８及び９が逆並列接続され、抵抗４のＦＥＴスイ
ッチ３側の一端がアンプ１０の逆相入力に接続され、抵
抗４の他端がアンプ１０の正相入力に接続されている。

【０００４】図５のＩＤＤＱ測定回路によってＣＭＯＳ
ＬＳＩのＩＤＤＱを測定する方法としては、コンデン
サ７への電荷のチャージが行われた後の微小電流値を測
定する方法が主流であった。この場合、被測定デバイス
５にスイッチング電流が流れるときにＦＥＴスイッチ２
をオン、ＦＥＴスイッチ３をオフとし、電流を被測定デ
バイス５に供給し、被測定デバイス５が静止状態になる
ときに、ＦＥＴスイッチ２をオフ、ＦＥＴスイッチ３を
オンとし、ＦＥＴスイッチ３に直列に接続された高精度
抵抗４の両端にかかる電圧値よりＩＤＤＱを測定してい
た。

【０００５】

【発明が解決しようとする課題】しかしながら、図５に
示した従来のＩＤＤＱ測定回路によりＩＤＤＱを測定す
る場合、以下のような問題点があった。

【０００６】例えば、図５のＩＤＤＱ測定回路におい
て、コンデンサ７の容量を１００ｕＦとし、０．１ｕＡ
程度のＩＤＤＱを検出しようとする場合、抵抗４の両端
に５０ｍＶの電位差が発生するようにすると、抵抗４の
抵抗値Ｒ＝Ｖ／Ｉ＝５００ｋΩとなり、測定時定数はＲ
・Ｃ＝５０秒となる。テストにおいては、この時定数を
考慮した待ち時間を設定する必要があり、このような長
い待ち時間を要するのでは実用化は困難である。この待
ち時間（時定数）を小さくするにはコンデンサ７の容量
を小さくする必要があるが、コンデンサ７の容量を小さ
くするとファンクションテスト時に被測定デバイス５の
電源端子６の電位が変動し、被測定デバイス５が誤動作
する等の問題点があった。

【０００７】本発明は上記問題点に鑑みてなされたもの
であり、その目的は、ＩＤＤＱ測定回路の測定系が持つ
浮遊容量やリーク電流等を相殺する回路を設けることに
より、高速・高精度にＬＳＩの電源静止電流を測定が可
能な構成のＩＤＤＱ測定回路を提供することである。

【０００８】

【課題を解決するための手段】本発明に係るＩＤＤＱ測
定回路によれば、被測定デバイスの電源端子に電源ライ
ンを介して電源電圧を供給する定電圧源と、電源ライン
と接地電位点との間に接続され、被測定デバイスのスイ
ッチング時の過渡状態に発生する瞬時電流に起因する電
源端子の電位の変動を抑制するコンデンサと、電源ライ
ンに挿入接続され、電源静止電流測定時に、定電圧源及
びコンデンサを測定系から切り離す第１のＦＥＴスイッ
チと、第１のＦＥＴスイッチと電源端子との間の電源ラ
インに接続され、電源ライン又は電源端子の電位を随時
検出する電位検出回路と、第１のＦＥＴスイッチと電源
端子との間の電源ラインに接続され、第１のＦＥＴスイ
ッチがスイッチングオフするときに、電源ラインに第１
の所定値の電流を流すことにより、第１のＦＥＴスイッ
チのスイッチングオフにより発生するトランジェント電
流を相殺するトランジェント電流相殺回路と、第１のＦ
ＥＴスイッチのゲート・ソース間に接続され、第１のＦ
ＥＴスイッチがスイッチングオフするときに、第１のＦ
ＥＴスイッチのソース電位を所定の値に設定することに
より、第１のＦＥＴスイッチが有するゲート・ソース間
容量を相殺するゲート制御回路と、第１のＦＥＴスイッ
チと電源端子との間の電源ラインに接続され、電源ライ
ンに第２の所定値の電流を流すことにより、電源端子か
らみた被測定デバイスの内部容量と、測定系における電
流値測定の誤差要因とを相殺する測定誤差相殺回路とを
備えたことを特徴とし、より具体的な構成の一形態とし
ては、被測定デバイスの電源端子に電源ラインを介して
電源電圧を供給する定電圧源と、電源ラインと接地電位
点との間に接続され、被測定デバイスのスイッチング時
の過渡状態に発生する瞬時電流に起因する電源端子の電
位の変動を抑制するコンデンサと、電源ラインに挿入接
続され、電源静止電流測定時に、定電圧源及びコンデン
サを測定系から切り離す第１のＦＥＴスイッチと、第１
のＦＥＴスイッチと電源端子との間の電源ラインに接続
され、電源ライン又は電源端子の電位を随時検出する電
位検出回路と、第１のＦＥＴスイッチと電源端子との間
の電源ラインに第２のＦＥＴスイッチを介して接続さ
れ、第１のＦＥＴスイッチがスイッチングオフするとき
に、電源ラインに第１の所定値の電流を流すことによ
り、第１のＦＥＴスイッチのスイッチングオフにより発
生するトランジェント電流を相殺する第１の定電流源回
路と、第１のＦＥＴスイッチのゲート・ソース間に接続
され、第１のＦＥＴスイッチがスイッチングオフすると
きに、第１のＦＥＴスイッチのソース電位を所定の値に
設定することにより、第１のＦＥＴスイッチが有するゲ
ート・ソース間容量を相殺するゲート制御回路と、第１
のＦＥＴスイッチと電源端子との間の電源ラインに第３
のＦＥＴスイッチを介して接続され、電源ラインに第２
の所定値の電流を流すことにより、電源端子からみた被
測定デバイスの内部容量と、測定系における電流値測定
の誤差要因とを相殺する第２の定電流源回路とを備えた
ことを特徴とし、この構成により、測定系が持つ浮遊容
量やリーク電流等を相殺するので、高速・高精度にＬＳ
Ｉの電源静止電流を測定が可能となり、測定時間を大幅
に短縮することができる。

【０００９】

【発明の実施の形態】以下、本発明に係る電源静止電流
（ＩＤＤＱ）測定回路の実施の形態について、図面を参
照しながら説明する。

【００１０】図１は、本発明に係るＩＤＤＱ測定回路の
実施の一形態を示した回路図である。

【００１１】被測定デバイス１７に低電圧を供給する定
電圧源（電圧ＶS ）１４と被測定デバイス１７の電源端
子（電位ＶDD）１８とは、ＦＥＴスイッチ１１とスイッ
チ３１とを介して接続されている。即ち、ＦＥＴスイッ
チ１１のドレインには定電圧源１４が接続され、ＦＥＴ
スイッチ１１のソースと電源端子１８との間にスイッチ
３１が接続されている。ＦＥＴスイッチ１１のドレイン
と接地電位点との間には、容量Ｃ1 のコンデンサ１５が
接続されている。コンデンサ１５は、デカップリング用
大容量コンデンサ（１０ｕＦ〜１００ｕＦ）であり、図
５におけるコンデンサ７と同様に電源端子１８の電位の
変動を抑制するためのものである。また、被測定デバイ
ス１７の電源端子１８と接地電位点との間には、容量Ｃ
2 のコンデンサ１６が接続されている。コンデンサ１６
は、定電圧源１４と被測定デバイス１７とを接続する電
源ラインのノイズ等を除去するためのものであり、容量
Ｃ2 は１０００ｐＦ程度の小さいもので足りる。ＦＥＴ
スイッチ１１のゲート・ソース間には後述するゲート制
御回路２８が接続されている。ＦＥＴスイッチ１１のソ
ースとスイッチ３１との間のノード２１には、ノード２
１の電位又は被測定デバイス１７の電源端子１８の電位
を随時検出するサンプリング回路２２と、ＦＥＴスイッ
チ１２と、ＦＥＴスイッチ１３とが接続されている。Ｆ
ＥＴスイッチ１２には定電流源１９が、ＦＥＴスイッチ
１３には定電流源２０がそれぞれ接続され、ＦＥＴスイ
ッチ１３と定電流源２０との接続ノードと接地電位点と
の間には、スイッチ３０と容量ＣCAL の補正用コンデン
サ２９とが直列に接続されている。定電流源１９、２０
は電流値を外部から自由に設定できるようにし、ＦＥＴ
スイッチ１２、１３のオフ時は定電圧源１４の出力電圧
にクランプするように構成する。これにより、後述する
ように、ＦＥＴスイッチのスイッチオン、オフ時に発生
するトランジェント電流による影響を最小限に抑制する
ことができる。

【００１２】サンプリング回路２２は、低バイアス電流
バッファ２３と、サンプル・ホールド回路２４と、ＡＤ
変換器２５と、サンプリングした電位をデジタル変換し
た値を格納するメモリ２６と、サンプリング回路２２の
制御を行う制御回路２７とが順次縦列接続され、制御回
路２７の出力はサンプル・ホールド回路２４及びＡＤ変
換器２５に入力されるように構成されている。所定の条
件下でサンプリング回路２２により検出された電源ライ
ン２１又は電源端子１８の電位に基づき、定電流源１９
及び定電流源２０の電流値がそれぞれ決定される。ＡＤ
変換器２５のサンプル間隔は、後述する図３又は図４に
おける区間Ａ、Ｂ、Ｃ等のグラフの傾きを求めるのに適
当な間隔を設定することができるように構成する。

【００１３】最初に、通常のファンクションテストにお
ける回路動作を説明する。

【００１４】通常のファンクションテストには、ＦＥＴ
スイッチ１１をオン、ＦＥＴスイッチ１２及び１３をオ
フにする。ＦＥＴスイッチ１１をオンにすることによ
り、定電圧源ＶS １４とデカップリングコンデンサ１５
及び１６とが被測定デバイス１７の電源端子１８に接続
されるようにする。ＣＭＯＳ ＬＳＩのダイナミック動
作時には数アンペア程度のスイッチング電流が流れる
が、この時コンデンサ１５、コンデンサ１６に充電され
た電荷が放電されることにより被測定デバイス１７の電
源端子１８の電位変動を抑制することができる。

【００１５】次に、電源静止電流（ＩＤＤＱ）の測定に
おける回路動作について説明する。

【００１６】通常、ＩＤＤＱ測定を行う場合、被測定デ
バイス１７の内部状態を外部より入力されるテストパタ
ーンによりセットアップする。この動作は通常のファン
クションテストと同様であり、測定回路のＦＥＴスイッ
チ１１はオン、ＦＥＴスイッチ１２及び１３はオフにす
る。被測定デバイス１７のセットアップが出来次第ＩＤ
ＤＱの測定に移るが、その際にＦＥＴスイッチ１１をオ
フにして定電圧源１４及びコンデンサ１５を測定系から
切り離す一方、ＦＥＴスイッチ１２をオンにする。ここ
でＦＥＴスイッチ１１をオフさせるときに、ＦＥＴスイ
ッチ１１のゲート・ソース間キャパシタンスＣGSと、ド
レイン・ソース間キャパシタンスＣRSSとにより大きな
トランジェント電流が発生し、電源端子１８の電位ＶDD
を変動させるので、このトランジェント電流を相殺する
必要がある。そこで、ＦＥＴスイッチ１１をオフにする
ときは、適切なタイミングでＦＥＴスイッチ１２をオン
にし、定電流源１９から一定電流Ｉ1 を必要時間流すこ
とによりＦＥＴスイッチ１１のトランジェント電流を相
殺する。ここで使用するＦＥＴスイッチ１２は、オンに
するときのトランジェント電流が小さいものを選択する
必要がある。

【００１７】上述のＦＥＴスイッチ１１をオフさせる際
のトランジェント電流を相殺するためには、定電流源１
９から供給する電流値Ｉ1 の設定と、ＦＥＴスイッチ１
２をオンにするタイミングの補正とを適切に行う必要が
あるが、これらについて説明する。

【００１８】サンプリング回路２２において、ノード２
１の電位を、電流バッファ２３及びサンプル・ホールド
回路２４を介してＡＤ変換器２５に入力し、ＡＤ変換器
２５によりデジタル変換した後メモリ２６に格納し、メ
モリ２６に格納された値を制御装置２７に読み込む。Ｆ
ＥＴスイッチ１２の電流値及びオンタイミングを変えな
がらこの処理を繰り返す。繰り返した結果によりノード
２１の電位ＶDDからの変位を最小にする定電流源１９の
電流値Ｉ1 と、ＦＥＴスイッチ１２のオンタイミングと
を決定する。また、ＦＥＴスイッチ１１のゲート・ソー
ス間キャパシタンスＣGSを小さくするため、ＦＥＴスイ
ッチ１１のゲート制御回路２８にＦＥＴスイッチオフ時
のソース電位をフィードバックする。

【００１９】図２は、ＦＥＴスイッチ１１のゲート制御
回路２８の具体的構成を示した回路図である。

【００２０】ゲート制御回路２８は、ＦＥＴスイッチ１
１のゲート・ソース間キャパシタンスＣGSを相殺するた
めのスイッチドライバであり、以下のように構成されて
いる。ＦＥＴスイッチ１１のドレインにＦＥＴスイッチ
３５，ＦＥＴスイッチ３７，ＦＥＴスイッチ３２が順に
接続され、ＦＥＴスイッチ３７とＦＥＴスイッチ３２と
の接続ノードがＦＥＴスイッチ１１のゲートに接続され
ている。また、ＦＥＴスイッチのソース側のノード２１
には利得１の増幅器３４が接続され、増幅器３４にはＦ
ＥＴスイッチ３６のドレインが接続されている。ＦＥＴ
スイッチ３６のソースにはバイポーラ・トランジスタ３
３のベースが接続され、バイポーラ・トランジスタ３３
の出力がＦＥＴスイッチ３２のゲートに入力される。ま
た、ＦＥＴスイッチ３６のソースは、ＦＥＴスイッチ３
７とＦＥＴスイッチ３５との接続ノードに接続されてい
る。

【００２１】通常のファンクションテストを開始する
際、ＦＥＴスイッチ１１をオンにするには、ＦＥＴスイ
ッチ１１のゲート・ソース間電圧ＶGSを５Ｖ程度にする
必要があるが、ＦＥＴスイッチ１１をオンにする前はＦ
ＥＴスイッチ１１のソース電位が不定の値となっている
ため、電位をある所定の値に設定する必要がある。そこ
で、最初はＦＥＴスイッチ３５、ＦＥＴスイッチ３６、
ＦＥＴスイッチ３７が総てオフになっている状態からＦ
ＥＴスイッチ３５をオンにすると、ＦＥＴスイッチ１１
のソース電位が所定の値に定まる。さらに、ＦＥＴスイ
ッチ３６をオン、ＦＥＴスイッチ３５をオフとすると、
ＦＥＴスイッチ１１がオンになる。

【００２２】ＦＥＴスイッチ１１をオフにするときは、
先ずＦＥＴスイッチ３６及びＦＥＴスイッチ３７をオン
にするとＦＥＴスイッチ１１のゲート・ソース間電圧Ｖ
GSが０Ｖとなり、ＦＥＴスイッチ１１はオフになる。そ
の後、ＦＥＴスイッチ３７をオフ、ＦＥＴスイッチ３６
をオフ、ＦＥＴスイッチ３５をオンにしてＩＤＤＱの測
定に移行する。

【００２３】次に、測定回路におけるリーク電流等の誤
差を極小化し、測定精度を安定化する方法について説明
する。

【００２４】図３及び図４は、本発明の本実施の形態に
係るＩＤＤＱ測定回路の電源端子１８の電位ＶDDの経時
変化を示したグラフである。

【００２５】誤差を極小化し、測定精度を安定化するた
めの回路は、図１のＩＤＤＱ測定回路のうち、ＦＥＴス
イッチ１３、定電流源２０、ＣCAL の容量を有する補正
用コンデンサ２９、スイッチ３０から構成されている。

【００２６】先ず、測定回路自体に起因する測定誤差の
要因を相殺するための処理について、図３を参照しなが
ら説明する。

【００２７】測定誤差の主要因は、通常、回路のリーク
電流である。そこで、定電流源２０の電流値として電流
値Ｉ21、Ｉ22を適当に設定し、補正用コンデンサ２９の
容量ＣCAL に適合したＦＥＴスイッチ１３のスイッチオ
ンタイミングを決定しておくことにより、測定誤差の要
因を相殺することができる。

【００２８】前述のＦＥＴスイッチ１１のオフ時におけ
るトランジェント電流補正後、ＦＥＴスイッチ１２をオ
フ、ＦＥＴスイッチ１３をオンにする。また、スイッチ
３１はオフ、スイッチ３０はオンにする。電流Ｉ21、Ｉ
22の流れる向きを図１の矢印の指す向きとしたとき、電
流Ｉ21を流したときの時間ｔ後のノード２１の電位Ｖ1
（ｔ）は、 Ｖ1 （ｔ）＝Ｖ1 （０）−（Ｉ21＋ＩL ）ｔ／（ＣCAL ＋ＣX ） ……式（１） 同じくＩ22を流したときの時間ｔ後のノード２１の電位
Ｖ1 （ｔ）は、 Ｖ1 （ｔ）＝Ｖ1 （０）−（Ｉ22＋ＩL ）ｔ／（ＣCAL ＋ＣX ） ……式（２） となる。ここで、ＣX はＦＥＴスイッチ１１その他の回
路の浮遊容量の合計値で、ＩL は測定系自身の持つリー
ク電流値である。また、時刻ｔ＝０のタイミングはＦＥ
Ｔスイッチ１１をオフにしたタイミングとする。ノード
２１の電位をサンプリング回路２２で取り込んだとき、
式（１）、式（２）が成立する。

【００２９】図３の区間Ａの部分について式（１）よ
り、 ｄＶ1 ／ｄｔ＝−（Ｉ21＋ＩL ）／（ＣCAL ＋ＣX ）＝α ……式（３） 式（２）より、 ｄＶ1 ／ｄｔ＝−（Ｉ22＋ＩL ）／（ＣCAL ＋ＣX ）＝β ……式（４） となる。式（３）、式（４）のα、βは区間Ａの傾きと
なる。この結果に基づき、定電流源２０の電流値Ｉ21、
Ｉ22を適当に設定し、補正用コンデンサ２９の容量ＣCA
L に適合したＦＥＴスイッチ１３のスイッチオンタイミ
ングを決定する。以上の処理は、被測定デバイスに依存
しない測定誤差要因を相殺するためのもので、被測定デ
バイスごとに行う必要はない。

【００３０】次に、被測定デバイス１７のＩＤＤＱの測
定方法について、図４を参照しながら説明する。図４
は、時間ｔを横軸に、電源端子１８の電位ＶDDを縦軸に
とったグラフである。ここで、図１におけるスイッチ１
３はオンにしておく。このとき、図１の定電流源２０の
電流値はＩＤＤＱとコンデンサ１６の容量Ｃ2 を考慮し
た適当な値Ｉ2 とする。

【００３１】先ず、被測定デバイス１７をセットアップ
した後、ＦＥＴスイッチ１１をオフにする。そして、前
述したように、ＦＥＴスイッチ１２を適当な時間だけオ
ンにし、ＦＥＴスイッチ１１のトランジェント電流を最
小にした後、ＦＥＴスイッチ１２をオフにする。尚、コ
ンデンサ１６の容量Ｃ2 は既知の値とする。ＦＥＴスイ
ッチ１３をオンにし、ある一定時間の間Ｉ2 なる電流を
流す。次に、ＦＥＴスイッチ１３をオフにし、ＩＤＤＱ
及び容量Ｃ2 の値から適当な時刻におけるノード２１の
電位Ｖ1 をサンプリング回路２２で読み込む。ＦＥＴス
イッチ１３をオンにしている区間Ｂの電位Ｖ1 は、 Ｖ1 （ｔ） ＝Ｖ1 （０） −（Ｉ2 ＋ＩＤＤＱ＋ＩL ）ｔ／（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ） ……式（５） ＦＥＴスイッチ１３をオフした後の区間Ｃの電位Ｖ1
は、 Ｖ1 （ｔ） ＝Ｖ1 （ｔ＝ＦＥＴ３オフ） −（ＩＤＤＱ＋ＩL ）ｔ／（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ） ……式（６） ここで、Ｃ2 は上述のように電源端子１８に接続した既
知のコンデンサ１６の容量で、ＣVDD は測定している時
の電源端子１８から見たＬＳＩの内部容量である。ま
た、Ｖ1 （ｔ＝ＦＥＴ１３オフ）は式（５）の状態終了
後のノード２１の電位である。式（５）を区間Ｂについ
て計算すると、 ｄＶ1 ／ｄｔ ＝−（Ｉ2 ＋ＩＤＤＱ＋ＩL ）／（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ） ＝γ ……式（７） 同様に式（６）を区間Ｃについて計算すると、 ｄＶ1 ／ｄｔ ＝−（ＩＤＤＱ＋ＩL ）／（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ） ＝δ ……式（８） となる。ここでγ、δはそれぞれ区間Ｂ、区間Ｃの傾き
である。

【００３２】また、式（３）、式（４）、式（７）、式
（８）より、 −α・（ＣCAL ＋ＣX ）＝Ｉ21＋ＩL ……式（９） −β・（ＣCAL ＋ＣX ）＝Ｉ22＋ＩL ……式（１０） −γ・（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ）＝Ｉ2 ＋ＩＤＤＱ＋ＩL ……式（１１） −δ・（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ）＝ＩＤＤＱ＋ＩL ……式（１２） が得られる。

【００３３】式（９）より、 ＩL ＝−α・（ＣCAL ＋ＣX ）−Ｉ21 ……式（１３） となる。これと式（１０）より、 −β・（ＣCAL ＋ＣX ）＝Ｉ22−α・（ＣCAL ＋ＣX ）−Ｉ21 （α−β）・（ＣCAL ＋ＣX ）＝Ｉ22−Ｉ21 ＣCAL ＋ＣX ＝（Ｉ22−Ｉ21）・（α−β） となる。これらと式（１３）より、 ＩL ＝−α・（Ｉ22−Ｉ21）／（α−β）−Ｉ21 ＝−（α・Ｉ22−β・Ｉ21）／（α−β） ……式（１４） となる。また、式（１１）、式（１２）より、 γ・（ＩＤＤＱ＋ＩL ）＝δ・（Ｉ2 ＋ＩＤＤＱ＋ＩL ） ＩＤＤＱ・（γ−δ）＝γ・ＩL −δ・ＩL −δ・Ｉ2 ＩＤＤＱ＝（（γ−δ）・ＩL −δ・Ｉ2 ）／（γ−δ） ……式（１５） となり、式（１４）、式（１５）よりＩＤＤＱの値が求
められる。

【００３４】また、ＦＥＴスイッチ１１、１２、１３の
オン及びオフ時のスイッチトランジェント部分のデータ
は、サンプリング回路２２のメモリ２６に取り込んだデ
ータから除外し、直線である区間Ａ、Ｂ、Ｃのみについ
て計算することにより測定精度を維持することができ
る。

【００３５】

【発明の効果】本発明に係る電源静止電流（ＩＤＤＱ）
測定回路によれば、ＩＤＤＱ測定においてデカップリン
グコンデンサ及び測定系の有する浮遊容量、リーク電流
等を相殺する回路を設けたので、測定系の時定数を考慮
した膨大な待ち時間が不要となって、高速・高精度にＬ
ＳＩの電源静止電流を測定が可能となり、測定時間を大
幅に短縮することができる。

【００３６】また、測定系が有する誤差要因に対しても
キャリブレーションを行うので、高精度に測定を行うこ
とができ、ＩＤＤＱのような微小電流を測定する場合に
その効果が大きい。

【００３７】ＩＤＤＱテストは、故障検出率の向上を目
的とするため、測定ポイント数は数十から数百ポイント
にものぼり、測定ポイント数が多いほど本発明に係るＩ
ＤＤＱ測定回路によるテスト時間の短縮の効果が大き
い。例えば、被測定デバイスの測定ポイントが３０ポイ
ントであった場合、計算上、前述の従来技術の構成では
１５００ｍｓ程度のテスト時間を要するのに対し、本発
明では１００ｍｓ程度の測定時間で足りる。また、従来
技術の構成では被測定デバイスの測定ポイント数にほぼ
比例してテスト時間が延長されるのに対し、本発明に係
る電源静止電流（ＩＤＤＱ）測定回路の構成では被測定
デバイスの測定ポイント数に拘わらず測定時間はほぼ一
定である。

【図面の簡単な説明】

【図１】本発明に係るＩＤＤＱ測定回路の実施の一形態
を示した回路図。

【図２】ＦＥＴスイッチ１１のゲート制御回路２８の具
体的構成を示した回路図。

【図３】本発明に係るＩＤＤＱ測定回路の電源端子１８
の電位ＶDDの経時変化を示したグラフ。

【図４】本発明に係るＩＤＤＱ測定回路の電源端子１８
の電位ＶDDの経時変化を示したグラフ。

【図５】従来のＩＤＤＱ（電源静止電流）測定回路の回
路図。

【符号の説明】

１、１４ 定電圧源 ２、３、１１、１２、１３、３２、３５、３６、３７
ＦＥＴスイッチ ４ 高精度抵抗 ５、１７ 被測定デバイス ６、１８ 電源端子 ７、１５、１６、２９ コンデンサ ８、９ ダイオード １０、３４ アンプ １９、２０ 定電流源 ２１ ノード（電源ライン） ２２ サンプリング回路 ２３ 電流バッファ ２４ サンプル・ホールド回路 ２５ ＡＤ変換器 ２６ メモリ ２７ 制御回路 ２８ ゲート制御回路（スイッチドライバ） ３０、３１ スイッチ ３３ バイポーラ・トランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】被測定デバイスの電源端子に電源ラインを
   介して電源電圧を供給する定電圧源と、 前記電源ラインと接地電位点との間に接続され、前記被
   測定デバイスのスイッチング時の過渡状態に発生する瞬
   時電流に起因する前記電源端子の電位の変動を抑制する
   コンデンサと、 前記電源ラインに挿入接続され、電源静止電流測定時
   に、前記定電圧源及び前記コンデンサを測定系から切り
   離す第１のＦＥＴスイッチと、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
   電源ラインに接続され、前記電源ライン又は前記電源端
   子の電位を随時検出する電位検出回路と、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
   電源ラインに接続され、前記第１のＦＥＴスイッチがス
   イッチングオフするときに、前記電源ラインに第１の所
   定値の電流を流すことにより、前記第１のＦＥＴスイッ
   チの前記スイッチングオフにより発生するトランジェン
   ト電流を相殺するトランジェント電流相殺回路と、 前記第１のＦＥＴスイッチのゲート・ソース間に接続さ
   れ、前記第１のＦＥＴスイッチがスイッチングオフする
   ときに、前記第１のＦＥＴスイッチのソース電位を所定
   の値に設定することにより、前記第１のＦＥＴスイッチ
   が有するゲート・ソース間容量を相殺するゲート制御回
   路と、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
   電源ラインに接続され、前記電源ラインに第２の所定値
   の電流を流すことにより、前記電源端子からみた前記被
   測定デバイスの内部容量と、測定系における電流値測定
   の誤差要因とを相殺する測定誤差相殺回路とを備えたこ
   とを特徴とする電源静止電流（ＩＤＤＱ）測定回路。
2. 【請求項２】被測定デバイスの電源端子に電源ラインを
   介して電源電圧を供給する定電圧源と、 前記電源ラインと接地電位点との間に接続され、前記被
   測定デバイスのスイッチング時の過渡状態に発生する瞬
   時電流に起因する前記電源端子の電位の変動を抑制する
   コンデンサと、 前記電源ラインに挿入接続され、電源静止電流測定時
   に、前記定電圧源及び前記コンデンサを測定系から切り
   離す第１のＦＥＴスイッチと、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
   電源ラインに接続され、前記電源ライン又は前記電源端
   子の電位を随時検出する電位検出回路と、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
   電源ラインに第２のＦＥＴスイッチを介して接続され、
   前記第１のＦＥＴスイッチがスイッチングオフするとき
   に、前記電源ラインに第１の所定値の電流を流すことに
   より、前記第１のＦＥＴスイッチの前記スイッチングオ
   フにより発生するトランジェント電流を相殺する第１の
   定電流源回路と、 前記第１のＦＥＴスイッチのゲート・ソース間に接続さ
   れ、前記第１のＦＥＴスイッチがスイッチングオフする
   ときに、前記第１のＦＥＴスイッチのソース電位を所定
   の値に設定することにより、前記第１のＦＥＴスイッチ
   が有するゲート・ソース間容量を相殺するゲート制御回
   路と、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
   電源ラインに第３のＦＥＴスイッチを介して接続され、
   前記電源ラインに第２の所定値の電流を流すことによ
   り、前記電源端子からみた前記被測定デバイスの内部容
   量と、測定系における電流値測定の誤差要因とを相殺す
   る第２の定電流源回路とを備えたことを特徴とする電源
   静止電流（ＩＤＤＱ）測定回路。
3. 【請求項３】請求項２に記載の電源静止電流（ＩＤＤ
   Ｑ）測定回路において、 前記第１及び第２の定電流源回路は、定電流の電流値を
   任意に設定できる定電流源回路であることを特徴とする
   電源静止電流（ＩＤＤＱ）測定回路。
4. 【請求項４】請求項１乃至３のいずれかに記載の電源静
   止電流（ＩＤＤＱ）測定回路において、 前記ゲート制御回路は、 前記定電圧源と前記第１のＦＥＴスイッチのドレインと
   の接続ノードに順に接続された第４のＦＥＴスイッチ、
   第５のＦＥＴスイッチ、第６のＦＥＴスイッチと、 前記ＦＥＴスイッチのソースに接続された増幅器と、 前記増幅器の出力端子にドレインが接続された第７のＦ
   ＥＴスイッチと、 前記第７のＦＥＴスイッチのソースにベースが接続され
   たバイポーラ・トランジスタとを備え、 前記第４のＦＥＴスイッチと前記第５のＦＥＴスイッチ
   との接続ノードは、前記第７のＦＥＴスイッチのソース
   と前記バイポーラ・トランジスタのベースとの接続ノー
   ドに接続され、 前記第５のＦＥＴスイッチと前記第６のＦＥＴスイッチ
   との接続ノードは、前記第１のＦＥＴスイッチのゲート
   に接続され、 前記バイポーラ・トランジスタの出力端子と前記第６の
   ＦＥＴスイッチのゲートとが接続され、 前記第４のＦＥＴスイッチ、前記第５のＦＥＴスイッ
   チ、前記第７のＦＥＴスイッチのゲートにはそれぞれ所
   定の制御信号が入力されるように構成された回路である
   ことを特徴とする電源静止電流（ＩＤＤＱ）測定回路。