JPH11110438A - Ｌｓｉ設計の修正方法 - Google Patents
Ｌｓｉ設計の修正方法Info
- Publication number
- JPH11110438A JPH11110438A JP9289201A JP28920197A JPH11110438A JP H11110438 A JPH11110438 A JP H11110438A JP 9289201 A JP9289201 A JP 9289201A JP 28920197 A JP28920197 A JP 28920197A JP H11110438 A JPH11110438 A JP H11110438A
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- JP
- Japan
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- corrected
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- hardware description
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Abstract
(57)【要約】
【課題】 レイアウト設計後の論理機能の修正を短期間
で行う。 【解決手段】 ハードウエア記述言語を論理機能に関し
て修正する機能設計修正ステップ１１と、修正したハー
ドウエア記述言語と修正前のＬＳＩ設計により得た使用
ゲート情報に基づいて論理合成を行う論理合成修正ステ
ップ１２と、修正した回路接続情報と前記使用ゲート情
報に対応するセル配置情報とに基づき、すでに配置され
ているセルに対して再配線を行うレイアウト修正ステッ
プ１３とを具備する。
で行う。 【解決手段】 ハードウエア記述言語を論理機能に関し
て修正する機能設計修正ステップ１１と、修正したハー
ドウエア記述言語と修正前のＬＳＩ設計により得た使用
ゲート情報に基づいて論理合成を行う論理合成修正ステ
ップ１２と、修正した回路接続情報と前記使用ゲート情
報に対応するセル配置情報とに基づき、すでに配置され
ているセルに対して再配線を行うレイアウト修正ステッ
プ１３とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、レイアウト設計を
行った後に論理機能修正を行うとき、配線の修正のみで
要求論理機能を満足させることができるようにしたＬＳ
Ｉ設計の修正方法に関するものである。
行った後に論理機能修正を行うとき、配線の修正のみで
要求論理機能を満足させることができるようにしたＬＳ
Ｉ設計の修正方法に関するものである。
【０００２】
【従来の技術】ＬＳＩ設計においては、一般的なトップ
ダウン設計の手法は、図２に示すように、ＬＳＩの仕様
（要求される機能や特性のアルゴリズム）を設計する仕
様設計１、その仕様のアルゴリズムを構成する各部分を
どのような構造（アーキテクチャ）に基づいて実現する
かを検討するシステム設計２、ＬＳＩの内部機能をＶＨ
ＤＬ（ハードウエア記述言語の一種)を用いて詳細に定
義する機能設計３、得られたＶＨＤＬに基づいてＬＳＩ
の機能を満足するゲート回路を論理合成ツールにより生
成する論理合成４、論理合成で得た回路図と回路接続情
報（ネットリスト）に基づいて自動配置配線ツールによ
りセルを配置すると共にそのセル間を配線するレイアウ
ト設計５のステップの順で行い、レイアウト設計５で得
られたマスクデータ（セル配置情報、配線情報）に基づ
いてマスク作成が行われる。論理合成４を行う論理合成
ツールやレイアウト設計５を行う自動配置配線ツールと
しては、ＣＡＤ装置が使用される。
ダウン設計の手法は、図２に示すように、ＬＳＩの仕様
（要求される機能や特性のアルゴリズム）を設計する仕
様設計１、その仕様のアルゴリズムを構成する各部分を
どのような構造（アーキテクチャ）に基づいて実現する
かを検討するシステム設計２、ＬＳＩの内部機能をＶＨ
ＤＬ（ハードウエア記述言語の一種)を用いて詳細に定
義する機能設計３、得られたＶＨＤＬに基づいてＬＳＩ
の機能を満足するゲート回路を論理合成ツールにより生
成する論理合成４、論理合成で得た回路図と回路接続情
報（ネットリスト）に基づいて自動配置配線ツールによ
りセルを配置すると共にそのセル間を配線するレイアウ
ト設計５のステップの順で行い、レイアウト設計５で得
られたマスクデータ（セル配置情報、配線情報）に基づ
いてマスク作成が行われる。論理合成４を行う論理合成
ツールやレイアウト設計５を行う自動配置配線ツールと
しては、ＣＡＤ装置が使用される。
【０００３】ところで、上記のように、レイアウト設計
で自動配置配線を行ってそのデータによりマスクを作成
しウエハプロセスを実施して得た実ＬＳＩの評価段階
で、論理機能（ロジックファンクション）において不具
合が生じた場合には、マスク修正を実施しなければなら
ない。
で自動配置配線を行ってそのデータによりマスクを作成
しウエハプロセスを実施して得た実ＬＳＩの評価段階
で、論理機能（ロジックファンクション）において不具
合が生じた場合には、マスク修正を実施しなければなら
ない。
【０００４】
【発明が解決しようとする課題】ところが、従来では、
論理機能を実現している設計言語であるＶＨＤＬの内容
を変更しなくてはならず、再度、論理合成、レイアウト
設計を実行しなければならなかった。このように論理機
能に不具合が発生した場合には、自動配置配線のやり直
しとなり、全マスク層の変更となっていた。また、セル
配置に大きな時間がかかるので、ＴＡＴ（ターンアラウ
ンドタイム）の点で不利であった。
論理機能を実現している設計言語であるＶＨＤＬの内容
を変更しなくてはならず、再度、論理合成、レイアウト
設計を実行しなければならなかった。このように論理機
能に不具合が発生した場合には、自動配置配線のやり直
しとなり、全マスク層の変更となっていた。また、セル
配置に大きな時間がかかるので、ＴＡＴ（ターンアラウ
ンドタイム）の点で不利であった。
【０００５】一方、上記論理機能の不具合の修正は、極
力マスクの配線層のみを修正して行うこともできるが、
この場合は論理合成後の回路データの修正となり、この
時点で実ＬＳＩの回路情報とＶＨＤＬで表された論理機
能との一致性が失われてしまい、ＶＨＤＬを設計資産と
して残せなくなる。
力マスクの配線層のみを修正して行うこともできるが、
この場合は論理合成後の回路データの修正となり、この
時点で実ＬＳＩの回路情報とＶＨＤＬで表された論理機
能との一致性が失われてしまい、ＶＨＤＬを設計資産と
して残せなくなる。
【０００６】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、修正前の使用ゲート情報つま
りセル配置情報を有効利用して、修正したハードウエア
記述言語に基づき配線のみを修正し、ＴＡＴを大きくす
ることなく、またハードウエア記述言語を設計資産とし
ても残せるようにしたＬＳＩ設計の修正方法を提供する
ことである。
ものであり、その目的は、修正前の使用ゲート情報つま
りセル配置情報を有効利用して、修正したハードウエア
記述言語に基づき配線のみを修正し、ＴＡＴを大きくす
ることなく、またハードウエア記述言語を設計資産とし
ても残せるようにしたＬＳＩ設計の修正方法を提供する
ことである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に第１の発明は、ハードウエア記述言語を論理機能に関
して修正して修正ハードウエア記述言語を作成する機能
設計修正ステップと、前記修正ハードウエア記述言語と
修正前のＬＳＩ設計により得た使用ゲート情報に基づい
て論理合成を行い、修正した論理回路図と修正した回路
接続情報を生成する論理合成修正ステップと、前記修正
した回路接続情報と前記使用ゲート情報に対応するセル
配置情報とに基づき、すでに配置されているセルに対し
て再配線を行うレイアウト設計修正ステップと、を具備
するよう構成した。第２の発明は、第１の発明におい
て、前記使用ゲート情報に、ダミーゲート情報を含める
よう構成した。
に第１の発明は、ハードウエア記述言語を論理機能に関
して修正して修正ハードウエア記述言語を作成する機能
設計修正ステップと、前記修正ハードウエア記述言語と
修正前のＬＳＩ設計により得た使用ゲート情報に基づい
て論理合成を行い、修正した論理回路図と修正した回路
接続情報を生成する論理合成修正ステップと、前記修正
した回路接続情報と前記使用ゲート情報に対応するセル
配置情報とに基づき、すでに配置されているセルに対し
て再配線を行うレイアウト設計修正ステップと、を具備
するよう構成した。第２の発明は、第１の発明におい
て、前記使用ゲート情報に、ダミーゲート情報を含める
よう構成した。
【０００８】
【発明の実施の形態】図１は本発明の実施の形態のＬＳ
Ｉ設計の修正方法を説明するためのブロック図である。
まず、本実施の形態では、最初のＬＳＩの設計時のレイ
アウト設計における自動配置配線の実行時に、配線を行
わない複数種類のセル（ゲート回路）をダミーセル（ダ
ミーゲート）として、配置しておく。次に、前記したよ
うに、製作した実ＬＳＩの評価段階で論理機能に不具合
が生じたとき、図１に示すフローチャートにしたがっ
て、再配線を行う。
Ｉ設計の修正方法を説明するためのブロック図である。
まず、本実施の形態では、最初のＬＳＩの設計時のレイ
アウト設計における自動配置配線の実行時に、配線を行
わない複数種類のセル（ゲート回路）をダミーセル（ダ
ミーゲート）として、配置しておく。次に、前記したよ
うに、製作した実ＬＳＩの評価段階で論理機能に不具合
が生じたとき、図１に示すフローチャートにしたがっ
て、再配線を行う。
【０００９】まず、機能設計修正ステップ１１におい
て、不具合のある論理機能を修正したＶＨＤＬを作成す
る。次に、前回のレイアウト設計で作成したセル配置情
報（使用ゲート情報のことであり、上記したダミーセル
も含まれる。）を自動配置配線ツールから読み出す。
て、不具合のある論理機能を修正したＶＨＤＬを作成す
る。次に、前回のレイアウト設計で作成したセル配置情
報（使用ゲート情報のことであり、上記したダミーセル
も含まれる。）を自動配置配線ツールから読み出す。
【００１０】そして、論理合成修正ステップ１２におい
て、上記したセル配置情報を論理合成ツールに読み込
み、そのセル配置情報のセル配置を制約条件として、論
理圧縮アルゴリズムにより上記修正ＶＨＤＬから、その
論理合成ツールにより再度論理合成を行う。この結果、
修正された論理回路図と修正された回路接続情報（ネッ
トリスト）が得られる。このとき、使用ゲート回路が増
加する場合はダミーゲートが使用される。
て、上記したセル配置情報を論理合成ツールに読み込
み、そのセル配置情報のセル配置を制約条件として、論
理圧縮アルゴリズムにより上記修正ＶＨＤＬから、その
論理合成ツールにより再度論理合成を行う。この結果、
修正された論理回路図と修正された回路接続情報（ネッ
トリスト）が得られる。このとき、使用ゲート回路が増
加する場合はダミーゲートが使用される。
【００１１】次に、レイアウト設計修正ステップ１３に
おいて、この修正された回路接続情報を自動配置配線ツ
ールに読み込み、すでに配置されているセルに対して、
その修正された回路接続情報に基づいて、再配線を行
い、配線のマスクデータを出力する。
おいて、この修正された回路接続情報を自動配置配線ツ
ールに読み込み、すでに配置されているセルに対して、
その修正された回路接続情報に基づいて、再配線を行
い、配線のマスクデータを出力する。
【００１２】次に、先のＬＳＩ設計により得られたダミ
ーセルを含むセル配置のマスクデータと、今回の修正で
得られた配線のマスクデータを使用して、ウエハプロセ
スによりＬＳＩを作成する。
ーセルを含むセル配置のマスクデータと、今回の修正で
得られた配線のマスクデータを使用して、ウエハプロセ
スによりＬＳＩを作成する。
【００１３】以上のように、本実施の形態は、最初のＬ
ＳＩ設計の段階で配置したセルの配置情報（使用ゲート
情報）を変更せず、これをそのまま使用してセルに対す
る配線の変更のみで論理機能の修正を行うものである。
このため、作成した実ＬＳＩの論理機能に不具合が生じ
てＶＨＤＬの修正を行った場合でも、マスク修正は配線
層の修正のみで済み、自動配置配線の中で一番時間のか
かる（９０％）セル配置処理を行わないので、修正の時
間が短くなり、工期短縮によりＴＡＴを短縮できる。ま
た、論理機能の修正はＶＨＤＬの修正により行うので、
設計資産をＶＨＤＬにより一本化することができ、次期
設計への再利用が可能となる。
ＳＩ設計の段階で配置したセルの配置情報（使用ゲート
情報）を変更せず、これをそのまま使用してセルに対す
る配線の変更のみで論理機能の修正を行うものである。
このため、作成した実ＬＳＩの論理機能に不具合が生じ
てＶＨＤＬの修正を行った場合でも、マスク修正は配線
層の修正のみで済み、自動配置配線の中で一番時間のか
かる（９０％）セル配置処理を行わないので、修正の時
間が短くなり、工期短縮によりＴＡＴを短縮できる。ま
た、論理機能の修正はＶＨＤＬの修正により行うので、
設計資産をＶＨＤＬにより一本化することができ、次期
設計への再利用が可能となる。
【００１４】なお、上記ではハードウエア記述言語とし
てＶＨＤＬを使用したが、Verilog−ＨＤＬその他を使
用するＬＳＩ設計においても同様に適用できることは勿
論である。
てＶＨＤＬを使用したが、Verilog−ＨＤＬその他を使
用するＬＳＩ設計においても同様に適用できることは勿
論である。
【００１５】
【発明の効果】以上から本発明によれば、ＬＳＩの論理
機能の修正を短期間で行うことができ、しかも修正した
ハードウエア記述言語を設計資産として残すことができ
るという利点がある。
機能の修正を短期間で行うことができ、しかも修正した
ハードウエア記述言語を設計資産として残すことができ
るという利点がある。
【図１】 本発明のひとつの実施の形態の論理機能修正
のためのフローチャートである。
のためのフローチャートである。
【図２】 従来のＬＳＩ設計のフローチャートである。
Claims (2)
- 【請求項１】ハードウエア記述言語を論理機能に関して
修正して修正ハードウエア記述言語を作成する機能設計
修正ステップと、 前記修正ハードウエア記述言語と修正前のＬＳＩ設計に
より得た使用ゲート情報に基づいて論理合成を行い、修
正した論理回路図と修正した回路接続情報を生成する論
理合成修正ステップと、 前記修正した回路接続情報と前記使用ゲート情報に対応
するセル配置情報とに基づき、すでに配置されているセ
ルに対して再配線を行うレイアウト設計修正ステップ
と、 を具備することを特徴とするＬＳＩ設計の修正方法。 - 【請求項２】前記使用ゲート情報に、ダミーゲート情報
を含めることを特徴とする請求項１に記載のＬＳＩ設計
の修正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9289201A JPH11110438A (ja) | 1997-10-07 | 1997-10-07 | Ｌｓｉ設計の修正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9289201A JPH11110438A (ja) | 1997-10-07 | 1997-10-07 | Ｌｓｉ設計の修正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110438A true JPH11110438A (ja) | 1999-04-23 |
Family
ID=17740095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9289201A Withdrawn JPH11110438A (ja) | 1997-10-07 | 1997-10-07 | Ｌｓｉ設計の修正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6526554B1 (en) | 1999-09-20 | 2003-02-25 | Nec Corporation | Integrated circuit layout system, integrated circuit layout method, and computer-readable storage medium storing program therefor |
-
1997
- 1997-10-07 JP JP9289201A patent/JPH11110438A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6526554B1 (en) | 1999-09-20 | 2003-02-25 | Nec Corporation | Integrated circuit layout system, integrated circuit layout method, and computer-readable storage medium storing program therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |