JPH11110965A - 同期式ランダムアクセスメモリの制御方法とその装置、及びそれを有する同期式ランダムアクセスメモリ装置 - Google Patents
同期式ランダムアクセスメモリの制御方法とその装置、及びそれを有する同期式ランダムアクセスメモリ装置Info
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Abstract
(57)【要約】
【課題】 バーストの長さが全ページの場合に終結アク
セス方式やラップアラウンド方式でデータがアクセスで
きるように同期式ランダムアクセスメモリ(Sync-RAM)を
制御して、アクセス方式によってカウンティング部を制
御することによって消費電流を省ける同期式ランダムア
クセスメモリ制御装置及び方法を提供する。 【解決手段】 ORゲート40はSync-RAMのデータ入/出力
を中断させるバースト完了信号OUTと外部から入力する
入/出力動作命令信号IN1を論理和し、カウンティング部
42は論理和した結果に応答されてリセットされ、外部シ
ステムクロック信号CKに応答してカウンティングし、バ
ースト感知部44は外部から入力され、バーストの長さに
対する情報を有する少なくとも１つ以上のバーストの長
さの信号BLSとカウンティング部でカウンティングした
結果から制御信号Cに応答してバースト動作の完了を感
知し、感知した結果をバースト完了信号OUTとして出力
し、制御部46はSync-RAMに貯蔵されたデータを終結方式
でアクセスするか、あるいはラップアラウンド方式でア
クセスするかに相応して制御信号Cを出力する。
セス方式やラップアラウンド方式でデータがアクセスで
きるように同期式ランダムアクセスメモリ(Sync-RAM)を
制御して、アクセス方式によってカウンティング部を制
御することによって消費電流を省ける同期式ランダムア
クセスメモリ制御装置及び方法を提供する。 【解決手段】 ORゲート40はSync-RAMのデータ入/出力
を中断させるバースト完了信号OUTと外部から入力する
入/出力動作命令信号IN1を論理和し、カウンティング部
42は論理和した結果に応答されてリセットされ、外部シ
ステムクロック信号CKに応答してカウンティングし、バ
ースト感知部44は外部から入力され、バーストの長さに
対する情報を有する少なくとも１つ以上のバーストの長
さの信号BLSとカウンティング部でカウンティングした
結果から制御信号Cに応答してバースト動作の完了を感
知し、感知した結果をバースト完了信号OUTとして出力
し、制御部46はSync-RAMに貯蔵されたデータを終結方式
でアクセスするか、あるいはラップアラウンド方式でア
クセスするかに相応して制御信号Cを出力する。
Description
【０００１】
【発明の属する技術分野】本発明はランダムアクセスメ
モリ(RAM)に係り、特に、システムクロック信号と同期
して動作する同期式ランダムアクセスメモリを制御する
同期式ランダムアクセスメモリ(SDRAM)の制御方法とそ
の装置、及びそれを有する同期式ランダムアクセスメモ
リ(SDRAM)に関する。
モリ(RAM)に係り、特に、システムクロック信号と同期
して動作する同期式ランダムアクセスメモリを制御する
同期式ランダムアクセスメモリ(SDRAM)の制御方法とそ
の装置、及びそれを有する同期式ランダムアクセスメモ
リ(SDRAM)に関する。
【従来の技術】小さな面積に多くの情報が貯蔵できる半
導体メモリ装置としては、同期式ダイナミックランダム
アクセスメモリ（以下、SDRAM）がある。このSDRAM
は、'SYSTEM INCLUDING A DATA PROCESSOR、 A SYNCHRO
NOUS DRAM、A PERIPHERAL DEVICE、AND A SYSTEM CLOC
K'という名称で出願された米国特許USP5,390,149に開示
されているように、コンピュータのコントローラプロセ
ッサユニット（CPU）で使用するシステムクロック信号
に同期して動作するDRAMである。結局、SDRAMは、シス
テムクロック信号を活用してデータをアクセスするた
め、従来の一般のDRAMに比べてデータアクセス時間が大
幅に短縮できる。しかし、短時間内に開発されたSDRAM
では、その動作の標準が明確に定義されていないのが実
情である。その一例として、バーストの長さ(BL:Burst
Length)が全ページ(full page)である場合に、SDRAMか
らデータをアクセスする２種類の方式が存在する。即
ち、バーストの長さが1、2、4または8のような長さを有
する時にデータをアクセスする方式でもあり、バースト
の長さが全ページの時に全ページの深さだけのデータが
全てアクセスされた後に、同期式ランダムアクセスメモ
リの出力端を"高" インピーダンス状態で終結させる終
結方式と、全ページの深さだけのデータが全てアクセス
された後に、開始アドレスに該当するデータが再び反復
してアクセスされるラップアラウンド方式とがある。こ
こで、開始アドレスというのは、データ入/出力命令が
印加される時点に外部から入力されたカラムアドレスを
意味する。前述した終結方式及びラップアラウンド方式
は、汎用SDRAMを製造する会社によって選択的に使われ
る。即ち、SDRAMの一種類であって、グラフィック用に
活用されているシンクグラフィックメモリでは、通常は
ラップアラウンド方式を採用している。
導体メモリ装置としては、同期式ダイナミックランダム
アクセスメモリ（以下、SDRAM）がある。このSDRAM
は、'SYSTEM INCLUDING A DATA PROCESSOR、 A SYNCHRO
NOUS DRAM、A PERIPHERAL DEVICE、AND A SYSTEM CLOC
K'という名称で出願された米国特許USP5,390,149に開示
されているように、コンピュータのコントローラプロセ
ッサユニット（CPU）で使用するシステムクロック信号
に同期して動作するDRAMである。結局、SDRAMは、シス
テムクロック信号を活用してデータをアクセスするた
め、従来の一般のDRAMに比べてデータアクセス時間が大
幅に短縮できる。しかし、短時間内に開発されたSDRAM
では、その動作の標準が明確に定義されていないのが実
情である。その一例として、バーストの長さ(BL:Burst
Length)が全ページ(full page)である場合に、SDRAMか
らデータをアクセスする２種類の方式が存在する。即
ち、バーストの長さが1、2、4または8のような長さを有
する時にデータをアクセスする方式でもあり、バースト
の長さが全ページの時に全ページの深さだけのデータが
全てアクセスされた後に、同期式ランダムアクセスメモ
リの出力端を"高" インピーダンス状態で終結させる終
結方式と、全ページの深さだけのデータが全てアクセス
された後に、開始アドレスに該当するデータが再び反復
してアクセスされるラップアラウンド方式とがある。こ
こで、開始アドレスというのは、データ入/出力命令が
印加される時点に外部から入力されたカラムアドレスを
意味する。前述した終結方式及びラップアラウンド方式
は、汎用SDRAMを製造する会社によって選択的に使われ
る。即ち、SDRAMの一種類であって、グラフィック用に
活用されているシンクグラフィックメモリでは、通常は
ラップアラウンド方式を採用している。
【発明が解決しようとする課題】このように、SDRAMの
データアクセスを制御する従来のSDRAM制御装置は、上
記２種類の方式の中の一方だけを支援するハードウェア
構造しか有していない。従って、従来のSDRAM制御装置
では、上記２種類のデータアクセス方式を支援できない
という問題点がある。本発明が達成しようとする技術的
な課題は、バーストの長さが全ページの場合、終結アク
セス方式及びラップアラウンド方式でデータがアクセス
できるように同期式ランダムアクセスメモリを制御する
同期式ランダムアクセスメモリ制御装置を提供すること
にある。本発明が達成しようとする他の技術的な課題
は、バーストの長さが全ページの場合、終結アクセス方
式及びラップアラウンド方式でデータがアクセスできる
ように同期式ランダムアクセスメモリを制御する同期式
ランダムアクセスメモリ制御方法を提供することにあ
る。本発明が達成しようとする更に他の技術的な課題
は、バーストの長さが全ページの場合、終結アクセス方
式及びラップアラウンド方式でデータがアクセスできる
ように同期式ランダムアクセスメモリを制御する同期式
ランダムアクセスメモリ制御装置を有する同期式ランダ
ムアクセスメモリ装置及びその製造方法を提供すること
にある。
データアクセスを制御する従来のSDRAM制御装置は、上
記２種類の方式の中の一方だけを支援するハードウェア
構造しか有していない。従って、従来のSDRAM制御装置
では、上記２種類のデータアクセス方式を支援できない
という問題点がある。本発明が達成しようとする技術的
な課題は、バーストの長さが全ページの場合、終結アク
セス方式及びラップアラウンド方式でデータがアクセス
できるように同期式ランダムアクセスメモリを制御する
同期式ランダムアクセスメモリ制御装置を提供すること
にある。本発明が達成しようとする他の技術的な課題
は、バーストの長さが全ページの場合、終結アクセス方
式及びラップアラウンド方式でデータがアクセスできる
ように同期式ランダムアクセスメモリを制御する同期式
ランダムアクセスメモリ制御方法を提供することにあ
る。本発明が達成しようとする更に他の技術的な課題
は、バーストの長さが全ページの場合、終結アクセス方
式及びラップアラウンド方式でデータがアクセスできる
ように同期式ランダムアクセスメモリを制御する同期式
ランダムアクセスメモリ制御装置を有する同期式ランダ
ムアクセスメモリ装置及びその製造方法を提供すること
にある。
【課題を解決するための手段】前記課題を達成するため
に、本発明の同期式ランダムアクセスメモリ制御装置
は、外部システムクロック信号に同期して動作する同期
式ランダムアクセスメモリ制御装置において、前記同期
式ランダムアクセスメモリのデータ入/出力を中断させ
るバースト完了信号と、外部から入力される入/出力動
作命令信号とを論理和して出力する論理和手段と、前記
論理和の結果に応答してリセットされ、前記外部システ
ムクロック信号に応答してカウンティングするカウンテ
ィング手段と、外部から入力されるバーストの長さに対
する情報を有する少なくとも１つ以上のバーストの長さ
信号と、前記カウンティング手段でカウンティングした
結果とから、制御信号に応答してバースト動作の完了を
感知し、感知した結果を前記バースト完了信号として出
力するバースト感知手段と、前記同期式ランダムアクセ
スメモリに貯蔵されたデータを終結方式でアクセスする
か、あるいはラップアラウンド方式でアクセスするかに
相応して、前記制御信号を出力する制御手段とを具備す
ることを特徴とする。前記他の課題を達成するために、
本発明の同期式ランダムアクセスメモリ制御方法は、外
部システムクロック信号に同期して動作する同期式ラン
ダムアクセスメモリを制御する同期式ランダムアクセス
メモリ制御方法において、(a) 入/出力動作命令によっ
て前記外部システムクロック信号をカウンティングする
段階と、(b) バーストの長さが全ページかどうかを判断
する段階と、(c) 前記バーストの長さが前記全ページで
ない場合、バースト完了信号を前記カウンティングされ
た値と前記バーストの長さとによって生成する段階と、
(d) 前記バーストの長さが前記全ページの場合、前記同
期式ランダムアクセスメモリからデータを終結方式でア
クセスするか、あるいはラップアラウンド方式でアクセ
スするかを判断して、前記データを前記終結方式でアク
セスする場合には、前記(c)段階に進行する段階と、(e)
前記データを前記ラップアラウンド方式でアクセスし
ようとする場合には、バースト停止命令によってバース
ト完了信号を生成する段階と、(f)前記(c)段階または前
記(e)段階後に、前記バースト完了信号によって前記同
期式ランダムアクセスメモリのデータアクセスを中断さ
せる段階とを具備することを特徴とする。又、本発明の
同期式ランダムアクセスメモリ制御装置は、外部システ
ムクロック信号に同期して動作する同期式ランダムアク
セスメモリ制御装置であって、前記同期式ランダムアク
セスメモリに貯蔵されたデータを終結方式でアクセスす
るか、あるいはラップアラウンド方式でアクセスするか
に相応して、制御信号を出力する制御信号出力手段と、
前記制御信号に応答して、バースト動作の完了を感知し
た場合に、感知した結果をバースト完了信号として出力
するか否かを制御するバースト完了信号制御手段とを具
備することを特徴とする。前記更に他の課題を達成する
ために、本発明の同期式ランダムアクセスメモリ装置
は、外部システムクロック信号に同期して動作する同期
式ランダムアクセスメモリ装置であって、アクセス方式
を制御するアクセス方式制御手段を有し、該アクセス方
式制御手段が、前記同期式ランダムアクセスメモリに貯
蔵されたデータを終結方式でアクセスするか、あるいは
ラップアラウンド方式でアクセスするかに相応して、制
御信号を出力する制御信号出力手段と、前記制御信号に
応答して、バースト動作の完了を感知した場合に、感知
した結果をバースト完了信号として出力するか否かを制
御するバースト完了信号制御手段とを具備することを特
徴とする。
に、本発明の同期式ランダムアクセスメモリ制御装置
は、外部システムクロック信号に同期して動作する同期
式ランダムアクセスメモリ制御装置において、前記同期
式ランダムアクセスメモリのデータ入/出力を中断させ
るバースト完了信号と、外部から入力される入/出力動
作命令信号とを論理和して出力する論理和手段と、前記
論理和の結果に応答してリセットされ、前記外部システ
ムクロック信号に応答してカウンティングするカウンテ
ィング手段と、外部から入力されるバーストの長さに対
する情報を有する少なくとも１つ以上のバーストの長さ
信号と、前記カウンティング手段でカウンティングした
結果とから、制御信号に応答してバースト動作の完了を
感知し、感知した結果を前記バースト完了信号として出
力するバースト感知手段と、前記同期式ランダムアクセ
スメモリに貯蔵されたデータを終結方式でアクセスする
か、あるいはラップアラウンド方式でアクセスするかに
相応して、前記制御信号を出力する制御手段とを具備す
ることを特徴とする。前記他の課題を達成するために、
本発明の同期式ランダムアクセスメモリ制御方法は、外
部システムクロック信号に同期して動作する同期式ラン
ダムアクセスメモリを制御する同期式ランダムアクセス
メモリ制御方法において、(a) 入/出力動作命令によっ
て前記外部システムクロック信号をカウンティングする
段階と、(b) バーストの長さが全ページかどうかを判断
する段階と、(c) 前記バーストの長さが前記全ページで
ない場合、バースト完了信号を前記カウンティングされ
た値と前記バーストの長さとによって生成する段階と、
(d) 前記バーストの長さが前記全ページの場合、前記同
期式ランダムアクセスメモリからデータを終結方式でア
クセスするか、あるいはラップアラウンド方式でアクセ
スするかを判断して、前記データを前記終結方式でアク
セスする場合には、前記(c)段階に進行する段階と、(e)
前記データを前記ラップアラウンド方式でアクセスし
ようとする場合には、バースト停止命令によってバース
ト完了信号を生成する段階と、(f)前記(c)段階または前
記(e)段階後に、前記バースト完了信号によって前記同
期式ランダムアクセスメモリのデータアクセスを中断さ
せる段階とを具備することを特徴とする。又、本発明の
同期式ランダムアクセスメモリ制御装置は、外部システ
ムクロック信号に同期して動作する同期式ランダムアク
セスメモリ制御装置であって、前記同期式ランダムアク
セスメモリに貯蔵されたデータを終結方式でアクセスす
るか、あるいはラップアラウンド方式でアクセスするか
に相応して、制御信号を出力する制御信号出力手段と、
前記制御信号に応答して、バースト動作の完了を感知し
た場合に、感知した結果をバースト完了信号として出力
するか否かを制御するバースト完了信号制御手段とを具
備することを特徴とする。前記更に他の課題を達成する
ために、本発明の同期式ランダムアクセスメモリ装置
は、外部システムクロック信号に同期して動作する同期
式ランダムアクセスメモリ装置であって、アクセス方式
を制御するアクセス方式制御手段を有し、該アクセス方
式制御手段が、前記同期式ランダムアクセスメモリに貯
蔵されたデータを終結方式でアクセスするか、あるいは
ラップアラウンド方式でアクセスするかに相応して、制
御信号を出力する制御信号出力手段と、前記制御信号に
応答して、バースト動作の完了を感知した場合に、感知
した結果をバースト完了信号として出力するか否かを制
御するバースト完了信号制御手段とを具備することを特
徴とする。
【０００２】又、本発明の同期式ランダムアクセスメモ
リ装置の製造方法は、外部システムクロック信号に同期
して動作する同期式ランダムアクセスメモリ装置の製造
方法であって、前記同期式ランダムアクセスメモリに貯
蔵されたデータを終結方式でアクセスするか、あるいは
ラップアラウンド方式でアクセスするかに相応して、制
御信号を出力する制御信号出力手段と、前記制御信号に
応答して、バースト動作の完了を感知した場合に、感知
した結果をバースト完了信号として出力するか否かを制
御するバースト完了信号制御手段とを具備するアクセス
方式制御手段を用意し、パッケージ組立段階の直前に、
終結方式でアクセスするか、あるいはラップアラウンド
方式でアクセスするかに相応して、前記制御信号出力手
段を所望の制御信号を出力するように設定することを特
徴とする。
リ装置の製造方法は、外部システムクロック信号に同期
して動作する同期式ランダムアクセスメモリ装置の製造
方法であって、前記同期式ランダムアクセスメモリに貯
蔵されたデータを終結方式でアクセスするか、あるいは
ラップアラウンド方式でアクセスするかに相応して、制
御信号を出力する制御信号出力手段と、前記制御信号に
応答して、バースト動作の完了を感知した場合に、感知
した結果をバースト完了信号として出力するか否かを制
御するバースト完了信号制御手段とを具備するアクセス
方式制御手段を用意し、パッケージ組立段階の直前に、
終結方式でアクセスするか、あるいはラップアラウンド
方式でアクセスするかに相応して、前記制御信号出力手
段を所望の制御信号を出力するように設定することを特
徴とする。
＜本実施の形態の同期式ランダムアクセスメモリの概略
＞本実施の形態の同期式ランダムアクセスメモリ制御装
置を有する同期式ランダムアクセスメモリの概略を説明
する。
＞本実施の形態の同期式ランダムアクセスメモリ制御装
置を有する同期式ランダムアクセスメモリの概略を説明
する。
【０００３】本実施の形態による同期式ランダムアクセ
スメモリ制御装置が制御する同期式ランダムアクセスメ
モリは、同期式DRAM(SDRAM)または同期式スタティックR
AMであって良い。ここで、SRAMの動作用語の中には、バ
ーストの長さとカラム待ち時間とがあり、以下これを説
明する。
スメモリ制御装置が制御する同期式ランダムアクセスメ
モリは、同期式DRAM(SDRAM)または同期式スタティックR
AMであって良い。ここで、SRAMの動作用語の中には、バ
ーストの長さとカラム待ち時間とがあり、以下これを説
明する。
【０００４】まず、バーストの長さ(BL)というのは、一
度の読出または書込動作命令により同期式ランダムアク
セスメモリから連続的に読出または書込みできるデータ
の数を意味する。即ち、バーストの長さが'4'の時、一
回の入/出力命令により'4'ビットのデータが連続的にデ
ータ入/出力ピンを通じて入/出力でき、バーストの長さ
が全ページの場合、一回の入/出力命令により全ページ
の深さのデータが連続的に入/出力できる。ここで、全
ページの深さというのは、任意のワードラインが選択さ
れる場合、そのワードラインに連結されたセルの情報が
アクセスできるカラムアドレスの総組合数を意味する。
即ち、カラムアドレスの数がNビットの場合、全ページ
の深さは2のN乗になる。このようなバーストの長さの設
定は、同期式ランダムアクセスメモリを使用する時に、
モードレジスタセット信号を利用することによって可能
になる。また、カラム待ち時間(CL)というのは、データ
読出命令が発生した時点から、読出されるべき最初のデ
ータが出力される時点までに、入力されたシステムクロ
ック信号の周期数を意味する。前述した用語を基とし
て、同期式ランダムアクセスメモリの基本的な動作を、
添付した図面を参照して説明する。図１の（A）〜（D）
は、同期式RAMの動作を説明するためのタイミング図で
あって、（A）はシステムクロック信号の波形図を示
し、（B）〜（D）は同期式ランダムアクセスメモリから
出力されるデータの波形図を各々示す。もし、BL=4であ
り、（A）に示したシステムクロック信号の所定時点10
からデータ読出命令が印加されると、CL=1、2及び3の場
合には、システムクロック信号の1、2及び3周期内で図
１の（B）、（C）及び（D）に各々示したように、４個
のデータQ0、Q1、Q2及びQ3が同期式ランダムアクセスメ
モリからシステムクロック信号に応答して出力されるこ
とが分かる。即ち、CL=1の場合は、システムクロック信
号の最初の周期２から（B）に示したように４個のデー
タQ0、Q1、Q2及びQ3が出力し始め、CL=2の場合は、シス
テムクロック信号の2番目の周期4から（C）に示したよ
うに４個のデータQ0、Q1、Q2及びQ3が出力される。同期
式ランダムアクセスメモリから該当するデータが全て出
力した後には、図１の（B）〜（D）に各々示したよう
に、同期式ランダムアクセスメモリの出力端は"高"イン
ピーダンス状態(12、14及び16で示す)になる。図２の
（A）〜（C）は、終結方式とラップアラウンド方式とを
説明するための波形図であって、（A）はシステムクロ
ック信号の波形図を示し、（B）及び（C）は同期式ラン
ダムアクセスメモリから出力されるデータの波形図を各
々示す。もし、BL=全ページで、CL=1であり、カラムア
ドレスの数(N)が8だと仮定しよう。図２の（A）に示し
たシステムクロック信号の上昇エッジ20からデータ読出
命令が印加されると、終結方式でデータをアクセスする
場合には、（B）に示したように、256個のデータQ0〜Q25
5を全て出力した後、同期式ランダムアクセスメモリの
出力端は"高"インピーダンス状態22になる。しかし、ラ
ップアラウンド方式でデータをアクセスする場合には、
（C）に示したように、256個のデータを全て出力した
後、開始アドレスに該当するデータQ0から順に再び同期
式ランダムアクセスメモリからデータを出力する。ラッ
プアラウンド方式の場合、同期式ランダムアクセスメモ
リからデータが出力することを終結させるためには、別
にバースト停止命令を印加して同期式ランダムアクセス
メモリの出力端を"高"インピーダンス状態とする。 ＜本実施の形態の同期式ランダムアクセスメモリ制御装
置＞以下、本実施の形態による同期式ランダムアクセス
メモリ制御装置の構成及び動作を添付した図面を参照し
て説明する。図３は、本実施の形態による同期式ランダ
ムアクセスメモリ制御装置のブロック図であって、ORゲ
ート40、カウンティング部42、バースト感知部44及び制
御部46よりなる。図３に示したORゲート40は、入力端子
IN1を通じて入力した入/出力動作命令信号とバースト感
知部44から出力されるバースト完了信号とを論理和し、
論理和した結果をリセット信号としてカウンティング部
42に出力する。この際、バースト完了信号は、同期式ラ
ンダムアクセスメモリからデータが入/出力することを
中断させる役割をする信号である。カウンティング部42
は、リセット信号に応答してリセットされ、同期式ラン
ダムアクセスメモリが同期するシステムクロック信号CK
をカウンティングし、カウンティングした結果をバース
ト感知部44に出力する。バースト感知部44は、外部から
入力されるバーストの長さBLに対する情報、即ちBLがい
くらかを示すバーストの長さ信号BLSと、カウンティン
グ部42からのカウンティング結果とから、制御部46から
の制御信号Cに応答してバースト動作の完了を感知し、
感知した結果をバースト完了信号としてORゲート40及び
出力端子OUTを通じて出力する。ここで、バースト動作
とは、BLにより同期式ランダムアクセスメモリからデー
タをアクセスさせることを意味する。一方、制御部46
は、同期式ランダムアクセスメモリに貯蔵されたデータ
を前述した終結方式でアクセスするか、あるいは前述し
たラップアラウンド方式でアクセスするかを決定する外
部制御信号を、入力端子IN2を介して入力され、入力し
た外部制御信号に相応する制御信号Cをバースト感知部4
4に出力する。ここで、BＬが全ページであり、ラップア
ラウンド方式でデータをアクセスしようとする場合、カ
ウンティング部42でカウンティングする値のビット数は
制御部46から発生する制御信号Cにより変更できる。これ
に対しては以下で詳細に後述する。以下、図３に示した
本実施の形態によるランダムアクセスメモリ制御装置の
各部の構成及び動作例を添付した図面を参照して説明す
る。
度の読出または書込動作命令により同期式ランダムアク
セスメモリから連続的に読出または書込みできるデータ
の数を意味する。即ち、バーストの長さが'4'の時、一
回の入/出力命令により'4'ビットのデータが連続的にデ
ータ入/出力ピンを通じて入/出力でき、バーストの長さ
が全ページの場合、一回の入/出力命令により全ページ
の深さのデータが連続的に入/出力できる。ここで、全
ページの深さというのは、任意のワードラインが選択さ
れる場合、そのワードラインに連結されたセルの情報が
アクセスできるカラムアドレスの総組合数を意味する。
即ち、カラムアドレスの数がNビットの場合、全ページ
の深さは2のN乗になる。このようなバーストの長さの設
定は、同期式ランダムアクセスメモリを使用する時に、
モードレジスタセット信号を利用することによって可能
になる。また、カラム待ち時間(CL)というのは、データ
読出命令が発生した時点から、読出されるべき最初のデ
ータが出力される時点までに、入力されたシステムクロ
ック信号の周期数を意味する。前述した用語を基とし
て、同期式ランダムアクセスメモリの基本的な動作を、
添付した図面を参照して説明する。図１の（A）〜（D）
は、同期式RAMの動作を説明するためのタイミング図で
あって、（A）はシステムクロック信号の波形図を示
し、（B）〜（D）は同期式ランダムアクセスメモリから
出力されるデータの波形図を各々示す。もし、BL=4であ
り、（A）に示したシステムクロック信号の所定時点10
からデータ読出命令が印加されると、CL=1、2及び3の場
合には、システムクロック信号の1、2及び3周期内で図
１の（B）、（C）及び（D）に各々示したように、４個
のデータQ0、Q1、Q2及びQ3が同期式ランダムアクセスメ
モリからシステムクロック信号に応答して出力されるこ
とが分かる。即ち、CL=1の場合は、システムクロック信
号の最初の周期２から（B）に示したように４個のデー
タQ0、Q1、Q2及びQ3が出力し始め、CL=2の場合は、シス
テムクロック信号の2番目の周期4から（C）に示したよ
うに４個のデータQ0、Q1、Q2及びQ3が出力される。同期
式ランダムアクセスメモリから該当するデータが全て出
力した後には、図１の（B）〜（D）に各々示したよう
に、同期式ランダムアクセスメモリの出力端は"高"イン
ピーダンス状態(12、14及び16で示す)になる。図２の
（A）〜（C）は、終結方式とラップアラウンド方式とを
説明するための波形図であって、（A）はシステムクロ
ック信号の波形図を示し、（B）及び（C）は同期式ラン
ダムアクセスメモリから出力されるデータの波形図を各
々示す。もし、BL=全ページで、CL=1であり、カラムア
ドレスの数(N)が8だと仮定しよう。図２の（A）に示し
たシステムクロック信号の上昇エッジ20からデータ読出
命令が印加されると、終結方式でデータをアクセスする
場合には、（B）に示したように、256個のデータQ0〜Q25
5を全て出力した後、同期式ランダムアクセスメモリの
出力端は"高"インピーダンス状態22になる。しかし、ラ
ップアラウンド方式でデータをアクセスする場合には、
（C）に示したように、256個のデータを全て出力した
後、開始アドレスに該当するデータQ0から順に再び同期
式ランダムアクセスメモリからデータを出力する。ラッ
プアラウンド方式の場合、同期式ランダムアクセスメモ
リからデータが出力することを終結させるためには、別
にバースト停止命令を印加して同期式ランダムアクセス
メモリの出力端を"高"インピーダンス状態とする。 ＜本実施の形態の同期式ランダムアクセスメモリ制御装
置＞以下、本実施の形態による同期式ランダムアクセス
メモリ制御装置の構成及び動作を添付した図面を参照し
て説明する。図３は、本実施の形態による同期式ランダ
ムアクセスメモリ制御装置のブロック図であって、ORゲ
ート40、カウンティング部42、バースト感知部44及び制
御部46よりなる。図３に示したORゲート40は、入力端子
IN1を通じて入力した入/出力動作命令信号とバースト感
知部44から出力されるバースト完了信号とを論理和し、
論理和した結果をリセット信号としてカウンティング部
42に出力する。この際、バースト完了信号は、同期式ラ
ンダムアクセスメモリからデータが入/出力することを
中断させる役割をする信号である。カウンティング部42
は、リセット信号に応答してリセットされ、同期式ラン
ダムアクセスメモリが同期するシステムクロック信号CK
をカウンティングし、カウンティングした結果をバース
ト感知部44に出力する。バースト感知部44は、外部から
入力されるバーストの長さBLに対する情報、即ちBLがい
くらかを示すバーストの長さ信号BLSと、カウンティン
グ部42からのカウンティング結果とから、制御部46から
の制御信号Cに応答してバースト動作の完了を感知し、
感知した結果をバースト完了信号としてORゲート40及び
出力端子OUTを通じて出力する。ここで、バースト動作
とは、BLにより同期式ランダムアクセスメモリからデー
タをアクセスさせることを意味する。一方、制御部46
は、同期式ランダムアクセスメモリに貯蔵されたデータ
を前述した終結方式でアクセスするか、あるいは前述し
たラップアラウンド方式でアクセスするかを決定する外
部制御信号を、入力端子IN2を介して入力され、入力し
た外部制御信号に相応する制御信号Cをバースト感知部4
4に出力する。ここで、BＬが全ページであり、ラップア
ラウンド方式でデータをアクセスしようとする場合、カ
ウンティング部42でカウンティングする値のビット数は
制御部46から発生する制御信号Cにより変更できる。これ
に対しては以下で詳細に後述する。以下、図３に示した
本実施の形態によるランダムアクセスメモリ制御装置の
各部の構成及び動作例を添付した図面を参照して説明す
る。
【０００５】（カウンティング部42）図４は、図３に示
したカウンティング部42の望ましい回路例を示す図であ
る。
したカウンティング部42の望ましい回路例を示す図であ
る。
【０００６】カウンティング部42は、第1、第2、第3、
第4、…、第N-2、第N-1及び第Nフリップフロップ(F/F)6
0、62、64、66、…、68、70及び72と、インバータ80、8
2、84、86、…、88及び90と、NORゲート100、104、…及び
106と、NANDゲート102、…及び108とからなる。図４に示
した第1、第2、第3、第4、…、第N-2、第N-1及び第Nフリ
ップフロップ60、62、64、66、…、68、70及び72の各々
は、図３に示したORゲート40から出力され、リセット端
子Rを通じて入力するリセット信号（Highが真）に応答
してリセットされ、データ入力端子Dを通じて入力する
信号（Lowが真）に対応して、クロック端子CKを通じて
入力されるシステムクロック信号CKに応答して、図３に
示したバースト感知部44に出力するBCNTK(0≦K≦N-1)を
反転する。詳細には、図５に示すように、データ入力端
子DがLowの場合には反転し、Highの場合には前の状態を
保持する。
第4、…、第N-2、第N-1及び第Nフリップフロップ(F/F)6
0、62、64、66、…、68、70及び72と、インバータ80、8
2、84、86、…、88及び90と、NORゲート100、104、…及び
106と、NANDゲート102、…及び108とからなる。図４に示
した第1、第2、第3、第4、…、第N-2、第N-1及び第Nフリ
ップフロップ60、62、64、66、…、68、70及び72の各々
は、図３に示したORゲート40から出力され、リセット端
子Rを通じて入力するリセット信号（Highが真）に応答
してリセットされ、データ入力端子Dを通じて入力する
信号（Lowが真）に対応して、クロック端子CKを通じて
入力されるシステムクロック信号CKに応答して、図３に
示したバースト感知部44に出力するBCNTK(0≦K≦N-1)を
反転する。詳細には、図５に示すように、データ入力端
子DがLowの場合には反転し、Highの場合には前の状態を
保持する。
【０００７】カウンティングを実現するために、インバ
ータ80は、NORゲート100の出力を反転して第1フリップ
フロップ60のデータ入力端子Dに出力し、インバータ90
は、第Nフリップフロップ72の出力を反転して第N-1フリ
ップフロップ70のデータ入力端子Dに出力する。
ータ80は、NORゲート100の出力を反転して第1フリップ
フロップ60のデータ入力端子Dに出力し、インバータ90
は、第Nフリップフロップ72の出力を反転して第N-1フリ
ップフロップ70のデータ入力端子Dに出力する。
【０００８】この際、NORゲート100は、インバータ82で
反転した第2フリップフロップ62の出力とNANDゲート102
の出力とを反転論理和し、反転論理和した結果をインバ
ータ80に出力する。また、NANDゲート102は、NORゲート1
04の出力と第3フリップフロップ64の出力(BCNTN-3)とを
反転論理積し、反転論理積した結果をNORゲート100及び
第2フリップフロップ62のデータ入力端子Dに出力する。
また、NORゲート104は、インバータ86で反転した第4フ
リップフロップ66の出力とNANDゲート(図示せず)の出力
とを反転論理和し、反転論理和した結果をインバータ84
及びNANDゲート102に出力する。インバータ88、NORゲー
ト106、第N-2及び第N-1フリップフロップ68及び70は、
前述したような原理により動作する。一方、第Nフリッ
プフロップ72は、図３に示したORゲート40から出力さ
れ、リセット端子Rを通じて入力するリセット信号に応
答してリセットされ、データ入力端子Dを通じて常に"
低"論理レベルの信号が入力されるため、クロック端子C
Kを通じて入力するシステムクロック信号CKに応答し
て、図３に示したバースト感知部44に出力するBCNT0
は、システムクロック信号CK毎に反転する。すなわち、
BCNT0はシステムクロック信号CKに応答して反転される
信号であって、システムクロック信号CK周期の2倍周期
を有し、BCNTkはBCNTk-1に応答して反転される信号であ
って、BCNTk-1周期の2倍周期を有する。前述した第1、
第2、第3、第4、…、第N-2、第N-1及び第Nフリップフロ
ップ60、62、64、66、…、68、70及び72の各々は、ORゲ
ート40から出力されるリセット信号に応答して同時にリ
セットされ、下位からの移転ゲート(100,102,104,106,1
08)の出力によって反転される。従って、バーストの長
さによって動作しないフリップフロップが存在する。例
を上げれば、BLが全ページでラップアラウンド方式の場
合であって、BLが前述したように1、2、4または8だけで
あるならば、第N-2〜第Nフリップフロップだけが動作
し、第1〜第N-3フリップフロップは動作する前に全てリ
セットされる。従って、動作しないフリップフロップで
消耗される電力が節約できる。図５は、図４に示した第
1〜第N-1フリップフロップ60、62、64、…及び72の各々
の回路例を示す図であって、NORゲート110と、インバー
タ112、116、118、124、126及び128と、転送ゲート114
及び122と、NMOSトランジスタ120とからなる。図５に示
したNORゲート110は、システムクロック信号CK、データ
入力端子を通じて入力したデータD及びリセット信号Rを
反転論理和し、反転論理和した結果をインバータ112に
出力する。転送ゲート114は、インバータ112で反転した
信号のLowとNORゲート110の出力のHighとに応答して、
インバータ128から出力する信号をインバータ116と118
からなるバッファに転送し、転送ゲート122は、インバ
ータ112で反転した信号のHighとNORゲート110の出力のL
owとに応答して、インバータ116から出力する信号をイ
ンバータ124と126からなるバッファに転送する。この
際、NMOSトランジスタ120は、リセット信号Rに応答して
オン/オフして、リセット信号RがHighの場合に出力信号
BCNTKをリセットさせる役割をする。図６は、図４に示
した第Nフリップフロップ72の他の回路例を示す図であ
って、NORゲート140と、インバータ142、146、148、15
4、156及び158と、転送ゲート144及び152と、NMOSトラ
ンジスタ150とからなる。図６に示したNORゲート140
が、図５に示したNORゲート110とは違って、システムク
ロック信号CKとリセット信号Rだけを反転論理和するこ
とを除外すると、図６に示した回路は図５に示した回路
と構成が同一であり、同じ動作を遂行してカウンティン
グした値の最下位ビットBCNT0を出力する。
反転した第2フリップフロップ62の出力とNANDゲート102
の出力とを反転論理和し、反転論理和した結果をインバ
ータ80に出力する。また、NANDゲート102は、NORゲート1
04の出力と第3フリップフロップ64の出力(BCNTN-3)とを
反転論理積し、反転論理積した結果をNORゲート100及び
第2フリップフロップ62のデータ入力端子Dに出力する。
また、NORゲート104は、インバータ86で反転した第4フ
リップフロップ66の出力とNANDゲート(図示せず)の出力
とを反転論理和し、反転論理和した結果をインバータ84
及びNANDゲート102に出力する。インバータ88、NORゲー
ト106、第N-2及び第N-1フリップフロップ68及び70は、
前述したような原理により動作する。一方、第Nフリッ
プフロップ72は、図３に示したORゲート40から出力さ
れ、リセット端子Rを通じて入力するリセット信号に応
答してリセットされ、データ入力端子Dを通じて常に"
低"論理レベルの信号が入力されるため、クロック端子C
Kを通じて入力するシステムクロック信号CKに応答し
て、図３に示したバースト感知部44に出力するBCNT0
は、システムクロック信号CK毎に反転する。すなわち、
BCNT0はシステムクロック信号CKに応答して反転される
信号であって、システムクロック信号CK周期の2倍周期
を有し、BCNTkはBCNTk-1に応答して反転される信号であ
って、BCNTk-1周期の2倍周期を有する。前述した第1、
第2、第3、第4、…、第N-2、第N-1及び第Nフリップフロ
ップ60、62、64、66、…、68、70及び72の各々は、ORゲ
ート40から出力されるリセット信号に応答して同時にリ
セットされ、下位からの移転ゲート(100,102,104,106,1
08)の出力によって反転される。従って、バーストの長
さによって動作しないフリップフロップが存在する。例
を上げれば、BLが全ページでラップアラウンド方式の場
合であって、BLが前述したように1、2、4または8だけで
あるならば、第N-2〜第Nフリップフロップだけが動作
し、第1〜第N-3フリップフロップは動作する前に全てリ
セットされる。従って、動作しないフリップフロップで
消耗される電力が節約できる。図５は、図４に示した第
1〜第N-1フリップフロップ60、62、64、…及び72の各々
の回路例を示す図であって、NORゲート110と、インバー
タ112、116、118、124、126及び128と、転送ゲート114
及び122と、NMOSトランジスタ120とからなる。図５に示
したNORゲート110は、システムクロック信号CK、データ
入力端子を通じて入力したデータD及びリセット信号Rを
反転論理和し、反転論理和した結果をインバータ112に
出力する。転送ゲート114は、インバータ112で反転した
信号のLowとNORゲート110の出力のHighとに応答して、
インバータ128から出力する信号をインバータ116と118
からなるバッファに転送し、転送ゲート122は、インバ
ータ112で反転した信号のHighとNORゲート110の出力のL
owとに応答して、インバータ116から出力する信号をイ
ンバータ124と126からなるバッファに転送する。この
際、NMOSトランジスタ120は、リセット信号Rに応答して
オン/オフして、リセット信号RがHighの場合に出力信号
BCNTKをリセットさせる役割をする。図６は、図４に示
した第Nフリップフロップ72の他の回路例を示す図であ
って、NORゲート140と、インバータ142、146、148、15
4、156及び158と、転送ゲート144及び152と、NMOSトラ
ンジスタ150とからなる。図６に示したNORゲート140
が、図５に示したNORゲート110とは違って、システムク
ロック信号CKとリセット信号Rだけを反転論理和するこ
とを除外すると、図６に示した回路は図５に示した回路
と構成が同一であり、同じ動作を遂行してカウンティン
グした値の最下位ビットBCNT0を出力する。
【０００９】（バースト感知部44）図７は、図３に示し
たバースト感知部44の回路例を示す図であって、多数個
のANDゲート180、182、184、…、186及び188と、ORゲー
ト190とからなる。図７に示したANDゲート180は、BL=2
の時に活性化するバーストの長さの信号BLS2とカウンテ
ィング部42でカウンティングした値の最下位ビットBCNT
0とを論理積し、論理積した結果をORゲート190に出力す
る。同じように、ANDゲート182は、BL=4の時に活性化す
るバーストの長さの信号BLS4とカウンティング部42でカ
ウンティングした値の２つの最下位ビットBCNT0及びBCN
T1とを論理積し、論理積した結果をORゲート190に出力
する。また、ANDゲート184は、BL=8の時に活性化するバ
ーストの長さの信号BCNT8とカウンティング部42でカウ
ンティングした値の３つの最下位ビットBCNT0、BCNT1及
びBCNT2とを論理積し、論理積した結果をORゲート190に
出力する。また、ANDゲート186は、BL=全ページの時に
活性化するバーストの長さの信号BCNTFULLとカウンティ
ング部42でカウンティングしたN個のビットBCNTN-1、BC
NT0N-2、…、BCNT2、BCNT1及びBCNT0とを論理積し、論理
積した結果をORゲート190に出力する。また、ANDゲート
188は、制御信号CによりANDゲート186の出力が選択的に
ORゲート190に出力できるように、ANDゲート186の出力
と制御信号Cとを論理積し、論理積した結果をORゲート1
90に出力する。ORゲート190は、ANDゲート180、182、18
4、…及び188の出力を論理和し、論理和した結果をバー
スト完了信号として出力端子OUTを通じて出力する。図
８の（A）〜（H）は、図７に示したバースト感知部44の
動作を説明するための波形図であって、図８の（A）は
システムクロック信号の波形図を示し、図８の（B）〜
（G）は図４に示したカウンティング部42でカウンティ
ングした値の波形図を示し、図８の（H）はバースト終
了信号の波形図を各々示す。図３に示したカウンティン
グ部42は、図８の（A）に示したシステムクロック信号C
Kをカウンティングし、図８の（B）、（C）、（D）、
（E）、（F）、…及び（G）に各々示したカウンティング
した値BCNT0、BCNT1、BCNT2、BCNT3、BCNT4、…及びBCNTN
-1をバースト感知部44に出力する。もし、BL=8の場合
は、BLS2、BLS4、…及びBLSFULLは全て"低"論理レベルに
なり、BLS8だけが"高"論理レベルに活性化する。したが
って、図７に示したANDゲート180、182、…及び186の出
力は"低"論理レベルになり、ORゲート190の出力はANDゲ
ート184の出力にだけ依存するようになる。この際、図
８の（A）に示したシステムクロック信号CKのある時点
（200）からデータ読出命令が入力すると、図３に示し
たカウンティング部42から出力する図８の（B）〜（G）
に各々示したカウンティングした値はまず"低"論理レベ
ルにリセットされる。この後、カウンティング部42はシ
ステムクロック信号CKを継続的にカウンティングし、シ
ステムクロック信号の8周期後（202）に最下位の３つの
ビットBCNT0、BCNT1及びBCNT2は全て"高"論理レベルに
なる。したがって、ANDゲート184は"高"論理レベルのBL
S8と図８の（B）、（C）及び（D）に各々示した"高"論
理レベルのBCNT0、BCNT1及びBCNT2とを論理積して、図
８の（H）に示したように、ORゲート190から"高"論理レ
ベルのバースト完了信号が出力される。
たバースト感知部44の回路例を示す図であって、多数個
のANDゲート180、182、184、…、186及び188と、ORゲー
ト190とからなる。図７に示したANDゲート180は、BL=2
の時に活性化するバーストの長さの信号BLS2とカウンテ
ィング部42でカウンティングした値の最下位ビットBCNT
0とを論理積し、論理積した結果をORゲート190に出力す
る。同じように、ANDゲート182は、BL=4の時に活性化す
るバーストの長さの信号BLS4とカウンティング部42でカ
ウンティングした値の２つの最下位ビットBCNT0及びBCN
T1とを論理積し、論理積した結果をORゲート190に出力
する。また、ANDゲート184は、BL=8の時に活性化するバ
ーストの長さの信号BCNT8とカウンティング部42でカウ
ンティングした値の３つの最下位ビットBCNT0、BCNT1及
びBCNT2とを論理積し、論理積した結果をORゲート190に
出力する。また、ANDゲート186は、BL=全ページの時に
活性化するバーストの長さの信号BCNTFULLとカウンティ
ング部42でカウンティングしたN個のビットBCNTN-1、BC
NT0N-2、…、BCNT2、BCNT1及びBCNT0とを論理積し、論理
積した結果をORゲート190に出力する。また、ANDゲート
188は、制御信号CによりANDゲート186の出力が選択的に
ORゲート190に出力できるように、ANDゲート186の出力
と制御信号Cとを論理積し、論理積した結果をORゲート1
90に出力する。ORゲート190は、ANDゲート180、182、18
4、…及び188の出力を論理和し、論理和した結果をバー
スト完了信号として出力端子OUTを通じて出力する。図
８の（A）〜（H）は、図７に示したバースト感知部44の
動作を説明するための波形図であって、図８の（A）は
システムクロック信号の波形図を示し、図８の（B）〜
（G）は図４に示したカウンティング部42でカウンティ
ングした値の波形図を示し、図８の（H）はバースト終
了信号の波形図を各々示す。図３に示したカウンティン
グ部42は、図８の（A）に示したシステムクロック信号C
Kをカウンティングし、図８の（B）、（C）、（D）、
（E）、（F）、…及び（G）に各々示したカウンティング
した値BCNT0、BCNT1、BCNT2、BCNT3、BCNT4、…及びBCNTN
-1をバースト感知部44に出力する。もし、BL=8の場合
は、BLS2、BLS4、…及びBLSFULLは全て"低"論理レベルに
なり、BLS8だけが"高"論理レベルに活性化する。したが
って、図７に示したANDゲート180、182、…及び186の出
力は"低"論理レベルになり、ORゲート190の出力はANDゲ
ート184の出力にだけ依存するようになる。この際、図
８の（A）に示したシステムクロック信号CKのある時点
（200）からデータ読出命令が入力すると、図３に示し
たカウンティング部42から出力する図８の（B）〜（G）
に各々示したカウンティングした値はまず"低"論理レベ
ルにリセットされる。この後、カウンティング部42はシ
ステムクロック信号CKを継続的にカウンティングし、シ
ステムクロック信号の8周期後（202）に最下位の３つの
ビットBCNT0、BCNT1及びBCNT2は全て"高"論理レベルに
なる。したがって、ANDゲート184は"高"論理レベルのBL
S8と図８の（B）、（C）及び（D）に各々示した"高"論
理レベルのBCNT0、BCNT1及びBCNT2とを論理積して、図
８の（H）に示したように、ORゲート190から"高"論理レ
ベルのバースト完了信号が出力される。
【００１０】同期式ランダムアクセスメモリは"高"論理
レベルのバースト完了信号に応答して、メモリアクセス
動作を止める。一方、"高"論理レベルのバースト完了信
号により図８の（B）、（C）及び（D）に示したよう
に、カウンティング部42から出力するカウンティングし
た値BCNT0、BCNT1及びBCNT2は再びリセットされて、"
低"論理レベル0になる(204)。もし、バーストの長さが
全ページに設定されると、BLSFULL信号が"高"論理レベ
ルに活性化し、図８の（G）〜（B）に各々示したカウン
ティングした値BCNTN-1…BCNT4 BCNT3 BCNT2 BCNT1 BCN
T0が全て"高"論理レベルの場合にだけ、ANDゲート186の
出力は"高"論理レベルになる。即ち、システムクロック
信号の2のN乗周期後に、"高"論理レベルの信号がANDゲ
ート186から出力する。この際、メモリアクセス方式で
ラップアラウンド方式が使われていれば"低"論理レベル
の制御信号Cが発生するので、ANDゲート186の出力はOR
ゲート190に伝えられず、終結方式が使われていれば"
高"論理レベルの制御信号Cが発生するので、ANDゲート1
86の出力はORゲート190に入力して、"高"論理レベルの
バースト終了信号が出力端子OUTを通じて出力される。 （制御部46）図９は、図３に示した制御部46の回路例を
示す図であって、パッド210と、PMOSトランジスタ212、
214及び216と、NMOSトランジスタ218及び220と、インバ
ータ222及び224と、ヒューズ226と、NORゲート228とか
らなる。 尚、図９のNORゲート228は、終結方式とラッ
プアラウンド方式とを選択する２つの回路を結び付けれ
ものであり、NORゲート228の２つの入力信号の１つを制
御信号として使用してもよい。図９に示したパッド210
は、ワイヤーボンディングが可能であり、人為的な電圧
を外部制御信号として入力端子IN2を通じて印加でき
る。
レベルのバースト完了信号に応答して、メモリアクセス
動作を止める。一方、"高"論理レベルのバースト完了信
号により図８の（B）、（C）及び（D）に示したよう
に、カウンティング部42から出力するカウンティングし
た値BCNT0、BCNT1及びBCNT2は再びリセットされて、"
低"論理レベル0になる(204)。もし、バーストの長さが
全ページに設定されると、BLSFULL信号が"高"論理レベ
ルに活性化し、図８の（G）〜（B）に各々示したカウン
ティングした値BCNTN-1…BCNT4 BCNT3 BCNT2 BCNT1 BCN
T0が全て"高"論理レベルの場合にだけ、ANDゲート186の
出力は"高"論理レベルになる。即ち、システムクロック
信号の2のN乗周期後に、"高"論理レベルの信号がANDゲ
ート186から出力する。この際、メモリアクセス方式で
ラップアラウンド方式が使われていれば"低"論理レベル
の制御信号Cが発生するので、ANDゲート186の出力はOR
ゲート190に伝えられず、終結方式が使われていれば"
高"論理レベルの制御信号Cが発生するので、ANDゲート1
86の出力はORゲート190に入力して、"高"論理レベルの
バースト終了信号が出力端子OUTを通じて出力される。 （制御部46）図９は、図３に示した制御部46の回路例を
示す図であって、パッド210と、PMOSトランジスタ212、
214及び216と、NMOSトランジスタ218及び220と、インバ
ータ222及び224と、ヒューズ226と、NORゲート228とか
らなる。 尚、図９のNORゲート228は、終結方式とラッ
プアラウンド方式とを選択する２つの回路を結び付けれ
ものであり、NORゲート228の２つの入力信号の１つを制
御信号として使用してもよい。図９に示したパッド210
は、ワイヤーボンディングが可能であり、人為的な電圧
を外部制御信号として入力端子IN2を通じて印加でき
る。
【００１１】PMOSトランジスタ212は、接地するゲート
と、供給電源Vsとパッド210との間に連結するソース及
びドレインとを有し、PMOSトランジスタ214は、供給電
源Vsとパッド210との間に連結するソース及びドレイン
とインバータ222の出力と連結するゲートとを有する。
また、PMOSトランジスタ216は、同期式ランダムアクセ
スメモリに安定した供給電源が印加された後、"高"論理
レベルから"低"論理レベルに遷移する電力オン信号POS
に連結するゲートと、供給電源Vsとヒューズ226との間
に連結するソース及びドレインとを有し、NMOSトランジ
スタ218は、電力オン信号POSと連結するゲートと、ヒュ
ーズ226と接地との間に連結するドレイン及びソースと
を有し、NMOSトランジスタ220は、インバータ224の出力
と連結するゲートと、ヒューズ226と接地との間に連結
するドレイン及びソースとを有する。
と、供給電源Vsとパッド210との間に連結するソース及
びドレインとを有し、PMOSトランジスタ214は、供給電
源Vsとパッド210との間に連結するソース及びドレイン
とインバータ222の出力と連結するゲートとを有する。
また、PMOSトランジスタ216は、同期式ランダムアクセ
スメモリに安定した供給電源が印加された後、"高"論理
レベルから"低"論理レベルに遷移する電力オン信号POS
に連結するゲートと、供給電源Vsとヒューズ226との間
に連結するソース及びドレインとを有し、NMOSトランジ
スタ218は、電力オン信号POSと連結するゲートと、ヒュ
ーズ226と接地との間に連結するドレイン及びソースと
を有し、NMOSトランジスタ220は、インバータ224の出力
と連結するゲートと、ヒューズ226と接地との間に連結
するドレイン及びソースとを有する。
【００１２】一方、NORゲート228は、インバータ222で
反転した電圧とインバータ224で反転した電圧とを入力
して反転論理和し、反転論理和した結果を制御信号Cと
してバースト感知部44に出力する。ここで、ヒューズ22
6はレーザを用いてカット可能に作られる。即ち、ヒュ
ーズ226はレーザから発生して入力端子IN2を通じて外部
制御信号として入力する光によりカットできる。前述し
た構成を有する制御部46の動作を調べる前に、同期式ラ
ンダムアクセスメモリのデータアクセスをラップアラウ
ンド方式で遂行しようとする時は、ヒューズ226をカッ
トさせたり、あるいはパッド210に"低"論理レベルの外
部制御信号を入力端子IN2を通じて印加すると仮定す
る。即ち、終結方式ではヒューズ226がカットされず、
パッド210に"低"論理レベルの人為的な信号も印加され
ない。したがって、終結方式で、インバータ222は、PMO
Sトランジスタ212を通じて供給される"高"論理レベルの
信号を反転した"低"論理レベルの信号を出力し、インバ
ータ224は、PMOSトランジスタ216を通じて供給される"
高"論理レベルの信号を反転した"低"論理レベルの信号
をNORゲート228に出力する。結局、終結方式では、NOR
ゲート228は、"高"レベルの制御信号Cを図７に示したAN
Dゲート188に出力して、図７に示したANDゲート186の出
力がORゲート190に入力できるようにする。しかし、ラ
ップアラウンド方式のために、ヒューズ226がカットさ
れると、インバータ224はNMOSトランジスタ220を通じて
入力する"低"論理レベルの信号を反転した"高"論理レベ
ルの信号をNORゲート228に出力するので、"低"論理レベ
ルの制御信号Cが発生する。または、ラップアラウンド
方式のために、パッド210を通じて"低"論理レベルの人
為的な外部制御信号が印加されると、インバータ222は
印加された"低"論理レベルの信号を反転した"高"論理レ
ベルの信号をNORゲート228に出力するので、"低"論理レ
ベルの制御信号Cが発生する。ここで、"低"論理レベル
の制御信号CがANDゲート188に入力すると、ANDゲート18
6の出力はORゲート190から出力するバースト終了信号に
影響を及ぼすことができない。結局、本実施の形態によ
る同期式ランダムアクセスメモリ制御装置は、バースト
の長さが全ページの場合に、終結方式でデータをアクセ
スさせるだけでなく、パッケージ組立段階の直前に図９
に示した制御部のパッド210を"低"論理レベルでワイヤ
ーボンディングしたり、単純にヒューズ226をカットす
ることによって、ラップアラウンド方式でもデータがア
クセスできるようになる。以下、本実施の形態による同
期式ランダムアクセスメモリ制御方法を添付した図面を
参照して説明する。図１０は、本実施の形態の同期式ラ
ンダムアクセスメモリ制御方法を説明するためのフロー
チャートであって、外部システムクロック信号をカウン
ティングする段階(第240段階)、バーストの長さ及びデ
ータアクセス方式によってバースト停止命令を生成する
段階(第242〜第248段階)、及び生成したバースト停止命
令によってデータのアクセスを制御する段階(第250段
階)よりなる。図１０を参照すると、まず同期式ランダ
ムアクセスメモリが同期する外部システムクロック信号
をカウンティングする(第240段階)。第240段階後に、バ
ーストの長さが全ページかどうかを判断する(第242段
階)。もし、バーストの長さが全ページでなく、1、2、4
または8の場合には、同期式ランダムアクセスメモリの
アクセスを中止させるバースト完了信号を、カウンティ
ングした値とバーストの長さによって前述したように生
成する(第246段階)。しかし、バーストの長さが全ペー
ジの場合、ランダムアクセスメモリを終結方式でアクセ
スするか、あるいはラップアラウンド方式でアクセスす
るかを判断する(第244段階)。もし、終結方式でアクセ
スする場合、第246段階に進行して、バースト完了信号
をカウンティングした値とバーストの長さによって生成
する。しかし、ラップアラウンド方式でランダムアクセ
スメモリをアクセスする場合、バースト停止命令によっ
てバースト完了信号を生成する(第248段階)。第248段階
または第246段階後に、バースト完了信号によって同期
式ランダムアクセスメモリのデータアクセスを中止させ
る(第250段階)。
反転した電圧とインバータ224で反転した電圧とを入力
して反転論理和し、反転論理和した結果を制御信号Cと
してバースト感知部44に出力する。ここで、ヒューズ22
6はレーザを用いてカット可能に作られる。即ち、ヒュ
ーズ226はレーザから発生して入力端子IN2を通じて外部
制御信号として入力する光によりカットできる。前述し
た構成を有する制御部46の動作を調べる前に、同期式ラ
ンダムアクセスメモリのデータアクセスをラップアラウ
ンド方式で遂行しようとする時は、ヒューズ226をカッ
トさせたり、あるいはパッド210に"低"論理レベルの外
部制御信号を入力端子IN2を通じて印加すると仮定す
る。即ち、終結方式ではヒューズ226がカットされず、
パッド210に"低"論理レベルの人為的な信号も印加され
ない。したがって、終結方式で、インバータ222は、PMO
Sトランジスタ212を通じて供給される"高"論理レベルの
信号を反転した"低"論理レベルの信号を出力し、インバ
ータ224は、PMOSトランジスタ216を通じて供給される"
高"論理レベルの信号を反転した"低"論理レベルの信号
をNORゲート228に出力する。結局、終結方式では、NOR
ゲート228は、"高"レベルの制御信号Cを図７に示したAN
Dゲート188に出力して、図７に示したANDゲート186の出
力がORゲート190に入力できるようにする。しかし、ラ
ップアラウンド方式のために、ヒューズ226がカットさ
れると、インバータ224はNMOSトランジスタ220を通じて
入力する"低"論理レベルの信号を反転した"高"論理レベ
ルの信号をNORゲート228に出力するので、"低"論理レベ
ルの制御信号Cが発生する。または、ラップアラウンド
方式のために、パッド210を通じて"低"論理レベルの人
為的な外部制御信号が印加されると、インバータ222は
印加された"低"論理レベルの信号を反転した"高"論理レ
ベルの信号をNORゲート228に出力するので、"低"論理レ
ベルの制御信号Cが発生する。ここで、"低"論理レベル
の制御信号CがANDゲート188に入力すると、ANDゲート18
6の出力はORゲート190から出力するバースト終了信号に
影響を及ぼすことができない。結局、本実施の形態によ
る同期式ランダムアクセスメモリ制御装置は、バースト
の長さが全ページの場合に、終結方式でデータをアクセ
スさせるだけでなく、パッケージ組立段階の直前に図９
に示した制御部のパッド210を"低"論理レベルでワイヤ
ーボンディングしたり、単純にヒューズ226をカットす
ることによって、ラップアラウンド方式でもデータがア
クセスできるようになる。以下、本実施の形態による同
期式ランダムアクセスメモリ制御方法を添付した図面を
参照して説明する。図１０は、本実施の形態の同期式ラ
ンダムアクセスメモリ制御方法を説明するためのフロー
チャートであって、外部システムクロック信号をカウン
ティングする段階(第240段階)、バーストの長さ及びデ
ータアクセス方式によってバースト停止命令を生成する
段階(第242〜第248段階)、及び生成したバースト停止命
令によってデータのアクセスを制御する段階(第250段
階)よりなる。図１０を参照すると、まず同期式ランダ
ムアクセスメモリが同期する外部システムクロック信号
をカウンティングする(第240段階)。第240段階後に、バ
ーストの長さが全ページかどうかを判断する(第242段
階)。もし、バーストの長さが全ページでなく、1、2、4
または8の場合には、同期式ランダムアクセスメモリの
アクセスを中止させるバースト完了信号を、カウンティ
ングした値とバーストの長さによって前述したように生
成する(第246段階)。しかし、バーストの長さが全ペー
ジの場合、ランダムアクセスメモリを終結方式でアクセ
スするか、あるいはラップアラウンド方式でアクセスす
るかを判断する(第244段階)。もし、終結方式でアクセ
スする場合、第246段階に進行して、バースト完了信号
をカウンティングした値とバーストの長さによって生成
する。しかし、ラップアラウンド方式でランダムアクセ
スメモリをアクセスする場合、バースト停止命令によっ
てバースト完了信号を生成する(第248段階)。第248段階
または第246段階後に、バースト完了信号によって同期
式ランダムアクセスメモリのデータアクセスを中止させ
る(第250段階)。
【発明の効果】以上、説明したように、本発明による同
期式ランダムアクセスメモリ制御装置及び方法は、同期
式ランダムアクセスメモリに貯蔵されたデータを終結方
式及びラップアラウンド方式の中でいずれの方式でもア
クセスできるように制御し、アクセス方式によってカウ
ンティング部を制御することによって消費電流を省ける
効果がある。
期式ランダムアクセスメモリ制御装置及び方法は、同期
式ランダムアクセスメモリに貯蔵されたデータを終結方
式及びラップアラウンド方式の中でいずれの方式でもア
クセスできるように制御し、アクセス方式によってカウ
ンティング部を制御することによって消費電流を省ける
効果がある。
【００１３】
【図１】同期式RAMの動作を説明するためのタイミング
図である。
図である。
【図２】終結方式とラップアラウンド方式を説明するた
めの波形図である。
めの波形図である。
【図３】本実施の形態の同期式ランダムアクセスメモリ
制御装置のブロック図である。
制御装置のブロック図である。
【図４】図３に示したカウンティング部の望ましい一実
施の形態の回路図である。
施の形態の回路図である。
【図５】図４に示した第1〜第Nフリップフロップの望ま
しい一実施の形態の回路図である。
しい一実施の形態の回路図である。
【図６】図４に示した第Nフリップフロップの望ましい
他の実施の形態の回路図である。
他の実施の形態の回路図である。
【図７】図３に示したバースト感知部の望ましい一実施
の形態の回路図である。
の形態の回路図である。
【図８】図７に示したバースト感知部の動作を説明する
ための波形図である。
ための波形図である。
【図９】図３に示した制御部の望ましい一実施の形態の
回路図である。
回路図である。
【図１０】本実施の形態の同期式ランダムアクセスメモ
リ制御方法を説明するためのフローチャートである。
リ制御方法を説明するためのフローチャートである。
Claims (8)
- 【請求項１】 外部システムクロック信号に同期して動
作する同期式ランダムアクセスメモリ制御装置におい
て、 前記同期式ランダムアクセスメモリのデータ入/出力を
中断させるバースト完了信号と、外部から入力される入
/出力動作命令信号とを論理和して出力する論理和手段
と、 前記論理和の結果に応答してリセットされ、前記外部シ
ステムクロック信号に応答してカウンティングするカウ
ンティング手段と、 外部から入力されるバーストの長さに対する情報を有す
る少なくとも１つ以上のバーストの長さ信号と、前記カ
ウンティング手段でカウンティングした結果とから、制
御信号に応答してバースト動作の完了を感知し、感知し
た結果を前記バースト完了信号として出力するバースト
感知手段と、 前記同期式ランダムアクセスメモリに貯蔵されたデータ
を終結方式でアクセスするか、あるいはラップアラウン
ド方式でアクセスするかに相応して、前記制御信号を出
力する制御手段とを具備することを特徴とする同期式ラ
ンダムアクセスメモリ制御装置。 - 【請求項２】 前記制御手段は、 前記同期式ランダムアクセスメモリに安定した電源が印
加する時に発生する電力オン信号と連結するゲートと、
前記電源と第１ノードとの間に連結するソース及びドレ
インとを有する第１MOSトランジスタと、 前記第１ノードと第２ノードとの間に連結され、前記同
期式ランダムアクセスメモリに貯蔵した前記データを前
記終結方式でアクセスするか、あるいは前記ラップアラ
ウンド方式でアクセスするかに相応してカットされるヒ
ューズと、 前記電力オン信号と連結するゲートと、前記第２ノード
と基準電位との間に連結するドレイン及びソースとを有
する第２MOSトランジスタと、 前記第２ノードと前記基準電位との間に連結するドレイ
ン及びソースを有する第３MOSトランジスタと、 前記第２ノードの電圧を反転し、反転した電圧を前記制
御信号として前記第３MOSトランジスタのゲート及び前
記バースト感知手段に各々出力する第１インバータとを
具備することを特徴とする請求項１に記載の同期式ラン
ダムアクセスメモリ制御装置。 - 【請求項３】 前記制御手段は、 前記同期式ランダムアクセスメモリに貯蔵されたデータ
を前記終結方式でアクセスするか、あるいは前記ラップ
アラウンド方式でアクセスするかを決定する所定の電圧
を印加されて第３ノードに出力するパッドと、 基準電位と連結するゲートと、前記第３ノードの電圧と
供給電源との間に連結するドレイン及びソースとを有す
る第４MOSトランジスタと、 前記第３ノードの電圧と前記供給電源との間に連結する
ドレイン及びソースを有する第５MOSトランジスタと、 前記第３ノードの電圧を反転し、反転した電圧を前記制
御信号で前記バースト感知手段及び前記第５MOSトラン
ジスタのゲートに各々出力する第２インバータを具備す
ることを特徴とする請求項１に記載の同期式ランダムア
クセスメモリ制御装置。 - 【請求項４】 前記制御手段は、 前記同期式ランダムアクセスメモリに貯蔵されたデータ
を前記終結方式でアクセスするか、あるいは前記ラップ
アラウンド方式でアクセスするかを決定する所定の電圧
を印加されて第３ノードに出力するパッドと、 基準電位と連結するゲート、前記第３ノードの電圧と供
給電源との間に連結するドレイン及びソースとを有する
第4MOSトランジスタと、 前記第３ノードの電圧と前記供給電源との間に連結する
ドレイン及びソースを有する第５MOSトランジスタと、 前記第３ノードの電圧を反転し、反転した電圧を前記制
御信号で前記バースト感知手段及び前記第５MOSトラン
ジスタのゲートに各々出力する第２インバータと、 前記第１インバータの出力と前記第２インバータの出力
を反転論理和し、その結果を前記制御信号として前記バ
ースト感知手段に出力する反転論理和手段とをさらに具
備することを特徴とする請求項２に記載の同期式ランダ
ムアクセスメモリ制御装置。 - 【請求項５】 外部システムクロック信号に同期して動
作する同期式ランダムアクセスメモリを制御する同期式
ランダムアクセスメモリ制御方法において、 (a) 入/出力動作命令によって前記外部システムクロッ
ク信号をカウンティングする段階と、 (b) バーストの長さが全ページかどうかを判断する段階
と、 (c) 前記バーストの長さが前記全ページでない場合、バ
ースト完了信号を前記カウンティングされた値と前記バ
ーストの長さとによって生成する段階と、 (d) 前記バーストの長さが前記全ページの場合、前記同
期式ランダムアクセスメモリからデータを終結方式でア
クセスするか、あるいはラップアラウンド方式でアクセ
スするかを判断して、前記データを前記終結方式でアク
セスする場合には、前記(c)段階に進行する段階と、 (e) 前記データを前記ラップアラウンド方式でアクセス
しようとする場合には、バースト停止命令によってバー
スト完了信号を生成する段階と、 (f) 前記(c)段階または前記(e)段階後に、前記バースト
完了信号によって前記同期式ランダムアクセスメモリの
データアクセスを中断させる段階とを具備することを特
徴とする同期式ランダムアクセスメモリ制御方法。 - 【請求項６】 外部システムクロック信号に同期して動
作する同期式ランダムアクセスメモリ制御装置であっ
て、 前記同期式ランダムアクセスメモリに貯蔵されたデータ
を終結方式でアクセスするか、あるいはラップアラウン
ド方式でアクセスするかに相応して、制御信号を出力す
る制御信号出力手段と、 前記制御信号に応答して、バースト動作の完了を感知し
た場合に、感知した結果をバースト完了信号として出力
するか否かを制御するバースト完了信号制御手段とを具
備することを特徴とする同期式ランダムアクセスメモリ
制御装置。 - 【請求項７】 外部システムクロック信号に同期して動
作する同期式ランダムアクセスメモリ装置であって、 アクセス方式を制御するアクセス方式制御手段を有し、 該アクセス方式制御手段が、 前記同期式ランダムアクセスメモリに貯蔵されたデータ
を終結方式でアクセスするか、あるいはラップアラウン
ド方式でアクセスするかに相応して、制御信号を出力す
る制御信号出力手段と、 前記制御信号に応答して、バースト動作の完了を感知し
た場合に、感知した結果をバースト完了信号として出力
するか否かを制御するバースト完了信号制御手段とを具
備することを特徴とする同期式ランダムアクセスメモリ
装置。 - 【請求項８】 外部システムクロック信号に同期して動
作する同期式ランダムアクセスメモリ装置の製造方法で
あって、 前記同期式ランダムアクセスメモリに貯蔵されたデータ
を終結方式でアクセスするか、あるいはラップアラウン
ド方式でアクセスするかに相応して、制御信号を出力す
る制御信号出力手段と、前記制御信号に応答して、バー
スト動作の完了を感知した場合に、感知した結果をバー
スト完了信号として出力するか否かを制御するバースト
完了信号制御手段とを具備するアクセス方式制御手段を
用意し、 パッケージ組立段階の直前に、終結方式でアクセスする
か、あるいはラップアラウンド方式でアクセスするかに
相応して、前記制御信号出力手段を所望の制御信号を出
力するように設定することを特徴とする同期式ランダム
アクセスメモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-49757 | 1997-09-29 | ||
| KR1019970049757A KR100275722B1 (ko) | 1997-09-29 | 1997-09-29 | 동기식 랜덤 엑세스 메모리 제어 장치 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11110965A true JPH11110965A (ja) | 1999-04-23 |
| JP3999356B2 JP3999356B2 (ja) | 2007-10-31 |
Family
ID=19521909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15971698A Expired - Fee Related JP3999356B2 (ja) | 1997-09-29 | 1998-06-08 | 同期式ランダムアクセスメモリの制御方法とその装置、及びそれを有する同期式ランダムアクセスメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5946269A (ja) |
| JP (1) | JP3999356B2 (ja) |
| KR (1) | KR100275722B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859805B1 (en) * | 1999-11-29 | 2005-02-22 | Actuate Corporation | Method and apparatus for generating page-level security in a computer generated report |
| US6175535B1 (en) * | 2000-01-24 | 2001-01-16 | International Business Machines Corporation | Cycle control circuit for extending a cycle period of a dynamic memory device subarray |
| US7149824B2 (en) * | 2002-07-10 | 2006-12-12 | Micron Technology, Inc. | Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction |
| KR100806343B1 (ko) * | 2006-10-19 | 2008-02-27 | 삼성전자주식회사 | 플래시 메모리를 포함한 메모리 시스템 및 그것의 맵핑테이블 관리 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3992757B2 (ja) * | 1991-04-23 | 2007-10-17 | テキサス インスツルメンツ インコーポレイテツド | マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム |
| JPH09231743A (ja) * | 1996-02-22 | 1997-09-05 | Mitsubishi Electric Corp | 同期型半導体記憶装置および試験方法 |
-
1997
- 1997-09-29 KR KR1019970049757A patent/KR100275722B1/ko not_active Expired - Fee Related
-
1998
- 1998-06-08 JP JP15971698A patent/JP3999356B2/ja not_active Expired - Fee Related
- 1998-09-18 US US09/156,345 patent/US5946269A/en not_active Expired - Fee Related
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|---|---|
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| KR19990027320A (ko) | 1999-04-15 |
| KR100275722B1 (ko) | 2000-12-15 |
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