JPH11111889A - バーンインソケット - Google Patents
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- JPH11111889A JPH11111889A JP9279707A JP27970797A JPH11111889A JP H11111889 A JPH11111889 A JP H11111889A JP 9279707 A JP9279707 A JP 9279707A JP 27970797 A JP27970797 A JP 27970797A JP H11111889 A JPH11111889 A JP H11111889A
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- H10W72/874—On different surfaces
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-
- H—ELECTRICITY
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Abstract
ることを目的としている。 【解決手段】 少なくとも片面に導体回路5が形成さ
れ、この導体回路5に導通している第1の導電バンプ3
が半導体パッケージ若しくは半導体ベアチップのチップ
スケールエリア(CSA)内に形成された外部端子と当
接して電気的に接続可能にした絶縁性フィルム1を備え
ているバーンインソケット10である。絶縁性フィルム
1が、回路基板2上に重ねる構成とされて、絶縁性フィ
ルム1の第1の導電バンプ3が形成されている面と反対
の面の外周部に、導体回路5を介して第1の導電バンプ
3と導通している第2の導電バンプ4が形成され、この
第2の導電バンプ4が回路基板2の外周部に設けた導電
ランド7と1対1に対応して、電気的に接続するように
構成されている。
Description
イン検査する際に使用するバーンインソケットに係り、
特に、多極の外部端子がボールグリッドアレイ(BG
A)の形態で、チップスケールエリア内に設けられた半
導体パッケージ(BGA・CSP、ボールグリッドアレ
イ・チップスケールパッケージ)および半導体ベアチッ
プに対応させた小型のバーンインソケットに関する。
化が進むに従って、プリント回路基板への実装が容易で
あることから、多ピンで小型化ができるBGA・CSP
形式の半導体パッケージの使用が拡がりつつある。この
BGA・CSPでは、半導体パッケージの下面エリア内
に半田ボールや金メッキバンプの形態の外部端子が形成
され、他の電子部品と共に、プリント回路基板に一括実
装される。このような半導体パッケージの外部端子のピ
ッチは、年々狭ピッチ化しており、従来の金属ばねをコ
ンタクトとしたバーンインソケットでは製造限界に達し
ており、新たな機構のバーンインソケットの開発が必要
になってきている。
D)、携帯電話、ディジタルビデオカメラ等の小型化さ
れた電子機器の分野では、半導体ベアチップをそのまま
プリント回路基板に実装する手法(MCM・マルチチッ
プモジュール)の採用が進んでおり、半導体素子レベル
のバーンインソケットが開発、提案されるに至ってい
る。例えば、絶縁性フィルムに導体回路を形成し、この
導体回路に導通させた導電バンプを半導体ベアーチップ
の外部端子と対応する位置にメッキにより形成し、この
絶縁性フィルムをバーンインソケット内に位置合わせし
て設置すると共に、半導体ベアーチップを、外部端子と
前記導電バンプが圧接するようにセットする構造とされ
ている。前記絶縁性フィルムの周縁部には導体回路と導
通した導電パッドが形成され、ソケット内に設けた金属
コンタクトと接続するようにしている。
ッケージ用のバーンインソケットは、バーンインボード
上に複数個のバーンインソケットが実装されて、複数個
の半導体パッケージを同時にバーンイン検査できるよう
にされる。従って、バーンインボード上に実装できるバ
ーンインソケットの個数によってバーンイン検査のコス
トが大きく変化する。即ち、一つのバーンインボードに
なるべく多数個のバーンインソケットを実装できるよう
にすることが重要になる。然しながら、従来のBGA・
CSPに対応させたバーンインソケットでは小型化に限
界があった。また、半導体ベアーチップ用のバーンイン
ソケットは、前記の如く、絶縁性フィルムの周縁に形成
した導電パッドに金属コンタクトを接続する構造であっ
たので、バーンインソケットのサイズが大きくなってい
た。この為、一つのバーンインボードに実装できるバー
ンインソケットの数が少なくなり、半導体パッケージ或
は半導体ベアーチップの1個当たりのバーンイン検査の
コストが高くなるという問題点があった。
ので、小型化が可能なバーンインソケットを提供するこ
とを目的としている。
れた本発明のバーンインソケットは、半導体パッケージ
若しくは半導体ベアチップの外部端子と当接するように
した第1の導電バンプが片面に形成された絶縁性フィル
ムの他面に、導体回路を介して導通する第2の導電バン
プを形成し、この第2の導電バンプを、絶縁性フィルム
を重ねるソケット基板の導電ランドと1対1で対向して
電気的に接続するようにした。
体的に説明すると、バーンインソケットに、図1(a)
に示したような、略同一の外形とされた方形の絶縁性フ
ィルム1とソケット基板2を備える。絶縁性フィルム1
の表面には、半導体パッケージ若しくは半導体ベアチッ
プのチップスケールエリア内に形成された、BGA等の
外部端子と当接して電気的に接続可能にした第1の導電
バンプ3を形成する。同じく、絶縁性フィルム1の裏面
の外周部にも、第2の導電バンプ4をBGAの構成で形
成する。そして、前記第1の導電バンプ3と第2の導電
バンプ4を、絶縁性フィルム1の面に沿って形成した導
体回路5で、1対1の関係で電気的に導通させる。
は、通常のフォトリソグラフィー法によって形成するも
ので、場合によっては、両面回路形成の構造や、多層回
路構造とし、かつ、グランドラインプレーンを設けてイ
ンピーダンスマッチングさせた導体回路5とすることも
できる。
電解メッキ、無電解メッキ等のメッキ法で形成するもの
で、直径を0.01〜1mm、絶縁性フィルム面からの
高さを0.01〜1mmの大きさとする。メッキに用い
る金属は、金、銀、ニッケル、パラジウム、銅、クロム
等の金属のうち、何れかの金属を選択することができ
る。メッキ法によって形成した導電バンプの表面は、
金、白金、パラジウム、ロジウム等の金属で被覆するの
が望ましい。
ラミックの何れの板体でも良く、外周部に、前記絶縁性
フィルム1に形成した第2の導電バンプ4と1対1で対
応する導電スルーホール6を設け、ソケット基板2の表
面の導電スルーホール6の開口部周囲に導電ランド7を
形成すると共に、ソケット基板2の裏面にも、導電スル
ーホール6の開口部周囲に導電ランド8を形成する。各
導電ランド7、8の表面は、前記第1、第2の導電バン
プ3、4の表面と同様の、金、白金、パラジウム、ロジ
ウム等の貴金属メッキで被覆する。また、ソケット基板
2の表面中央部は、絶縁性フィルム1の第1の導電バン
プ3のエリアに対応させて、シリコン樹脂等による樹脂
弾性体層9を設けるのが望ましい。
基板2を、図1の(b)又は(c)に示したように重ね
てバーンインソケット10を構成する。絶縁性フィルム
1とソケット基板2を重ねるに当たり、接着剤を用いる
構造と、弾性樹脂シートを用いる構造がある。図1
(b)は接着剤を用いた構造で、絶縁性フィルム1とソ
ケット基板2を有機接着剤11で接着すると共に、絶縁
性フィルム1に形成した第2の導電バンプ4と、ソケッ
ト基板2の外周部表面に形成した導電ランド7は、導電
ランド7の表面に予め半田コートを施して、金属合金接
合させる。図1(c)は弾性樹脂シート12を用いた構
造で、絶縁性フィルム1の上に重ねた弾性樹脂シート1
2の弾力によって第2の導電バンプ4と導電ランド7を
圧接接続させる。
ド8には、実施例で説明するように、金属ボールを半田
結合させてBGA構造としたり、金属ピンをろう付けし
てピングリッドアレイ(PGA)構造として、バーンイ
ンボード(図示していない)へ実装可能とされる。
ット10は、絶縁性フィルム1の中央の第1の導電バン
プ3を形成した位置に半導体パッケージ若しくは半導体
ベアチップを位置合わせしてセットし、上蓋で半導体パ
ッケージ若しくは半導体ベアチップを絶縁性フィルム1
側へ押し付けて、半導体パッケージ若しくは半導体ベア
チップの外部端子と第1の導電バンプ3を接触状態とす
る。このようなバーンインソケット10をバーンインボ
ード上に実装してバーンイン検査に供する。絶縁性フィ
ルム1の外周部に第2の導電バンプ4を形成して、この
第2の導電バンプ4をソケット基板2の外周部に形成し
た導電ランド7と電気的に接続する構成としたので、金
属バネコンタクト等の介在を無くしてバーンインソケッ
ト10全体が小型化される。従って、バーンインボード
に実装するバーンインソケット10の数を増大させるこ
とができる。
機接着剤11や弾性樹脂シート12の弾力によって一体
化されており、絶縁性フィルム1側の第2の導電バンプ
4とソケット基板2側の導電ランド7との接続の信頼性
を、高い状態で維持することができる。第2の導電バン
プ4と導電ランド7を金属合金接合させることで、特に
接続の信頼性を高めることができる。また、弾性樹脂シ
ート12で圧接させた接続構造では、絶縁性フィルム1
の交換が可能である。
ケット基板2の導電スルーホール6に導通させた裏面側
の導電ランド8に設けた金属ピン又は金属ボールを介し
て電気的に接続することで、バーンインソケット10の
実装をすることができる。金属ピンによる場合は、バー
ンインボード側にはピングリッドアレイ(PGA)と対
応する既成のPGAソケットを使用することが可能で、
実装を容易にすることができる。また、金属ボールの場
合は、バーンインボード側にBGA構造の金属ボールに
対応させた導電ランドを形成し、金属ボールと導電ラン
ドを当接させることで電気的な接続が可能であり、実装
を容易にすると共に、半導体パッケージ若しくは半導体
ベアチップの外部端子が多極となっても、確実な小型化
が可能である。
層9を設けた構成では、半導体パッケージ若しくは半導
体ベアチップと上蓋の間に、ばね部材の弾性力で付勢さ
れる押圧部材を介在させて、半導体パッケージ若しくは
半導体ベアチップを絶縁性フィルム1側に押し付けて外
部端子と第1の導電バンプ3の接触圧を所定の圧力にす
ることができる。ばね部材のばね定数は、半導体パッケ
ージ若しくは半導体ベアチップの外部端子の数と、各外
部端子に必要な接触圧に基づいて決定する。半導体パッ
ケージ若しくは半導体ベアチップの外部端子が形成され
た面(底面)のコプラナリティー及び絶縁性フィルム1
の第1の導電バンプ3のコプラナリティーの差を樹脂弾
性体層9で吸収しながら、各外部端子に必要な接触圧を
付与し、信頼性のある接続構造が形成される。
模式的に表したものである。厚さ0.5mm、30mm
角のアルミナセラミック板を用い、外周部に既成のPG
Aソケットに対応させて穴あけして導電スルーホール6
を形成した後、表面側には、導電スルーホール6の回り
に金メッキした直径1mmの導電ランド7を形成し、裏
面側には、導電スルーホール6の回りに金メッキした直
径1mmの導電ランド8を形成し、この裏面側の導電ラ
ンド8にはコバール製の金属ピン13を金−錫によるろ
う付けで接合した。ソケット基板2の4隅には、位置合
わせ用孔14を形成した。
を模式的に表したものである。厚さ50μmのポリイミ
ドフィルムを用いた。一方の面の中央部に、半導体パッ
ケージの外部端子と1対1で対応させて、直径50μ
m、高さ20μmの金メッキした第1の導電バンプ3を
形成し、もう一方の面に、第1の導電バンプ3と導通さ
せた導体回路5をファーンアウトして出して、この導体
回路5と導通する第2の導電バンプ4を絶縁性フィルム
1の外周部に、前記導電ランド7と1対1で対応するよ
うに形成した。第2の導電バンプ4は、直径300μ
m、高さ50μmとし、表面は金メッキした。絶縁性フ
ィルム1には、第1の導電バンプ3の外側に、フォトリ
ソ法によって、半導体パッケージに対する位置合わせ用
ストッパ15を設け(図6参照)、また、4隅には、ソ
ケット基板2の位置合わせ用孔14と同一の位置に位置
合わせ用孔16を形成してソケット基板2との位置合わ
せができるようにした。
ト基板2を備えたバーンインソケット10に半導体パッ
ケージ17をセットした状態の模式的に表した断面図で
ある。ソッケト基板2の中央部に、厚さ0.2mm、大
きさ10mm角のシリコーン樹脂シート18を載置し、
この上に絶縁性フィルム1を載せ、更に絶縁性フィルム
1の上に、厚さ0.5mmのシリコーン樹脂シート19
を載せると共に、位置合わせ用孔14、16に結合ねじ
20を挿通した。そして、絶縁性フィルム1の中央部
に、半導体パッケージ17を位置合わせ用ストッパ15
を介してセットし、半導体パッケージ17の外部端子2
1と第1の導電バンプ3を対向させた。この半導体パッ
ケージ17の上に前記シリコーン樹脂シート18と同様
のシリコーン樹脂シート22を載せると共に、全体に上
蓋23を被せ、結合ねじ20を介して締め付けて、半導
体パッケージ17の外部端子21と第1の導電バンプ3
を圧接させると共に、絶縁性フィルム1の第2の導電バ
ンプ4とソケット基板2の導電ランド7を圧接させた。
は、既成のPGAソケットを半田実装しておき、このP
GAソケットに、ソケット基板2に取り付けた金属ピン
13を挿入するようにして、バーンインソケット10を
バーンインボードに装着し、その後、バーンイン検査を
行った。
し、導電スルーホール6と導通させた上面の導電ランド
7は、更に、半田メッキを施した。下面側の導電ランド
8には、直径0.7mmの金メッキ銅ボール24を金−
錫によりろう付け接合した(図7参照)。
のを使用した。第1の導電バンプ3は、直径50μm、
高さ20μmとし、表面に金メッキを施した。第2の導
電バンプ4は、直径0.5mm、高さを0.3mmと
し、表面は金メッキした。
に、半導体パッケージ17をセットした状態の模式的に
表した断面図である。絶縁性フィルム1とソケット基板
2は、有機接着剤11で接着して一体化すると共に、半
田メッキした導電ランド7と金メッキした第2の導電バ
ンプ4は、加熱によって金属合金結合させた。絶縁性フ
ィルム1の中央部下側には、前記と同様のシリコーン樹
脂シート18を配置し、上側にはシリコーン樹脂シート
19を重ねた。そして、絶縁性フィルム1の中央部に半
導体パッケージ17をセットし、この半導体パッケージ
17の上にシリコーン樹脂シート22を載せると共に、
全体に上蓋23を被せ、結合ねじ20で全体を一体化さ
せた。
に設けた金メッキ銅ボール24と対応させて導電ランド
を形成し、この導電ランドに金メッキ銅ボール24を半
田付けしてバーンインソケット10をバーンインボード
上に実装し、バーンイン検査を行った。
0mm角のガラスエポキシ板を使用した。このソケット
基板2の中央部に、深さ0.5mmで10mm角の凹入
部25を形成し、この凹入部25にシリコーン樹脂シー
トを接着して樹脂弾性体層9を形成した。ソケット基板
2の外周部には、導電スルーホール6を形成して、上面
には、導電スルーホール6の回りに金メッキした直径1
mmの導電ランド7を形成し、表面は半田メッキした。
ソケット基板2の下面側は、導電スルーホール6の回り
に同様の導電ランド8を形成し、この導電ランド8に、
直径0.7mmの金メッキ銅ボール26を高温半田で接
合した。
で、厚さ50μmのポリイミドフィルムを使用し、直径
200μm、高さ60μmの金メッキした第1の導電バ
ンプ3、直径500μm、高さ50μmの金メッキした
第2の導電バンプ4、並びに第1の導電バンプ3と第2
の導電バンプ4を導通させる導体回路5を設けた。
を有機接着剤11で接合すると共に、半田メッキした導
電ランド7と第2の導電バンプ4を加熱して金属合金結
合させた。
0に半導体パッケージ17をセットした状態の模式的に
表した断面図である。半導体パッケージ17を保持枠2
7を介してセットし、半導体パッケージ17のBGA構
造とした外部端子21と絶縁性フィルム1の第1の導電
バンプ3を1対1に対向させて当接させ、上蓋23で固
定してある。上蓋23の中央部には、コイルばね28で
付勢された押圧部材29が設けてあり、押圧部材29が
半導体パッケージ17を絶縁性フィルム1側に押し付け
るようにしてあり、外部端子21と第1の導電バンプ3
が所定の当接圧で接合するようにしてある。図中、30
は上蓋23に設けた固定金具で、ソケット基板2側に係
止できるようになっている。
に、ソケット基板2に設けた金メッキ銅ボール26と対
応させて導電ランドを形成し、この導電ランドに金メッ
キ銅ボール26を半田付けしてバーンインソケット10
をバーンインボード上に実装し、バーンイン検査を行っ
た。
ジ17をバーンイン検査しているが、半導体パッケージ
17を半導体ベアチップとしても、同様に実施すること
が可能である。
型化が可能なバーンインソケットを提供できる効果があ
る。従って、バーンインボード上に実装するバーンイン
ソケットの数を多くすることができ、バーンイン検査の
コストを低減することができる。このことにより、新規
の半導体パッケージ若しくは半導体ベアチップの信頼性
保証が可能になり、電子機器の小型軽量化、高性能化が
達成できるようになるのである。
ムの第2の導電バンプとソケット基板の導電ランドが金
属合金結合されるので、電気的接続の信頼性を特に向上
することができる。
ムとソケット基板を、必要に応じて分離することができ
る構造であるので、絶縁性フィルムの交換ができるばか
りでなく、絶縁性フィルム上に半導体パッケージ若しく
は半導体ベアチップをセットした後、ソケット基板に結
合するような手順でバーンイン検査を行うことも可能に
できる。
とバーンインボードをBGA構造で接合できるので、一
層の小型化が可能である。
とバーンインボードが、PGA構造の金属ピントPGA
ソケットを介して接続できるので、バーンインボードに
対するバーンインソケットの実装を簡単にすることがで
きる。
パッケージ若しくは半導体ベアチップの外部端子と第1
の導電バンプを、必要な当接圧で当接できるばかりでな
く、半導体パッケージ若しくは半導体ベアチップ側のコ
プラナリティーと第1の導電バンプ側のコプラナリティ
ーの差を吸収できるので、外部端子と第1の導電バンプ
の電気的接続部分の信頼性を向上することができる。
図、(b)、(c)は断面図である。
した斜視図である。
た断面図である。
した斜視図である。
した断面図である。
略断面図である。
略断面図である。
略断面図である。
Claims (6)
- 【請求項1】 少なくとも片面に導体回路5が形成さ
れ、この導体回路5に導通している第1の導電バンプ3
が半導体パッケージ若しくは半導体ベアチップのチップ
スケールエリア(CSA)内に形成された外部端子と当
接して電気的に接続可能にした絶縁性フィルム1を備え
ているバーンインソケット10において、 前記絶縁性フィルム1が、ソケット基板2上に重ねる構
成とされて、絶縁性フィルム1の前記第1の導電バンプ
3が形成されている面と反対の面の外周部に、前記導体
回路5を介して前記第1の導電バンプ3と導通している
第2の導電バンプ4が形成され、この第2の導電バンプ
4が前記ソケット基板2の外周部に設けた導電ランド7
と1対1に対応して、電気的に接続するように構成され
ていることを特徴とするバーンインソケット。 - 【請求項2】 絶縁性フィルム1の第2の導電バンプ
4とソケット基板2の導電ランド7の電気的接続が、絶
縁性フィルム1とソケット基板2の有機接着剤11によ
る接着と、第2の導電バンプ4と導電ランド7の金属合
金結合で構成されている請求項1に記載のバーンインソ
ケット。 - 【請求項3】 絶縁性フィルム1の第2の導電バンプ
4とソケット基板2の導電ランド7の電気的接続が、絶
縁性フィルム1に重ねた弾性樹脂シート12の弾性力を
介した圧接で構成されている請求項1に記載のバーンイ
ンソケット。 - 【請求項4】 ソケット基板2は、導電ランド7が形
成された面と反対の面に導電スルーホール6を介して導
電ランド7と導通する金属ボール24、26が設けてあ
る請求項1に記載のバーンインソケット。 - 【請求項5】 ソケット基板2は、導電ランド7が形
成された面と反対の面に導電スルーホール6を介して導
電ランド7と導通する金属ピン13が設けてある請求項
1に記載のバーンインソケット。 - 【請求項6】 絶縁性フィルム1の第1の導電バンプ
3と反対の面に樹脂弾性体層9が設けられ、かつ、半導
体パッケージ若しくは半導体ベアチップが、ばね部材2
8の弾性力を介して前記第1の導電バンプ3に向けて押
圧される構造を更に備えている請求項1に記載のバーン
インソケット。
Priority Applications (4)
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|---|---|---|---|
| JP27970797A JP4000638B2 (ja) | 1997-09-26 | 1997-09-26 | バーンインソケット |
| SG9803810A SG97766A1 (en) | 1997-09-26 | 1998-09-23 | Burn-in testing device |
| KR1019980039700A KR19990030098A (ko) | 1997-09-26 | 1998-09-24 | 사전 동작 시험 장치 |
| EP98118178A EP0905521A3 (en) | 1997-09-26 | 1998-09-25 | Burn-in testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27970797A JP4000638B2 (ja) | 1997-09-26 | 1997-09-26 | バーンインソケット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111889A true JPH11111889A (ja) | 1999-04-23 |
| JP4000638B2 JP4000638B2 (ja) | 2007-10-31 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27970797A Expired - Fee Related JP4000638B2 (ja) | 1997-09-26 | 1997-09-26 | バーンインソケット |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0905521A3 (ja) |
| JP (1) | JP4000638B2 (ja) |
| KR (1) | KR19990030098A (ja) |
| SG (1) | SG97766A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702557B1 (ko) * | 1999-06-25 | 2007-04-04 | 가부시키가이샤 엔프라스 | Ic 소켓 및 상기 ic 소켓의 스프링 수단 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11329648A (ja) * | 1998-05-19 | 1999-11-30 | Molex Inc | Icデバイスソケット |
| JP5702701B2 (ja) * | 2011-04-20 | 2015-04-15 | 株式会社アドバンテスト | 試験用キャリア |
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| US5541525A (en) * | 1991-06-04 | 1996-07-30 | Micron Technology, Inc. | Carrier for testing an unpackaged semiconductor die |
| WO1994019699A1 (en) * | 1993-02-17 | 1994-09-01 | Vlsi Technology, Inc. | Method and apparatus for bare die burn-in and test using z-axis electrically conductive material |
| US5355283A (en) * | 1993-04-14 | 1994-10-11 | Amkor Electronics, Inc. | Ball grid array with via interconnection |
| US5572140A (en) * | 1993-08-25 | 1996-11-05 | Sunright Limited | Reusable carrier for burn-in/testing on non packaged die |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702557B1 (ko) * | 1999-06-25 | 2007-04-04 | 가부시키가이샤 엔프라스 | Ic 소켓 및 상기 ic 소켓의 스프링 수단 |
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