JPH11111927A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH11111927A JPH11111927A JP27257197A JP27257197A JPH11111927A JP H11111927 A JPH11111927 A JP H11111927A JP 27257197 A JP27257197 A JP 27257197A JP 27257197 A JP27257197 A JP 27257197A JP H11111927 A JPH11111927 A JP H11111927A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor device
- resistance
- zinc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】ヘテロ接合型電界効果トランジスタと抵抗部と
が同一基板上に形成されたマイクロ波集積回路におい
て、トランジスタ部分の動作エピタキシャル層の急峻な
ヘテロ接合界面を維持したまま、高濃度で不純物を導入
し、シート抵抗の高い抵抗層が形成された半導体装置お
よびその製造方法を提供する。 【解決手段】ＧａＡｓ基板１１上にｉ−ＧａＡｓ層１
３、ｎ+ −ＡｌＧａＡｓ層１４を含む動作エピタキシャ
ル層を積層させ、ヘテロ接合型電界効果トランジスタ
（ＨＥＭＴ部）０１とし、任意の半導体層に、不純物
（ｐ型としては亜鉛）を気相拡散させることにより抵抗
部０２を形成した半導体装置。
が同一基板上に形成されたマイクロ波集積回路におい
て、トランジスタ部分の動作エピタキシャル層の急峻な
ヘテロ接合界面を維持したまま、高濃度で不純物を導入
し、シート抵抗の高い抵抗層が形成された半導体装置お
よびその製造方法を提供する。 【解決手段】ＧａＡｓ基板１１上にｉ−ＧａＡｓ層１
３、ｎ+ −ＡｌＧａＡｓ層１４を含む動作エピタキシャ
ル層を積層させ、ヘテロ接合型電界効果トランジスタ
（ＨＥＭＴ部）０１とし、任意の半導体層に、不純物
（ｐ型としては亜鉛）を気相拡散させることにより抵抗
部０２を形成した半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、マイクロ
波通信装置等に適用されるヘテロ接合型電界効果トラン
ジスタおよび抵抗を有する半導体装置並びにその製造方
法に関し、特に抵抗層の形成に関する。
波通信装置等に適用されるヘテロ接合型電界効果トラン
ジスタおよび抵抗を有する半導体装置並びにその製造方
法に関し、特に抵抗層の形成に関する。
【０００２】
【従来の技術】移動体通信等のマイクロ波通信装置に不
可欠なマイクロ波集積回路（ＭＭＩＣ；ｍｏｎｏｌｉｔ
ｈｉｃ ｍｉｃｒｏｗａｖｅ ＩＣ）には、高速動作性
や低雑音特性が要求される。
可欠なマイクロ波集積回路（ＭＭＩＣ；ｍｏｎｏｌｉｔ
ｈｉｃ ｍｉｃｒｏｗａｖｅ ＩＣ）には、高速動作性
や低雑音特性が要求される。
【０００３】ＭＭＩＣは、ＧａＡｓ基板を用いた電界効
果トランジスタ（ＦＥＴ）を基本素子として構成され
る。ＧａＡｓの電子移動度は、Ｓｉに比較して５倍程度
であり、高周波用トランジスタの基板としてはＧａＡｓ
が多用される。ＦＥＴとしては、ＭＯＳＦＥＴ、ＭＥＳ
ＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ＥＴ）や接合型電界効果トランジスタ（ｊｕｎｃｔｉｏ
ｎ ＦＥＴ；ＪＦＥＴ）が用いられてきた。
果トランジスタ（ＦＥＴ）を基本素子として構成され
る。ＧａＡｓの電子移動度は、Ｓｉに比較して５倍程度
であり、高周波用トランジスタの基板としてはＧａＡｓ
が多用される。ＦＥＴとしては、ＭＯＳＦＥＴ、ＭＥＳ
ＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ＥＴ）や接合型電界効果トランジスタ（ｊｕｎｃｔｉｏ
ｎ ＦＥＴ；ＪＦＥＴ）が用いられてきた。
【０００４】従来のＭＭＩＣでは、ＭＥＳＦＥＴやＪＦ
ＥＴ等のＦＥＴを製造する工程とは別に、所望の領域に
不純物を導入して抵抗層を設けていた。ＦＥＴ製造工程
では、ＧａＡｓ基板にイオン注入を行って、不純物を導
入した後、通常８００℃以上に加熱することによりアニ
ール化を行い、抵抗層製造工程では、所望の領域に不純
物を導入し、ＦＥＴと同一工程で、活性化アニールを行
っていた。
ＥＴ等のＦＥＴを製造する工程とは別に、所望の領域に
不純物を導入して抵抗層を設けていた。ＦＥＴ製造工程
では、ＧａＡｓ基板にイオン注入を行って、不純物を導
入した後、通常８００℃以上に加熱することによりアニ
ール化を行い、抵抗層製造工程では、所望の領域に不純
物を導入し、ＦＥＴと同一工程で、活性化アニールを行
っていた。
【０００５】最近、ＭＯＳＦＥＴ、ＭＥＳＦＥＴやＪＦ
ＥＴといった従来のＦＥＴとはチャネル構造の異なる、
高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏ
ｎｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ；ＨＥＭ
Ｔ）が量産されている。図６にＨＥＭＴの基本構造の断
面図を示す。不純物をほとんど含まない抵抗率１０6 〜
１０8 Ωｃｍの半絶縁性ＧａＡｓ基板６１上に、バッフ
ァ層６２を有する。
ＥＴといった従来のＦＥＴとはチャネル構造の異なる、
高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏ
ｎｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ；ＨＥＭ
Ｔ）が量産されている。図６にＨＥＭＴの基本構造の断
面図を示す。不純物をほとんど含まない抵抗率１０6 〜
１０8 Ωｃｍの半絶縁性ＧａＡｓ基板６１上に、バッフ
ァ層６２を有する。
【０００６】ＧａＡｓ基板６１は、ＧａＡｓ融点（１２
３８℃）で成長されるバルク結晶であるため、多くの点
欠陥や転移といった格子欠陥を含む。したがって、基板
６１上に直接、動作エピタキシャル層を成長させると、
基板に近い成長初期のエピタキシャル層は質が悪くな
る。これを防ぐために、基板６１と動作エピタキシャル
層の間に、バッファ層６２がエピタキシャル成長により
形成される。
３８℃）で成長されるバルク結晶であるため、多くの点
欠陥や転移といった格子欠陥を含む。したがって、基板
６１上に直接、動作エピタキシャル層を成長させると、
基板に近い成長初期のエピタキシャル層は質が悪くな
る。これを防ぐために、基板６１と動作エピタキシャル
層の間に、バッファ層６２がエピタキシャル成長により
形成される。
【０００７】バッファ層６２上に、不純物を極力低減し
たｉ−ＧａＡｓ層（電子走行層）６３を、さらにその上
層にｎ+ −ＡｌＧａＡｓ層（電子供給層）６４をエピタ
キシャル成長により形成する。ｎ+ −ＡｌＧａＡｓ層６
４から発生した電子がｉ−ＧａＡｓ層６３との接合界面
に移動して、チャネルを形成し電流パスとなる。ＨＥＭ
Ｔに使われるヘテロ接合は、上記のＧａＡｓ／ＡｌＧａ
Ａｓの他、ＧａＡｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓ／Ｉ
ｎＧａＡｓ、ＩｎＧａＡｓ／ＡｌＩｎＡｓやＳｉ／Ｓｉ
Ｇｅでもよい。
たｉ−ＧａＡｓ層（電子走行層）６３を、さらにその上
層にｎ+ −ＡｌＧａＡｓ層（電子供給層）６４をエピタ
キシャル成長により形成する。ｎ+ −ＡｌＧａＡｓ層６
４から発生した電子がｉ−ＧａＡｓ層６３との接合界面
に移動して、チャネルを形成し電流パスとなる。ＨＥＭ
Ｔに使われるヘテロ接合は、上記のＧａＡｓ／ＡｌＧａ
Ａｓの他、ＧａＡｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓ／Ｉ
ｎＧａＡｓ、ＩｎＧａＡｓ／ＡｌＩｎＡｓやＳｉ／Ｓｉ
Ｇｅでもよい。
【０００８】ＨＥＭＴでは、電子とドナーイオンとが空
間的に分離されるため、チャネルを走行する電子がドナ
ーイオンによる散乱を受けない。したがって、電子の高
速な移動が可能となる。ＨＥＭＴのスイッチング時間は
１０ｐｓ程度まで短縮でき、ＭＯＳＦＥＴと比較して１
０倍以上の高速動作が可能であり、かつ、低電圧で動作
可能である。
間的に分離されるため、チャネルを走行する電子がドナ
ーイオンによる散乱を受けない。したがって、電子の高
速な移動が可能となる。ＨＥＭＴのスイッチング時間は
１０ｐｓ程度まで短縮でき、ＭＯＳＦＥＴと比較して１
０倍以上の高速動作が可能であり、かつ、低電圧で動作
可能である。
【０００９】ＨＥＭＴにおけるチャネルは厚さ約１０〜
１５ｎｍで、原子層数にして２０〜３０層程度と極めて
薄く、接合面の垂直方向には電子移動の自由度のない、
２次元電子チャネルとなっている。したがって、ＨＥＭ
Ｔでは電子供給層と電子走行層との間のヘテロ接合界面
近傍の結晶性の良否が重要な問題となり、原子サイズで
の制御が必要とされる。
１５ｎｍで、原子層数にして２０〜３０層程度と極めて
薄く、接合面の垂直方向には電子移動の自由度のない、
２次元電子チャネルとなっている。したがって、ＨＥＭ
Ｔでは電子供給層と電子走行層との間のヘテロ接合界面
近傍の結晶性の良否が重要な問題となり、原子サイズで
の制御が必要とされる。
【００１０】一方、通常のトランジスタの抵抗は、抵抗
値が数ｋΩ〜数１０ｋΩであるが、ＭＭＩＣでは、数１
０ｋΩの高い抵抗が要求されることが多く、シート抵抗
（面積抵抗率）が数ｋΩ／□である抵抗層を形成するこ
とが望ましい。ＭＭＩＣに抵抗層を作製する方法とし
て、エピタキシャル層を利用する方法と、金属薄膜を用
いて抵抗層を形成する方法とがある。従来のＭＭＩＣで
は、ＦＥＴ領域とは別の領域に、別工程で抵抗層を形成
していた。
値が数ｋΩ〜数１０ｋΩであるが、ＭＭＩＣでは、数１
０ｋΩの高い抵抗が要求されることが多く、シート抵抗
（面積抵抗率）が数ｋΩ／□である抵抗層を形成するこ
とが望ましい。ＭＭＩＣに抵抗層を作製する方法とし
て、エピタキシャル層を利用する方法と、金属薄膜を用
いて抵抗層を形成する方法とがある。従来のＭＭＩＣで
は、ＦＥＴ領域とは別の領域に、別工程で抵抗層を形成
していた。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
従来のＭＭＩＣの抵抗層の製造方法において、エピタキ
シャル層を抵抗として利用する場合、チャネル層を使う
ことになる。この場合、シート抵抗値はトランジスタの
チャネル抵抗値で決定され、任意に制御されたシート抵
抗値を得ることは不可能である。
従来のＭＭＩＣの抵抗層の製造方法において、エピタキ
シャル層を抵抗として利用する場合、チャネル層を使う
ことになる。この場合、シート抵抗値はトランジスタの
チャネル抵抗値で決定され、任意に制御されたシート抵
抗値を得ることは不可能である。
【００１２】また、チャネル層はシート抵抗が低く、Ｍ
ＭＩＣで必要とされる数１０ｋΩの抵抗とするためには
チップサイズが大きくなり、小型化する上で不利であ
る。さらに、室温では、ＨＥＭＴの雑音の大部分が熱雑
音であるため、抵抗が大きくなると雑音が多くなるとい
う問題もある。
ＭＩＣで必要とされる数１０ｋΩの抵抗とするためには
チップサイズが大きくなり、小型化する上で不利であ
る。さらに、室温では、ＨＥＭＴの雑音の大部分が熱雑
音であるため、抵抗が大きくなると雑音が多くなるとい
う問題もある。
【００１３】金属薄膜を用いて抵抗層を形成する場合に
は、ＮｉＣｒやＴａＮ等が材料として用いられるが、シ
ート抵抗が数１００Ω／□であり、ＭＭＩＣで必要とさ
れるシート抵抗より１桁低い。また、金属薄膜を堆積・
エッチングするため、段差が多くなり、抵抗のプレーナ
ー化と逆行することになる。
は、ＮｉＣｒやＴａＮ等が材料として用いられるが、シ
ート抵抗が数１００Ω／□であり、ＭＭＩＣで必要とさ
れるシート抵抗より１桁低い。また、金属薄膜を堆積・
エッチングするため、段差が多くなり、抵抗のプレーナ
ー化と逆行することになる。
【００１４】また、エピタキシャル基板を用いたＨＥＭ
Ｔに抵抗を形成する場合には、動作エピタキシャル層の
結晶成長を５００〜６００℃で行った後、不純物をイオ
ン注入して抵抗層を形成する。抵抗層にイオン注入した
後、８００℃以上に加熱してアニール化を行うため、動
作エピタキシャル層の結晶性が劣化し、特に、急峻なヘ
テロ接合界面を保持する上で望ましくない。
Ｔに抵抗を形成する場合には、動作エピタキシャル層の
結晶成長を５００〜６００℃で行った後、不純物をイオ
ン注入して抵抗層を形成する。抵抗層にイオン注入した
後、８００℃以上に加熱してアニール化を行うため、動
作エピタキシャル層の結晶性が劣化し、特に、急峻なヘ
テロ接合界面を保持する上で望ましくない。
【００１５】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、ヘテロ接合型電界効果ト
ランジスタおよび抵抗を有する半導体装置であって、エ
ピタキシャル層の結晶性およびヘテロ接合界面の急峻性
を損なうことなく、不純物を導入し、高シート抵抗の抵
抗層が形成された半導体装置およびその製造方法を提供
することを目的とする。
のであり、従って、本発明は、ヘテロ接合型電界効果ト
ランジスタおよび抵抗を有する半導体装置であって、エ
ピタキシャル層の結晶性およびヘテロ接合界面の急峻性
を損なうことなく、不純物を導入し、高シート抵抗の抵
抗層が形成された半導体装置およびその製造方法を提供
することを目的とする。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、第１導電型の基板上に形成
されたヘテロ接合型電界効果トランジスタと、前記トラ
ンジスタを構成する半導体層に形成された、前記第１導
電型とは逆の第２導電型不純物拡散層からなる抵抗層と
を有することを特徴とする。これにより、シート抵抗の
高い抵抗層が得られ、チップサイズの小型化が可能とな
る。
め、本発明の半導体装置は、第１導電型の基板上に形成
されたヘテロ接合型電界効果トランジスタと、前記トラ
ンジスタを構成する半導体層に形成された、前記第１導
電型とは逆の第２導電型不純物拡散層からなる抵抗層と
を有することを特徴とする。これにより、シート抵抗の
高い抵抗層が得られ、チップサイズの小型化が可能とな
る。
【００１７】上記の本発明の半導体装置は、好適には、
前記半導体層が、少なくともＩＩＩ−Ｖ族の化合物半導
体のエピタキシャル成長層からなることを特徴とする。
これにより、ＨＥＭＴにおいて、電子供給層と電子走行
層との間に、原子サイズレベルで結晶性が制御された、
良好なヘテロ接合界面を得ることが可能となる。
前記半導体層が、少なくともＩＩＩ−Ｖ族の化合物半導
体のエピタキシャル成長層からなることを特徴とする。
これにより、ＨＥＭＴにおいて、電子供給層と電子走行
層との間に、原子サイズレベルで結晶性が制御された、
良好なヘテロ接合界面を得ることが可能となる。
【００１８】上記の本発明の半導体装置は、好適には、
前記半導体層は、ＧａＡｓもしくはＡｌＧａＡｓからな
るｎ型半導体であることを特徴とする。これにより、Ｈ
ＥＭＴの所望の層に、抵抗値の高い抵抗層を形成するこ
とが可能となる。
前記半導体層は、ＧａＡｓもしくはＡｌＧａＡｓからな
るｎ型半導体であることを特徴とする。これにより、Ｈ
ＥＭＴの所望の層に、抵抗値の高い抵抗層を形成するこ
とが可能となる。
【００１９】上記の本発明の半導体装置は、好適には、
前記ｐ型不純物層が、亜鉛であることを特徴とする。こ
れにより、ｐ型不純物として亜鉛を高濃度で拡散させた
場合、容易にオーミックコンタクトが得られ、抵抗値を
確認しながら抵抗値を調整することが出来る。したがっ
て、抵抗値の制御性が高くなり、所望の抵抗値の抵抗層
を形成することが可能となる。
前記ｐ型不純物層が、亜鉛であることを特徴とする。こ
れにより、ｐ型不純物として亜鉛を高濃度で拡散させた
場合、容易にオーミックコンタクトが得られ、抵抗値を
確認しながら抵抗値を調整することが出来る。したがっ
て、抵抗値の制御性が高くなり、所望の抵抗値の抵抗層
を形成することが可能となる。
【００２０】上記の本発明の半導体装置は、好適には、
前記ＡｌＧａＡｓ層中のＡｌ組成を制御し、亜鉛を気相
拡散させる拡散速度を調節することにより、前記抵抗の
抵抗値が制御されていることを特徴とする。これによ
り、ＡｌＧａＡｓ層がＧａＡｓ層の上層に積層されてい
る場合、ＡｌＧａＡｓ層に選択的に亜鉛を拡散させ、Ｇ
ａＡｓ層には拡散させないといった垂直方向の拡散の制
御を、精確かつ容易に行うことが可能となる。
前記ＡｌＧａＡｓ層中のＡｌ組成を制御し、亜鉛を気相
拡散させる拡散速度を調節することにより、前記抵抗の
抵抗値が制御されていることを特徴とする。これによ
り、ＡｌＧａＡｓ層がＧａＡｓ層の上層に積層されてい
る場合、ＡｌＧａＡｓ層に選択的に亜鉛を拡散させ、Ｇ
ａＡｓ層には拡散させないといった垂直方向の拡散の制
御を、精確かつ容易に行うことが可能となる。
【００２１】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、ＧａＡｓ基板上に形成さ
れたヘテロ接合型電界効果トランジスタの、任意の半導
体層に亜鉛を気相拡散させｐ型不純物層を形成し、前記
ｐ型不純物層を抵抗として用いることを特徴とする。
明の半導体装置の製造方法は、ＧａＡｓ基板上に形成さ
れたヘテロ接合型電界効果トランジスタの、任意の半導
体層に亜鉛を気相拡散させｐ型不純物層を形成し、前記
ｐ型不純物層を抵抗として用いることを特徴とする。
【００２２】これにより、イオン注入で抵抗層を形成す
る場合に必要である、８００℃以上に加熱してアニール
化を行う工程が不要となる。したがって、動作エピタキ
シャル層のヘテロ接合界面の結晶構造が、加熱により劣
化するのを防ぐことが出来る。また、ヘテロ接合型電界
効果トランジスタのｐ型不純物層を抵抗として用いるこ
とにより、抵抗層の小型化及びプレーナー化が可能とな
る。
る場合に必要である、８００℃以上に加熱してアニール
化を行う工程が不要となる。したがって、動作エピタキ
シャル層のヘテロ接合界面の結晶構造が、加熱により劣
化するのを防ぐことが出来る。また、ヘテロ接合型電界
効果トランジスタのｐ型不純物層を抵抗として用いるこ
とにより、抵抗層の小型化及びプレーナー化が可能とな
る。
【００２３】上記の本発明の半導体装置の製造方法は、
前記抵抗であるｐ型不純物層が、エピタキシャル成長に
より形成された層であり、好適には、前記ｐ型不純物層
が、エピタキシャル成長により形成されたＡｌＧａＡｓ
層もしくはＧａＡｓ層であることを特徴とする。これに
より、ＨＥＭＴにおいて、電子供給層と電子走行層との
間に、原子サイズレベルで結晶性が制御された、良好な
ヘテロ接合界面が得られ、また、ＨＥＭＴの所望の層
に、抵抗値の高い抵抗層を形成することが可能となる。
前記抵抗であるｐ型不純物層が、エピタキシャル成長に
より形成された層であり、好適には、前記ｐ型不純物層
が、エピタキシャル成長により形成されたＡｌＧａＡｓ
層もしくはＧａＡｓ層であることを特徴とする。これに
より、ＨＥＭＴにおいて、電子供給層と電子走行層との
間に、原子サイズレベルで結晶性が制御された、良好な
ヘテロ接合界面が得られ、また、ＨＥＭＴの所望の層
に、抵抗値の高い抵抗層を形成することが可能となる。
【００２４】上記の本発明の半導体装置の製造方法は、
前記ＡｌＧａＡｓ層中のＡｌ組成を制御することによ
り、亜鉛を気相拡散させる拡散速度を調節し、前記抵抗
の抵抗値を制御することを特徴とする。これにより、Ｇ
ａＡｓ層の上層にＡｌＧａＡｓ層を積層し、上層のＡｌ
ＧａＡｓ層のみに選択的に亜鉛を拡散させ、ＧａＡｓ層
には拡散させず、垂直方向の拡散を制御することが可能
となる。
前記ＡｌＧａＡｓ層中のＡｌ組成を制御することによ
り、亜鉛を気相拡散させる拡散速度を調節し、前記抵抗
の抵抗値を制御することを特徴とする。これにより、Ｇ
ａＡｓ層の上層にＡｌＧａＡｓ層を積層し、上層のＡｌ
ＧａＡｓ層のみに選択的に亜鉛を拡散させ、ＧａＡｓ層
には拡散させず、垂直方向の拡散を制御することが可能
となる。
【００２５】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。
びその製造方法の実施の形態について、図面を参照して
説明する。
【００２６】（実施形態１）図１は、本実施形態の半導
体装置の断面図である。ＨＥＭＴ部０１と抵抗部０２と
が同一基板上に形成される。ＨＥＭＴ部０１と抵抗部０
２とは、エッチングにより形成された溝により分離され
ている。ＧａＡｓ基板１１上にバッファ層１２、ｉ−Ｇ
ａＡｓ層（電子走行層）１３、ｎ+ −ＡｌＧａＡｓ層
（電子供給層）１４が堆積される。ＨＥＭＴ部０１は、
上層にさらにｎ+ −ＧａＡｓ層１５を有し、抵抗部０２
は、上層に亜鉛拡散抵抗層１６を有する。
体装置の断面図である。ＨＥＭＴ部０１と抵抗部０２と
が同一基板上に形成される。ＨＥＭＴ部０１と抵抗部０
２とは、エッチングにより形成された溝により分離され
ている。ＧａＡｓ基板１１上にバッファ層１２、ｉ−Ｇ
ａＡｓ層（電子走行層）１３、ｎ+ −ＡｌＧａＡｓ層
（電子供給層）１４が堆積される。ＨＥＭＴ部０１は、
上層にさらにｎ+ −ＧａＡｓ層１５を有し、抵抗部０２
は、上層に亜鉛拡散抵抗層１６を有する。
【００２７】図２（ａ）〜（ｄ）は、図１の実施形態１
の半導体装置の製造工程を示す断面図である。
の半導体装置の製造工程を示す断面図である。
【００２８】図２（ａ）のＧａＡｓ基板１１は、ＧａＡ
ｓ融点（１２３８℃）で成長されるバルク結晶を用い
る。バルク結晶の成長は、例えば、水平ブリッジマン法
により行い、水平ブリッジマン法により得られる半絶縁
性ＧａＡｓは、室温で４０００〜５０００ｃｍ2 ／Ｖｓ
程度の高いキャリア移動度をもち、転移密度１０2 〜１
０3 ／ｃｍ2 程度の基板が得られる。水平ブリッジマン
法の他、液体封止引き上げ法によってバルク結晶を成長
させることもできる。
ｓ融点（１２３８℃）で成長されるバルク結晶を用い
る。バルク結晶の成長は、例えば、水平ブリッジマン法
により行い、水平ブリッジマン法により得られる半絶縁
性ＧａＡｓは、室温で４０００〜５０００ｃｍ2 ／Ｖｓ
程度の高いキャリア移動度をもち、転移密度１０2 〜１
０3 ／ｃｍ2 程度の基板が得られる。水平ブリッジマン
法の他、液体封止引き上げ法によってバルク結晶を成長
させることもできる。
【００２９】 ＧａＡｓ基板１１上層に、ＧａＡｓを気相
エピタキシャル成長させ、バッファ層１２を形成させ
る。ＧａＡｓ基板１１はバルク結晶であり、点欠陥や転
移等の格子欠陥を多く含む。そのため、バッファ層１２
を設けず、ＧａＡｓ基板１１上に直接、動作エピタキシ
ャル層を成長させると、基板に近い成長初期のエピタキ
シャル層では良質な結晶性が得られない。
エピタキシャル成長させ、バッファ層１２を形成させ
る。ＧａＡｓ基板１１はバルク結晶であり、点欠陥や転
移等の格子欠陥を多く含む。そのため、バッファ層１２
を設けず、ＧａＡｓ基板１１上に直接、動作エピタキシ
ャル層を成長させると、基板に近い成長初期のエピタキ
シャル層では良質な結晶性が得られない。
【００３０】例えば、バッファ層１２がない場合、ドレ
イン電圧に対するドレイン電流のプロット（Ｉ−Ｖ特
性）にヒステレシスがみられたり、低電流領域において
相互コンダクタンスが低下するといった問題が起こる。
これを防ぐため、ＧａＡｓ基板１１上層に、バッファ層
１２を３〜５μｍの厚さで設ける。
イン電圧に対するドレイン電流のプロット（Ｉ−Ｖ特
性）にヒステレシスがみられたり、低電流領域において
相互コンダクタンスが低下するといった問題が起こる。
これを防ぐため、ＧａＡｓ基板１１上層に、バッファ層
１２を３〜５μｍの厚さで設ける。
【００３１】バッファ層１２にＧａＡｓを気相エピタキ
シャル成長させる方法には、Ａｓの供給源にＡｓＣｌ3
を用いるクロライド法と、ＡｓＨ3 やＰＨ3 を用いるハ
イドライド法がある。通常、加熱したＧａソース上に、
ＡｓＣｌ3 を含む水素を流し、Ｇａ、ＡｓＣｌ3 および
Ｈ2 の気相反応を起こさせ、基板上にＧａＡｓを堆積さ
せるクロライド法で行う。ＩｎＧａＡｓＰ等の混晶を成
長させる場合には、ハイドライド法により行う。
シャル成長させる方法には、Ａｓの供給源にＡｓＣｌ3
を用いるクロライド法と、ＡｓＨ3 やＰＨ3 を用いるハ
イドライド法がある。通常、加熱したＧａソース上に、
ＡｓＣｌ3 を含む水素を流し、Ｇａ、ＡｓＣｌ3 および
Ｈ2 の気相反応を起こさせ、基板上にＧａＡｓを堆積さ
せるクロライド法で行う。ＩｎＧａＡｓＰ等の混晶を成
長させる場合には、ハイドライド法により行う。
【００３２】バッファ層１２上に、不純物を極力低減し
たｉ−ＧａＡｓ層（電子走行層）１３を、さらにその上
層にｎ+ −ＡｌＧａＡｓ層（電子供給層）１４をエピタ
キシャル成長により形成する。ｉ−ＧａＡｓ層１３の形
成には、前記バッファ層１２の形成と同様な気相エピタ
キシャル法（クロライド法）の他、分子線エピタキシャ
ル法も用いることができる。
たｉ−ＧａＡｓ層（電子走行層）１３を、さらにその上
層にｎ+ −ＡｌＧａＡｓ層（電子供給層）１４をエピタ
キシャル成長により形成する。ｉ−ＧａＡｓ層１３の形
成には、前記バッファ層１２の形成と同様な気相エピタ
キシャル法（クロライド法）の他、分子線エピタキシャ
ル法も用いることができる。
【００３３】分子線エピタキシャル法では、１０-10 Ｔ
ｏｒｒ以下の超高真空としたチャンバ内に半導体基板を
配置し、原料の入った噴出セルから半導体基板へ、原料
を分子線として照射する。分子線が基板表面に到達する
と、分子が基板表面に吸着され、半導体層が成長する。
ｏｒｒ以下の超高真空としたチャンバ内に半導体基板を
配置し、原料の入った噴出セルから半導体基板へ、原料
を分子線として照射する。分子線が基板表面に到達する
と、分子が基板表面に吸着され、半導体層が成長する。
【００３４】分子線エピタキシャル法では、他のエピタ
キシャル法に比較して半導体層の成長速度が小さく、Ｇ
ａＡｓ基板上にＧａＡｓを成長させる場合の成長速度は
０．１〜２μｍ／ｈである。したがって、分子線エピタ
キシャル法は、厚い半導体層を形成する場合には不利で
あるが、ＨＥＭＴの動作エピタキシャル層のように、薄
膜多層構造を形成する場合には有利である。
キシャル法に比較して半導体層の成長速度が小さく、Ｇ
ａＡｓ基板上にＧａＡｓを成長させる場合の成長速度は
０．１〜２μｍ／ｈである。したがって、分子線エピタ
キシャル法は、厚い半導体層を形成する場合には不利で
あるが、ＨＥＭＴの動作エピタキシャル層のように、薄
膜多層構造を形成する場合には有利である。
【００３５】ｉ−ＧａＡｓ層１３の上層にｎ+ −ＡｌＧ
ａＡｓ層１４を形成するには、前記分子線エピタキシャ
ル法や、有機金属気相エピタキシャル法を用いることが
できる。前記気相エピタキシャル法（クロライド法）で
は、Ａｌ1-x Ｇａx ＡｓのようなＡｌを含む半導体の成
長はできないが、ＡｌをＡｌ（ＣＨ3 ）3 やＡｌ（Ｃ2
Ｈ5 ）3 の有機金属として気相で供給することにより、
Ａｌを含む半導体層を形成することができる。
ａＡｓ層１４を形成するには、前記分子線エピタキシャ
ル法や、有機金属気相エピタキシャル法を用いることが
できる。前記気相エピタキシャル法（クロライド法）で
は、Ａｌ1-x Ｇａx ＡｓのようなＡｌを含む半導体の成
長はできないが、ＡｌをＡｌ（ＣＨ3 ）3 やＡｌ（Ｃ2
Ｈ5 ）3 の有機金属として気相で供給することにより、
Ａｌを含む半導体層を形成することができる。
【００３６】ｎ+ −ＡｌＧａＡｓ層１４から発生した電
子が、ｉ−ＧａＡｓ層１３との接合界面に移動してチャ
ネルを形成し、電流パスとなる。ｎ+ −ＡｌＧａＡｓ層
１４の上層にｎ+ −ＧａＡｓ層１５をエピタキシャル成
長させる。
子が、ｉ−ＧａＡｓ層１３との接合界面に移動してチャ
ネルを形成し、電流パスとなる。ｎ+ −ＡｌＧａＡｓ層
１４の上層にｎ+ −ＧａＡｓ層１５をエピタキシャル成
長させる。
【００３７】図２（ｂ）に示すように、例えば、メサエ
ッチングを行うことにより、ＨＥＭＴ部０１と抵抗部０
２とのアイソレーションを行ってから、抵抗部０２のｎ
+ −ＧａＡｓ層１５をエッチングにより除去する。或い
は、メサエッチングの代わりに、Ｏ+ やＢ+ をイオン注
入することにより、エピタキシャル層に高抵抗層を形成
させることもできる。イオン注入によりアイソレーショ
ンを行う場合、アニール化のための加熱を行わないの
で、エピタキシャル層の結晶構造には影響しない。
ッチングを行うことにより、ＨＥＭＴ部０１と抵抗部０
２とのアイソレーションを行ってから、抵抗部０２のｎ
+ −ＧａＡｓ層１５をエッチングにより除去する。或い
は、メサエッチングの代わりに、Ｏ+ やＢ+ をイオン注
入することにより、エピタキシャル層に高抵抗層を形成
させることもできる。イオン注入によりアイソレーショ
ンを行う場合、アニール化のための加熱を行わないの
で、エピタキシャル層の結晶構造には影響しない。
【００３８】図２（ｃ）に示すように、抵抗部０２のｎ
+ −ＡｌＧａＡｓ層１４の上層に、ＳｉＮ膜１７を５０
ｎｍ程度堆積させる。ＳｉＮ膜１７の、亜鉛拡散抵抗層
１６を形成する部分に、フォトリソグラフィ法により開
口部を設ける。
+ −ＡｌＧａＡｓ層１４の上層に、ＳｉＮ膜１７を５０
ｎｍ程度堆積させる。ＳｉＮ膜１７の、亜鉛拡散抵抗層
１６を形成する部分に、フォトリソグラフィ法により開
口部を設ける。
【００３９】図２（ｄ）に示すように、ＳｉＮ膜１７を
選択拡散マスクとして、開口部に亜鉛の有機物を気相拡
散法により拡散させ、亜鉛拡散抵抗層１６を形成する。
選択拡散マスクとして、開口部に亜鉛の有機物を気相拡
散法により拡散させ、亜鉛拡散抵抗層１６を形成する。
【００４０】液体有機金属であるジメチル亜鉛（ＤＭ
Ｚ；Ｚｎ（ＣＨ3 ）2 ）またはジエチル亜鉛（ＤＥＺ；
Ｚｎ（Ｃ2 Ｈ5 ）2 ）を、高純度水素をキャリアガスと
して、気体の状態で半導体基板に供給する。亜鉛濃度２
Ｘ１０19ｃｍ-3、約５０ｎｍの深さで拡散させると、シ
ート抵抗が数ｋΩ／□である抵抗が得られる。
Ｚ；Ｚｎ（ＣＨ3 ）2 ）またはジエチル亜鉛（ＤＥＺ；
Ｚｎ（Ｃ2 Ｈ5 ）2 ）を、高純度水素をキャリアガスと
して、気体の状態で半導体基板に供給する。亜鉛濃度２
Ｘ１０19ｃｍ-3、約５０ｎｍの深さで拡散させると、シ
ート抵抗が数ｋΩ／□である抵抗が得られる。
【００４１】亜鉛の拡散速度は、ＡｌＧａＡｓのＡｌ組
成が多いほど、大きくなる。本実施形態では、ＧａＡｓ
層の上層にＡｌＧａＡｓ層が積層されており、ＡｌＧａ
Ａｓ層に選択的に亜鉛が拡散され、ＧａＡｓ層への亜鉛
の拡散は抑制できる。
成が多いほど、大きくなる。本実施形態では、ＧａＡｓ
層の上層にＡｌＧａＡｓ層が積層されており、ＡｌＧａ
Ａｓ層に選択的に亜鉛が拡散され、ＧａＡｓ層への亜鉛
の拡散は抑制できる。
【００４２】亜鉛の拡散は６００℃程度で行う。動作エ
ピタキシャル層の結晶成長温度（５００〜６００℃）と
同程度の加熱であり、動作エピタキシャル層の結晶構
造、特に、ヘテロ接合界面における急峻な結晶構造が損
壊するのを抑止できる。
ピタキシャル層の結晶成長温度（５００〜６００℃）と
同程度の加熱であり、動作エピタキシャル層の結晶構
造、特に、ヘテロ接合界面における急峻な結晶構造が損
壊するのを抑止できる。
【００４３】亜鉛拡散抵抗層１６を絶縁物で覆い、オー
ミックコンタクト形成部分をエッチングし、ｐ−ＡｌＧ
ａＡｓ層に金属を堆積すると電極も含めた抵抗が得られ
る。
ミックコンタクト形成部分をエッチングし、ｐ−ＡｌＧ
ａＡｓ層に金属を堆積すると電極も含めた抵抗が得られ
る。
【００４４】本発明で、ｎ型不純物をＧａＡｓ基板に拡
散させて抵抗層を形成するのは、ｐ型不純物を拡散させ
る場合に比較すると難しい。ＧａＡｓに対するｎ型不純
物としては、Ｓ、Ｓｅ、Ｓｉ、Ｓｎ等があるが、いずれ
も拡散係数が低く、かつ、拡散係数がＡｓの分圧や格子
欠陥密度に依存して大きく変動する。
散させて抵抗層を形成するのは、ｐ型不純物を拡散させ
る場合に比較すると難しい。ＧａＡｓに対するｎ型不純
物としては、Ｓ、Ｓｅ、Ｓｉ、Ｓｎ等があるが、いずれ
も拡散係数が低く、かつ、拡散係数がＡｓの分圧や格子
欠陥密度に依存して大きく変動する。
【００４５】ＧａＡｓ中へ導入されるｎ型不純物として
はＳｉが多用されるが、Ｓｉを拡散させるには、基板を
８５０℃程度まで加熱する必要がある。したがって、本
発明のように薄膜をエピタキシャル成長させて積層した
構造では、加熱により結晶構造が劣化する問題が起こり
やすい。
はＳｉが多用されるが、Ｓｉを拡散させるには、基板を
８５０℃程度まで加熱する必要がある。したがって、本
発明のように薄膜をエピタキシャル成長させて積層した
構造では、加熱により結晶構造が劣化する問題が起こり
やすい。
【００４６】（実施形態２）図３に、別の実施形態の半
導体装置の断面図を示す。実施形態１と同様に、ＧａＡ
ｓ基板２１及びバッファ層２２を作製し、バッファ層２
２の上層に、ｉ−ＡｌＧａＡｓ層２８ａ、ｎ−ＡｌＧａ
Ａｓ層（電子供給層）２４ａ、ｉ−ＡｌＧａＡｓ層２８
ｂ、ｉ−ＩｎＧａＡｓ層（電子走行層；チャネル）２
３、ｉ−ＡｌＧａＡｓ層２８ｃ、ｎ−ＡｌＧａＡｓ層
（電子供給層）２４ｂ、ｎ−ＧａＡｓ層２５ａ、ｉ−Ａ
ｌＧａＡｓ層２８ｄ、ｎ−ＧａＡｓ層２５ｂからなる動
作エピタキシャル層を形成する。
導体装置の断面図を示す。実施形態１と同様に、ＧａＡ
ｓ基板２１及びバッファ層２２を作製し、バッファ層２
２の上層に、ｉ−ＡｌＧａＡｓ層２８ａ、ｎ−ＡｌＧａ
Ａｓ層（電子供給層）２４ａ、ｉ−ＡｌＧａＡｓ層２８
ｂ、ｉ−ＩｎＧａＡｓ層（電子走行層；チャネル）２
３、ｉ−ＡｌＧａＡｓ層２８ｃ、ｎ−ＡｌＧａＡｓ層
（電子供給層）２４ｂ、ｎ−ＧａＡｓ層２５ａ、ｉ−Ａ
ｌＧａＡｓ層２８ｄ、ｎ−ＧａＡｓ層２５ｂからなる動
作エピタキシャル層を形成する。
【００４７】ｉ−ＡｌＧａＡｓ層２８ａは、主に、バッ
ファ層２２と同じ目的で導入される。ｉ−ＡｌＧａＡｓ
層２８ｂ、２８ｃは、電子供給層と電子走行層との空間
分離をより厳密にする目的で設けられる。電子供給層に
は高濃度の不純物が含まれるため、隣接する層に不純物
のポテンシャルの一部が影響する。不純物による散乱が
起こり、電子移動度が下がるのを防ぐため、電子供給層
と電子走行層（チャネル）との間に、極めて薄いｉ−Ａ
ｌＧａＡｓ層２８ｂ、２８ｃを形成する。
ファ層２２と同じ目的で導入される。ｉ−ＡｌＧａＡｓ
層２８ｂ、２８ｃは、電子供給層と電子走行層との空間
分離をより厳密にする目的で設けられる。電子供給層に
は高濃度の不純物が含まれるため、隣接する層に不純物
のポテンシャルの一部が影響する。不純物による散乱が
起こり、電子移動度が下がるのを防ぐため、電子供給層
と電子走行層（チャネル）との間に、極めて薄いｉ−Ａ
ｌＧａＡｓ層２８ｂ、２８ｃを形成する。
【００４８】各エピタキシャル層の膜厚は、ｎ−ＡｌＧ
ａＡｓ層（電子供給層）２４ａ、２４ｂを約１０ｎｍ、
ｉ−ＩｎＧａＡｓ層（電子走行層；チャネル）２３を約
１５ｎｍとし、ｉ−ＡｌＧａＡｓ層２８ｂ、２８ｃ、２
８ｄは約１〜３ｎｍ（原子層数で２〜３層）と薄くす
る。
ａＡｓ層（電子供給層）２４ａ、２４ｂを約１０ｎｍ、
ｉ−ＩｎＧａＡｓ層（電子走行層；チャネル）２３を約
１５ｎｍとし、ｉ−ＡｌＧａＡｓ層２８ｂ、２８ｃ、２
８ｄは約１〜３ｎｍ（原子層数で２〜３層）と薄くす
る。
【００４９】エッチングにより所望の層を露出させた
後、ＳｉＮ膜２７を堆積させる。ＳｉＮ膜２７の亜鉛拡
散領域（２６ａ、２６ｂ、２６ｃ）をエッチングして開
口部を設ける。実施形態１と同様に、亜鉛を気相拡散法
により拡散させる。実施形態２に示すように、エピタキ
シャル層以外のバルク層（ＧａＡｓ基板２１）を含む所
望の層に、亜鉛拡散抵抗層を形成することができる。
後、ＳｉＮ膜２７を堆積させる。ＳｉＮ膜２７の亜鉛拡
散領域（２６ａ、２６ｂ、２６ｃ）をエッチングして開
口部を設ける。実施形態１と同様に、亜鉛を気相拡散法
により拡散させる。実施形態２に示すように、エピタキ
シャル層以外のバルク層（ＧａＡｓ基板２１）を含む所
望の層に、亜鉛拡散抵抗層を形成することができる。
【００５０】また、ｐ−ゲート領域の形成を、亜鉛を拡
散させることにより行う場合は、本発明の抵抗層の形成
と同一工程で行うことが可能である。実施形態２は、ｐ
−ゲート領域２６ａと亜鉛拡散抵抗層２６ｂ、２６ｃ
を、異なる層に、同一工程で形成する例である。
散させることにより行う場合は、本発明の抵抗層の形成
と同一工程で行うことが可能である。実施形態２は、ｐ
−ゲート領域２６ａと亜鉛拡散抵抗層２６ｂ、２６ｃ
を、異なる層に、同一工程で形成する例である。
【００５１】（実施形態３）図４に、別の実施形態の半
導体装置の断面図を示す。実施形態３は、ヘテロＦＥＴ
と亜鉛拡散抵抗層を同一基板上に形成する例であり、実
施形態１をさらに多層化したものである。
導体装置の断面図を示す。実施形態３は、ヘテロＦＥＴ
と亜鉛拡散抵抗層を同一基板上に形成する例であり、実
施形態１をさらに多層化したものである。
【００５２】ＧａＡｓ基板３１上に、バッファ層３２、
ｎ−ＡｌＧａＡｓ層（電子供給層）３４ａ、ｉ−ＡｌＧ
ａＡｓ層３７ａ、ｉ−ＩｎＧａＡｓ層（電子走行層；チ
ャネル）３３、ｉ−ＡｌＧａＡｓ層３７ｂ、ｎ−ＡｌＧ
ａＡｓ層（電子供給層）３４ｂ、ｉ−ＡｌＧａＡｓ層３
７ｃ、ｎ+ −ＧａＡｓ層３５を順にエピタキシャル成長
させて、動作エピタキシャル層を形成する。
ｎ−ＡｌＧａＡｓ層（電子供給層）３４ａ、ｉ−ＡｌＧ
ａＡｓ層３７ａ、ｉ−ＩｎＧａＡｓ層（電子走行層；チ
ャネル）３３、ｉ−ＡｌＧａＡｓ層３７ｂ、ｎ−ＡｌＧ
ａＡｓ層（電子供給層）３４ｂ、ｉ−ＡｌＧａＡｓ層３
７ｃ、ｎ+ −ＧａＡｓ層３５を順にエピタキシャル成長
させて、動作エピタキシャル層を形成する。
【００５３】実施形態１と同様に、例えば、メサエッチ
ングを行い、ＨＥＭＴ部０１と抵抗部０２を分離させ
る。抵抗部０２のｎ+ −ＧａＡｓ層３５をエッチングに
より除去してから、ＳｉＮ膜を堆積し、フォトリソグラ
フィ法によりＳｉＮ膜の亜鉛を拡散する領域に開口部を
設ける。ＳｉＮ膜を選択拡散マスクとして、亜鉛を気相
拡散させ、ｐ型亜鉛拡散抵抗層３６を形成する。
ングを行い、ＨＥＭＴ部０１と抵抗部０２を分離させ
る。抵抗部０２のｎ+ −ＧａＡｓ層３５をエッチングに
より除去してから、ＳｉＮ膜を堆積し、フォトリソグラ
フィ法によりＳｉＮ膜の亜鉛を拡散する領域に開口部を
設ける。ＳｉＮ膜を選択拡散マスクとして、亜鉛を気相
拡散させ、ｐ型亜鉛拡散抵抗層３６を形成する。
【００５４】ＩｎＧａＡｓを電子走行層に用いることに
より、ＡｌＧａＡｓを用いた場合に比較して、より高速
な電子移動が可能となる。室温における電子移動度は、
ＡｌＡｓが１８０ｃｍ2 ／Ｖｓ、ＧａＡｓが８５００ｃ
ｍ2 ／Ｖｓ、ＩｎＡｓが３３０００ｃｍ2 ／Ｖｓ程度で
ある。三元混晶とした場合の電子移動度は、通常、Ａｌ
ＧａＡｓが１８０〜８５００ｃｍ2 ／Ｖｓ、ＩｎＧａＡ
ｓが８５００〜３３０００ｃｍ2 ／Ｖｓの範囲となる。
より、ＡｌＧａＡｓを用いた場合に比較して、より高速
な電子移動が可能となる。室温における電子移動度は、
ＡｌＡｓが１８０ｃｍ2 ／Ｖｓ、ＧａＡｓが８５００ｃ
ｍ2 ／Ｖｓ、ＩｎＡｓが３３０００ｃｍ2 ／Ｖｓ程度で
ある。三元混晶とした場合の電子移動度は、通常、Ａｌ
ＧａＡｓが１８０〜８５００ｃｍ2 ／Ｖｓ、ＩｎＧａＡ
ｓが８５００〜３３０００ｃｍ2 ／Ｖｓの範囲となる。
【００５５】ｉ−ＡｌＧａＡｓ層３７ａ、３７ｂ、３７
ｃは、図３（実施形態２）のｉ−ＡｌＧａＡｓ層２８ａ
〜ｃと同様に、電子供給層に含まれる高濃度の不純物の
ポテンシャルが、電子走行層に浸潤して、電子の散乱が
起こるのを防ぐ目的で設けられる。
ｃは、図３（実施形態２）のｉ−ＡｌＧａＡｓ層２８ａ
〜ｃと同様に、電子供給層に含まれる高濃度の不純物の
ポテンシャルが、電子走行層に浸潤して、電子の散乱が
起こるのを防ぐ目的で設けられる。
【００５６】ＨＥＭＴ部０１にｎ+ −ＧａＡｓ層３５が
存在することにより、ソース電極３８及びドレイン電極
４０のオーミックコンタクトが容易となる。ソース電極
３８、ゲート電極３９、ドレイン電極４０となる金属を
堆積させ、ＨＥＭＴ部０１の構成となる。
存在することにより、ソース電極３８及びドレイン電極
４０のオーミックコンタクトが容易となる。ソース電極
３８、ゲート電極３９、ドレイン電極４０となる金属を
堆積させ、ＨＥＭＴ部０１の構成となる。
【００５７】（実施形態４）図５に、実施形態４の半導
体装置の断面図を示す。実施形態４は、エピタキシャル
層を含むＦＥＴと拡散抵抗層とを同一基板上に形成させ
る例である。ＧａＡｓ基板５１上に、バッファ層５２を
積層させ、さらにｉ−ＡｌＧａＡｓ層５３をエピタキシ
ャル成長により形成し、バッファーとして機能させる。
ｎ−ＩｎＧａＡｓ層（チャネル埋め込み層）５４、ｉ−
ＡｌＧａＡｓ層（チャネル層）５５、ｎ+ −ＧａＡｓ層
５６の動作エピタキシャル層を堆積させる。
体装置の断面図を示す。実施形態４は、エピタキシャル
層を含むＦＥＴと拡散抵抗層とを同一基板上に形成させ
る例である。ＧａＡｓ基板５１上に、バッファ層５２を
積層させ、さらにｉ−ＡｌＧａＡｓ層５３をエピタキシ
ャル成長により形成し、バッファーとして機能させる。
ｎ−ＩｎＧａＡｓ層（チャネル埋め込み層）５４、ｉ−
ＡｌＧａＡｓ層（チャネル層）５５、ｎ+ −ＧａＡｓ層
５６の動作エピタキシャル層を堆積させる。
【００５８】ソース電極５８、ゲート電極５９、ドレイ
ン電極６０となる金属を堆積させ、ＦＥＴ部の構成とな
る。図５に示すように、本発明の抵抗層の形成は、従来
のＦＥＴ等におけるドープされたチャネル層にも適用す
ることができる。
ン電極６０となる金属を堆積させ、ＦＥＴ部の構成とな
る。図５に示すように、本発明の抵抗層の形成は、従来
のＦＥＴ等におけるドープされたチャネル層にも適用す
ることができる。
【００５９】上記の本発明の実施形態の半導体装置の製
造方法によれば、化合物半導体のエピタキシャル基板に
ｐ型不純物を気相拡散することにより、エピタキシャル
界面の急峻性を損なうことなく、高シート抵抗の抵抗層
を形成し、ＭＭＩＣを構成することができる。
造方法によれば、化合物半導体のエピタキシャル基板に
ｐ型不純物を気相拡散することにより、エピタキシャル
界面の急峻性を損なうことなく、高シート抵抗の抵抗層
を形成し、ＭＭＩＣを構成することができる。
【００６０】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、ＨＥＭ
Ｔに使われるヘテロ接合を、上記のＧａＡｓ／ＡｌＧａ
ＡｓまたはＩｎＧａＡｓ／ＡｌＧａＡｓに代えて、Ｉｎ
ＧａＡｓ／ＡｌＩｎＡｓとすることも可能である。或い
は、ＭＭＩＣの設計に合わせて、ＨＥＭＴの動作エピタ
キシャル層を構成する各薄膜層の厚さを適宜変更するこ
ともできる。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。
は、上記の実施の形態に限定されない。例えば、ＨＥＭ
Ｔに使われるヘテロ接合を、上記のＧａＡｓ／ＡｌＧａ
ＡｓまたはＩｎＧａＡｓ／ＡｌＧａＡｓに代えて、Ｉｎ
ＧａＡｓ／ＡｌＩｎＡｓとすることも可能である。或い
は、ＭＭＩＣの設計に合わせて、ＨＥＭＴの動作エピタ
キシャル層を構成する各薄膜層の厚さを適宜変更するこ
ともできる。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。
【００６１】
【発明の効果】本発明の半導体装置によれば、化合物半
導体のエピタキシャル基板に、ｐ型不純物として亜鉛を
高濃度で気相拡散することにより、ヘテロ接合界面の急
峻性を損なうことなく、高シート抵抗の抵抗層を得るこ
とができる。本発明の半導体装置の製造方法によれば、
ＦＥＴと抵抗層とが同一基板上に形成されたＭＭＩＣを
構成することができる。
導体のエピタキシャル基板に、ｐ型不純物として亜鉛を
高濃度で気相拡散することにより、ヘテロ接合界面の急
峻性を損なうことなく、高シート抵抗の抵抗層を得るこ
とができる。本発明の半導体装置の製造方法によれば、
ＦＥＴと抵抗層とが同一基板上に形成されたＭＭＩＣを
構成することができる。
【図１】図１は、本発明の、実施形態１に示した半導体
装置の断面図である。
装置の断面図である。
【図２】図２（ａ）〜（ｄ）は、本発明の、実施形態１
に示した半導体装置の製造工程を示す断面図である。
に示した半導体装置の製造工程を示す断面図である。
【図３】図３は、本発明の、実施形態２に示した半導体
装置の断面図である。
装置の断面図である。
【図４】図４は、本発明の、実施形態３に示した半導体
装置の断面図である。
装置の断面図である。
【図５】図５は、本発明の、実施形態４に示した半導体
装置の断面図である。
装置の断面図である。
【図６】図６は、従来例の半導体装置（ＨＥＭＴ）の断
面図である。
面図である。
０１…ＨＥＭＴ部、０２…抵抗部、１１、２１、３１、
５１、６１…ＧａＡｓ基板、１２、２２、３２、５２、
６２…バッファ層、１３…ｉ−ＧａＡｓ層（電子走行
層）、２３、３３、６３…ｉ−ＩｎＧａＡｓ層（電子走
行層）、１４、２４ａ、２４ｂ、３４ａ、３４ｂ、６４
…ｎ+ −ＡｌＧａＡｓ層（電子供給層）、５４…ｎ−Ｉ
ｎＧａＡｓ層、１５、２５ａ、２５ｂ、３５、５６…ｎ
+ −ＧａＡｓ層、１６、２６ｂ、２６ｃ、３６、５７ａ
…ｐ型亜鉛拡散抵抗層、２６ａ…ｐゲート領域、１７、
２７…ＳｉＮ膜、２８ａ、２８ｂ、２８ｃ、２８ｄ、３
７ａ、３７ｂ、３７ｃ、５３、５５…ｉ−ＡｌＧａＡｓ
層、５７ｂ…抵抗用電極、３８、５８…ソース電極、３
９、５９…ゲート電極、４０、６０…ドレイン電極。
５１、６１…ＧａＡｓ基板、１２、２２、３２、５２、
６２…バッファ層、１３…ｉ−ＧａＡｓ層（電子走行
層）、２３、３３、６３…ｉ−ＩｎＧａＡｓ層（電子走
行層）、１４、２４ａ、２４ｂ、３４ａ、３４ｂ、６４
…ｎ+ −ＡｌＧａＡｓ層（電子供給層）、５４…ｎ−Ｉ
ｎＧａＡｓ層、１５、２５ａ、２５ｂ、３５、５６…ｎ
+ −ＧａＡｓ層、１６、２６ｂ、２６ｃ、３６、５７ａ
…ｐ型亜鉛拡散抵抗層、２６ａ…ｐゲート領域、１７、
２７…ＳｉＮ膜、２８ａ、２８ｂ、２８ｃ、２８ｄ、３
７ａ、３７ｂ、３７ｃ、５３、５５…ｉ−ＡｌＧａＡｓ
層、５７ｂ…抵抗用電極、３８、５８…ソース電極、３
９、５９…ゲート電極、４０、６０…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 伸一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (29)
- 【請求項１】第１導電型の半導体層上にチャネル層が形
成された電界効果トランジスタと、 前記半導体層または前記チャネル層の少なくともいずれ
かに形成された前記第１導電型とは逆の第２導電型不純
物拡散層からなる抵抗層とを有する半導体装置。 - 【請求項２】前記半導体層及び前記チャネル層が、少な
くともＩＩＩ−Ｖ族の化合物半導体のエピタキシャル成
長層からなる請求項１記載の半導体装置。 - 【請求項３】前記半導体層は、ＧａＡｓからなるｎ型半
導体であり、 前記抵抗層は、ｐ型不純物の気相拡散層である請求項２
記載の半導体装置。 - 【請求項４】前記半導体層は、ＡｌＧａＡｓからなるｎ
型半導体であり、 前記抵抗層は、ｐ型不純物の気相拡散層である請求項２
記載の半導体装置。 - 【請求項５】前記ｐ型不純物層が、亜鉛である請求項３
記載の半導体装置。 - 【請求項６】前記ｐ型不純物層が、亜鉛である請求項４
記載の半導体装置。 - 【請求項７】前記ＡｌＧａＡｓ層中のＡｌ組成を制御
し、亜鉛を気相拡散させる拡散速度を調節することによ
り、前記抵抗の抵抗値が制御された請求項４記載の半導
体装置。 - 【請求項８】第１導電型の第１及び第２の半導体層間に
チャネル層が形成された電界効果トランジスタと、 前記第１及び第２の半導体層、または前記チャネル層の
うちの少なくともいずれかに、前記第１導電型とは逆の
第２導電型不純物拡散層からなる抵抗層とを有する半導
体装置。 - 【請求項９】前記半導体層及び前記チャネル層が、少な
くともＩＩＩ−Ｖ族の化合物半導体のエピタキシャル成
長層からなる請求項８記載の半導体装置。 - 【請求項１０】前記半導体層は、ＧａＡｓからなるｎ型
半導体であり、 前記抵抗層は、ｐ型不純物の気相拡散層である請求項９
記載の半導体装置。 - 【請求項１１】前記半導体層は、ＡｌＧａＡｓからなる
ｎ型半導体であり、 前記抵抗層は、ｐ型不純物の気相拡散層である請求項９
記載の半導体装置。 - 【請求項１２】前記ｐ型不純物層が、亜鉛である請求項
１０記載の半導体装置。 - 【請求項１３】前記ｐ型不純物層が、亜鉛である請求項
１１記載の半導体装置。 - 【請求項１４】前記ＡｌＧａＡｓ層中のＡｌ組成を制御
し、亜鉛を気相拡散させる拡散速度を調節することによ
り、前記抵抗の抵抗値が制御された請求項１１記載の半
導体装置。 - 【請求項１５】非導電型の第１及び第２の半導体層間に
チャネル層が形成された電界効果トランジスタと、 前記第１及び第２の半導体層、または前記チャネル層の
うちの少なくともいずれかに、不純物拡散層からなる抵
抗層とを有する半導体装置。 - 【請求項１６】前記半導体層及び前記チャネル層が、少
なくともＩＩＩ−Ｖ族の化合物半導体のエピタキシャル
成長層からなる請求項１５記載の半導体装置。 - 【請求項１７】前記半導体層は、ＧａＡｓからなるｎ型
半導体であり、 前記抵抗層は、ｐ型不純物の気相拡散層である請求項１
６記載の半導体装置。 - 【請求項１８】前記半導体層は、ＡｌＧａＡｓからなる
ｎ型半導体であり、 前記抵抗層は、ｐ型不純物の気相拡散層である請求項１
６記載の半導体装置。 - 【請求項１９】前記ｐ型不純物層が、亜鉛である請求項
１７記載の半導体装置。 - 【請求項２０】前記ｐ型不純物層が、亜鉛である請求項
１８記載の半導体装置。 - 【請求項２１】前記ＡｌＧａＡｓ層中のＡｌ組成を制御
し、亜鉛を気相拡散させる拡散速度を調節することによ
り、前記抵抗の抵抗値が制御された請求項１８記載の半
導体装置。 - 【請求項２２】第１導電型の半導体層上にチャネル層が
形成された電界効果トランジスタと抵抗層を備えた半導
体装置の製造方法であって、 前記半導体層と前記チャネル層の少なくともいずれかの
層の所定の領域に対して、上記第１導電型とは逆の第２
の導電型の不純物を気相拡散させて、上記抵抗層を形成
する半導体装置の製造方法。 - 【請求項２３】前記第１導電型の半導体層及び前記チャ
ネル層は、少なくともＩＩＩ−Ｖ族の化合物半導体をエ
ピタキシャル成長させて形成された層である請求項２２
記載の半導体装置の製造方法。 - 【請求項２４】前記半導体層は、ＧａＡｓからなるｎ型
半導体であり、 前記抵抗層は、ｐ型不純物の気相拡散層である請求項２
３記載の半導体装置の製造方法。 - 【請求項２５】前記半導体層は、ＡｌＧａＡｓからなる
ｎ型半導体であり、 前記抵抗層は、ｐ型不純物の気相拡散層である請求項２
３記載の半導体装置の製造方法。 - 【請求項２６】前記ｐ型不純物層が、亜鉛である請求項
２４記載の半導体装置の製造方法。 - 【請求項２７】前記ｐ型不純物層が、亜鉛である請求項
２５記載の半導体装置の製造方法。 - 【請求項２８】前記ＡｌＧａＡｓ層中のＡｌ組成を制御
し、亜鉛を気相拡散させる拡散速度を調節することによ
り、前記抵抗の抵抗値が制御された請求項２５記載の半
導体装置の製造方法。 - 【請求項２９】非導電型の第１及び第２の半導体層間に
チャネル層が形成された電界効果トランジスタと抵抗層
を備えた半導体装置の製造方法であって、 前記半導体層と前記チャネル層の少なくともいずれかの
層の所定の領域に対して不純物を気相拡散させて、上記
抵抗層を形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27257197A JPH11111927A (ja) | 1997-10-06 | 1997-10-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27257197A JPH11111927A (ja) | 1997-10-06 | 1997-10-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111927A true JPH11111927A (ja) | 1999-04-23 |
Family
ID=17515776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27257197A Pending JPH11111927A (ja) | 1997-10-06 | 1997-10-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111927A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179706A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| JP2006179708A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| JP2006179707A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
-
1997
- 1997-10-06 JP JP27257197A patent/JPH11111927A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179706A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| JP2006179708A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| JP2006179707A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4631103B2 (ja) | 半導体装置およびその製造方法 | |
| US4845049A (en) | Doping III-V compound semiconductor devices with group VI monolayers using ALE | |
| US5663583A (en) | Low-noise and power ALGaPSb/GaInAs HEMTs and pseudomorpohic HEMTs on GaAs substrate | |
| US4695857A (en) | Superlattice semiconductor having high carrier density | |
| US4173763A (en) | Heterojunction tunneling base transistor | |
| Alema et al. | Low resistance ohmic contact on epitaxial MOVPE grown β-Ga 2 O 3 and β-(Al x Ga 1− x) 2 O 3 films | |
| US5952672A (en) | Semiconductor device and method for fabricating the same | |
| JP3086748B2 (ja) | 高電子移動度トランジスタ | |
| JP3376078B2 (ja) | 高電子移動度トランジスタ | |
| US6853018B2 (en) | Semiconductor device having a channel layer, first semiconductor layer, second semiconductor layer, and a conductive impurity region | |
| JP3177951B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| EP0397148B1 (en) | Heterostructure device and production method thereof | |
| US5101245A (en) | Field effect transistor and method for making same | |
| US5739559A (en) | Compound semiconductor integrated circuit with a particular high resistance layer | |
| EP0130774B1 (en) | Process for fabricating bipolar transistor | |
| JPH11111927A (ja) | 半導体装置およびその製造方法 | |
| JP4631104B2 (ja) | 半導体装置の製造方法 | |
| JP2994863B2 (ja) | ヘテロ接合半導体装置 | |
| EP0437702B1 (en) | Semiconductor integrated circuit of compound semiconductor devices comprising isolation regions and method of making the same | |
| JP3633587B2 (ja) | 半導体装置の製造方法 | |
| JPH03159135A (ja) | 半導体装置及びその製造方法 | |
| EP1936697B1 (en) | A field effect transistor device, and methods of production thereof | |
| JP2980630B2 (ja) | 化合物半導体装置 | |
| JP3768348B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01120871A (ja) | 半導体装置 |