JPH11111968A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11111968A JPH11111968A JP9288056A JP28805697A JPH11111968A JP H11111968 A JPH11111968 A JP H11111968A JP 9288056 A JP9288056 A JP 9288056A JP 28805697 A JP28805697 A JP 28805697A JP H11111968 A JPH11111968 A JP H11111968A
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 不純物の混入によるドナーの不活性化に基づ
く熱的不安定性を防止することができる半導体装置の製
造方法を提供する。 【解決手段】 半導体装置の製造方法は、複数の半導体
層からなる半導体積層構造を形成するステップと、前記
半導体積層構造は、第１の層とキャリアを供給するため
の第２の層とを含み、前記半導体積層構造上に第１の電
極構造を形成するステップと、及び電界ストレスにより
第２の層内の負イオン化した不純物を第１の層に移動さ
せるステップとを具備する。
く熱的不安定性を防止することができる半導体装置の製
造方法を提供する。 【解決手段】 半導体装置の製造方法は、複数の半導体
層からなる半導体積層構造を形成するステップと、前記
半導体積層構造は、第１の層とキャリアを供給するため
の第２の層とを含み、前記半導体積層構造上に第１の電
極構造を形成するステップと、及び電界ストレスにより
第２の層内の負イオン化した不純物を第１の層に移動さ
せるステップとを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体技術に関
し、特に化合物半導体を用いた半導体装置の製造方法に
関する。
し、特に化合物半導体を用いた半導体装置の製造方法に
関する。
【０００２】
【従来の技術】近年、ＩｎＧａＡｓやＩｎＧａＡｓＰ等
の三元及び四元混晶半導体が注目を浴びる様になってき
ている。中でもＩｎＰ基板に格子整合するＩｎＧａＡｓ
は光半導体装置のみならず、各種電界効果トランジスタ
材料として有望である。特に、ＩｎＰやＩｎＡｌＡｓと
のヘテロ界面での２次元電子ガスを用いた電界効果トラ
ンジスタの研究も盛んになりつつある。
の三元及び四元混晶半導体が注目を浴びる様になってき
ている。中でもＩｎＰ基板に格子整合するＩｎＧａＡｓ
は光半導体装置のみならず、各種電界効果トランジスタ
材料として有望である。特に、ＩｎＰやＩｎＡｌＡｓと
のヘテロ界面での２次元電子ガスを用いた電界効果トラ
ンジスタの研究も盛んになりつつある。
【０００３】ＩｎＧａＡｓが電子輸送半導体装置として
も有望視されている理由は、ＧａＡｓ等と比較した場
合、電子のドリフト速度に於けるピーク値が大きい、
電子の低電界に於ける移動度が大きい、オーミック
電極がとりやすくコンタクト抵抗が小さい、電子速度
のより大きなオーバーシュートが期待できる、谷間散
乱に起因する雑音が小さい、絶縁物との界面特性が比
較的良い、等を挙げることができる。更に、上述の２次
元電子ガス半導体装置が実現できることも大きな理由の
一つである。
も有望視されている理由は、ＧａＡｓ等と比較した場
合、電子のドリフト速度に於けるピーク値が大きい、
電子の低電界に於ける移動度が大きい、オーミック
電極がとりやすくコンタクト抵抗が小さい、電子速度
のより大きなオーバーシュートが期待できる、谷間散
乱に起因する雑音が小さい、絶縁物との界面特性が比
較的良い、等を挙げることができる。更に、上述の２次
元電子ガス半導体装置が実現できることも大きな理由の
一つである。
【０００４】現在、ＩｎＡｌＡｓ／ＩｎＧａＡｓ界面の
２次元電子ガスを用いた電界効果トランジスタは高性能
マイクロ波ミリ波素子として有望視され各方面で研究開
発が行われている。特に低雑音素子としての有効性は実
験レベルで確認されており、例えばアイ・イー・イー・
イー・マイクロウェーヴ・アンド・ガイディッド・ウェ
ーヴ・レターズ、第１巻、第７号、１１４〜１１６頁、
１９９１年（ＩＥＥＥＭＩＣＲＯＷＡＶＥ ＡＮＤ Ｇ
ＵＩＤＥＤ ＷＡＶＥ ＬＥＴＴＥＲＳ、ＶＯＬ．１、
ＮＯ．５、Ｐ．１１４−１１６、１９９１）にドゥーら
（Ｋ．Ｈ．Ｄｕｈ ｅｔ ａｌ．）が報告しているよう
に、室温下で、９４ＧＨｚにおける雑音指数１．２ｄ
Ｂ、付随利得７．２ｄＢが確認されるまでに至ってい
る。これらはＩｎＰ基板上に格子整合する系、すなわち
Ｉｎ0.52Ａｌ0.48Ａｓ／Ｉｎ0.53Ｇａ0.47ＡｓとＩｎ組
成を規定した材料系で半導体装置が作製されている。
２次元電子ガスを用いた電界効果トランジスタは高性能
マイクロ波ミリ波素子として有望視され各方面で研究開
発が行われている。特に低雑音素子としての有効性は実
験レベルで確認されており、例えばアイ・イー・イー・
イー・マイクロウェーヴ・アンド・ガイディッド・ウェ
ーヴ・レターズ、第１巻、第７号、１１４〜１１６頁、
１９９１年（ＩＥＥＥＭＩＣＲＯＷＡＶＥ ＡＮＤ Ｇ
ＵＩＤＥＤ ＷＡＶＥ ＬＥＴＴＥＲＳ、ＶＯＬ．１、
ＮＯ．５、Ｐ．１１４−１１６、１９９１）にドゥーら
（Ｋ．Ｈ．Ｄｕｈ ｅｔ ａｌ．）が報告しているよう
に、室温下で、９４ＧＨｚにおける雑音指数１．２ｄ
Ｂ、付随利得７．２ｄＢが確認されるまでに至ってい
る。これらはＩｎＰ基板上に格子整合する系、すなわち
Ｉｎ0.52Ａｌ0.48Ａｓ／Ｉｎ0.53Ｇａ0.47ＡｓとＩｎ組
成を規定した材料系で半導体装置が作製されている。
【０００５】この系ではＩｎ0.53Ｇａ0.47Ａｓ層に２次
元電子ガスが形成されるが、尚一層の特性向上を意図し
て、例えばアイ・イー・イー・イー・エレクトロン・半
導体装置・レターズ、第１０巻、第３号、１１４〜１１
６頁、１９８９年（ＩＥＥＥＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥ ＬＥＴＴＥＲＳ、ＶＯＬ．１０、ＮＯ．３、
Ｐ．１１４−１１６、１９８９）にグら（Ｇ．Ｉ．ＮＧ
ｅｔ ａｌ．）により報告されているように、チャネ
ルであるＩｎＧａＡｓ層部分のＩｎ組成を０．５３より
大きな値に設定し、半導体装置特性を向上させようとす
る試みがなされている。
元電子ガスが形成されるが、尚一層の特性向上を意図し
て、例えばアイ・イー・イー・イー・エレクトロン・半
導体装置・レターズ、第１０巻、第３号、１１４〜１１
６頁、１９８９年（ＩＥＥＥＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥ ＬＥＴＴＥＲＳ、ＶＯＬ．１０、ＮＯ．３、
Ｐ．１１４−１１６、１９８９）にグら（Ｇ．Ｉ．ＮＧ
ｅｔ ａｌ．）により報告されているように、チャネ
ルであるＩｎＧａＡｓ層部分のＩｎ組成を０．５３より
大きな値に設定し、半導体装置特性を向上させようとす
る試みがなされている。
【０００６】しかしながら、ＩｎＰ基板とＩｎ組成０．
５３以上のＩｎＧａＡｓでは格子不整が存在し、結晶成
長上可能な膜厚がＩｎ組成比によって限定されるので、
ＩｎＧａＡｓチャネルの厚みが制限される。
５３以上のＩｎＧａＡｓでは格子不整が存在し、結晶成
長上可能な膜厚がＩｎ組成比によって限定されるので、
ＩｎＧａＡｓチャネルの厚みが制限される。
【０００７】また、ＩｎＧａＡｓチャネル中にＩｎＡｓ
の薄層を挿入し、閉じこめ効果の高い二次元電子ガス層
を形成することを意図した半導体装置が、アイ・イー・
イー・イー・エレクトロン・半導体装置・レターズ、第
１３巻、第６号、３２５〜３２７頁、１９９２年（ＩＥ
ＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ
Ｓ、ＶＯＬ．１３、ＮＯ．６、Ｐ．３２５−３２７、１
９９２）に赤崎ら（Ｔ．Ａｋａｚａｋｉ ｅｔ ａ
ｌ．）により報告されている。
の薄層を挿入し、閉じこめ効果の高い二次元電子ガス層
を形成することを意図した半導体装置が、アイ・イー・
イー・イー・エレクトロン・半導体装置・レターズ、第
１３巻、第６号、３２５〜３２７頁、１９９２年（ＩＥ
ＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ
Ｓ、ＶＯＬ．１３、ＮＯ．６、Ｐ．３２５−３２７、１
９９２）に赤崎ら（Ｔ．Ａｋａｚａｋｉ ｅｔ ａ
ｌ．）により報告されている。
【０００８】近年、このようなＩｎＰ基板上に形成され
たＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合電界効果ト
ランジスタにおいて、様々な高半導体装置特性が報告さ
れている中、一方で、熱的な不安定性要因として、外部
から半導体装置の構成物質ではないフッ素などの不純物
がエピタキシャル層内に混入し、ドナー層として一般的
に用いられる不純物添加ＩｎＡｌＡｓ層中のドナーを不
活性化することが今までに報告されている。例えばアプ
ライド・フィジックス・レターズ、第６６巻、第７号、
８６３〜８６５頁、１９９５年（Ａｐｐｌｉｅｄ Ｐｈ
ｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ．６６、Ｎｏ．
７、Ｐ．８６３−８６５，１９９５）でＨａｙａｆｕｊ
ｉらによってフッ素による半導体装置の劣化が、また、
第７回インジウム燐及び関連材料国際会議予稿集、５９
７〜６００頁、１９９５年（Ｐｒｏｃ．７ｔｈ Ｉｎ
ｔ．Ｃｏｎｆ．ＩｎＰ ａｎｄ Ｒｅｌａｔｅｄ Ｍａ
ｔｅｒｉａｌｓ，ｐｐ．５９７−６００，１９９５）で
Ｔａｋａｈａｓｈｉらによって酸素による半導体装置劣
化が論じられている。
たＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合電界効果ト
ランジスタにおいて、様々な高半導体装置特性が報告さ
れている中、一方で、熱的な不安定性要因として、外部
から半導体装置の構成物質ではないフッ素などの不純物
がエピタキシャル層内に混入し、ドナー層として一般的
に用いられる不純物添加ＩｎＡｌＡｓ層中のドナーを不
活性化することが今までに報告されている。例えばアプ
ライド・フィジックス・レターズ、第６６巻、第７号、
８６３〜８６５頁、１９９５年（Ａｐｐｌｉｅｄ Ｐｈ
ｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ．６６、Ｎｏ．
７、Ｐ．８６３−８６５，１９９５）でＨａｙａｆｕｊ
ｉらによってフッ素による半導体装置の劣化が、また、
第７回インジウム燐及び関連材料国際会議予稿集、５９
７〜６００頁、１９９５年（Ｐｒｏｃ．７ｔｈ Ｉｎ
ｔ．Ｃｏｎｆ．ＩｎＰ ａｎｄ Ｒｅｌａｔｅｄ Ｍａ
ｔｅｒｉａｌｓ，ｐｐ．５９７−６００，１９９５）で
Ｔａｋａｈａｓｈｉらによって酸素による半導体装置劣
化が論じられている。
【０００９】また、信学技報（ＥＤ９５−１０５、１３
〜２０頁）ではこれらの不純物の混入はＩｎＡｌＡｓド
ナー層の上に形成されるＩｎＡｌＡｓショットキー層中
のＡｌの組成を下げることで低減できることが冨士原ら
によって指摘されている。つまり、ドナー層にＩｎＡｌ
Ａｓを用いた場合、その上に不純物の混入を抑制するバ
リア層を形成することで、この熱的な不安定性を改善で
きることがわかる。実際にこの報告ではショットキー層
に不純物無添加のＩｎＡｌＧａＡｓを用い、そのＡｌと
Ｇａの組成を変化させたそれぞれの結晶サンプルに於け
る熱保管実験を行ったところ、Ａｌの組成減少とともに
フッ素の混入量が低減し、それに伴って、シート電子密
度の減少量も抑制されたことが報告されている。
〜２０頁）ではこれらの不純物の混入はＩｎＡｌＡｓド
ナー層の上に形成されるＩｎＡｌＡｓショットキー層中
のＡｌの組成を下げることで低減できることが冨士原ら
によって指摘されている。つまり、ドナー層にＩｎＡｌ
Ａｓを用いた場合、その上に不純物の混入を抑制するバ
リア層を形成することで、この熱的な不安定性を改善で
きることがわかる。実際にこの報告ではショットキー層
に不純物無添加のＩｎＡｌＧａＡｓを用い、そのＡｌと
Ｇａの組成を変化させたそれぞれの結晶サンプルに於け
る熱保管実験を行ったところ、Ａｌの組成減少とともに
フッ素の混入量が低減し、それに伴って、シート電子密
度の減少量も抑制されたことが報告されている。
【００１０】以上のようにドナー層としてＩｎＡｌＡｓ
を用いた場合、不純物混入によるドナーの不活性化は半
導体装置としての信頼性を大幅に損ねる深刻な問題とな
る。一般にはＩｎＰ基板上に形成されるヘテロ接合電界
効果トランジスタの多くはドナー供給層にＩｎＡｌＡｓ
層を用いることが多い。しかし、ＩｎＡｌＡｓを全く使
用せず、ＩｎＰをドナー層の材料として用いる例が例え
ばアイ・イー・イー・イー・エレクトロン・半導体装置
・レターズ、第１６巻、第９号、３９６〜３９８頁、１
９９５年（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ、ＶＯＬ．１６、ＮＯ．９、Ｐ．３９
６−３９８、１９９５）にキスターズ（Ｋ ｓｔｅｒ
ｓ）らによって提案されている。
を用いた場合、不純物混入によるドナーの不活性化は半
導体装置としての信頼性を大幅に損ねる深刻な問題とな
る。一般にはＩｎＰ基板上に形成されるヘテロ接合電界
効果トランジスタの多くはドナー供給層にＩｎＡｌＡｓ
層を用いることが多い。しかし、ＩｎＡｌＡｓを全く使
用せず、ＩｎＰをドナー層の材料として用いる例が例え
ばアイ・イー・イー・イー・エレクトロン・半導体装置
・レターズ、第１６巻、第９号、３９６〜３９８頁、１
９９５年（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ、ＶＯＬ．１６、ＮＯ．９、Ｐ．３９
６−３９８、１９９５）にキスターズ（Ｋ ｓｔｅｒ
ｓ）らによって提案されている。
【００１１】このようにドナー供給層としてＩｎＡｌＡ
ｓを用いないことにより結果的にフッ素などの不純物混
入によるドナーの不活性化を回避し、熱的な信頼性を確
保していると思われる構造も存在する。
ｓを用いないことにより結果的にフッ素などの不純物混
入によるドナーの不活性化を回避し、熱的な信頼性を確
保していると思われる構造も存在する。
【００１２】
【発明が解決しようとする課題】上述のように、例え
ば、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系及びＡｌＧａＡｓ／
ＧａＡｓ系で代表されるようなヘテロ接合電界効果トラ
ンジスタにおいては、半導体装置の製造プロセス中にサ
ンプル表面に付着したフッ素をはじめとする不純物が熱
保管の過程でエピタキシャル層中に混入し、ｎ型不純物
の添加されたドナー層中のドナーを不活性化することが
信頼性を損ねる大きな要因になっている。
ば、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系及びＡｌＧａＡｓ／
ＧａＡｓ系で代表されるようなヘテロ接合電界効果トラ
ンジスタにおいては、半導体装置の製造プロセス中にサ
ンプル表面に付着したフッ素をはじめとする不純物が熱
保管の過程でエピタキシャル層中に混入し、ｎ型不純物
の添加されたドナー層中のドナーを不活性化することが
信頼性を損ねる大きな要因になっている。
【００１３】本発明は、上記事情に鑑みてなされたもの
である。従って、本発明の目的は、フッ素をはじめとす
る半導体層中に混入した不純物が半導体層から排出され
ることができる半導体装置装置を製造する方法を提供す
ることである。
である。従って、本発明の目的は、フッ素をはじめとす
る半導体層中に混入した不純物が半導体層から排出され
ることができる半導体装置装置を製造する方法を提供す
ることである。
【００１４】また、本発明の他の目的は、ＩｎＰ基板あ
るいはＧａＡｓ基板上に形成される半導体装置におい
て、不純物の混入によるドナーの不活性化に基づく熱的
劣化を回避することができる半導体装置を製造する方法
を提供することである。
るいはＧａＡｓ基板上に形成される半導体装置におい
て、不純物の混入によるドナーの不活性化に基づく熱的
劣化を回避することができる半導体装置を製造する方法
を提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、複数の半導体層からなる半導体積層構造を形
成するステップと、前記半導体積層構造は、第１の層と
キャリアを供給するための第２の層とを含み、前記半導
体積層構造上に第１の電極構造を形成するステップと、
及び電界ストレスにより第２の層内のフッ素または酸素
のような負イオン化した不純物を第１の層に移動させる
ステップとを具備する。
造方法は、複数の半導体層からなる半導体積層構造を形
成するステップと、前記半導体積層構造は、第１の層と
キャリアを供給するための第２の層とを含み、前記半導
体積層構造上に第１の電極構造を形成するステップと、
及び電界ストレスにより第２の層内のフッ素または酸素
のような負イオン化した不純物を第１の層に移動させる
ステップとを具備する。
【００１６】前記第２の層は、不純物添加ＩｎＡｌＡｓ
層であってもよいし、不純物添加ＡｌＧａＡｓ層であっ
てもよい。前記第２の層が、不純物添加ＩｎＡｌＡｓ層
であるとき、前記第１の層は、不純物無添加ＩｎＡｌＡ
ｓ層である。また、前記第２の層が、不純物添加ＡｌＧ
ａＡｓ層であるとき、前記第１の層は、不純物無添加Ａ
ｌＧａＡｓ層あるいは不純物無添加ＧａＡｓ層である。
層であってもよいし、不純物添加ＡｌＧａＡｓ層であっ
てもよい。前記第２の層が、不純物添加ＩｎＡｌＡｓ層
であるとき、前記第１の層は、不純物無添加ＩｎＡｌＡ
ｓ層である。また、前記第２の層が、不純物添加ＡｌＧ
ａＡｓ層であるとき、前記第１の層は、不純物無添加Ａ
ｌＧａＡｓ層あるいは不純物無添加ＧａＡｓ層である。
【００１７】前記負イオンの不純物を移動させる際に、
前記第１の電極構造に予め決められた値より大きい正の
バイアス電圧を印加することにより第２の層内の負イオ
ン化した不純物が第１の層に移動させられる。このと
き、室温より高い温度で上記バイアス電圧の印加が行わ
れることが望ましい。
前記第１の電極構造に予め決められた値より大きい正の
バイアス電圧を印加することにより第２の層内の負イオ
ン化した不純物が第１の層に移動させられる。このと
き、室温より高い温度で上記バイアス電圧の印加が行わ
れることが望ましい。
【００１８】前記第１の電極構造は、ショットキー電極
構造であり、前記予め決められた値は、該ショットキー
電極構造のしきい値である。
構造であり、前記予め決められた値は、該ショットキー
電極構造のしきい値である。
【００１９】前記半導体積層構造上で前記第１の電極構
造の両側に前記第１の電極構造から離れて第２と第３の
電極構造が形成される。これにより、ＦＥＴ構造が形成
される。また、そのＦＥＴ構造は、ヘテロ接合に適用さ
れてもよい。
造の両側に前記第１の電極構造から離れて第２と第３の
電極構造が形成される。これにより、ＦＥＴ構造が形成
される。また、そのＦＥＴ構造は、ヘテロ接合に適用さ
れてもよい。
【００２０】前記半導体積層構造のうち少なくとも最上
層の一部を除いてリセス部を形成するステップを更に具
備し、前記第１の電極構造は前記リセス部に形成されて
いる。
層の一部を除いてリセス部を形成するステップを更に具
備し、前記第１の電極構造は前記リセス部に形成されて
いる。
【００２１】
【発明の実施の形態】本発明の半導体装置の製造方法を
添付図面を参照して詳細に説明する。
添付図面を参照して詳細に説明する。
【００２２】図１は本発明の半導体装置の製造方法によ
り製造された半導体装置の構造の一例を示す。半導体装
置のエピタキシャル積層構造では、半絶縁性ＩｎＰ基板
１上に不純物無添加ＩｎＡｌＡｓ層２が５００ｎｍ、不
純物無添加ＩｎＧａＡｓ層３が２０ｎｍ、不純物無添加
ＩｎＡｌＡｓ層４が５ｎｍ、３×１０18ｃｍ-3にシリコ
ンが添加されたＩｎＡｌＡｓ層５が１５０ｎｍ、不純物
無添加ＩｎＡｌＡｓ層６が２０ｎｍ、３×１０18ｃｍ-3
に不純物（シリコン）が添加されたＩｎＧａＡｓ層７が
２０ｎｍそれぞれこの順に積層されている。
り製造された半導体装置の構造の一例を示す。半導体装
置のエピタキシャル積層構造では、半絶縁性ＩｎＰ基板
１上に不純物無添加ＩｎＡｌＡｓ層２が５００ｎｍ、不
純物無添加ＩｎＧａＡｓ層３が２０ｎｍ、不純物無添加
ＩｎＡｌＡｓ層４が５ｎｍ、３×１０18ｃｍ-3にシリコ
ンが添加されたＩｎＡｌＡｓ層５が１５０ｎｍ、不純物
無添加ＩｎＡｌＡｓ層６が２０ｎｍ、３×１０18ｃｍ-3
に不純物（シリコン）が添加されたＩｎＧａＡｓ層７が
２０ｎｍそれぞれこの順に積層されている。
【００２３】オーミック電極８ｂ，８ｃは最上層の不純
物添加ＩｎＧａＡｓ層７上にＡｕ−ＧｅとＮｉとＡｕの
層によって構成されており、熱処理によってアロイ層は
チャネル層に相当する不純物無添加のＩｎＧａＡｓ層３
に到達している。
物添加ＩｎＧａＡｓ層７上にＡｕ−ＧｅとＮｉとＡｕの
層によって構成されており、熱処理によってアロイ層は
チャネル層に相当する不純物無添加のＩｎＧａＡｓ層３
に到達している。
【００２４】ゲート電極８ａはソース・ドレインのオー
ミック電極８ｂ，８ｃの間に形成されたリセス部内に形
成され、そのコンタクトは不純物無添加のＩｎＡｌＡｓ
層６上になされている。ゲート電極８ａは、ショットキ
ー電極である。ゲート電極としてはＭｏ、Ｔｉ、Ｐｔ、
Ａｕをこの順に積層した１μｍのゲート長のものが用い
られている。
ミック電極８ｂ，８ｃの間に形成されたリセス部内に形
成され、そのコンタクトは不純物無添加のＩｎＡｌＡｓ
層６上になされている。ゲート電極８ａは、ショットキ
ー電極である。ゲート電極としてはＭｏ、Ｔｉ、Ｐｔ、
Ａｕをこの順に積層した１μｍのゲート長のものが用い
られている。
【００２５】このゲート電極とリセス部はプラズマＣＶ
Ｄ法により堆積されたＳｉＮ膜９でおおわれている。
Ｄ法により堆積されたＳｉＮ膜９でおおわれている。
【００２６】この半導体装置の初期特性は、相互コンダ
クタンスが４００ｍＳ／ｍｍ、ゲート電極のショットキ
ー障壁高さが０．６ｅＶ、ゲート逆耐圧が７Ｖである。
クタンスが４００ｍＳ／ｍｍ、ゲート電極のショットキ
ー障壁高さが０．６ｅＶ、ゲート逆耐圧が７Ｖである。
【００２７】図２は、図１に示される半導体装置に電界
熱ストレスを加えたときのドレイン電流の変化を示す図
である。半導体装置をバイアスの印加無しの状態で保管
温度３００℃で１時間熱するとドレイン電流が２００ｍ
Ａ／ｍｍから１００ｍＡ／ｍｍまで大きく劣化した。二
次元イオン質量分析(ＳＩＭＳ)により本半導体装置の深
さ方向の各部分で元素組成分析を行うと、熱保管前には
検出されなかったフッ素が多量に観察され、その検出箇
所がほぼ不純物添加ＩｎＡｌＡｓ層５の部分に限定され
ていた。従ってこのフッ素が不純物が添加されたｎ型Ｉ
ｎＡｌＡｓ層５の不活性化に関係しているものと考えら
れる。
熱ストレスを加えたときのドレイン電流の変化を示す図
である。半導体装置をバイアスの印加無しの状態で保管
温度３００℃で１時間熱するとドレイン電流が２００ｍ
Ａ／ｍｍから１００ｍＡ／ｍｍまで大きく劣化した。二
次元イオン質量分析(ＳＩＭＳ)により本半導体装置の深
さ方向の各部分で元素組成分析を行うと、熱保管前には
検出されなかったフッ素が多量に観察され、その検出箇
所がほぼ不純物添加ＩｎＡｌＡｓ層５の部分に限定され
ていた。従ってこのフッ素が不純物が添加されたｎ型Ｉ
ｎＡｌＡｓ層５の不活性化に関係しているものと考えら
れる。
【００２８】次に、電流が減少した半導体装置に対し保
管温度３００℃中で、ゲート電圧を＋０．８Ｖ印加した
状態で２時間保管した結果、半導体装置のドレイン電流
は１５０ｍＡにまで回復した。これはドナーの不活性化
をもたらしていたフッ素不純物がドナー層中で負にイオ
ン化し、熱エネルギーと電界によって不純物無添加Ｉｎ
ＡｌＡｓ層６に排出されたと考えられる。
管温度３００℃中で、ゲート電圧を＋０．８Ｖ印加した
状態で２時間保管した結果、半導体装置のドレイン電流
は１５０ｍＡにまで回復した。これはドナーの不活性化
をもたらしていたフッ素不純物がドナー層中で負にイオ
ン化し、熱エネルギーと電界によって不純物無添加Ｉｎ
ＡｌＡｓ層６に排出されたと考えられる。
【００２９】再度、半導体装置のＳＩＭＳ分析を行うと
ｎ型ＩｎＡｌＡｓ層５中に検出されるフッ素の量が、電
界熱ストレスを与える前に比べて大幅に減少し、その値
は電流劣化の回復に定性的には呼応している。
ｎ型ＩｎＡｌＡｓ層５中に検出されるフッ素の量が、電
界熱ストレスを与える前に比べて大幅に減少し、その値
は電流劣化の回復に定性的には呼応している。
【００３０】以上の結果から、少なくともフッ素不純物
の混入がｎ型ＩｎＡｌＡｓ層５の不活性化に大きく寄与
していることがわかる。また、ドナーの不活性化をもた
らしたフッ素は、熱ストレスを与えながら電界を印加す
ることによって、少なくともその一部は不純物添加ｎ型
ＩｎＡｌＡｓ層５から電界印加電極側の不純物無添加Ｉ
ｎＡｌＡｓ層６に排出されることが分かる。
の混入がｎ型ＩｎＡｌＡｓ層５の不活性化に大きく寄与
していることがわかる。また、ドナーの不活性化をもた
らしたフッ素は、熱ストレスを与えながら電界を印加す
ることによって、少なくともその一部は不純物添加ｎ型
ＩｎＡｌＡｓ層５から電界印加電極側の不純物無添加Ｉ
ｎＡｌＡｓ層６に排出されることが分かる。
【００３１】この現象は負イオン化した半導体不純物、
本半導体装置の場合は負イオン化したフッ素であるが、
ゲート電極８ａに印加されるバイアスによって半導体装
置表面とドナー層間を行き来することによる。すなわ
ち、図２に示すように、ゲート電極８ａに負バイアスを
印加することにより、不純物無添加ＩｎＡｌＡｓ層６に
存在したフッ素が、ドナー層である不純物添加ＡｌＧａ
Ａｓ層５中に混入し、シリコンドナーを不活性化するた
めドレイン電流量が減少する。また、図３に示すよう
に、ゲート電極８ａに正バイアスを印加することによ
り、ドナー層中に混入してシリコンドナーを不活性化し
ていたフッ素が熱エネルギーを得て解離し、再び半導体
装置表面及び不純物無添加ＩｎＡｌＡｓ層６にまで排出
されると考えられる。
本半導体装置の場合は負イオン化したフッ素であるが、
ゲート電極８ａに印加されるバイアスによって半導体装
置表面とドナー層間を行き来することによる。すなわ
ち、図２に示すように、ゲート電極８ａに負バイアスを
印加することにより、不純物無添加ＩｎＡｌＡｓ層６に
存在したフッ素が、ドナー層である不純物添加ＡｌＧａ
Ａｓ層５中に混入し、シリコンドナーを不活性化するた
めドレイン電流量が減少する。また、図３に示すよう
に、ゲート電極８ａに正バイアスを印加することによ
り、ドナー層中に混入してシリコンドナーを不活性化し
ていたフッ素が熱エネルギーを得て解離し、再び半導体
装置表面及び不純物無添加ＩｎＡｌＡｓ層６にまで排出
されると考えられる。
【００３２】ここではＩｎＰ基板上に作製されるＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ材料によるヘテロ接合型ＦＥＴに
よって示したが、この現象は、本質的にはｎ型にドープ
されたＩｎＡｌＡｓ材料に対する不純物の混入及び排出
による活性化率の変動現象である。従って、単純にｎ型
ＩｎＡｌＡｓのみがＩｎＰ基板上に形成されている構造
に本発明が適用されても同様にフッ素イオンの不純物の
排出を行うことができる。
ｌＡｓ／ＩｎＧａＡｓ材料によるヘテロ接合型ＦＥＴに
よって示したが、この現象は、本質的にはｎ型にドープ
されたＩｎＡｌＡｓ材料に対する不純物の混入及び排出
による活性化率の変動現象である。従って、単純にｎ型
ＩｎＡｌＡｓのみがＩｎＰ基板上に形成されている構造
に本発明が適用されても同様にフッ素イオンの不純物の
排出を行うことができる。
【００３３】次に、本発明の製造方法により製造された
半導体装置の他の例を説明する。図５は、その半導体装
置の構造を示す。その半導体装置のエピタキシャル構造
では、半絶縁性ＧａＡｓ基板２１上に不純物無添加Ａｌ
ＧａＡｓ層２２が５００ｎｍ、不純物無添加ＩｎＧａＡ
ｓ層２３が２０ｎｍ、不純物無添加ＡｌＧａＡｓ層２４
が３ｎｍ、３×１０18ｃｍ-3にシリコンが添加されたＡ
ｌＧａＡｓ層２５が１５０ｎｍ、不純物無添加ＡｌＧａ
Ａｓ層２６が２０ｎｍ、３×１０18ｃｍ-3にシリコンが
添加されたＧａＡｓ層２７が２０ｎｍそれぞれこの順に
積層されている。
半導体装置の他の例を説明する。図５は、その半導体装
置の構造を示す。その半導体装置のエピタキシャル構造
では、半絶縁性ＧａＡｓ基板２１上に不純物無添加Ａｌ
ＧａＡｓ層２２が５００ｎｍ、不純物無添加ＩｎＧａＡ
ｓ層２３が２０ｎｍ、不純物無添加ＡｌＧａＡｓ層２４
が３ｎｍ、３×１０18ｃｍ-3にシリコンが添加されたＡ
ｌＧａＡｓ層２５が１５０ｎｍ、不純物無添加ＡｌＧａ
Ａｓ層２６が２０ｎｍ、３×１０18ｃｍ-3にシリコンが
添加されたＧａＡｓ層２７が２０ｎｍそれぞれこの順に
積層されている。
【００３４】ソース電極とドレイン電極としてのオーミ
ック電極２８ｂ，２８ｃは最上層のＧａＡｓ層２７上に
Ａｕ−ＧｅとＮｉとＡｕによって構成されており、熱処
理によってアロイ層はチャネルに相当する不純物無添加
のＩｎＧａＡｓ層２３に到達している。
ック電極２８ｂ，２８ｃは最上層のＧａＡｓ層２７上に
Ａｕ−ＧｅとＮｉとＡｕによって構成されており、熱処
理によってアロイ層はチャネルに相当する不純物無添加
のＩｎＧａＡｓ層２３に到達している。
【００３５】ゲート電極２８ａはオーミック電極２８
ｂ，２８ｃの間に形成されたリセス内に形成され、その
コンタクトは不純物無添加のＡｌＧａＡｓ層２６上にな
されている。ゲート電極としてはＭｏ、Ｔｉ、Ｐｔ、Ａ
ｕをこの順に積層した１μｍのゲート長のものを用いて
いる。半導体装置はプラズマＣＶＤ法により堆積された
ＳｉＮ膜２９でおおわれている。
ｂ，２８ｃの間に形成されたリセス内に形成され、その
コンタクトは不純物無添加のＡｌＧａＡｓ層２６上にな
されている。ゲート電極としてはＭｏ、Ｔｉ、Ｐｔ、Ａ
ｕをこの順に積層した１μｍのゲート長のものを用いて
いる。半導体装置はプラズマＣＶＤ法により堆積された
ＳｉＮ膜２９でおおわれている。
【００３６】半導体装置の初期特性として相互コンダク
タンスは３５０ｍＳ／ｍｍである。また、ショットキー
障壁高さは０．７ｅＶであり、ゲート逆耐圧は１２Ｖで
ある。
タンスは３５０ｍＳ／ｍｍである。また、ショットキー
障壁高さは０．７ｅＶであり、ゲート逆耐圧は１２Ｖで
ある。
【００３７】本半導体装置を保管温度４００℃で１時間
熱すると、図１に示す第１の例と同様に、ドレイン電流
が１８０ｍＡ／ｍｍから１２０ｍＡ／ｍｍまで大きく劣
化した。
熱すると、図１に示す第１の例と同様に、ドレイン電流
が１８０ｍＡ／ｍｍから１２０ｍＡ／ｍｍまで大きく劣
化した。
【００３８】二次元イオン質量分析(ＳＩＭＳ)により半
導体装置の深さ方向の各部分で元素組成分析を行うと、
熱保管前には検出されなかったフッ素が多量に観察さ
れ、その検出箇所がほぼ不純物添加ｎ型ＡｌＧａＡｓ層
２５部分に限定されていた。従ってこのフッ素がｎ型Ａ
ｌＧａＡｓ層２５の不活性化に関係しているものと考え
られる。
導体装置の深さ方向の各部分で元素組成分析を行うと、
熱保管前には検出されなかったフッ素が多量に観察さ
れ、その検出箇所がほぼ不純物添加ｎ型ＡｌＧａＡｓ層
２５部分に限定されていた。従ってこのフッ素がｎ型Ａ
ｌＧａＡｓ層２５の不活性化に関係しているものと考え
られる。
【００３９】この半導体装置に対し保管温度４００℃中
で、さらにゲート電圧を＋０．８Ｖ印加した状態で２時
間保管した結果、半導体装置のドレイン電流は１５０ｍ
Ａにまで回復した。これはドナーの不活性化をもたらし
ているフッ素不純物がドナー層中で負にイオン化し、熱
エネルギーと電界によって不純物無添加ＡｌＧａＡｓ層
２６に排出されたと考えられる。
で、さらにゲート電圧を＋０．８Ｖ印加した状態で２時
間保管した結果、半導体装置のドレイン電流は１５０ｍ
Ａにまで回復した。これはドナーの不活性化をもたらし
ているフッ素不純物がドナー層中で負にイオン化し、熱
エネルギーと電界によって不純物無添加ＡｌＧａＡｓ層
２６に排出されたと考えられる。
【００４０】再度同半導体装置のＳＩＭＳ分析を行うと
ｎ型ＡｌＧａＡｓ層２５中に検出されるフッ素の量が、
電界熱ストレスを与える前に比べて大幅に減少し、その
値は電流劣化の回復に定性的には呼応している。以上の
結果から、少なくともフッ素不純物の混入が不純物添加
ｎ型ＡｌＧａＡｓ層２５の不活性化に大きく寄与してい
ることが分かる。また、ドナーの不活性化をもたらした
フッ素は熱ストレスを与えながら電界を印加することに
よって少なくともその一部は不純物添加ｎ型ＡｌＧａＡ
ｓ層２５から電界が印加されている電極側の不純物無添
加ＡｌＧａＡｓ層２６に排出されることがわかる。
ｎ型ＡｌＧａＡｓ層２５中に検出されるフッ素の量が、
電界熱ストレスを与える前に比べて大幅に減少し、その
値は電流劣化の回復に定性的には呼応している。以上の
結果から、少なくともフッ素不純物の混入が不純物添加
ｎ型ＡｌＧａＡｓ層２５の不活性化に大きく寄与してい
ることが分かる。また、ドナーの不活性化をもたらした
フッ素は熱ストレスを与えながら電界を印加することに
よって少なくともその一部は不純物添加ｎ型ＡｌＧａＡ
ｓ層２５から電界が印加されている電極側の不純物無添
加ＡｌＧａＡｓ層２６に排出されることがわかる。
【００４１】上記の実験結果と測定結果からフッ素が不
純物として混入したとしても、該不純物を排出させ、正
常動作させる場合の半導体装置製造方法を以下に説明す
る。
純物として混入したとしても、該不純物を排出させ、正
常動作させる場合の半導体装置製造方法を以下に説明す
る。
【００４２】図６に示すように、半絶縁性ＩｎＰ基板１
上に不純物無添加ＩｎＡｌＡｓ層２が５００ｎｍ、不純
物無添加ＩｎＧａＡｓ層３が２０ｎｍ、不純物無添加Ｉ
ｎＡｌＡｓ層４が５ｎｍ、３×１０18ｃｍ-3にシリコン
が添加されたＩｎＡｌＡｓ層５が１５０ｎｍ、不純物無
添加ＩｎＡｌＡｓ層６が２０ｎｍ、３×１０18ｃｍ-3に
シリコンが添加されたＩｎＧａＡｓ層７が２０ｎｍそれ
ぞれこの順に積層されている半導体積層構造を作製す
る。
上に不純物無添加ＩｎＡｌＡｓ層２が５００ｎｍ、不純
物無添加ＩｎＧａＡｓ層３が２０ｎｍ、不純物無添加Ｉ
ｎＡｌＡｓ層４が５ｎｍ、３×１０18ｃｍ-3にシリコン
が添加されたＩｎＡｌＡｓ層５が１５０ｎｍ、不純物無
添加ＩｎＡｌＡｓ層６が２０ｎｍ、３×１０18ｃｍ-3に
シリコンが添加されたＩｎＧａＡｓ層７が２０ｎｍそれ
ぞれこの順に積層されている半導体積層構造を作製す
る。
【００４３】続いて半導体積層構造上にフォトレジスト
１１を塗布し、露光及び現像行程により、メサ形状のパ
ターン転写を行う。続いて溶液エッチングによりメサエ
ッチングを行う。エッチング深さは前記不純物無添加Ｉ
ｎＡｌＡｓ層６の途中まで届いている。エッチングには
リン酸と過酸化水素水と水の混合液をもちいる。図７
（ａ）にはメサエッチングの状態を示していないが、当
業者には明らかであろう。
１１を塗布し、露光及び現像行程により、メサ形状のパ
ターン転写を行う。続いて溶液エッチングによりメサエ
ッチングを行う。エッチング深さは前記不純物無添加Ｉ
ｎＡｌＡｓ層６の途中まで届いている。エッチングには
リン酸と過酸化水素水と水の混合液をもちいる。図７
（ａ）にはメサエッチングの状態を示していないが、当
業者には明らかであろう。
【００４４】続いて、図７（ａ）に示すように、フォト
レジスト１１を塗布し、露光及び現像によりオーミック
形状のパターン転写を行う。
レジスト１１を塗布し、露光及び現像によりオーミック
形状のパターン転写を行う。
【００４５】次に、図７（ｂ）に示すように、本パター
ンに対しＡｕ、Ｇｅ、Ｎｉをそれぞれ１００ｎｍ、５０
ｎｍ、５０ｎｍの厚さで蒸着し、リフトオフする。これ
により、オーミック電極形成位置に積層金属パターンを
形成する。つづいて水素雰囲気中で、４００℃の熱処理
を行う。これにより上記積層金属がアロイとなる。電極
の合金化を行うことでソース電極８ａ及びドレイン電極
８ｂの形成を終了する。
ンに対しＡｕ、Ｇｅ、Ｎｉをそれぞれ１００ｎｍ、５０
ｎｍ、５０ｎｍの厚さで蒸着し、リフトオフする。これ
により、オーミック電極形成位置に積層金属パターンを
形成する。つづいて水素雰囲気中で、４００℃の熱処理
を行う。これにより上記積層金属がアロイとなる。電極
の合金化を行うことでソース電極８ａ及びドレイン電極
８ｂの形成を終了する。
【００４６】続いて、図８（ａ）に示すように、半導体
積層構造上に、フォトレジスト１２を塗布し、露光及び
現像によりゲートリセス開口パターンの転写を行う。パ
ターンによるゲート開口は１μｍである。開口パターン
はオーミック電極間のほぼ中心位置にその開口中心を一
致させる。続いて、図８（ｂ）に示すように、このパタ
ーンに対し溶液エッチングによりゲートリセスを形成す
る。エッチングに用いるエッチャントはたとえばリン酸
と過酸化水素水と水の混合溶液を用いる。リセスの深さ
は不純物無添加ＩｎＡｌＡｓ層６の途中で終了する。
積層構造上に、フォトレジスト１２を塗布し、露光及び
現像によりゲートリセス開口パターンの転写を行う。パ
ターンによるゲート開口は１μｍである。開口パターン
はオーミック電極間のほぼ中心位置にその開口中心を一
致させる。続いて、図８（ｂ）に示すように、このパタ
ーンに対し溶液エッチングによりゲートリセスを形成す
る。エッチングに用いるエッチャントはたとえばリン酸
と過酸化水素水と水の混合溶液を用いる。リセスの深さ
は不純物無添加ＩｎＡｌＡｓ層６の途中で終了する。
【００４７】次に、図９（ａ）に示すように、ゲート開
口フォトレジストパターンに対しゲート金属の蒸着リフ
トオフによりゲート電極を形成する。ここではゲート電
極金属として、それぞれ５０ｎｍ，５０ｎｍ，５００ｎ
ｍのＴｉとＰｔとＡｕが積層される。
口フォトレジストパターンに対しゲート金属の蒸着リフ
トオフによりゲート電極を形成する。ここではゲート電
極金属として、それぞれ５０ｎｍ，５０ｎｍ，５００ｎ
ｍのＴｉとＰｔとＡｕが積層される。
【００４８】最後に、図９（ｂ）に示すように、ゲート
電極形成後に、たとえばＳｉＮ膜を３３０℃の成膜温度
にてプラズマＣＶＤ法により全体的に形成し、再びフォ
トレジストの塗布露光現像により各電極の一部に開口パ
ターンを形成し、電極に電気的導通が可能になるようパ
ターンニングを行う。
電極形成後に、たとえばＳｉＮ膜を３３０℃の成膜温度
にてプラズマＣＶＤ法により全体的に形成し、再びフォ
トレジストの塗布露光現像により各電極の一部に開口パ
ターンを形成し、電極に電気的導通が可能になるようパ
ターンニングを行う。
【００４９】上記パターンに対しバッファードフッ酸に
よるエッチングにより開口パターン部のＳｉＮ膜を除去
する。
よるエッチングにより開口パターン部のＳｉＮ膜を除去
する。
【００５０】デバイスの初期特性としては相互コンダク
タンス４００ｍＳ／ｍｍが得られた。また、ショットキ
ー障壁高さとしては０．６ｅＶが得られており、ゲート
逆耐圧として７Ｖが得られた。
タンス４００ｍＳ／ｍｍが得られた。また、ショットキ
ー障壁高さとしては０．６ｅＶが得られており、ゲート
逆耐圧として７Ｖが得られた。
【００５１】次に、図１０に示すように、室温以上、例
えば、１００℃以上の環境温度で、０．６Ｖ以上の正の
バイアス電圧をゲート電極に印加する。印加時間は、２
時間である。この工程により、不純物添加ＩｎＡｌＡｓ
層５から不純物無添加ＩｎＡｌＡｓ層６にフッ素イオン
を排出することができる。
えば、１００℃以上の環境温度で、０．６Ｖ以上の正の
バイアス電圧をゲート電極に印加する。印加時間は、２
時間である。この工程により、不純物添加ＩｎＡｌＡｓ
層５から不純物無添加ＩｎＡｌＡｓ層６にフッ素イオン
を排出することができる。
【００５２】このように、フッ素、酸素などの負イオン
化した不純物が半導体内に侵入している場合には、表面
側に形成した電極の電位を、負イオンの場合はフェルミ
準位程度あるいはそれ以下に設定することで、意図的に
表面に排出させることが可能である。
化した不純物が半導体内に侵入している場合には、表面
側に形成した電極の電位を、負イオンの場合はフェルミ
準位程度あるいはそれ以下に設定することで、意図的に
表面に排出させることが可能である。
【００５３】半導体積層構造中で、イオンを移動させる
場合、イオンの移動度は、温度、印加バイアス電圧の極
性と大きさ、印加時間の関数となる。従って、室温より
高い温度、例えば、４００℃の環境温度で電界熱ストレ
スをかければ、同じバイアス電圧を印加してもより早く
イオンを移動させることができる。また、同じ環境温度
であれば、高いバイアス電圧を印加すれば、より早くイ
オンを移動させることができる。また、バイアス電圧の
印加時間が長ければ、より多くのイオンを移動させるこ
とができる。この場合、イオン移動度は、印加バイアス
電圧よりも環境温度により大きく依存するので、室温よ
り高い温度で電界熱ストレス工程を行うことが望まし
い。
場合、イオンの移動度は、温度、印加バイアス電圧の極
性と大きさ、印加時間の関数となる。従って、室温より
高い温度、例えば、４００℃の環境温度で電界熱ストレ
スをかければ、同じバイアス電圧を印加してもより早く
イオンを移動させることができる。また、同じ環境温度
であれば、高いバイアス電圧を印加すれば、より早くイ
オンを移動させることができる。また、バイアス電圧の
印加時間が長ければ、より多くのイオンを移動させるこ
とができる。この場合、イオン移動度は、印加バイアス
電圧よりも環境温度により大きく依存するので、室温よ
り高い温度で電界熱ストレス工程を行うことが望まし
い。
【００５４】以上の実施の形態では特定の材料，特定の
値を用いて説明したがこれは理解を容易にするためのも
のであり，これに限るものではない。例えば本発明のポ
イントであるドナーを不活性化する不純物であるが、こ
こではフッ素を典型的なものに挙げたが、半導体中を熱
エネルギーを得て比較的自由に動きうるイオンであれば
同様の効果が期待できる。
値を用いて説明したがこれは理解を容易にするためのも
のであり，これに限るものではない。例えば本発明のポ
イントであるドナーを不活性化する不純物であるが、こ
こではフッ素を典型的なものに挙げたが、半導体中を熱
エネルギーを得て比較的自由に動きうるイオンであれば
同様の効果が期待できる。
【００５５】また、本半導体プロセスを適用する結晶構
造においては各層の厚みやドーピングの濃度等はここに
示した値である必要はなく、また、ドナー層であるＩｎ
ＡｌＡｓ層やＡｌＧａＡｓ層中にＳｉ等のプレーナドー
ピングを行った構造等も本発明においては有効である。
造においては各層の厚みやドーピングの濃度等はここに
示した値である必要はなく、また、ドナー層であるＩｎ
ＡｌＡｓ層やＡｌＧａＡｓ層中にＳｉ等のプレーナドー
ピングを行った構造等も本発明においては有効である。
【００５６】元々のドナー不純物としてここではシリコ
ンを用いているが、これもｎ型のドーピングを可能とす
る材料ならば特にシリコンに限るものではなくイオウや
セレンなど他の材料を用いたものに対しても本発明のプ
ロセスは有効である。
ンを用いているが、これもｎ型のドーピングを可能とす
る材料ならば特にシリコンに限るものではなくイオウや
セレンなど他の材料を用いたものに対しても本発明のプ
ロセスは有効である。
【００５７】また、電界を印加する電極を構成する材料
についてもＭｏ／Ｔｉ／Ｐｔ／Ａｕの積層構造に限定さ
れるものではなく、ＷＳｉやＷ、Ｔｉ／Ａｌ、Ｔｉ／Ｐ
ｔ／Ａｕ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ、Ａｌをはじめとす
るさまざまな金属の単層あるいは積層を用いることが可
能である。
についてもＭｏ／Ｔｉ／Ｐｔ／Ａｕの積層構造に限定さ
れるものではなく、ＷＳｉやＷ、Ｔｉ／Ａｌ、Ｔｉ／Ｐ
ｔ／Ａｕ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ、Ａｌをはじめとす
るさまざまな金属の単層あるいは積層を用いることが可
能である。
【００５８】
【発明の効果】本発明によってｎ型ＩｎＡｌＡｓやｎ型
ＡｌＧａＡｓを用いた半導体装置に対し、問題となって
いた熱ストレスによるドナーの不活性化をもたらす不純
物イオンの混入及び排出が可能になる。またその現象を
用いて半導体メモリを作製することが可能になる。
ＡｌＧａＡｓを用いた半導体装置に対し、問題となって
いた熱ストレスによるドナーの不活性化をもたらす不純
物イオンの混入及び排出が可能になる。またその現象を
用いて半導体メモリを作製することが可能になる。
【第１図】本発明の製造方法により製造された半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【第２図】本発明の製造方法の原理を説明するための半
導体装置の断面図である。
導体装置の断面図である。
【第３図】本発明の製造方法の原理を説明するための半
導体装置の断面図である。
導体装置の断面図である。
【第４図】本発明の製造方法の原理を説明するためのド
レイン電流の特性を示す図である。
レイン電流の特性を示す図である。
【第５図】本発明の製造方法を適用して製造した他の半
導体装置の構造を示す図である。
導体装置の構造を示す図である。
【第６図】本発明の製造方法を説明するための半導体装
置の断面図である。
置の断面図である。
【第７図】本発明の製造方法を説明するための半導体装
置の断面図である。
置の断面図である。
【第８図】本発明の製造方法を説明するための半導体装
置の断面図である。
置の断面図である。
【第９図】本発明の製造方法を説明するための半導体装
置の断面図である。
置の断面図である。
【第１０図】本発明の製造方法を説明するための半導体
装置の断面図である。
装置の断面図である。
１ 半絶縁性ＩｎＰ基板 ２ 不純物無添加ＩｎＡｌＡｓ層 ３ 不純物無添加ＩｎＧａＡｓ層 ４ 不純物無添加ＩｎＡｌＡｓ層 ５ 不純物添加ＩｎＡｌＡｓ層 ６ 不純物無添加ＩｎＡｌＡｓ層 ７ 不純物添加ＩｎＧａＡｓ層 ８ａ ゲート電極 ８ｂ ソース電極 ８ｃ ドレイン電極 ９ ＳｉＮ保護膜 １１，１２ レジスト ２１ 半絶縁性ＧａＡｓ基板 ２２ 不純物無添加ＡｌＧａＡｓ層 ２３ 不純物無添加ＩｎＧａＡｓ層 ２４ 不純物無添加ＡｌＧａＡｓ層 ２５ 不純物添加ＡｌＧａＡｓ層 ２６ 不純物無添加ＡｌＧａＡｓ層 ２７ 不純物添加ＧａＡｓ層 ２８ａ ゲート電極 ２８ｂ ソース電極 ２８ｃ ドレイン電極 ２９ ＳｉＮ保護膜
Claims (11)
- 【請求項１】 複数の半導体層からなる半導体積層構造
を形成するステップと、前記半導体積層構造は、第１の
層とキャリアを供給するための第２の層とを含み、前記
半導体積層構造上に第１の電極構造を形成するステップ
と、及び電界ストレスにより第２の層内の負イオン化し
た不純物を第１の層に移動させるステップとを具備する
半導体装置の製造方法。 - 【請求項２】 前記第２の層は、不純物添加ＩｎＡｌＡ
ｓ層であることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項３】 前記第１の層は、不純物無添加ＩｎＡｌ
Ａｓ層であることを特徴とする請求項２に記載の半導体
装置の製造方法。 - 【請求項４】 前記第２の層は、不純物添加ＡｌＧａＡ
ｓ層であることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項５】 前記第１の層は、不純物無添加ＡｌＧａ
Ａｓ層あるいは不純物無添加ＧａＡｓ層であることを特
徴とする請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記移動させるステップは、前記第１の
電極構造に予め決められた値より大きい正のバイアス電
圧を印加することにより第２の層内の負イオン化した不
純物を第１の層に移動させるステップを含む請求項１乃
至５のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記移動させるステップは、室温より高
い温度で前記第１の電極構造に予め決められた値より大
きい正のバイアス電圧を印加することにより第２の層内
の負イオン化した不純物を第１の層に移動させるステッ
プを含む請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記第１の電極構造は、ショットキー電
極構造であり、前記予め決められた値は、該ショットキ
ー電極構造のしきい値であることを特徴とする請求項６
または７に記載の半導体装置の製造方法。 - 【請求項９】 前記半導体積層構造上で前記第１の電極
構造の両側に前記第１の電極構造から離れて第２と第３
の電極構造を形成するステップを更に具備することを特
徴とする請求項１乃至８のいずれかに記載の半導体装置
の製造方法。 - 【請求項１０】 前記半導体積層構造のうち少なくとも
最上層の一部を除いてリセス部を形成するステップを更
に具備し、前記第１の電極構造は前記リセス部に形成さ
れることを特徴とする請求項１乃至９のいずれかに記載
の半導体装置の製造方法。 - 【請求項１１】 前記負イオン化した不純物がフッ素ま
たは酸素であることを特徴とする特許請求の範囲請求項
１乃至１０のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28805697A JP3161516B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28805697A JP3161516B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111968A true JPH11111968A (ja) | 1999-04-23 |
| JP3161516B2 JP3161516B2 (ja) | 2001-04-25 |
Family
ID=17725274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28805697A Expired - Fee Related JP3161516B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161516B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284578A (ja) * | 2000-03-30 | 2001-10-12 | Fujitsu Ltd | 半導体三端子装置 |
| JP2009507396A (ja) * | 2005-09-07 | 2009-02-19 | クリー インコーポレイテッド | フッ素処理を用いたロバストトランジスタ |
| US9041064B2 (en) | 2006-11-21 | 2015-05-26 | Cree, Inc. | High voltage GaN transistor |
| US9240473B2 (en) | 2007-03-23 | 2016-01-19 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
| US9419124B2 (en) | 2001-07-24 | 2016-08-16 | Cree, Inc. | Insulating gate AlGaN/GaN HEMT |
-
1997
- 1997-10-03 JP JP28805697A patent/JP3161516B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284578A (ja) * | 2000-03-30 | 2001-10-12 | Fujitsu Ltd | 半導体三端子装置 |
| US9419124B2 (en) | 2001-07-24 | 2016-08-16 | Cree, Inc. | Insulating gate AlGaN/GaN HEMT |
| US10224427B2 (en) | 2001-07-24 | 2019-03-05 | Cree, Inc. | Insulting gate AlGaN/GaN HEMT |
| JP2009507396A (ja) * | 2005-09-07 | 2009-02-19 | クリー インコーポレイテッド | フッ素処理を用いたロバストトランジスタ |
| US8669589B2 (en) | 2005-09-07 | 2014-03-11 | Cree, Inc. | Robust transistors with fluorine treatment |
| US9041064B2 (en) | 2006-11-21 | 2015-05-26 | Cree, Inc. | High voltage GaN transistor |
| US9450081B2 (en) | 2006-11-21 | 2016-09-20 | Cree, Inc. | High voltage GaN transistor |
| US9240473B2 (en) | 2007-03-23 | 2016-01-19 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3161516B2 (ja) | 2001-04-25 |
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