JPH11111992A - 薄膜トランジスタ、相補型薄膜トランジスタ、および薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高集積化に適し、生産性の高い構造を有する
薄膜トランジスタを提供する。 【解決手段】本発明の薄膜トランジスタは、イントリン
シックなチャネル領域１２ａと、第１の濃度で不純物が
添加され、チャネル領域１２ａを挟むように配設された
ＬＤＤ領域１２ｂと、ＬＤＤ領域１２ｂ内に配設され、
第１の濃度よりも大きい第２の濃度で不純物が添加され
たコンタクト領域であるソース領域１２ｓ、ドレイン領
域１２ｄとを有する半導体膜１２と、半導体膜１２のチ
ャネル領域１２ａおよびＬＤＤ領域１２ｂ上に、ソース
領域１２ｓとドレイン領域１２ｄに開口部を有するよう
に配設されたゲート絶縁膜１３と、ゲート絶縁膜１３を
介して半導体膜１２のチャネル領域１２ａと対向するよ
うに配設されたゲート電極１４と、半導体膜１２のソー
ス領域１２ｓ、ドレイン領域１２ｄに開口部を有するよ
うにゲート電極１４およびゲート絶縁膜１３を覆うよう
に配設された層間絶縁膜１６と、半導体膜１２のソース
領域１２ｓ、ドレイン領域１２ｄと接合したソース・ド
レイン電極１７ｓ、ドレイン電極１７ｄとを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果型トランジ
スタに関し、特に薄膜トランジスタに関する。また本発
明は相補型薄膜トランジスタに関する。さらに本発明は
薄膜トランジスタの製造方法に関する。

【０００２】

【従来の技術】半導体素子は、薄膜トランジスタ、密着
センサ、光電変換素子をはじめとして様々な分野で大量
に用いられている。

【０００３】シリコンからなる半導体膜をチャネルに用
いた薄膜トランジスタを、キャリア走行層（活性層）の
構成材料から分類すると、非晶質シリコン（アモルファ
スシリコン：ａ−Ｓｉ）からなる半導体膜を用いたもの
と、結晶相を有する非単結晶の結晶質シリコン（多結晶
（ポリ）シリコン：ｐｏｌｙ−Ｓｉ、または微結晶シリ
コン：μｃ−Ｓｉ）からなる半導体膜を用いたものとに
分類することができる。 ｐｏｌｙ−Ｓｉ、またはμｃ
−Ｓｉなどの多結晶質シリコン（非単結晶の結晶質シリ
コン）からなる半導体膜は、アモルファスシリコンから
なる半導体膜と比較してキャリアの移動度が１０倍から
１００倍程度大きいという特徴があり、スイッチング素
子の構成材料として非常に優れた特性を有する。

【０００４】また多結晶質シリコンを活性層に用いた薄
膜トランジスタは高速動作が可能なことから、近年で
は、各種論理回路（例えばドミノ論理、ＣＭＯＳトラン
スミッションゲート回路）やこれらを用いたマルチプレ
クサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、ＲＡＭ、さ
らに液晶表示装置の駆動回路などを構成するスイッチン
グ素子としても注目されている。例えば液晶表示装置を
はじめとする平面型表示装置は、表示部の薄型化か可能
で、消費電力が小さいことから、事務機器やコンピュー
タ等の表示装置あるいは家電製品の表示装置として幅広
く用いられている。

【０００５】特に、液晶表示装置においては、画素部
（画素アレイ）と、走査線信号回路や信号線駆動回路な
どの周辺駆動回路とを同一の基板上に形成する、いわゆ
る画素部・駆動回路部一体型の液晶表示装置の研究・開
発も精力的に行われている。このような画素部・駆動回
路部一体型の液晶表示装置の画素のスイッチン素子、周
辺駆動回路のスイッチング素子としてはｐｏｌｙ−Ｓ
ｉ、μｃ−Ｓｉなどの多結晶質シリコンからなる半導体
膜をチャネルに用いた薄膜トランジスタを用いることが
適しており、これにより、液晶表示装置の性能を向上す
るとともに生産性も向上することができる。

【０００６】特に、液晶表示装置においては、画素部
（画素アレイ）と、走査線信号回路や信号線駆動回路な
どの周辺駆動回路とを同一の基板上に形成する、いわゆ
る画素部・駆動回路部一体型の液晶表示装置の研究・開
発も精力的に行われている。このような画素部・駆動回
路部一体型の液晶表示装置の画素のスイッチン素子、周
辺駆動回路のスイッチング素子としてはｐｏｌｙ−Ｓ
ｉ、μｃ−Ｓｉなどの多結晶質シリコンからなる半導体
膜をチャネルに用いた薄膜トランジスタを用いることに
より、液晶表示装置の性能を向上するとともに生産性も
向上することができる。

【０００７】その反面、多結晶質シリコンを用いた薄膜
トランジスタは、その形成プロセスにおいて非晶質シリ
コンを用いた薄膜トランジスタと比較して高温プロセス
を必要とする。このようにｐｏｌｙ−Ｓｉ、μｃ−Ｓｉ
などの多結晶質シリコンからなる半導体膜をチャネルに
用いた薄膜トランジスタは優れた特性を有するが、例え
ば液晶表示装置のアレイ基板などの薄膜トランジスタア
レイなどを作製するには解決しなければならない問題点
が多く残されている。特にプロセス温度の低温化、リー
ク電流の低減、またオフセット構造、ＬＤＤ構造を採用
した場合の薄膜トランジスタの集積度の向上は重要な課
題である。

【０００８】例えばｐｏｌｙ−ＳｉＴＦＴ、μｃ−Ｓｉ
ＴＦＴは、ａ−ＳｉＴＦＴに比べ移動度は高いが、他方
リーク電流（ＴＦＴがＯＦＦ状態のとき流れてしまう電
流）がａ−ＳｉＴＦＴに比べ高いという問題を有する。
このリーク電流は駆動回路部を構成する場合には特に問
題にならないが、画素スイッチングに用いた場合に画質
劣化の原因となる。

【０００９】ｐｏｌｙ−Ｓｉ、μｃ−Ｓｉなどの多結晶
質シリコンからなる半導体膜をチャネルに用いたＴＦＴ
で駆動回路を構成する際には、通常、動作速度や消費電
力等を考慮してＣＭＯＳ構造（一部はｎ−ｃｈＴＦＴ）
を用いて駆動回路を形成する。しかし、ｎ−ｃｈのＴＦ
ＴはＶthが低く（マイナス側）なりやすく、リーク電流
に起因して回路のオン／オフ比が十分にとれないという
問題があり、このようなＴＦＴにより例えば液晶表示装
置を構成すると、ｎ−ｃｈのＴＦＴリーク電流のため
に、消費電力が増大したり、画素の白ズミ等が生じると
いう問題がある。

【００１０】このような問題を解決する方法の１つとし
て、半導体膜にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）とよばれる構造を形成する技術がある。こ
れは特にドレインチャネル領域とソース・ドレイン領域
との間にＬＤＤ領域と呼ばれる低濃度不純物領域を形成
することによりドレイン近傍集中する電界を緩和するも
のであるが、ＬＤＤ構造を形成するために工程が増加
し、生産性が低下してしまうという問題がある。これら
薄膜トランジスタを低コスト、広いプロセス・マージ
ン、高い信頼性で、かつ高密度に形成することが求めら
れており、生産性を向上するためにはいかにして工程数
を削減するかが課題となる。

【００１１】図１０は従来の薄膜トランジスタの製造方
法の例を説明するための図であり、ここではｎ−ｃｈ薄
膜トランジスタの製造方法を取り上げて説明する。ま
ず、ガラスなどの絶縁性基板９１上に多結晶質シリコン
からなる半導体膜９２を形成し、この半導体膜９２上
に、例えば酸化シリコン（ＳｉＯx ）などからなるゲー
ト絶縁膜９３、さらにゲート電極材料からなる導電性膜
を成膜する。そして、フォトリソグラフィ技術により導
電性膜をレジスト９５ａをマスクとしてパターニングし
てゲ−卜電極９４に成形する。この状態で、ゲート電極
９４をマスクとして例えばＰ（リン）などのｎ型不純物
をイオン注入法、イオンドーピング法などによりゲート
絶縁膜９３スルーで半導体膜９２に添加して低濃度不純
物領域であるｎ^- 領域９２ｂを形成する。このときゲー
ト電極９４により自己整合的に、チャネル領域９２ａと
低濃度不純物領域であるｎ^- 領域９２ｂとが形成される
（図１０（ａ））。

【００１２】次に、ゲート電極９４上から、チャネル領
域９２ａの外側に所定のオフセット幅を持つようにレジ
スト９５ｂを形成し、このレジスト９５ｂをマスクとし
て半導体膜９２へｎ型不純物をヘビードープし、高濃度
ｎ型不純物領域であるソース領域９２ｓおよびドレイン
領域９２ｄを形成する（図１０（ｂ））。

【００１３】続いてレジスト９５ｂを除去し、ゲート電
極９４の上側からゲート絶縁膜９３上に層間絶縁膜９６
を成膜する。さらにフォトリソグラフィ技術によりレジ
スト９５ｃをマスクとして、半導体膜９２のソース・ド
レイン領域に対応する一部領域の層間絶縁膜９６、ゲー
ト絶縁膜９３をエッチングしてコンタクトホール９６ｈ
を形成する（図１０（ｃ））。

【００１４】その後コンタクトホール９６ｈを介してソ
ース・ドレイン領域９２ｓ、９２ｄ、と接続するように
ソース電極９７ｓ、ドレイン電極９７ｄを例えば、Ｎｄ
を含んだＡｌなどの金属から形成する。なおゲート電極
９４は図示しない引き出し電極と接続されている。この
ような工程により、多結晶質シリコンを半導体膜として
用いたＬＤＤ構造の薄膜トランジスタが完成する（図１
０（ｄ））。

【００１５】このような薄膜トランジスタにおいては、
信頼性を向上するために、ソース領域９２ｓ、ドレイン
領域９２ｄと、シリコンチャネル層７間にｎ- のＬＤＤ
領域が配設されている。これにより例えば、ｎ+ のドレ
イン領域近傍に集中する電界を緩和することができ、リ
ーク電流を低減し、さらに信頼性を向上することができ
る。

【００１６】しかしながら、このようなＬＤＤ構造を形
成するためには、通常のソース・ドレイン領域の他に、
さらに低濃度不純物領域を形成する必要がある。このた
めフォトエッチングの工程数が増加してしまい、薄膜ト
ランジスタの製造の生産性を低下させる原因となってい
る。また、コンタクト領域であるソース領域９２ｓ、ド
レイン領域９２ｄに正しくコンタクトホールを形成する
ために、ＬＤＤ領域９２ｂと、コンタクトホール９６ｈ
との間に露光装置のマスク合わせ精度、加工精度から定
まる所定の距離が必要であり、これが薄膜トランジスタ
の密度化の妨げになっているという問題がある。

【００１７】

【発明が解決しようとする課題】本発明はこのような問
題を解決するためになされたものである。すなわち本発
明は、本発明は生産性が高いＬＤＤ構造の薄膜トランジ
スタを提供することを目的とする。また、薄膜トランジ
スタアレイの集積化に適したＬＤＤ構造の薄膜トランジ
スタを提供することを目的とする。

【００１８】また本発明はＬＤＤ構造の薄膜トランジス
タの集積度を高めることを目的とする。また本発明はＬ
ＤＤ構造の薄膜トランジスタを用いたＣＭＯＳなどの論
理回路の集積度を高めることを目的とする。

【００１９】さらに本発明は、特性が良好で、高集積化
に適し、生産性が高い薄膜トランジスタの製造方法を提
供することを目的とする。

【００２０】

【課題を解決するための手段】このような課題を解決す
るため、本発明は以下のような構成を採用したものであ
る。

【００２１】本発明の薄膜トランジスタは、第１の領域
と、第１の濃度で不純物が添加され、前記第１の領域を
挟むように配設された第２の領域と、前記第２の領域内
に配設され、前記第１の濃度よりも大きい第２の濃度で
前記不純物が添加された第３の領域とを有する半導体膜
と、前記半導体膜の前記第１の領域および前記第２の領
域上に、前記第３の領域に開口部を有するように配設さ
れたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半
導体膜の前記第１の領域と対向するように配設されたゲ
ート電極と、前記半導体膜の前記第３の領域に開口部を
有するように前記ゲート電極および前記ゲート絶縁膜を
覆うように配設された層間絶縁膜と、前記半導体膜の前
記第３の領域と接合したソース・ドレイン電極とを具備
したことを特徴とする。半導体膜としては、例えばｐｏ
ｌｙ−Ｓｉ、μｃ−Ｓｉなどの多結晶質シリコンからな
る半導体膜を用いるようにしてもよいし、またａ−Ｓｉ
（アモルファスシリコン）半導体膜を用いるようにして
もよく、さらに他の半導体膜を用いるようにしてもよ
い。また、第１の領域は例えばチャネル領域であり、第
２の領域はＬＤＤ領域であり、第３の領域はソース・ド
レイン領域（コンタクト領域）である。なおチャネル領
域はイントリンシックな半導体膜を用いるようにしても
よいし、ＬＤＤよりさらに低濃度の不純物を添加した
（チャネルドープ）半導体膜を用いるようにしてもよ
い。例えばチャネルドープなどの技術を用いて、第１の
領域にも低濃度の不純物を添加すれば、多結晶質シリコ
ンからなる半導体膜を用いる場合でも閾値電圧Ｖthの制
御が容易になる。チャネルドープの場合、例えば半導体
膜に、単位体積あたりの濃度が約１×１０¹⁶ｃｍ^-3〜約
５×１０¹⁷ｃｍ^-3程度の低濃度の不純物を添加するよう
にする。このような低濃度の不純物添加は、例えば、多
結晶質シリコン半導体膜の先駆膜となるアモルファス半
導体膜をＣＶＤ法などにより成膜する時にｐ型不純物あ
るいはｎ型不純物を材料ガスに混合して形成するように
してもよい。またイオンドーピング法等により半導体膜
の一部に不純物を添加した後、ＥＬＡ法などにより不純
物を半導体膜全体に拡散させて低濃度にするようにして
もよい。

【００２２】また、前記半導体膜の前記第３の領域と前
記ソース・ドレイン電極との間には、シリサイド層を配
設するようにしてもよい。半導体膜とソース・ドレイン
電極との接合をシリサイド層を介して行うことにより、
添加した不純物イオンによる低抵抗化と、シリサイド層
による低抵抗化とを併せて得ることができ、さらに良好
な接合特性を得ることができる。また、シリサイド層に
よる低抵抗化による分、ソース・ドレイン領域の添加す
る不純物濃度を小さくすることができ、生産性が向上す
る。さらに、不純物の活性化温度を低温化することがで
きる。

【００２３】前記層間絶縁膜は、前記半導体膜と反対側
に前記不純物が添加された領域を有するようにしてもよ
い。この領域は層間絶縁膜をマスクとして第３の領域に
不純物を添加することにより形成するようにしてもよ
い。また、この不純物が添加された層はガラス層にして
もよい。そしてこのガラス層は、前記不純物を含有する
とともに、前記層間絶縁膜および前記ゲート絶縁膜より
も高濃度でアルカリ元素を含有するようにしてもよい。
このガラス層は例えば層間絶縁膜に不純物をヘビードー
プすることにより形成するようにしてもよい。さらに、
加熱処理等により層間絶縁膜、ゲート絶縁膜中のＮａな
どをトラップすることができる。したがって、半導体膜
にアルカリ金属が悪影響を及ぼすのを防止することがで
き、薄膜トランジスタの信頼性を向上することができ
る。

【００２４】本発明の相補型薄膜トランジスタは、少な
くとも表面が絶縁性を呈する基板と、前記基板上に配設
され、イントリンシックな第１の領域と、第１の濃度で
ｎ型不純物が添加され、前記第１の領域を挟むように配
設された第２の領域と、前記第２の領域内に配設され、
前記第１の濃度よりも大きい第２の濃度で前記ｎ型不純
物が添加された第３の領域とを有する第１の半導体膜
と、前記基板上に配設され、第４の領域と、第３の濃度
でｐ型不純物が添加され、前記第４の領域を挟むように
配設された第５の領域と、前記第５の領域内に配設さ
れ、前記第３の領域とほぼ等しい濃度で前記ｎ型不純物
が添加されるとともに、前記第１の濃度および前記第３
の濃度よりも大きい第４の濃度で前記ｐ型不純物が添加
された第６の領域とを有する第２の半導体膜と、前記第
１の半導体膜の前記第１の領域および前記第２の領域上
に前記第３の領域に開口部を有するように、かつ前記第
２の半導体膜の前記第４の領域および前記第５の領域上
に前記第６の領域に開口部を有するように配設されたゲ
ート絶縁膜と、前記ゲート絶縁膜上を介して前記第１の
半導体膜の前記第１の領域と対向するように配設された
第１のゲート電極と、前記ゲート絶縁膜上を介して前記
第２の半導体膜の前記第３の領域と対向するように配設
された第２のゲート電極と、前記第１の半導体膜の前記
第３の領域および前記第２の半導体膜の前記第６の領域
に開口部を有して前記ゲート絶縁膜を覆うように配設さ
れた層間絶縁膜と、前記第１の半導体膜の前記第３の領
域で前記第１の半導体膜と接合した第１のソース・ドレ
イン電極と、前記第２の半導体膜の前記第６の領域で前
記第２の半導体膜と接合した第２のソース・ドレイン電
極とを具備したことを特徴とする。

【００２５】すなわち本発明の相補型薄膜トランジスタ
（ＣＭＯＳ）は、上述した本発明の薄膜トランジスタを
用いて構成したものである。そして、このような構造の
ＣＭＯＳは、例えばｐ−ｃｈ薄膜トランジスタのソース
・ドレインを形成する際に、まずｎ−ｃｈ薄膜トランジ
スタのソース・ドレインと同様にｎ型不純物を添加し、
この後、このｎ型不純物を上回るようなｐ型不純物を添
加することにより形成するようにしてもよい。このよう
な構成を採用することにより本発明の薄膜トランジスタ
は製造工程数を低減することができ、生産性が高い構造
となる。

【００２６】本発明の薄膜トランジスタの製造方法は、
少なくとも表面が絶縁性を呈する基板上に第１の領域
と、前記第１の領域を挟持する第２の領域とを有する半
導体膜を形成する工程と、前記半導体膜を覆うようにゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上の前
記半導体膜の第１の領域と対応する領域にゲート電極と
形成する工程と、前記ゲート電極をマスクとして前記半
導体膜に第１の濃度で不純物を添加する工程と、前記ゲ
ート電極および前記ゲート絶縁膜を覆うように層間絶縁
膜を形成する工程と、前記半導体膜の前記第２の領域内
に開口部を有するように前記層間絶縁膜および前記ゲー
ト絶縁膜をパターニングする工程と、前記半導体膜の前
記開口部に露出した領域に前記第１の濃度よりも高い第
２の濃度で不純物を添加する工程と、前記開口部に露出
した前記半導体膜と接合するようにソース・ドレイン電
極を形成する工程とを有することを特徴とする。本発明
の薄膜トランジスタの製造方法では、まずＬＤＤ領域を
形成し、この後コンタクトホールを介して不純物を添加
することにより、ソース・ドレイン領域を形成するもの
である。したがって、従来の製造方法のようにＬＤＤ領
域とコンタクト領域との製造プロセスに起因するマージ
ンを小さくすることができ、薄膜トランジスタをコンパ
クトにすることができる。したがって本発明の薄膜トラ
ンジスタの製造方法によれば、集積度の高い薄膜トラン
ジスタアレイを製造することができる。

【００２７】また、本発明の薄膜トランジスタの製造方
法は、少なくとも表面が絶縁性を呈する基板上に第１の
領域と、前記第１の領域を挟持する第２の領域とを有す
る半導体膜を形成する工程と、前記半導体膜を覆うよう
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上
の前記半導体膜の第１の領域と対応する領域にゲート電
極と形成する工程と、前記ゲート電極をマスクとして前
記半導体膜に第１の濃度で不純物を添加する工程と、前
記ゲート電極および前記ゲート絶縁膜を覆うように層間
絶縁膜を形成する工程と、前記半導体膜の前記第２の領
域内に開口部を有するように前記層間絶縁膜および前記
ゲート絶縁膜をパターニングする工程と、前記半導体膜
の前記開口部に露出した領域に前記第１の濃度よりも高
い第２の濃度で不純物を添加するとともに、前記層間絶
縁膜の前記半導体膜と反対側に前記不純物イオンが添加
されたトラップ層を形成する工程と、前記基板を加熱し
て前記層間絶縁膜または前記ゲート絶縁膜に含まれるア
ルカリ金属を前記トラップ層にトラップする工程と、前
記トラップ層を除去する工程と、前記開口部に露出した
前記半導体膜と接合するようにソース・ドレイン電極を
形成する工程とを有することを特徴とする。この方法で
は、層間絶縁膜、ゲート絶縁膜の開口部をマスクとして
半導体膜のコンタクト領域に不純物イオンを添加する際
に、層間絶縁膜の表面近傍にも不純物の添加層を形成す
る。さらに、この不純物を含んだ絶縁層を加熱処理し
て、例えば層間絶縁膜、ゲート絶縁膜、半導体膜等に含
まれるＮａなどのアルカリ金属をトラップするものであ
る。したがって、このように製造した本発明の薄膜トラ
ンジスタは、コンパクトであるとともに信頼性の高いも
のとなる。なお、このトラップ層は取り除くようにして
もよいし、そのまま残しておいてもよい。

【００２８】また前記半導体膜の前記開口部に露出した
領域にシリサイド層を形成する工程をさらに具備するよ
うにしてもよい。シリサイド層を形成することによりコ
ンタクト領域に添加する不純物の濃度を従来よりも小さ
くすることができる。したがって活性化に要する時間を
短縮し、また活性化のプロセス温度を低減することがで
きる。このシリサイド層を形成する工程は、例えば、前
記第２の濃度で不純物を添加する前に前記半導体膜の前
記開口部に露出した領域に金属層を形成し、前記第２の
濃度で不純物を添加した後に前記半導体膜と前記金属層
とを加熱するようにしてもよい。このようにすれば、ソ
ース・ドレイン領域に不純物をドーピングする際に、ド
ーパントイオンが金属層を半導体膜へノックオンするた
め、シリサイド層の形成が促進される。また半導体膜と
シリサイド層との界面特性も向上する。さらに、シリサ
イド層の形成に要する加熱温度を低減することもでき
る。なお、未反応の金属層は除去してもシリサイド層は
半導体膜に残留する。

【００２９】このような構成を採用することにより、特
性が良好で、集積度が高く、しかも生産性が高い薄膜ト
ランジスタ、相補型薄膜トランジスタを提供することが
できる。また本発明の薄膜トランジスタの製造方法によ
れば、生産性が高く、集積度の高い薄膜トランジスタア
レイを提供することができる。

【００３０】

【発明の実施の形態】以下に本発明について図面を参照
しながらさらに詳細に説明する。

【００３１】（実施形態１）図１は本発明の薄膜トラン
ジスタを説明するための図である。

【００３２】この薄膜トランジスタは、イントリンシッ
クなチャネル領域１２ａと、第１の濃度で不純物が添加
され、チャネル領域１２ａを挟むように配設されたＬＤ
Ｄ領域１２ｂと、ＬＤＤ領域１２ｂ内に配設され、第１
の濃度よりも大きい第２の濃度で不純物が添加されたコ
ンタクト領域であるソース領域１２ｓ、ドレイン領域１
２ｄとを有する半導体膜１２と、半導体膜１２のチャネ
ル領域１２ａおよびＬＤＤ領域１２ｂ上に、ソース領域
１２ｓとドレイン領域１２ｄに開口部を有するように配
設されたゲート絶縁膜１３と、ゲート絶縁膜１３を介し
て半導体膜１２のチャネル領域１２ａと対向するように
配設されたゲート電極１４と、半導体膜１２のソース領
域１２ｓ、ドレイン領域１２ｄに開口部を有するように
ゲート電極１４およびゲート絶縁膜１３を覆うように配
設された層間絶縁膜１６と、半導体膜１２のソース領域
１２ｓ、ドレイン領域１２ｄと接合したソース・ドレイ
ン電極１７ｓ、ドレイン電極１７ｄとを具備したもので
ある（図１（ｄ））。 このような薄膜トランジスタの
製造例について説明する。まず、無アルカリガラス、石
英などからなる基板１１上に、例えばプラズマエンハン
ストＣＶＤ法（ＰＥＣＶＤ法）などによりａ−Ｓｉ半導
体膜を成膜する。基板１１としては、ガラス基板上に酸
化シリコン（ＳｉＯx ）、窒化シリコン（ＳｉＮx ）な
どのアンダーコート層を成膜して用いるようにしてもよ
い。エキシマーレーザーアニール法（ＥＬＡ法）などに
より、基板１１上に成膜した先駆膜であるａ−Ｓｉ半導
体膜を瞬時溶融、再結晶させてｐｏｌｙ−Ｓｉ、μｃ−
Ｓｉなどの多結晶質シリコンからなる半導体膜１２を形
成する。

【００３３】ついで、島状にパターニングされた多結晶
質シリコンからなる半導体膜１２上に酸化シリコン（Ｓ
ｉＯx ）からなるゲート絶縁膜１３を成膜し、ついでゲ
ート絶縁膜１３上に、ゲート電極材料からなる導体薄膜
を成膜する。成膜した導体薄膜上に、レジスト１５を積
層し、フォトリソグラフィ技術等によりパターニングし
てゲート電極１４を形成する。

【００３４】そして、パターニングしたゲート電極１４
をマスクとして、例えばＰ（リン）などのｎ型不純物を
イオン注入法、イオンドーピング法などにより、多結晶
質シリコンからなる半導体膜１２にゲート絶縁膜１３ス
ルーで添加する。このとき、チャネル領域１２ａと低濃
度不純物領域であるｎ^- のＬＤＤ領域１２ｂとはゲート
電極１２により自己整合的に形成される（図１
（ａ））。

【００３５】ＬＤＤ領域を形成した後、ゲート電極１４
の上側から層間絶縁膜１６を被覆し、さらにレジスト１
５ｂを積層してフォトリソグラフィ技術によりパターニ
ングし、このレジスト１５ｂをマスクとして層間絶縁膜
１６、ゲート絶縁膜１３をＲＩＥ法などによりエッチン
グし、ＬＤＤ領域１２ｂ内の所定領域に開口を有するよ
うなコンタクトホールを形成する（図１（ｂ））。

【００３６】ついで、コンタクトホール形成に用いたレ
ジスト１５ｂを除去した状態で、半導体膜１２のＬＤＤ
領域１２ｂ内のコンタクトホール１６ｈに露出した領域
に、例えばＰ（リン）などのｎ型不純物をイオンドーピ
ング法、イオン注入法などにより高濃度に添加する。こ
の不純物ドープにより、ＬＤＤ領域１２ｂのうち、コン
タクトホール１６ｈに対応した領域にｎ+ のコンタクト
領域（ソース・ドレイン領域）が形成される（図１
（ｃ））。

【００３７】その後、層間絶縁膜１６上から例えばＡ
ｌ、ＭｏＷなどの金属をスパッタ法などにより、コンタ
クトホールを通じて半導体膜１２のコンタクト領域であ
るソース領域１２ｓ、ドレイン領域１２ｄと接合するよ
うに堆積させる。そして堆積した金属層をパターニング
することによりソース電極１７ｓ、ドレイン電極１７ｄ
を形成する。なおこのとき併せてソース電極１７ｓ、ド
レイン電極１７ｄと接続した配線パターン、あるいはゲ
ート電極と接続する配線パターン等もパターニングする
ようにすればよい。なお、金属層を堆積する前に、コン
タクトホールを介して不純物イオンをヘビードープした
領域にレーザー光などを照射して活性化を行うようにし
てもよい。このような工程により本発明の薄膜トランジ
スタが完成する。

【００３８】本発明の薄膜トランジスタにおいては、図
１０に例示した従来の薄膜トランジスタのように、不要
なコンタクト領域を形成する必要がない。またヘビード
ープされたソース領域１７ｓ、ドレイン領域１７ｄも少
ないので、活性化も容易になる。したがって、本発明の
薄膜トランジスタは生産性が高く、低コストで提供する
ことができる。

【００３９】（実施形態２）図２は本発明の薄膜トラン
ジスタと従来の薄膜トランジスタの平面構造を説明する
ための図である。比較のため、従来のＬＤＤ構造の薄膜
トランジスタの平面構造を図２（ａ）に、本発明のＬＤ
Ｄ構造の薄膜トランジスタの平面構造を図２（ｂ）に示
している。

【００４０】従来の薄膜トランジスタでは図２（ｂ）に
示すようにゲート電極９４の両側の半導体層９２にｎ^-
のＬＤＤ領域９２ｂが所定の幅Ｌｌで形成されており、
その外側にソース領域９２ｓ、ドレイン領域９２ｄが形
成されており、このソース領域９２ｓ、ドレイン領域９
２ｄの一部に開口部を有するコンタクトホール９６ｈが
形成されている。このコンタクトホール９６ｈはフォト
リソグラフィ技術により、露光装置を用いたｎ^- のＬＤ
Ｄ領域９２ｂとコンタク卜ホールのマスク合わせにより
形成するため、形成されるｎ+ のソース領域９２ｓ、ド
レイン領域９２ｄとコンタクトホール端との間に、パタ
ーニング工程でのズレなどに対応するためのマージンと
して、所定の幅Ｌｎを確保している。すなわち、この幅
Ｌｎによってマスク合わせズレ、加工精度のばらつきな
どが生じたとしても、コンタクトホールが常に、不純物
イオンがヘビードープされたソース領域９２ｓ、ドレイ
ン領域９２ｄ上に形成されるため、良好なダイオード特
性を有するコンタクト領域を得ることができる。

【００４１】これに対して本発明の薄膜トランジスタに
おいては図２（ｂ）に示したように、コンタクトホール
１６ｈと、ソース領域１２ｓおよびドレイン領域１２ｄ
とが自己整合的に形成されているためのマージンＬｎを
不要とすることができる。例えば、従来の薄膜トランジ
スタでは薄膜トランジスタのチャネル長Ｌｃを約４μ
ｍ、ＬＤＤ領域の幅Ｌｌを約２μｍとした場合、コンタ
クトホールとソース・ドレイン領域との位置合わせマー
ジンの幅Ｌｎは約２μｍ程度に設定する必要がある。本
発明の薄膜トランジスタの構造を採用することにより、
実際のチャネル領域１２ａと、コンタクト領域であるソ
ース領域１２ｓおよびドレイン領域１２ｄとをＬＤＤ領
域１２ｂのうち幅Ｌｎだけを介して配設することができ
る。このためチャネル領域１２ａとコンタクト領域との
間隔を小さくすることができ、薄膜トランジスタをより
コンパクトに形成することができる。したがって、例え
ば液晶表示装置の駆動回路をはじめとする各種の薄膜ト
ランジスタアレイをより高い集積度で形成することがで
きる。

【００４２】（実施形態３）図３は本発明の薄膜トラン
ジスタの構造の別の例を概略的に示す図である。図３
（ａ）は図３（ｂ）に例示した本発明の薄膜トランジス
タの製造中の構造を示している。

【００４３】例えば、実施形態１で説明した図１（ｃ）
において、コンタクトホール１６ｈの開口部に露出した
多結晶質シリコンからなる半導体膜１２にＰ（リン）な
どの不純物を添加してｎ⁺ のコンタクト領域であるソー
ス領域１２ｓ、ドレイン領域１２ｄを形成する際に、同
時に層間絶縁膜１６の表面にも不純物をヘビードープし
て、高濃度にリン（Ｐ）を含んだアルカリ金属のトラッ
プ層であるリンガラス層１９を形成し、その後に熱処理
を行う。例えばリンガラス層１９などのトラップ層は、
例えば酸化シリコン（ＳｉＯ2 ）、窒化シリコン（Ｓｉ
Ｎx ）またはこれらの積層構造、混合構造中に例えばＰ
などのアルカリ捕集能を有する元素、化合物を添加する
ことにより形成するようにすればよい。本発明ではトラ
ップ層であるリンガラス層１９は、コンタクト領域であ
るソース領域１２ｓ、ドレイン領域１２ｄに不純物をド
ーピングする際に、層間絶縁膜１６の表面近傍に同時形
成することができる。このトラップ層は後工程で除去す
るようにしてもよいし、そのまま残しておくようにして
もよい。このような構成を採用することによって、層間
絶縁膜１６、ゲート絶縁膜１３中にある例えばＮａなど
の可動イオンをリンガラス層１９中に取り込むことがで
きる。これにより、従来から問題となっていたような薄
膜トランジスタの動作中に可動イオンが移動することに
よって発生するしきい値電圧シフトに伴う信頼性の低下
を防止することができる。

【００４４】（実施形態４）図４は本発明の薄膜トラン
ジスタの構造のさらに別の例を概略的に示す図である。
この薄膜トランジスタは、半導体膜１２のソース領域１
２ｓ、ドレイン領域１２ｄに例えばＭｏＳｉなどのシリ
サイド層２１が配設されており、このシリサイド層２１
を介して半導体膜１２とソース電極１７ｓ、ドレイン電
極１７ｄとが接合している。シリサイド層２１は、例え
ばコンタクトホール１６ｈを穿設した後、Ｍｏ等の金属
をスパッタ法などにより成膜し、加熱により多結晶質シ
リコンからなる半導体膜と金属とを反応させて形成する
ようにしてもよい。またシリサイド層を形成する金属に
ついても、上述したＭｏに限ることはない。比較的低温
でシリサイド層を形成することができる金属としては、
例えば、Ｍｇ、Ｃａ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃ
ｏ、Ｎｉ、Ｚｒ、Ｎｂ、Ｒｈ、Ｐｄ、Ｈｆ、Ｔａ、Ｗ、
Ｉｒ、Ｐｔ等があり、いずれを用いるようにしてもよ
い。

【００４５】また、シリサイドターゲットを用いてシリ
サイド層を形成するようにしてもよい。この場合でも、
例えば加熱するなどして多結晶質シリコンからなる半導
体膜とシリサイド層との接触抵抗を低減することが好ま
しい。さらに、シリサイド層２１は、コンタクト領域で
あるソース領域ドレイン領域に不純物イオンをドープす
る前に形成するようにしてもよい。このようにすること
により、ドーパントイオンがシリサイド層２１、乃至は
シリサイド層２１を形成するために成膜した金属層をた
たくため、シリサイド層２１の形成が一層促進され、ま
たより良好なショットキー接合がシリサイド層２１と半
導体膜１２との間に形成される。

【００４６】また、例えば多結晶質シリコンと金属とを
反応させてシリサイド層を形成する際の温度範囲内であ
れば、半導体膜中の不純物イオンも併せて活性化するよ
うにしてもよい。このようにすることによりシリサイド
による低抵抗化の効果と、添加された不純物による低抵
抗化の効果を得ることができる。シリサイド層および半
導体膜に不純物イオンを添加するためには、例えば多結
晶質シリコン上にシリサイド層を形成し、この後不純物
イオンを注入法、ドーピング法などにより添加するよう
にすればよい。このとき、シリサイド層中の金属原子が
ドーパントによりノックオンされた半導体膜にたたき込
まれるため、多結晶質シリコンからなる半導体膜とシリ
サイド層との界面との界面特性が向上する。また、不純
物のドープは、シリサイドを形成した未反応の金属層が
半導体膜上に残した状態で行うようにしてもよい。この
ような構成を採用することにより、多結晶質シリコンを
半導体膜に用いた薄膜トランジスタの製造プロセスの最
高温度を低温化することができる。すなわち、多結晶シ
リコンを半導体膜に用いた薄膜トランジスタの製造プロ
セス温度の最大値を決めていたｎ⁺ 半導体層、ｐ⁺ 半導
体層、ｎ^- 半導体層等のコンタクト領域にドープした不
純物を従来のように十分に活性化する必要がなくなる。
また従来のように大量の不純物を導入する必要もなく、
導入した不純物を活性化しなくとも良好な接合が得られ
る。

【００４７】このような構成を採用することにより本発
明の薄膜トランジスタにおいては、ソース・ドレイン領
域に添加する不純物濃度が低くとも良好なコンタクト抵
抗を得ることができる。したがって、従来の薄膜トラン
ジスタの製造工程で特に問題となっていた、不純物の添
加に要する時間、添加した不純物の活性化に要する時間
を短縮することができ、生産性を大きく向上することが
できる。さらに、コンタクト領域に添加する不純物イオ
ンが低濃度でも、シリサイド層２１により十分に低抵抗
なコンタクトが得られるため、活性化温度を低減するこ
とができる。したがって、多結晶質シリコンからなる半
導体膜を用いた薄膜トランジスタの生産性を律速してい
たプロセス温度を低減することができる。

【００４８】（実施形態５）図５、図６、図７、図８は
本発明の薄膜トランジスタの製造例を説明するための図
であり、基板１１上に相補的に動作するｎチャネル薄膜
トランジスタとｐチャネル薄膜トランジスタを形成して
ＣＭＯＳ回路を構成して例を説明する。図５、図６の
（ａ）〜（ｅ）にｎ−ｃｈ薄膜トランジスタの製造工程
を、図６、図７の（ａ）〜（ｅ）にｐ−ｃｈ薄膜トラン
ジスタの製造工程をそれぞれ示している。図５、図６、
図７、図８に例示した（ａ）〜（ｅ）の各工程は原則的
に対応した工程を示している。なお、ｎチャネル薄膜ト
ランジスタの製造工程は、図５（ｂ）の状態を除いて図
１で説明した製造方法と同様である。

【００４９】ｐチャネル薄膜トランジスタでは、図７
（ａ）に示すように図５（ａ）と同様に島状にパターニ
ングした多結晶質シリコンからなる半導体膜１２、ゲー
ト絶縁膜１３を形成した後、ゲート電極１４をフォトレ
ジスト１５を用いて形成し、リン（Ｐ）イオンを添加し
て、低濃度のｎ型不純物領域であるＬＤＤ領域１２ｂを
形成する。次に図５（ｂ）、図７（ｂ）に示すように、
ｎチャネル薄膜トランジスタ上にフォトレジスト１５ｄ
を被覆させ、例えばＢ（硼素）などのｐ型不純物をイオ
ンドーピング法、イオン注入法などにより高濃度に添加
して、ソース領域、１２ｍドレイン領域１２ｎを形成す
る。そして、図５（ｃ）、７（ｃ）に示すようにｎチャ
ネル薄膜トランジスタ領域、ｐチャネル薄膜トランジス
タ領域ともに、フォトエッチングプロセスにより、層間
絶縁膜１６、ゲート絶縁膜１３に１６ｈを形成する。続
いて、これらコンタクトホール１６ｈの開口部に露出し
た半導体膜１２のＬＤＤ領域１２ｂ（ｎ−ｃｈ）、ソー
ス領域１２ｍ、ドレイン領域１２ｎ（ｐ−ｃｈ）に、例
えばＰ（リン）などのｎ型不純物を高濃度で添加してｎ
チャネル薄膜トランジスタ領域にはｎ+ のソース領域１
２ｓおよびドレイン領域１２ｄを形成し、一方、ｐチャ
ネル薄膜トランジスタ領域では高濃度でｐ型不純物を添
加したｐ+ 領域にさらに高濃度でｎ型不純物を添加して
ｎ+ ／ｐ+ 領域１２ｘ、１２ｙを形成する。ここでｎ+
／ｐ+ 領域１２ｘ、１２ｙには、打ち込まれたｎ型不純
物濃度が既に形成されているｐ+ 領域１２ｍ、１２ｎの
不純物濃度より低くなるようにし、その後の熱処理によ
り図６（ｅ）、図８（ｅ）に示すようにｐチャネル薄膜
トランジスタのコンタクトホール１６ｈの開口部に露出
した半導体膜１２は高濃度ｐ+ 領域となるようにする。

【００５０】その後、Ａｌなどの導体金属を堆積、パタ
ーニングしてソース電極１７ｓ、ドレイン電極１７ｄ、
および図示しない接続配線を形成することによりＣＭＯ
Ｓ構成のｎチヤネル薄膜トランジスタとｐチャネル薄膜
トランジスタとを同一基板上に形成することができる。

【００５１】このように、ｐチャネル薄膜トランジスタ
を形成するときに、高濃度のｎ型不純物を添加する工程
で、その濃度をｐチャネル薄膜トランジスタのソース領
域１２ｂ、ドレイン領域１２ｎのｐ型不純物濃度より低
く設定することで、新たな工程を付加することなくｎチ
ャネル薄膜トランジスタのソース領域１２ｓ、ドレイン
領域１２ｄとｐチャネル薄膜トランジスタのソース領域
１２ｍ、ドレイン領域１２ｎを形成することができる。

【００５２】なお、以上説明した各実施形態において
は、半導体膜は多結晶質シリコンからなるものに限るこ
となく、ａ−Ｓｉ半導体膜、さらに他の半導体膜を用い
るようにしてもよい。またパターニングはフォトリソグ
ラフィ技術を用いて行う例を説明したが、他のパターン
ニング技術を用いるようにしてもよい。さらに熱処理工
程についても、レーザ照射、加熱炉などを必要に応じて
用いるようにすればよい。 （実施形態６）図９は本発
明の薄膜トランジスタの構造の別の例を説明するための
図である。図９（ｃ）に概略的な断面構造を示してお
り、また図９（ａ）、図９（ｂ）は製造工程中の構造を
示している。

【００５３】まず、石英からなる基板１１上に、ジシラ
ンガスを材料ガスとして減圧ＣＶＤ法により、膜厚１０
０ｎｍのアモルファスシリコン膜１２ｉを成膜する。成
膜は基板温度を約５２０℃に設定して行った。このアモ
ルファスシリコン膜を成膜後、約６２０℃で、約２０時
間程度のアニーリングを窒素雰囲気中で行うことにより
再結晶化させｐｏｌｙ−Ｓｉ半導体膜を得る。このｐｏ
ｌｙ−Ｓｉ半導体膜１２は所定形状にパターニングさ
れ、電界効果型薄膜トランジスタの活性層となる。な
お、ａ−Ｓｉ半導体膜からｐ−Ｓｉ半導体膜への再結晶
化は熱アニールに限ることなく例えばＥＬＡ法により行
うようにしてもよい。また基板１１も石英に限らず、ガ
ラス、無アルカリガラス、樹脂などからなるものを用い
るようにしてもよい。とくに本発明の薄膜トランジスタ
は、シリサイド層による金属と半導体膜との接合構造を
採用することによりドーピングした不純物の活性化温度
を低温化（例えば４００℃程度以下）することができる
ので、ガラス基板や樹脂基板を用いることができる。

【００５４】その後、上述同様に減圧ＣＶＤ法により厚
さ約１００ｎｍの酸化シリコンからなるゲート絶縁膜１
３を成膜し、さらにゲート電極１４、図示しない配線の
材料金属として例えばモリブデンとタンタルの合金から
なる金属薄膜１４ｉを約５００ｎｍにわたってスパッタ
リング法などにより作成する。成膜した金属薄膜１４ｉ
はは、ゲート電極１４として用いるべく所定の形状に加
工される。この加工は、レジストバターニングの後、４
フッ化炭素と酸素ガスの混合ガスによるケミカルドライ
エッチング法により行うようにしてもよい。

【００５５】次にｐｏｌｙ−Ｓｉ半導体膜１２にＬＤＤ
領域１２ｂとなる部分を形成すべく、ゲート電極１４を
マスクとしてゲート絶縁膜１３をパターニングする。そ
してこの状態で露出している半導体膜１２へ不純物をイ
オンドーピング法、イオン注入法などにより添加する。
この例ではｎ型の薄膜トランジスタを作成するため、Ｐ
（リン）をドーパントとして単位体積あたり１．０×１
０¹⁷ｃｍ^-3のドーズ量で添加した。

【００５６】その後、ＬＤＤ領域１２ｂに添加した不純
物を活性化するために真空（減圧）中で、約８８０℃、
３時間程度のアニーリングを行う。

【００５７】さらに、酸化シリコンからなる層間絶縁膜
１６を減圧ＣＶＤ法により膜厚約３００ｎｍにわたって
成膜した後、ＬＤＤ領域１２ｂの上部の層間絶縁膜１
６、ゲート絶縁膜１３を一部エッチング除去してコンタ
クトホール１６ｈを形成する。エッチング条件は、ＣＨ
Ｆ₃ を流量約３００ｓｃｃｍ、Ｏ₂ を流量約３０ｓｃｃ
ｍ、反応圧力約７Ｐａでチャンバ内に導入し、投入パワ
ーは約１ｋＷ、電極面積は径約４００ｍｍφで、エッチ
ング時間は３２分に設定した。

【００５８】その後、シリサイド層２１を形成するた
め、例えばモリブデンなどの金属層２１ｉをスパッタリ
ング法にて被着させる。成膜した金属層２１ｉと半導体
膜１２とを例えば３５０℃〜４００℃程度に加熱して反
応させ、シリサイド層２１を家製する。この後、例えば
リン酸、硝酸、酢酸、水からなる混酸溶液にて金属層２
１ｉをすべてエッチング除去する。すると、ＬＤＤ領域
１２ｂのコンタクトホール１６ｈに対応する部分には、
モリブデンとシリコンの合金からなるシリサイド層がエ
ッチングされずに残ることになる。

【００５９】また、成膜した金属層２１ｉと半導体膜１
２とを加熱して反応させる前に、コンタクトホール１６
ｈを有する層間絶縁膜１６をマスクとして例えばＰ（リ
ン）などのｎ型不純物をドーパントとしてヘビードープ
する。このとき、コンタクトホール１６ｈの開口部に露
出した半導体膜１２のＬＤＤ領域１２ｂには高濃度でｎ
型不純物が添加されてソース領域１２ｓ、ドレイン領域
１２ｄが自己整合的に形成されると同時に、ドーパント
により金属層２１ｉの構成原子が半導体膜１２内へたた
きこまれ、シリサイド層２１の形成が促進される。した
がって、ドーパントによる低抵抗化の効果とシリサイド
層２１による低抵抗化の効果とが得られるため、不純物
イオンの添加が少なくても、また添加した不純物の活性
化温度が４００℃程度の低温でも、ソース・ドレイン電
極と半導体膜１２との十分なコンタクトを得ることがで
きる。したがって薄膜トランジスタの生産性を大きく向
上することができる。

【００６０】

【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタによれば、ＬＤＤ構造を採用する一方、チャネ
ル領域とコンタクト領域との間隔を小さくすることがで
き、薄膜トランジスタをよりコンパクトに形成すること
ができる。したがって、例えば液晶表示装置の駆動回路
をはじめとする各種の薄膜トランジスタアレイをより高
い集積度で形成することができる。

【００６１】また、添加する不純物をソース領域、ドレ
イン領域以外の絶縁層上にも形成して、その後の熱処理
等により該絶縁膜にある可動イオンを固定することによ
り薄膜トランジスタの信頼性を高めることができる。

【００６２】また本発明の薄膜トランジスタは、少ない
工程数で製造することができる。

【００６３】また製造プロセスの低温化を実現すること
により例えば液晶表示装置に応用する場合、安価なガラ
ス基板、樹脂基板を用いることができる。また、ガラス
の変形を小さくすることができるので、合わせ精度の厳
しい装置、例えは高精細な液晶表示装置などを製造する
場合にも、ミスアライメントの発生を防止することがで
き、薄膜トランジスタアレイの高集積化を図ることがで
きる。

【００６４】さらに、多結晶質シリコンからなる半導体
膜を用いた薄膜トランジスタによりそのスイッチングお
よび駆動回路が構成されている液晶表示装置において、
ＬＤＤ構造を有した薄膜トランジスタのソース・ドレイ
ン領域にシリサイドで形成することにより、４００℃程
度以下の熱プロセスを上限としたプロセスで、薄膜トラ
ンジスタの特性として十分な程度までソース・ドレイン
抵抗を低減することができる。さらに、本発明によるプ
ロセスに基づき形成される半導体素子は、ゲートリーク
特性に優れている。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの製造方法の例を説
明するための図。

【図２】本発明の薄膜トランジスタと従来の薄膜トラン
ジスタの平面構造を説明するための図。

【図３】本発明の薄膜トランジスタの構造の別の例を概
略的に示す図。

【図４】本発明の薄膜トランジスタの構造のさらに別の
例を概略的に示す図。

【図５】本発明の薄膜トランジスタの製造例を説明する
ための図（ｎ−ｃｈ）。

【図６】本発明の薄膜トランジスタの製造例を説明する
ための図（ｎ−ｃｈ）。

【図７】本発明の薄膜トランジスタの製造例を説明する
ための図（ｐ−ｃｈ）。

【図８】本発明の薄膜トランジスタの製造例を説明する
ための図（ｐ−ｃｈ）。

【図９】本発明の薄膜トランジスタの構造の別の例を説
明するための図。

【図１０】従来のＬＤＤ構造の薄膜トランジスタの製造
例を説明するための図。

【符号の説明】

１１……………基板 １２……………半導体膜 １２ａ…………チャネル領域（第１の領域） １２ｂ…………ＬＤＤ領域（第２の領域） １２ｓ…………ソース領域（第３の領域） １２ｄ…………ドレイン領域（第３の領域） １２ｘ…………ソース領域（第３の領域） １２ｙ…………ドレイン領域（第３の領域） １３……………ゲート絶縁膜 １４……………ゲート電極 １５……………フォトレジスト １６……………層間絶縁膜 １６ｈ…………コンタクトホール １７ｓ…………ソース電極 １７ｄ…………ドレイン電極 １９……………トラップ層 ２１……………シリサイド層

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１の領域と、第１の濃度で不純物が添
   加され、前記第１の領域を挟むように配設された第２の
   領域と、前記第２の領域内に配設され、前記第１の濃度
   よりも大きい第２の濃度で前記不純物が添加された第３
   の領域とを有する半導体膜と、 前記半導体膜の前記第１の領域および前記第２の領域上
   に、前記第３の領域に開口部を有するように配設された
   ゲート絶縁膜と、 前記ゲート絶縁膜を介して前記半導体膜の前記第１の領
   域と対向するように配設されたゲート電極と、 前記半導体膜の前記第３の領域に開口部を有するように
   前記ゲート電極および前記ゲート絶縁膜を覆うように配
   設された層間絶縁膜と、 前記半導体膜の前記第３の領域と接合したソース・ドレ
   イン電極とを具備したことを特徴とする薄膜トランジス
   タ。
2. 【請求項２】 前記半導体膜の前記第３の領域と前記ソ
   ース・ドレイン電極との間に配設されたシリサイド層を
   さらに具備することを特徴とする請求項１に記載の薄膜
   トランジスタ。
3. 【請求項３】 前記層間絶縁膜は、前記半導体膜と反対
   側に前記不純物が添加された領域を有することを特徴と
   する請求項１乃至請求項２のいずれかに記載の薄膜トラ
   ンジスタ。
4. 【請求項４】 前記層間絶縁膜の前記半導体膜と反対側
   に面には、前記不純物を含有するとともに、前記層間絶
   縁膜および前記ゲート絶縁膜よりも高濃度でアルカリ元
   素を含有するアルカリトラップ層をさらに具備したこと
   を特徴とする請求項１乃至請求項３のいずれかに記載の
   薄膜トランジスタ。
5. 【請求項５】 前記半導体膜は多結晶質シリコンからな
   ることを特徴とする請求項１乃至請求項４のいずれかに
   記載の薄膜トランジスタ。
6. 【請求項６】 少なくとも表面が絶縁性を呈する基板
   と、 前記基板上に配設され、第１の領域と、第１の濃度でｎ
   型不純物が添加され、前記第１の領域を挟むように配設
   された第２の領域と、前記第２の領域内に配設され、前
   記第１の濃度よりも大きい第２の濃度で前記ｎ型不純物
   が添加された第３の領域とを有する第１の半導体膜と、 前記基板上に配設され、第４の領域と、第３の濃度でｐ
   型不純物が添加され、前記第４の領域を挟むように配設
   された第５の領域と、前記第５の領域内に配設され、前
   記第３の領域とほぼ等しい濃度で前記ｎ型不純物が添加
   されるとともに、前記第１の濃度および前記第３の濃度
   よりも大きい第４の濃度で前記ｐ型不純物が添加された
   第６の領域とを有する第２の半導体膜と、 前記第１の半導体膜の前記第１の領域および前記第２の
   領域上に前記第３の領域に開口部を有するように、かつ
   前記第２の半導体膜の前記第４の領域および前記第５の
   領域上に前記第６の領域に開口部を有するように配設さ
   れたゲート絶縁膜と、 前記ゲート絶縁膜上を介して前記第１の半導体膜の前記
   第１の領域と対向するように配設された第１のゲート電
   極と、 前記ゲート絶縁膜上を介して前記第２の半導体膜の前記
   第３の領域と対向するように配設された第２のゲート電
   極と、 前記第１の半導体膜の前記第３の領域および前記第２の
   半導体膜の前記第６の領域に開口部を有して前記ゲート
   絶縁膜を覆うように配設された層間絶縁膜と、前記第１
   の半導体膜の前記第３の領域で前記第１の半導体膜と接
   合した第１のソース・ドレイン電極と、 前記第２の半導体膜の前記第６の領域で前記第２の半導
   体膜と接合した第２のソース・ドレイン電極とを具備し
   たことを特徴とする相補型薄膜トランジスタ。
7. 【請求項７】 少なくとも表面が絶縁性を呈する基板上
   に第１の領域と、前記第１の領域を挟持する第２の領域
   とを有する半導体膜を形成する工程と、 前記半導体膜を覆うようにゲート絶縁膜を形成する工程
   と、 前記ゲート絶縁膜上の前記半導体膜の第１の領域と対応
   する領域にゲート電極と形成する工程と、 前記ゲート電極をマスクとして前記半導体膜に第１の濃
   度で不純物を添加する工程と、 前記ゲート電極および前記ゲート絶縁膜を覆うように層
   間絶縁膜を形成する工程と、 前記半導体膜の前記第２の領域内に開口部を有するよう
   に前記層間絶縁膜および前記ゲート絶縁膜をパターニン
   グする工程と、 前記半導体膜の前記開口部に露出した領域に前記第１の
   濃度よりも高い第２の濃度で不純物を添加する工程と、 前記開口部に露出した前記半導体膜と接合するようにソ
   ース・ドレイン電極を形成する工程とを有することを特
   徴とする薄膜トランジスタの製造方法。
8. 【請求項８】 少なくとも表面が絶縁性を呈する基板上
   に第１の領域と、前記第１の領域を挟持する第２の領域
   とを有する半導体膜を形成する工程と、 前記半導体膜を覆うようにゲート絶縁膜を形成する工程
   と、 前記ゲート絶縁膜上の前記半導体膜の第１の領域と対応
   する領域にゲート電極と形成する工程と、 前記ゲート電極をマスクとして前記半導体膜に第１の濃
   度で不純物を添加する工程と、 前記ゲート電極および前記ゲート絶縁膜を覆うように層
   間絶縁膜を形成する工程と、 前記半導体膜の前記第２の領域内に開口部を有するよう
   に前記層間絶縁膜および前記ゲート絶縁膜をパターニン
   グする工程と、 前記半導体膜の前記開口部に露出した領域に前記第１の
   濃度よりも高い第２の濃度で不純物を添加するととも
   に、前記層間絶縁膜の前記半導体膜と反対側に前記不純
   物イオンが添加されたトラップ層を形成する工程と、 前記基板を加熱して前記層間絶縁膜または前記ゲート絶
   縁膜に含まれるアルカリ金属を前記トラップ層にトラッ
   プする工程と、 前記トラップ層を除去する工程と、 前記開口部に露出した前記半導体膜と接合するようにソ
   ース・ドレイン電極を形成する工程とを有することを特
   徴とする薄膜トランジスタの製造方法。
9. 【請求項９】 前記半導体膜の前記開口部に露出した領
   域にシリサイド層を形成する工程をさらに具備したこと
   を特徴とする請求項７乃至請求項８に記載の薄膜トラン
   ジスタの製造方法。
10. 【請求項１０】 前記シリサイド層を形成する工程は、
    前記第２の濃度で不純物を添加する前に前記半導体膜の
    前記開口部に露出した領域に金属層を形成し、前記第２
    の濃度で不純物を添加した後に前記半導体膜と前記金属
    層とを加熱することを特徴とする請求項７乃至請求項９
    に記載の薄膜トランジスタの製造方法。