JPH11112835A - タイミング制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 大容量のメモリを用いることなく、安価なタ
イミング制御回路を提供する。 【解決手段】 タイミング制御回路は、垂直同期信号に
よって初期化され、水平同期信号をカウントするカウン
タ１０１と、カウンタ１０１のカウント値が所定の第１
範囲内である場合にハイレベルとなり、それ以外の場合
にローレベルとなる信号を出力する比較器１０３と、水
平同期信号によって初期化され、クロック信号をカウン
トするカウンタ１０２と、カウンタ１０２のカウント値
が所定の第２範囲内である場合にハイレベルとなり、そ
れ以外の場合にローレベルとなる信号を出力する比較器
と１０６、比較器１０３の出力と比較器１０６の出力と
を合成することにより、タイミング制御信号を生成する
回路１０９とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、タイミング制御回
路に関し、特に映像信号処理プロセッサに適したコスト
の削減されたタイミング制御回路に関する。

【０００２】

【従来の技術】近年、ディジタル放送の開始、あるい
は、放送の高画質化などにより、テレビジョン受信機な
どに内蔵する映像信号処理回路には、様々なフォーマッ
トの映像信号を処理する機能が求められるようになって
きている。また、映像信号処理回路には、２画面表示や
マルチ画面表示のように、より多くの情報を同時に表示
可能とする機能も求められるようになってきている。こ
のような背景にあって、映像信号処理回路にはプログラ
マブルな映像信号処理プロセッサが使用されるようにな
ってきている。前記のような高機能化を実現する一方
で、テレビジョン受信機などのさらなる普及のためには
映像信号処理プロセッサのさらなるコスト削減が必須で
ある。映像信号処理プロセッサにおいては、そのタイミ
ング制御回路もプログラマブルであり、この部分の回路
規模が大きくコスト増加の要因となっている。

【０００３】図１９は、映像信号処理プロセッサの従来
のタイミング制御回路の構成を示す。タイミング制御回
路は、垂直同期信号と水平同期信号と映像クロックとに
同期して、フィールド識別信号とメモリ制御信号とを生
成する。

【０００４】図１９に示されるように、タイミング制御
回路は、カウンタ１５０１と、カウンタ１５０２と、メ
モリ１５０３と、比較器１５０４と、位相１５０５と、
１ビットメモリ１５０６とを含んでいる。

【０００５】カウンタ１５０１は、垂直同期信号によっ
て初期化され水平同期信号をカウントする。カウンタ１
５０２は、水平同期信号によって初期化され映像クロッ
クをカウントする。

【０００６】メモリ１５０３には、カウンタ１５０１の
カウント値とカウンタ１５０２のカウント値とがアドレ
スとして入力される。メモリ１５０３は、そのアドレス
に対応するデータをメモリ制御信号として出力する。

【０００７】比較器１５０４は、カウンタ１５０１のカ
ウント値と位相１５０５とを比較し、カウンタ１５０１
のカウント値と位相１５０５とが等しい場合にはハイレ
ベルの信号を出力し、それ以外の場合にはローレベルの
信号を出力する。垂直同期信号と水平同期信号とが飛び
越し走査の入力信号に対応する場合には、位相１５０５
は飛び越し走査のいずれかのフィールドのライン数に設
定される。

【０００８】１ビットメモリ１５０６は、垂直同期信号
の立ち上がりに応答して比較器１５０４の出力を記憶
し、垂直同期信号の次の立ち上がりまでその記憶した値
をフィールド識別信号として出力する。その結果、位相
１５０５と同一のライン数であったフィールドの次の１
フィールドでは、フィールド識別信号はハイレベルとな
り、それ以外のフィールドでは、フィールド識別信号は
ローレベルとなる。フィールド識別信号は、飛び越し走
査時にフィールドを識別するために使用される。

【０００９】図２０（ａ）〜（ｈ）は、タイミング制御
回路の各部の信号の波形を示す。図２０において、縦軸
は信号の論理（オン／オフ）、または、カウンタのカウ
ント値を示し、横軸は時間を示す。

【００１０】図２０（ａ）は、垂直同期信号の波形を示
す。図２０（ｂ）は、水平同期信号の波形を示す。図２
０（ｃ）は、映像クロックの波形を示す。タイミング制
御回路には、垂直同期信号と水平同期信号と映像クロッ
クとが入力される。

【００１１】図２０（ｄ）は、カウンタ１５０１のカウ
ント値を示す。カウンタ１５０１のカウント値は、垂直
同期信号に応答して初期化され、水平同期信号に応答し
て１ずつインクリメントされる。図２０（ｅ）は、カウ
ンタ１５０２のカウント値を示す。カウンタ１５０２の
カウント値は、水平同期信号に応答して初期化され、映
像クロックに応答して１ずつインクリメントされる。カ
ウンタ１５０１のカウント値とカウンタ１５０２のカウ
ント値とがアドレスとしてメモリ１５０３に入力され
る。

【００１２】図２０（ｆ）は、メモリ１５０３から出力
されるメモリ制御信号の波形を示す。図２０（ｆ）に示
す例では、メモリ１５０３に入力されたアドレスに応答
して３つの信号の組をメモリ制御信号として出力してい
る。

【００１３】図２０（ｇ）は、比較器１５０４から出力
される信号の波形を示す。

【００１４】図２０（ｈ）は、１ビットメモリ１５０６
から出力される信号の波形を示す。

【００１５】図２１は、メモリ１５０３のアドレスとそ
のアドレスに格納されるデータとの関係を示す。図２１
に示される例では、メモリ１５０３のアドレスは、９１
０×Ｍ＋Ｎによって表される。ここで、Ｍはカウンタ１
５０１のカウント値を示し、０〜２６１のいずれかの値
をとる。Ｎはカウンタ１５０２のカウント値を示し、０
〜９０９のいずれかの値をとる。メモリ１５０３の各ア
ドレスには３ビットのデータが格納されている。メモリ
１５０３は、アドレスに対応する３ビットのデータをメ
モリ制御信号として出力する。

【００１６】例えば、カウンタ１５０１のカウント値が
３であり、カウンタ１５０２のカウント値が９０８であ
ると仮定する。この場合、メモリ１５０３にはアドレス
９１０×３＋９０８が入力される。その結果、メモリ１
５０３は、アドレス９１０×３＋９０８に対応する３ビ
ットのデータ（０，１，０）をメモリ制御信号として出
力する。

【００１７】

【発明が解決しようとする課題】上述した構成を有する
タイミング制御回路を用いることにより、任意の波形を
有するメモリ制御信号を生成することができる。しか
し、タイミング制御回路は、以下に示す問題点を有して
いる。

【００１８】第１の問題点は、大容量のメモリを必要と
するため、コストが増大する点である。

【００１９】第２の問題点は、フィールド識別信号を生
成するためにカウンタと比較器とを必要とするため、コ
ストが増大する点である。

【００２０】第３の問題点は、水平同期信号および垂直
同期信号の位相を変更できないため、フィールド判別信
号が変化するタイミングやカウンタを初期化するタイミ
ングが同期信号により制約されてしまう点である。

【００２１】本発明の目的は、大容量のメモリを用いな
いことにより、コストを削減したタイミング制御回路を
提供することにある。

【００２２】本発明の他の目的は、ビット数の大きなカ
ウンタと比較器とをフィールド識別に用いないことによ
り、コストを削減したタイミング制御回路を提供するこ
とにある。

【００２３】本発明の他の目的は、水平同期信号および
垂直同期信号の位相を変更できるようにし、柔軟な動作
を可能とするタイミング制御回路を提供することにあ
る。

【００２４】

【課題を解決するための手段】本発明のタイミング制御
回路は、第１同期信号によって初期化され、第２同期信
号をカウントする第１カウンタと、前記第１カウンタの
カウント値が所定の第１範囲内である場合に第１レベル
となり、それ以外の場合に第２レベルとなる信号を出力
する第１比較器と、前記第２同期信号によって初期化さ
れ、第１クロック信号をカウントする第２カウンタと、
前記第２カウンタのカウント値が所定の第２範囲内であ
る場合に第１レベルとなり、それ以外の場合に第２レベ
ルとなる信号を出力する第２比較器と、前記第１比較器
の出力と前記第２比較器の出力とを合成することによ
り、第１タイミング制御信号を生成する第１合成回路と
を備えており、これにより、上記目的が達成される。

【００２５】前記第１同期信号は垂直同期信号であり、
前記第２同期信号は水平同期信号であってもよい。

【００２６】前記タイミング制御回路は、第３同期信号
によって初期化され、第４同期信号をカウントする第３
カウンタと、前記第３カウンタのカウント値が所定の第
３範囲内である場合に第１レベルとなり、それ以外の場
合に第２レベルとなる信号を出力する第３比較器と、前
記第４同期信号によって初期化され、第２クロック信号
をカウントする第４カウンタと、前記第４カウンタのカ
ウント値が所定の第４範囲内である場合に第１レベルと
なり、それ以外の場合に第２レベルとなる信号を出力す
る第４比較器と、前記第３比較器の出力と前記第４比較
器の出力とを合成することにより、第２タイミング制御
信号を生成する第２合成回路とをさらに備えてもよい。

【００２７】前記タイミング制御回路は、選択信号に応
じて、複数の第１同期信号のうちの１つを選択する第１
選択回路と、前記選択信号に応じて、複数の第２同期信
号のうちの１つを選択する第２選択回路と、前記選択信
号に応じて、複数の第１クロック信号のうちの１つを選
択する第３選択回路とをさらに備え、前記第１選択回路
の出力は、前記第１同期信号として前記第１カウンタに
入力され、前記第２選択回路の出力は、前記第２同期信
号として前記第１カウンタと前記第２カウンタとに入力
され、前記第３選択回路の出力は、前記第１クロック信
号として前記第２カウンタに入力されてもよい。

【００２８】本発明の他のタイミング制御回路は、同期
信号によって初期化され、クロック信号をカウントする
第１カウンタと、前記第１カウンタのカウント値が所定
の範囲内である場合に第１レベルとなり、それ以外の場
合に第２レベルとなる信号を出力する比較器と、前記比
較器から出力される信号が前記第１レベルから前記第２
レベルに変化することに応答して初期化され、前記クロ
ック信号をカウントする第２カウンタと、前記第２カウ
ンタのカウント値を演算する演算回路と、前記比較器の
出力と前記演算回路の出力とを合成することにより、タ
イミング制御信号を生成する合成回路とを備えており、
これにより、上記目的が達成される。

【００２９】本発明の他のタイミング制御回路は、垂直
同期信号によって初期化され、水平同期信号に応答して
第１の値と第２の値とを交互に出力する第１メモリと、
前記垂直同期信号に応答して、前記第１メモリの出力を
記憶する第２メモリとを備え、前記第２メモリの出力に
より、１垂直走査期間のライン数が奇数であるか偶数で
あるかを判別する。これにより、上記目的が達成され
る。

【００３０】本発明の他のタイミング制御回路は、第１
同期信号によって初期化され、クロック信号をカウント
するカウンタと、前記カウンタのカウント値が所定の値
に等しい場合に第１レベルとなり、それ以外の場合に第
２レベルとなる信号を出力する比較器とを備え、前記比
較器の出力を第２同期信号として出力する。これによ
り、上記目的が達成される。

【００３１】前記第１同期信号は水平同期信号であって
もよい。

【００３２】前記所定の値は、所定の第１の位相＋ｎ×
所定の第２の位相によって表され、ｎは０以上の整数で
あってもよい。

【００３３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００３４】（実施の形態１）図１は、本発明の実施の
形態１のタイミング制御回路の構成を示す。タイミング
制御回路は、垂直同期信号と水平同期信号と映像クロッ
クとに同期して、タイミング制御信号を生成する。

【００３５】図１に示されるように、タイミング制御回
路は、１０ビットカウンタ１０１と、１１ビットカウン
タ１０２と、比較器１０３と、位相１０４、１０５と、
比較器１０６と、位相１０７、１０８と、ゲート回路１
０９とを含んでいる。

【００３６】１０ビットカウンタ１０１は、垂直同期信
号によって初期化され水平同期信号をカウントする。す
なわち、１０ビットカウンタ１０１は、１垂直期間に含
まれる１水平期間の数をカウントする。１垂直期間は、
垂直同期信号のある立ち上がりから次の立ち上がりまで
の期間である。１水平期間は、水平同期信号のある立ち
上がりから次の立ち上がりまでの期間である。

【００３７】１１ビットカウンタ１０２は、水平同期信
号によって初期化され映像クロックをカウントする。す
なわち、１１ビットカウンタ１０２は、１水平期間に含
まれる映像クロックの周期の数をカウントする。映像ク
ロックの周期は、映像クロックのある立ち上がりから次
の立ち上がりまでの期間である。

【００３８】比較器１０３は、カウンタ１０１のカウン
ト値と位相１０４、１０５とを比較する。位相１０４は
所定の下限値であり、位相１０５は所定の上限値であ
る。比較器１０３は、カウンタ１０１のカウント値が位
相１０４以上であり、かつ、位相１０５以下である場合
にはハイレベルの信号を出力し、それ以外の場合にはロ
ーレベルの信号を出力する。比較器１０３から出力され
る信号は、ゲート回路１０９に入力される。

【００３９】比較器１０６は、カウンタ１０２のカウン
ト値と位相１０７、１０８とを比較する。位相１０７は
所定の下限値であり、位相１０８は所定の上限値であ
る。比較器１０６は、カウンタ１０２のカウント値が位
相１０７以上であり、かつ、位相１０８以下である場合
にはハイレベルの信号を出力し、それ以外の場合にはロ
ーレベルの信号を出力する。比較器１０６から出力され
る信号は、ゲート回路１０９に入力される。

【００４０】ゲート回路１０９は、比較器１０３から出
力される信号と比較器１０６から出力される信号とに対
して論理積演算を行い、その結果をタイミング制御信号
として出力する。なお、比較器１０３から出力される信
号と比較器１０６から出力される信号とに対して行われ
る演算は、論理積演算に限定されない。比較器１０３か
ら出力される信号と比較器１０６から出力される信号と
に対して論理積演算以外の論理演算を含む任意の合成演
算を行うことも本発明の範囲内である。

【００４１】このように、比較器１０３は、１垂直期間
のうち所定の第１期間だけハイレベルとなる信号を生成
する。その所定の第１期間は、位相１０４と位相１０５
とによって規定される。比較器１０６は、１水平期間の
うち所定の第２期間だけハイレベルとなる信号を生成す
る。その所定の第２期間は、位相１０７と位相１０８と
によって規定される。比較器１０３から出力される信号
と比較器１０６から出力される信号とを任意の方法で合
成することにより、タイミング制御信号が得られる。こ
れにより、大容量のメモリを用いることなく、タイミン
グ制御信号を生成することができる。その結果、タイミ
ング制御回路のコストが削減される。

【００４２】図２（ａ）〜（ｈ）は、図１のタイミング
制御回路の各部の信号の波形を示す。図２において、縦
軸は信号の論理（オン／オフ）、または、カウンタのカ
ウント値を示し、横軸は時間を示す。ここで、位相１０
４は６４に設定されており、位相１０５は１５９に設定
されていると仮定する。また、位相１０７は５７６に設
定されており、位相１０８は７０３に設定されていると
仮定する。なお、位相１０４、１０５、１０７および１
０８の値は一例を示すものであり、これらの値に限定さ
れるものではない。

【００４３】図２（ａ）は、垂直同期信号の波形を示
す。図２（ｂ）は、水平同期信号の波形を示す。図２
（ｃ）は、映像クロックの波形を示す。タイミング制御
回路には、垂直同期信号と水平同期信号と映像クロック
とが入力される。

【００４４】図２（ｄ）は、カウンタ１０１のカウント
値を示す。カウンタ１０１のカウント値は、垂直同期信
号に応答して初期化され、水平同期信号に応答して１ず
つインクリメントされる。カウンタ１０１のカウント値
は、比較器１０３に出力される。

【００４５】図２（ｅ）は、カウンタ１０２のカウント
値を示す。カウンタ１０２のカウント値は、水平同期信
号に応答して初期化され、映像クロックに応答して１ず
つインクリメントされる。カウンタ１０２のカウント値
は、比較器１０６に出力される。

【００４６】図２（ｆ）は、比較器１０３から出力され
る信号の波形を示す。比較器１０３から出力される信号
は、カウンタ１０１のカウント値が６４以上１５９以下
の期間ではハイレベルとなり、それ以外の期間ではロー
レベルとなる。

【００４７】図２（ｇ）は、比較器１０６から出力され
る信号の波形を示す。比較器１０６から出力される信号
は、カウンタ１０２のカウント値が５７６以上７０３以
下の期間ではハイレベルとなり、それ以外の期間ではロ
ーレベルとなる。

【００４８】図２（ｈ）は、ゲート回路１０９から出力
される信号の波形を示す。

【００４９】なお、垂直同期信号、水平同期信号および
映像クロックの波形は図２（ａ）、（ｂ）および（ｃ）
に示されるものに限定されない。１垂直期間に含まれる
１水平期間の数と、１水平期間に含まれる映像クロック
の周期の数とがカウントされる限り、垂直同期信号、水
平同期信号および映像クロックは任意の波形を有し得
る。

【００５０】また、カウンタ１０１のビット数は１０に
限定されない。カウンタ１０２のビット数は１１に限定
されない。

【００５１】図３は、図１のタイミング制御回路によっ
て生成されるタイミング制御信号を利用する回路の一例
を示す。図３の回路は、順次走査のＮＴＳＣ信号の小画
面合成を行なう回路の一部である。ここで、順次走査の
ＮＴＳＣ信号は、１水平期間（１ライン）が９１０画
素、１垂直期間（１フレーム）が５２５ラインで構成さ
れ、１秒間に約６０フレームの映像信号である。

【００５２】図３において、セレクタ２０１は、選択信
号Ｓ２０４に応じて、親画面となる第１のＮＴＳＣ入力
映像信号Ｓ２０１（図４（ａ）参照）と子画面となる第
２のＮＴＳＣ入力映像信号Ｓ２０２（図４（ｂ）参照）
とのうち一方を選択することにより、第３のＮＴＳＣ映
像信号Ｓ２０３（図４（ｃ）参照）を生成する。図１の
タイミング制御回路は、例えば、図３の選択信号Ｓ２０
４を生成するために使用される。

【００５３】（実施の形態２）図５は、本発明の実施の
形態２のタイミング制御回路の構成を示す。タイミング
制御回路は、水平同期信号と映像クロックとに同期し
て、タイミング制御信号を生成する。

【００５４】図５に示されるように、タイミング制御回
路は、１１ビットカウンタ１０２と、比較器１０６と、
位相１０７、１０８と、４ビットカウンタ３０１と、ゲ
ート回路３０２、３０３とを含んでいる。図１に示され
る構成要素と同一の構成要素には同一の参照番号を付
し、ここではその説明を省略する。

【００５５】４ビットカウンタ３０１は、比較器１０６
から出力される信号がハイレベルからローレベルに変化
したことに応答して初期化され映像クロックをカウント
する。

【００５６】ゲート回路３０２は、カウンタ３０１のカ
ウント値に所定の論理演算を行い、その結果をゲート回
路３０３に出力する。本実施の形態では、ゲート回路３
０２は、カウンタ３０１のカウント値の最下位ビットが
ローレベルの場合のみハイレベルとなる信号をゲート回
路３０３に出力する。ただし、ゲート回路３０２によっ
て行われる演算がこのような演算に限定されるわけでは
ない。

【００５７】ゲート回路３０３は、比較器１０６から出
力される信号とゲート回路３０２から出力される信号と
に対して論理積演算を行い、その結果をタイミング制御
信号として出力する。なお、比較器１０６から出力され
る信号とゲート回路３０２から出力される信号とに対し
て行われる演算は、論理積演算に限定されない。比較器
１０６から出力される信号とゲート回路３０２から出力
される信号とに対して論理積演算以外の論理演算を含む
任意の合成演算を行うことも本発明の範囲内である。

【００５８】このように、大容量のメモリを用いること
なく、タイミング制御信号を生成することができる。そ
の結果、タイミング制御回路のコストが削減される。

【００５９】図６（ａ）〜（ｇ）は、図５のタイミング
制御回路の各部の信号の波形を示す。図６において、縦
軸は信号の論理（オン／オフ）、または、カウンタのカ
ウント値を示し、横軸は時間を示す。ここで、１水平期
間は９１０映像クロックであり、位相１０７は４に設定
されており、位相１０８は９０３に設定されていると仮
定する。なお、位相１０７および１０８の値は一例を示
すものであり、これらの値に限定されるものではない。

【００６０】図６（ａ）は、水平同期信号の波形を示
す。図６（ｂ）は、映像クロックの波形を示す。タイミ
ング制御回路には、水平同期信号と映像クロックとが入
力される。

【００６１】図６（ｃ）は、カウンタ１０２のカウント
値を示す。カウンタ１０２のカウント値は、水平同期信
号に応答して初期化され、映像クロックに応答して１ず
つインクリメントされる。カウンタ１０２のカウント値
は、比較器１０６に出力される。

【００６２】図６（ｄ）は、カウンタ３０１のカウント
値を示す。カウンタ３０１のカウント値は、比較器１０
６から出力される信号のハイレベルからローレベルへの
変化に応答して初期化され、映像クロックに応答して１
ずつインクリメントされる。カウンタ３０１のカウント
値は、ゲート回路３０２に出力される。この例では、カ
ウンタ１０２のカウント値が９０３から９０４に変化す
る点で比較器１０６から出力される信号がハイレベルか
らローレベルに変化する。従って、カウンタ１０２のカ
ウント値が９０３から９０４に変化する点でカウンタ３
０１のカウント値は０に初期化される。

【００６３】図６（ｅ）は、比較器１０６から出力され
る信号の波形を示す。比較器１０６から出力される信号
は、カウンタ１０２のカウント値が４以上９０３以下の
期間ではハイレベルとなり、それ以外の期間ではローレ
ベルとなる。

【００６４】図６（ｆ）は、ゲート回路３０２から出力
される信号の波形を示す。ゲート回路３０２は、カウン
タ３０１のカウント値の最下位ビットがローである場合
（すなわち、カウンタ１０２のカウント値が９０４、９
０６、９０８、０、２、・・・である場合）にハイレベ
ルとなり、それ以外の場合にはローレベルとなる信号を
出力する。

【００６５】図６（ｇ）は、ゲート回路３０３から出力
される信号の波形を示す。

【００６６】なお、水平同期信号および映像クロックの
波形は図６（ａ）および（ｂ）に示されるものに限定さ
れない。１水平期間に含まれる映像クロックの周期の数
がカウントされる限り、水平同期信号および映像クロッ
クは任意の波形を有し得る。

【００６７】また、カウンタ１０２のビット数は１１に
限定されない。カウンタ３０１のビット数は４に限定さ
れない。

【００６８】（実施の形態３）図７は、本発明の実施の
形態３のタイミング制御回路の構成を示す。タイミング
制御回路は、垂直同期信号１と水平同期信号１と映像ク
ロック１とに同期して、タイミング制御信号１を生成
し、垂直同期信号２と水平同期信号２と映像クロック２
とに同期して、タイミング制御信号２を生成する。

【００６９】図７のタイミング制御回路は、タイミング
制御信号１を生成する回路と、タイミング制御信号２を
生成する回路とを含む。いずれの回路の構成も、図１の
タイミング制御回路の構成と同様である。従って、ここ
では、詳しい説明を省略する。

【００７０】図８（ａ）〜（ｐ）は、図７のタイミング
制御回路の各部の信号の波形を示す。図８において、縦
軸は信号の論理（オン／オフ）、または、カウンタのカ
ウント値を示し、横軸は時間を示す。ここで、位相１０
４、１０５、１０７および１０８は、それぞれ、６４、
１５９、５７６および７０３に設定されていると仮定す
る。また、位相５０４、５０５、５０７および５０８
は、それぞれ、０、９５、０、１２７に設定されている
と仮定する。なお、位相１０４、１０５、１０７および
１０８の値と位相５０４、５０５、５０７および５０８
の値とは一例を示すものであり、これらの値に限定され
るものではない。

【００７１】図８（ａ）は、垂直同期信号１の波形を示
す。図８（ｂ）は、水平同期信号１の波形を示す。図８
（ｃ）は、映像クロック１の波形を示す。タイミング制
御回路には、垂直同期信号１と水平同期信号１と映像ク
ロック１とが入力される。

【００７２】図８（ｄ）は、カウンタ１０１のカウント
値を示す。カウンタ１０１のカウント値は、垂直同期信
号１に応答して初期化され、水平同期信号１に応答して
１ずつインクリメントされる。カウンタ１０１のカウン
ト値は、比較器１０３に出力される。

【００７３】図８（ｅ）は、カウンタ１０２のカウント
値を示す。カウンタ１０２のカウント値は、水平同期信
号１に応答して初期化され、映像クロック１に応答して
１ずつインクリメントされる。カウンタ１０２のカウン
ト値は、比較器１０６に出力される。

【００７４】図８（ｆ）は、比較器１０３から出力され
る信号の波形を示す。比較器１０３から出力される信号
は、カウンタ１０１のカウント値が６４以上１５９以下
の期間ではハイレベルとなり、それ以外の期間ではロー
レベルとなる。

【００７５】図８（ｇ）は、比較器１０６から出力され
る信号の波形を示す。比較器１０６から出力される信号
は、カウンタ１０２のカウント値が５７６以上７０３以
下の期間ではハイレベルとなり、それ以外の期間ではロ
ーレベルとなる。

【００７６】図８（ｈ）は、ゲート回路１０９から出力
される信号の波形を示す。ゲート回路１０９から出力さ
れる信号は、タイミング制御信号１としてタイミング制
御回路から出力される。

【００７７】図８（ｉ）は、垂直同期信号２の波形を示
す。図８（ｊ）は、水平同期信号２の波形を示す。図８
（ｋ）は、映像クロック２の波形を示す。タイミング制
御回路には、垂直同期信号２と水平同期信号２と映像ク
ロック２とが入力される。

【００７８】図８（ｌ）は、カウンタ５０１のカウント
値を示す。カウンタ５０１のカウント値は、垂直同期信
号２に応答して初期化され、水平同期信号２に応答して
１ずつインクリメントされる。カウンタ５０１のカウン
ト値は、比較器５０３に出力される。

【００７９】図８（ｍ）は、カウンタ５０２のカウント
値を示す。カウンタ５０２のカウント値は、水平同期信
号２に応答して初期化され、映像クロック２に応答して
１ずつインクリメントされる。カウンタ５０２のカウン
ト値は、比較器５０６に出力される。

【００８０】図８（ｎ）は、比較器５０３から出力され
る信号の波形を示す。比較器５０３から出力される信号
は、カウンタ５０１のカウント値が０以上９５以下の期
間ではハイレベルとなり、それ以外の期間ではローレベ
ルとなる。

【００８１】図８（ｏ）は、比較器５０６から出力され
る信号の波形を示す。比較器５０６から出力される信号
は、カウンタ５０２のカウント値が０以上１２７以下の
期間ではハイレベルとなり、それ以外の期間ではローレ
ベルとなる。

【００８２】図８（ｐ）は、ゲート回路５０９から出力
される信号の波形を示す。ゲート回路５０９から出力さ
れる信号は、タイミング制御信号２としてタイミング制
御回路から出力される。

【００８３】なお、垂直同期信号１、水平同期信号１お
よび映像クロック１の波形は図８（ａ）、（ｂ）および
（ｃ）に示されるものに限定されない。１垂直期間に含
まれる１水平期間の数と、１水平期間に含まれる映像ク
ロックの周期の数とがカウントされる限り、垂直同期信
号１、水平同期信号１および映像クロック１は任意の波
形を有し得る。垂直同期信号２、水平同期信号２および
映像クロック２についても同様である。

【００８４】また、カウンタ１０１およびカウンタ５０
１のビット数は１０に限定されない。カウンタ１０２お
よびカウンタ５０２のビット数は１１に限定されない。

【００８５】図９は、図７のタイミング制御回路によっ
て生成されるタイミング制御信号１およびタイミング制
御信号２を利用する回路の一例を示す。図９の回路は、
順次走査のＮＴＳＣ信号の非同期信号の小画面合成を行
なう回路の一部である。ここで、順次走査のＮＴＳＣ信
号は、１水平期間（１ライン）が９１０画素、１垂直期
間（１フレーム）が５２５ラインで構成され、１秒間に
約６０フレームの映像信号である。

【００８６】図９において、セレクタ６０１は、選択信
号Ｓ６０４に応じて、親画面となる第１のＮＴＳＣ入力
映像信号Ｓ６０１（図１０（ａ）参照）と子画面となる
第２のＮＴＳＣ映像信号Ｓ６０６（図１０（ｂ）参照）
とのうち一方を選択することにより、第３のＮＴＳＣ映
像信号Ｓ６０３（図１０（ｃ）参照）を生成する。

【００８７】フレームメモリ６０２は、第２のＮＴＳＣ
入力映像信号Ｓ６０２を蓄積して、蓄積された信号を第
２のＮＴＳＣ映像信号Ｓ６０６としてセレクタ６０１に
出力する。フレームメモリ６０２に第２のＮＴＳＣ入力
映像信号Ｓ６０２を書き込むタイミングは、書き込み信
号Ｓ６０５によって規定される。フレームメモリ６０２
から第２のＮＴＳＣ映像信号Ｓ６０６を読み出すタイミ
ングは、読み出し信号によって規定される。書き込み信
号Ｓ６０５と読み出し信号とは互いに非同期である。読
み出し信号は、選択信号Ｓ６０４と兼用される。

【００８８】図７のタイミング制御回路によって生成さ
れるタイミング制御信号１は、例えば、読み出し信号、
兼、選択信号Ｓ６０４として使用され得る。また、図７
のタイミング制御回路によって生成されるタイミング制
御信号２は、例えば、書き込み信号Ｓ６０５として使用
され得る。

【００８９】このようにして、互いに非同期である２つ
の入力信号Ｓ６０１とＳ６０２とを信号Ｓ６０１の同期
に合わせて小画面合成を行うためのタイミング制御信号
を生成することが可能である。また、大容量のメモリを
用いることなく、タイミング制御信号を生成することが
できる。その結果、タイミング制御回路のコストが削減
される。

【００９０】（実施の形態４）図１１は、本発明の実施
の形態４のタイミング制御回路の構成を示す。図１１の
タイミング制御回路は、図１のタイミング制御回路の構
成に加えて、選択回路７０１と、選択回路７０２と、選
択回路７０３とを含んでいる。図１に示される構成要素
と同一の構成要素には同一の参照番号を付し、ここでは
その説明を省略する。

【００９１】選択回路７０１は、同期選択信号がハイレ
ベルの場合には垂直同期信号２を選択し、同期選択信号
がローレベルの場合には垂直同期信号１を選択する。選
択回路７０１によって選択された垂直同期信号がカウン
タ１０１に入力される。

【００９２】選択回路７０２は、同期選択信号がハイレ
ベルの場合には水平同期信号２を選択し、同期選択信号
がローレベルの場合には水平同期信号１を選択する。選
択回路７０２によって選択された水平同期信号がカウン
タ１０１とカウンタ１０２に入力される。

【００９３】選択回路７０３は、同期選択信号がハイレ
ベルの場合には映像クロック２を選択し、同期選択信号
がローレベルの場合には映像クロック１を選択する。選
択回路７０３によって選択された映像クロックがカウン
タ１０２に入力される。

【００９４】図１２（ａ）〜（ｐ）は、図１１のタイミ
ング制御回路の各部の信号の波形を示す。図１２におい
て、縦軸は信号の論理（オン／オフ）、または、カウン
タのカウント値を示し、横軸は時間を示す。図１２にお
いて、垂直同期信号１、水平同期信号１および映像クロ
ック１に関して、１垂直期間は２６２ラインであり、１
水平期間は９１０映像クロックである。また、垂直同期
信号２、水平同期信号２および映像クロック２に関し
て、１垂直期間は２６０ラインであり、１水平期間は９
１４映像クロックである。ここで、位相１０４、１０
５、１０７および１０８は、それぞれ、２、２５９、
２、９０８に設定されていると仮定する。なお、位相１
０４、１０５、１０７および１０８の値は一例を示すも
のであり、これらの値に限定されるものではない。

【００９５】同期選択信号がローレベルである場合に
は、比較器１０３の出力は、図１２（ｆ）に示されるよ
うに、カウンタ１０１のカウント値が２以上かつ２５９
以下の期間ではハイレベルとなり、それ以外の期間では
ローレベルとなる。また、比較器１０６の出力は、図１
２（ｇ）に示されるように、カウンタ１０２のカウント
値が２以上かつ９０８以下の期間ではハイレベルとな
り、それ以外の期間ではローレベルとなる。ゲート回路
１０９は、比較器１０３の出力と比較器１０６の出力と
に対して論理積演算を行う。その結果、図１２（ｈ）に
示す信号がゲート回路１０９から出力される。ただし、
ゲート回路１０９の論理は論理積のみに限定されるもの
ではない。

【００９６】同期選択信号がハイレベルである場合に
は、比較器１０３の出力は、図１２（ｎ）に示されるよ
うに、カウンタ１０１のカウント値が２以上かつ２５９
以下の期間ではハイレベルとなり、それ以外の期間では
ローレベルとなる。また、比較器１０６の出力は、図１
２（ｏ）に示されるように、カウンタ１０２のカウント
値が２以上かつ９０８以下の期間ではハイレベルとな
り、それ以外の期間ではローレベルとなる。ゲート回路
１０９は、比較器１０３の出力と比較器１０６の出力と
に対して論理積演算を行う。その結果、図１２（ｐ）に
示す信号がゲート回路１０９から出力される。ただし、
ゲート回路１０９の論理は論理積のみに限定されるもの
ではない。

【００９７】同期選択信号がハイレベル、ローレベルい
ずれの場合もゲート回路１０９から出力される信号は、
タイミング制御信号として使用され得る。

【００９８】このように、タイミング制御回路に選択回
路７０１、７０２および７０３を追加することにより、
２系統の同期信号に対して、各々に対応したタイミング
制御信号を生成することが可能となる。これにより、選
択回路を追加するだけで２系統の同期信号に対してタイ
ミング制御回路を共用することができる。このことは、
タイミング制御回路のコストを削減する。

【００９９】なお、垂直同期信号１、水平同期信号１お
よび映像クロック１の波形は図１２（ａ）、（ｂ）およ
び（ｃ）に示されるものに限定されない。１垂直期間に
含まれる１水平同期期間の数と、１水平期間に含まれる
映像クロックの周期の数とがカウントされる限り、垂直
同期信号１、水平同期信号１および映像クロック１は任
意の波形を有し得る。垂直同期信号２、水平同期信号２
および映像クロック２についても同様である。

【０１００】また、カウンタ１０１のビット数は１０に
限定されない。カウンタ１０２のビット数は１１に限定
されない。さらに、選択回路７０１、７０２および７０
３のそれぞれにおいて３以上の同期信号のうちの１つを
選択するようにしてもよい。

【０１０１】（実施の形態５）図１３は、本発明の実施
の形態５のタイミング制御回路の構成を示す。タイミン
グ制御回路は、垂直同期信号と水平同期信号とに同期し
て、フィールド識別信号を生成する。

【０１０２】図１３に示されるように、タイミング制御
回路は、１ビットカウンタ９０１と、１ビットメモリ９
０２とを含んでいる。

【０１０３】１ビットカウンタ９０１は、垂直同期信号
によって初期化され水平同期信号に応答してハイレベル
とローレベルとを交互に繰り返す信号を出力する。

【０１０４】１ビットメモリ９０２は、垂直同期信号が
ローレベルからハイレベルに変化することに応答して、
カウンタ９０１の出力を記憶し、垂直同期信号が次にロ
ーレベルからハイレベルに変化するまでその出力を記憶
し出力し続ける。１ビットメモリ９０２の出力は、フィ
ールド識別信号として使用される。

【０１０５】図１４（ａ）〜（ｄ）は、図１３のタイミ
ング制御回路の各部の信号の波形を示す。図１４におい
て、縦軸は信号の論理（オン／オフ）、または、カウン
タのカウント値を示し、横軸は時間を示す。図１４にお
いて、垂直同期信号、水平同期信号に関して、１垂直期
間は２６２ラインと２６３ラインを交互に繰り返す。１
ビットカウンタ９０１は垂直同期信号によって初期化さ
れ、水平同期信号によってその出力が反転する。従っ
て、１垂直期間のライン数が奇数であった場合には、連
続する次の１垂直期間の間、１ビットメモリ９０２はロ
ーレベルを記憶し、その出力もローレベルとなる（図１
４（ｄ））。同様に、１垂直期間のライン数が偶数であ
った場合には、連続する次の１垂直期間の間、１ビット
メモリ９０２はハイレベルを記憶し、その出力もハイレ
ベルとなる（図１４（ｄ））。

【０１０６】このように、フィールド識別信号を生成す
るのにビット数の大きいカウンタと比較器が必要とされ
ない。これにより、タイミング制御回路のコストを削滅
することができる。

【０１０７】なお、図１４（ａ）に示す垂直同期信号、
図１４（ｂ）に示す水平同期信号の波形は一例である。

【０１０８】（実施の形態６）図１５は、本発明の実施
の形態６のタイミング制御回路の構成を示す。タイミン
グ制御回路は、水平同期信号１と映像クロックとに同期
して、水平同期信号２を生成する。

【０１０９】図１５に示されるように、タイミング制御
回路は、１１ビットカウンタ１１０１と、比較器１１０
２と、位相１１０３とを含んでいる。

【０１１０】１１ビットカウンタ１１０１は、水平同期
信号１によって初期化され映像クロックをカウントす
る。

【０１１１】比較器１１０２は、カウンタ１１０１のカ
ウント値と位相１１０３とを比較し、カウンタ１１０１
のカウント値と位相１１０３とが等しい場合にハイレベ
ルとなり、それ以外の場合にローレベルとなる信号を出
力する。

【０１１２】図１６（ａ）〜（ｄ）は、図１５のタイミ
ング制御回路の各部の信号の波形を示す。図１６におい
て、縦軸は信号の論理（オン／オフ）、または、カウン
タのカウント値を示し、横軸は時間を示す。図１６にお
いて、水平同期信号１、映像クロックに関して、１水平
期間は９１０映像クロックである。位相１１０３は８に
設定されていると仮定する。なお、位相１１０３の値は
一例を示すものであり、この値に限定されるものではな
い。

【０１１３】カウンタ１１０１は、図１６（ａ）の水平
同期信号１によって初期化され、図１６（ｂ）の映像ク
ロックをカウントする。カウンタ１１０１のカウント値
が８となった時点で、カウンタ１１０１のカウント値と
位相１１０３とが等しくなるため、比較器１１０２の出
力がハイレベルとなる。比較器１１０２の出力は、水平
同期信号２（図１６（ｄ））として出力される。

【０１１４】このように、図１５のタイミング制御回路
によれば、水平同期信号の位相を任意に変更することが
可能となる。その結果、フィールド識別信号が変化する
タイミングやカウンタを初期化するタイミングを柔軟に
設定することが可能となる。

【０１１５】なお、図１６（ａ）に示す水平同期信号
１、図１６（ｂ）に示す映像クロックの波形は一例であ
る。また、カウンタ１１０１のビット数は１１に限定さ
れない。

【０１１６】（実施の形態７）図１７は、本発明の実施
の形態７のタイミング制御回路の構成を示す。タイミン
グ制御回路は、水平同期信号１と映像クロックとに同期
して、水平同期信号２を生成する。

【０１１７】図１７に示されるように、タイミング制御
回路は、１１ビットカウンタ１１０１と、比較器１３０
１と、位相１３０２、１３０３とを含んでいる。

【０１１８】１１ビットカウンタ１１０１は、水平同期
信号１によって初期化され映像クロックをカウントす
る。

【０１１９】比較器１３０１は、カウンタ１１０１のカ
ウント値が（位相１３０２＋ｎ×位相１３０３）（ｎ＝
０，１，２，３，．．．．）に等しい場合にはハイレベ
ルの信号を出力し、それ以外の場合にはローレベルの信
号を出力する。

【０１２０】図１８（ａ）〜（ｄ）は、図１７のタイミ
ング制御回路の各部の信号の波形を示す。図１８におい
て、縦軸は信号の論理（オン／オフ）、または、カウン
タのカウント値を示し、横軸は時間を示す。図１８にお
いて、水平同期信号１、映像クロックに関して、１水平
期間は９１０映像クロックである。位相１３０２は８に
設定されており、位相１３０３は４５５に設定されてい
ると仮定する。なお、位相１１０３、１３０３の値は一
例を示すものであり、これらの値に限定されるものでは
ないカウンタ１１０１は、図１８（ａ）の水平同期信号
１によって初期化され、図１８（ｂ）の映像クロックを
カウントする。カウンタ１１０１のカウント値が８とな
った時点で、カウンタ１１０１のカウント値と（位相１
３０２＋０×位相１３０３）とが等しくなるため、比較
器１３０１の出力がハイレベルとなる。さらに、カウン
タ１１０１のカウント値が４６３となった時点で、カウ
ンタ１１０１のカウント値と（位相１３０２＋１×位相
１３０３）とが等しくなるため、比較器１３０１の出力
がハイレベルとなる。比較器１３０１の出力は、水平同
期信号２（図１８（ｄ））として出力される。

【０１２１】このように、図１７のタイミング制御回路
によれば、水平同期信号の位相を任意に変更することが
可能となり、さらに、水平同期信号１の２倍の周波数の
水平同期信号２を得ることが可能となる。その結果、カ
ウンタを初期化するタイミングを柔軟に設定することが
可能となり、さらに、入力される水平同期信号のｎ倍
（ｎ＝１，２，３，．．．．．）の周波数を有する水平
同期信号を得ることができる。

【０１２２】なお、図１８（ａ）に示す水平同期信号
１、図１８（ｂ）に示す映像クロックの波形は一例であ
る。また、カウンタ１１０１のビット数は１１に限定さ
れない。

【０１２３】

【発明の効果】請求項１に記載の発明によれば、カウン
タと比較器とを組み合わせることにより、大容量のメモ
リを用いることなく、タイミング制御信号を生成するタ
イミング制御回路を提供することができる。これによ
り、タイミング制御回路のコストを低減することができ
る。

【０１２４】請求項３に記載の発明によれば、第１タイ
ミング制御信号と第２タイミング制御信号とを独立に生
成することができる。これにより、非同期の第１タイミ
ング制御信号と第２タイミング制御信号とを生成するこ
とが可能となる。その結果、非同期信号のメモリヘの書
き込み読みだし制御が可能となり、より柔軟なタイミン
グ制御ができるという効果がある。

【０１２５】請求項４に記載の発明によれば、第１から
第３選択回路を設けることにより、複数の系統の同期信
号に対して、単一のタイミング制御回路を共通に使用す
ることを可能にする。これにより、タイミング制御回路
のコストを低減することができる。

【０１２６】請求項５に記載の発明によれば、カウンタ
と比較器とを組み合わせることにより、大容量のメモリ
を用いることなく、タイミング制御信号を生成するタイ
ミング制御回路を提供することができる。これにより、
タイミング制御回路のコストを低減することができる。

【０１２７】請求項６に記載の発明によれば、ビット数
の大きなカウンタと比較器とを用いることなく、簡単な
構成の第１メモリと第２メモリとを用いてフィールド識
別を行うことが可能である。これにより、タイミング制
御回路のコストを低減することができる。

【０１２８】請求項７に記載の発明によれば、第１同期
信号の位相を任意に変更することが可能である。第２同
期信号が位相を変更した後の同期信号である。これによ
り、フィールド識別信号が変化するタイミングやカウン
タを初期化するタイミングを柔軟に設定することが可能
となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のタイミング制御回路の
構成を示す図である。

【図２】（ａ）〜（ｈ）はタイミング制御回路の各部の
信号の波形を示す図である。

【図３】タイミング制御信号を利用する回路の一例を示
す図である。

【図４】（ａ）〜（ｃ）は映像信号の合成を説明するた
めの図である。

【図５】本発明の実施の形態２のタイミング制御回路の
構成を示す図である。

【図６】（ａ）〜（ｇ）はタイミング制御回路の各部の
信号の波形を示す図である。

【図７】本発明の実施の形態３のタイミング制御回路の
構成を示す図である。

【図８】（ａ）〜（ｐ）はタイミング制御回路の各部の
信号の波形を示す図である。

【図９】タイミング制御信号１およびタイミング制御信
号２を利用する回路の一例を示す図である。

【図１０】（ａ）〜（ｃ）は映像信号の合成を説明する
ための図である。

【図１１】本発明の実施の形態４のタイミング制御回路
の構成を示す図である。

【図１２】（ａ）〜（ｐ）はタイミング制御回路の各部
の信号の波形を示す図である。

【図１３】本発明の実施の形態５のタイミング制御回路
の構成を示す図である。

【図１４】（ａ）〜（ｄ）はタイミング制御回路の各部
の信号の波形を示す図である。

【図１５】本発明の実施の形態６のタイミング制御回路
の構成を示す図である。

【図１６】（ａ）〜（ｄ）はタイミング制御回路の各部
の信号の波形を示す図である。

【図１７】本発明の実施の形態７のタイミング制御回路
の構成を示す図である。

【図１８】（ａ）〜（ｄ）はタイミング制御回路の各部
の信号の波形を示す図である。

【図１９】映像信号処理プロセッサの従来のタイミング
制御回路の構成を示す図である。

【図２０】（ａ）〜（ｈ）はタイミング制御回路の各部
の信号の波形を示す図である。

【図２１】メモリ１５０３のアドレスとそのアドレスに
格納されるデータとの関係を示す図である。

【符号の説明】

１０１ １０ビットカウンタ １０２ １１ビットカウンタ １０３ 比較器 １０４、１０５ 位相 １０６ 比較器 １０７、１０８ 位相 １０９ ゲート回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三木 陽一郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 二宮 和貴 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 谷 匡弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 寒川 賢太 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮口 裕 東京都港区北青山３丁目６番12号 青山富 士ビル 日本テキサス・インスツルメンツ 株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第１同期信号によって初期化され、第２
   同期信号をカウントする第１カウンタと、 前記第１カウンタのカウント値が所定の第１範囲内であ
   る場合に第１レベルとなり、それ以外の場合に第２レベ
   ルとなる信号を出力する第１比較器と、 前記第２同期信号によって初期化され、第１クロック信
   号をカウントする第２カウンタと、 前記第２カウンタのカウント値が所定の第２範囲内であ
   る場合に第１レベルとなり、それ以外の場合に第２レベ
   ルとなる信号を出力する第２比較器と、 前記第１比較器の出力と前記第２比較器の出力とを合成
   することにより、第１タイミング制御信号を生成する第
   １合成回路とを備えたタイミング制御回路。
2. 【請求項２】 前記第１同期信号は垂直同期信号であ
   り、前記第２同期信号は水平同期信号である、請求項１
   に記載のタイミング制御回路。
3. 【請求項３】 第３同期信号によって初期化され、第４
   同期信号をカウントする第３カウンタと、 前記第３カウンタのカウント値が所定の第３範囲内であ
   る場合に第１レベルとなり、それ以外の場合に第２レベ
   ルとなる信号を出力する第３比較器と、 前記第４同期信号によって初期化され、第２クロック信
   号をカウントする第４カウンタと、 前記第４カウンタのカウント値が所定の第４範囲内であ
   る場合に第１レベルとなり、それ以外の場合に第２レベ
   ルとなる信号を出力する第４比較器と、 前記第３比較器の出力と前記第４比較器の出力とを合成
   することにより、第２タイミング制御信号を生成する第
   ２合成回路とをさらに備えた、請求項１に記載のタイミ
   ング制御回路。
4. 【請求項４】 選択信号に応じて、複数の第１同期信号
   のうちの１つを選択する第１選択回路と、 前記選択信号に応じて、複数の第２同期信号のうちの１
   つを選択する第２選択回路と、 前記選択信号に応じて、複数の第１クロック信号のうち
   の１つを選択する第３選択回路とをさらに備え、 前記第１選択回路の出力は、前記第１同期信号として前
   記第１カウンタに入力され、前記第２選択回路の出力
   は、前記第２同期信号として前記第１カウンタと前記第
   ２カウンタとに入力され、前記第３選択回路の出力は、
   前記第１クロック信号として前記第２カウンタに入力さ
   れる、請求項１に記載のタイミング制御回路。
5. 【請求項５】 同期信号によって初期化され、クロック
   信号をカウントする第１カウンタと、 前記第１カウンタのカウント値が所定の範囲内である場
   合に第１レベルとなり、それ以外の場合に第２レベルと
   なる信号を出力する比較器と、 前記比較器から出力される信号が前記第１レベルから前
   記第２レベルに変化することに応答して初期化され、前
   記クロック信号をカウントする第２カウンタと、 前記第２カウンタのカウント値を演算する演算回路と、 前記比較器の出力と前記演算回路の出力とを合成するこ
   とにより、タイミング制御信号を生成する合成回路とを
   備えたタイミング制御回路。
6. 【請求項６】 垂直同期信号によって初期化され、水平
   同期信号に応答して第１の値と第２の値とを交互に出力
   する第１メモリと、 前記垂直同期信号に応答して、前記第１メモリの出力を
   記憶する第２メモリとを備え、 前記第２メモリの出力により、１垂直走査期間のライン
   数が奇数であるか偶数であるかを判別する、タイミング
   制御回路。
7. 【請求項７】 第１同期信号によって初期化され、クロ
   ック信号をカウントするカウンタと、 前記カウンタのカウント値が所定の値に等しい場合に第
   １レベルとなり、それ以外の場合に第２レベルとなる信
   号を出力する比較器とを備え、 前記比較器の出力を第２同期信号として出力する、タイ
   ミング制御回路。
8. 【請求項８】 前記第１同期信号は水平同期信号であ
   る、請求項７に記載のタイミング制御回路。
9. 【請求項９】 前記所定の値は、所定の第１の位相＋ｎ
   ×所定の第２の位相によって表され、ｎは０以上の整数
   である、請求項７に記載のタイミング制御回路。