JPH11112873A

JPH11112873A - 画像処理方法及び装置

Info

Publication number: JPH11112873A
Application number: JP9288059A
Authority: JP
Inventors: Yutaka Miyaguchi; 裕宮口; Yuji Yaguchi; 雄二矢口; Tsuyoshi Akiyama; 強秋山; Kazuki Ninomiya; 和貴二宮; Yoichiro Miki; 陽一郎三木; Naoya Tokunaga; 尚哉徳永; Masahiro Tani; 匡弘谷; Kenta Sagawa; 賢太寒川
Original assignee: Texas Instruments Japan Ltd; Matsushita Electric Industrial Co Ltd
Current assignee: Texas Instruments Japan Ltd; Panasonic Holdings Corp
Priority date: 1997-10-03
Filing date: 1997-10-03
Publication date: 1999-04-23
Anticipated expiration: 2017-10-03
Also published as: JP4083849B2

Abstract

(57)【要約】【課題】小規模な回路構成で多種多様なアプリケーシ
ョンに対応でき、かつ高度な画像処理を効率よく行う。【解決手段】この画像処理プロセッサは、画像データ
を外部より取り込む入力部４０と、画像データを走査線
単位で入力、処理および出力するＳＶＰ１４と、画像デ
ータを走査線単位で書き込みおよび読み出す画像メモリ
５０と、処理後の画像データを外部に出力する出力部７
０と、これら入力部４０、ＳＶＰ１４、画像メモリ５０
および出力部７０を相互に接続するデータ・パス７２と
を有している。プログラムメモリ１０はＳＶＰ１４用の
プログラムを蓄積し、命令発生回路１２はＳＶＰ１４に
マイクロ命令等の制御信号を与える。タイミング制御ユ
ニット７４は、入力部４０、ＳＶＰ１４、画像メモリ５
０、出力部７０およびＩＧ１２に所要のタイミング制御
信号を供給する。ＲＯＭローダ７６およびＩ² Ｃバス・
インタフェース回路７８は、この画像処理プロセッサ内
の各部に分散配置されているプログラムデータ保持部
（メモリ、レジスタ等）に内部バス８０を介してプログ
ラムデータを分配する。

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、画像処理技術に係
り、特にテレビジョン信号等の映像信号についてディジ
タル式の画像処理を行う画像処理方法および装置に関す
る。

【００２０】

【従来の技術】従来のこの種の画像処理装置は、図２０
に示すように、映像信号について所定の画像処理を行う
ように構成されたディジタル信号処理回路２００に加え
て、画像データを１フィールドまたは１フレーム分だけ
蓄積または遅延させるための１個または複数個のフィー
ルドメモリおよび／またはフレームメモリ２０２とを有
している。

【００３０】たとえば、動画像リアルタイム処理の場
合、フレームメモリ２０２Ａおよびフィールドメモリ２
０２Ｂが動き検出に用いられ、フレームメモリ２０２Ｃ
が動き適応補間に用いられる。また、たとえばハイビジ
ョン信号をＮＴＳＣ信号に変換するための時間軸変換に
は別のフレームメモリ（図示せず）が用いられる。

【００４０】

【発明が解決しようとする課題】このように、従来のデ
ィジタル画像処理回路は、要求される画像処理の種類が
多いほど数多くのフィールドメモリまたはフレームメモ
リを必要とする。このことは、コストおよび装置規模に
おいて大きな不都合となる。一般のフィールドメモリお
よびフレームメモリは１〜２Ｍビット容量のダイナミッ
クＲＡＭであり、現在主流の１６Ｍビット、６４Ｍビッ
ト型ダイナミックＲＡＭと比較して記憶容量は格段に小
さいものの、価格およびチップサイズの点では大して違
わない。

【００５０】一方、フィールドメモリおよび／またはフ
レームメモリの個数が多いほど、それに比例してディジ
タル信号処理回路２００側の端子ピンの本数が増え、Ｉ
Ｃパッケージが大型化するという不都合もある。

【００６０】また、このようなシステム構成では、多種
多様なアプリケーションに対して適応性が乏しいという
問題もある。たとえば、ＮＴＳＣ信号向けに１．５Ｍビ
ット容量のフィールドメモリを用いてシステムを構築し
ても、ハイビジョン信号に対しては４Ｍビット程度のフ
ィールドメモリが必要であるから、このシステムでは適
応できないことになる。

【００７０】また、これら多数のフィールドメモリおよ
び／またはフレームメモリは各々がディジタル信号処理
回路２００内の特定機能の処理部と関連して用途が限定
または特化しており、様々なアプリケーションに対して
汎用性を持てないという不具合がある。

【００８０】このため、従来は、ＮＴＳＣ信号、衛星放
送、ハイビジョン信号、パソコン出力信号等の種々多様
な映像信号に１台のテレビ受像機で対応しようとする
と、映像信号の種類別の専用ディジタル信号処理回路お
よびフィールド／フレームメモリを全部内蔵しなくては
ならず、非常に高価で大型な装置となっていた。

【００９０】本発明は、かかる問題点に鑑みてなされた
もので、小規模な回路構成で多種多様なアプリケーショ
ンに対応できる画像処理方法および装置を提供すること
を目的とする。

【０１００】また、本発明は、装置内の資源を有効利用
し、高度な画像処理を効率よく行える画像処理方法およ
び装置を提供することを目的とする。

【０１１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明のうち請求項１に記載の発明は、処理される
べき画像データを外部より取り込む入力部と、走査線上
の画素に１対１の対応関係で割り当てられ、かつ共通の
命令にしたがって同一の動作を行う複数個のプロセッシ
ングエレメントを有し、画像データを走査線単位で入
力、処理および出力するディジタル信号処理部と、一定
のメモリ領域を有し、書き込み動作と読み出し動作が並
列的かつ独立的に実行可能であり、画像データを走査線
単位で入力および出力する画像メモリと、処理後の画像
データを外部に出力する出力部と、前記入力部、前記デ
ィジタル信号処理部、前記画像メモリおよび前記出力部
を相互に接続するデータ・パス手段と、前記入力部、前
記ディジタル信号処理部、前記画像メモリ、前記出力部
および前記データ・パスを所望のプログラムデータにし
たがって制御する制御手段とを有する画像処理装置に係
るものである。

【０１２０】請求項２に記載の発明は、請求項１に記載
の画像処理装置において、前記ディジタル信号処理部
は、１つまたは複数の映像信号に対応する１つまたは複
数の画像データを並列的に走査線単位で入力するデータ
入力部と、前記プロセッシングエレメントで走査線単位
で処理された１つまたは複数の画像データを並列的に走
査線単位で出力するデータ出力部とを有し、前記データ
入力部における走査線単位のデータ入力動作と、前記プ
ロセッシングエレメントにおける走査線単位の処理動作
と、前記データ出力部における走査線単位のデータ出力
動作とがパイプライン方式で実行される構成とした。

【０１３０】請求項３に記載の発明は、請求項１に記載
の画像処理装置において、前記画像メモリは、入力した
画像データを前記メモリ領域に連続したアドレスで順次
書き込むデータ書き込み手段と、出力すべき画像データ
を前記メモリ領域より連続したアドレスで順次読み出す
データ読み出し手段と、前記メモリ領域に対する書き込
みアドレスおよび読み出しアドレスをそれぞれ指示する
書き込みポインタおよび読み出しポインタを前記プログ
ラムデータにしたがって制御するポインタ制御手段とを
有する構成とした。

【０１４０】請求項４に記載の発明は、請求項３に記載
の画像処理装置において、前記画像メモリは、所定の記
憶容量を有する少なくとも２つの入力バッファ部を含む
複数の入力バッファを有し、各々の前記入力バッファに
おいて、第１の入力バッファ部が画像データで満たされ
ると、第２の入力バッファ部への入力画像データの書き
込みが開始されるとともに、第１の入力バッファ部より
画像データが読み出されて前記メモリ領域に書き込ま
れ、第２の入力バッファ部が画像データで満たされる
と、第１の入力バッファ部への入力画像データの書き込
みが開始されるとともに、第２の入力バッファ部より画
像データが読み出されて前記メモリ領域に書き込まれる
構成とした。

【０１５０】請求項５に記載の発明は、請求項４に記載
の画像処理装置において、各々の前記入力バッファから
前記メモリ領域に画像データが書き込まれるデータレー
トは各々の前記入力バッファに画像データが書き込まれ
るデータレートとは異なる速度に選ばれる構成とした。

【０１６０】請求項６に記載の発明は、請求項３に記載
の画像処理装置において、前記画像メモリは、所定の記
憶容量を有する少なくとも２つの出力バッファ部を含む
複数の出力バッファを有し、各々の前記出力バッファに
おいて、第１の出力バッファ部の画像データが空になる
と、第２の出力バッファ部からの画像データの読み出し
が開始されるとともに、前記メモリ領域より読み出され
た画像データが第１の出力バッファ部に書き込まれ、第
２の出力バッファ部の画像データが空になると第１の出
力バッファ部からの画像データの読み出しが開始される
とともに、前記メモリ領域より読み出された画像データ
が第２の出力バッファ部に書き込まれる構成とした。

【０１７０】請求項７に記載の発明は、請求項６に記載
の画像処理装置において、前記メモリ領域より各々の前
記出力バッファへ画像データが書き込まれるデータレー
トは各々の前記出力バッファより画像データが読み出さ
れるデータレートとは異なる速度に選ばれる構成とし
た。

【０１８０】請求項８に記載の発明は、請求項１記載の
画像処理装置において、前記データパス手段は、前記入
力部のデータ出力端子と前記ディジタル信号処理部のデ
ータ入力端子とを電気的に接続するための第１のデータ
パス部と、前記入力部のデータ出力端子と前記画像メモ
リのデータ入力端子とを電気的に接続するための第２の
データパス部と、前記ディジタル信号処理部のデータ出
力端子と前記画像メモリのデータ入力端子とを電気的に
接続するための第３のデータパス部と、前記画像メモリ
のデータ出力端子と前記ディジタル信号処理部のデータ
入力端子とを電気的に接続するための第４のデータパス
部と、前記入力部のデータ出力端子と前記出力部のデー
タ入力端子とを電気的に接続するための第５のデータパ
ス部と、前記ディジタル信号処理部のデータ出力端子と
前記出力部のデータ入力端子とを電気的に接続するため
の第６のデータパス部と、前記画像メモリのデータ出力
端子と前記出力部のデータ入力端子とを電気的に接続す
るための第７のデータパス部とを含む構成とした。

【０１９０】請求項９に記載の発明は、請求項８に記載
の画像処理装置において、前記第１ないし第７のデータ
パス部の全部が同一の半導体チップ上に形成される構成
とした。

【０２００】請求項１０に記載の発明は、請求項１に記
載の画像処理装置において、前記制御手段は、前記入力
部、前記ディジタル信号処理部、前記画像メモリ、前記
出力部および前記データ・パス手段のそれぞれの動作モ
ードを規定するプログラムデータを保持するために各部
に分散配置されたプログラムデータ保持手段と、所望の
プログラムデータを外部より取り込んで各部の前記プロ
グラムデータ保持手段に分配するプログラムデータ分配
手段とを含む構成とした。

【０２１０】請求項１１に記載の発明は、請求項１に記
載の画像処理装置によって画像データを処理する画像処
理方法において、１つの映像信号に対応する画像データ
を前記入力部に取り込むステップと、前記入力部より出
力された画像データを前記ディジタル信号処理部に入力
して第１の処理を行うステップと、前記第１の処理後に
前記ディジタル信号処理部より出力された画像データを
前記画像メモリに書き込んで一時的に記憶するステップ
と、前記画像メモリより読み出された画像データを再び
前記ディジタル信号処理部に入力して第２の処理を行う
ステップとを有する。

【０２２０】請求項１２に記載の発明は、請求項１１に
記載の画像処理方法において、前記第２の処理後に前記
ディジタル信号処理部より出力された画像データを前記
画像メモリに書き込んで一時的に記憶するステップと、
前記画像メモリより読み出された画像データを再び前記
ディジタル信号処理部に入力して第３の処理を行うステ
ップとを有する。

【０２３０】請求項１３に記載の発明は、請求項１に記
載の画像処理装置によって画像データを処理する画像処
理方法において、１つの映像信号に対応する画像データ
を前記入力部に取り込むステップと、前記入力部より出
力された画像データを前記画像メモリに書き込んで一時
的に記憶するステップと、前記入力部からの画像データ
と前記画像メモリより読み出された画像データとを並列
的に前記ディジタル信号処理部に入力し、それらの画像
データとの間で所定の処理を行うステップとを有する。

【０２４０】請求項１４に記載の発明は、請求項１３に
記載の画像処理方法において、前記画像メモリの２つの
出力ポートよりそれぞれ画像データを所望の遅延量だけ
時間をずらして読み出して並列的に前記ディジタル信号
処理部に入力し、前記ディジタル信号処理部で前記画像
メモリからの２つの画像データと前記入力部からの画像
データとの間で前記所定の処理を行う方法とした。

【０２５０】請求項１５に記載の発明は、請求項１に記
載の画像処理装置によって画像データを処理する画像処
理方法において、１つの映像信号に対応する画像データ
を各走査線上で一部の画素だけおよび／または各フィー
ルド上で一部の走査線だけ前記画像メモリに書き込んで
一時的に記憶するステップと、前記画像メモリより書き
込んだ画素および走査線の順に画像データを読み出すス
テップとを有する。

【０２６０】請求項１６に記載の発明は、請求項１に記
載の画像処理装置により画像データを処理する画像処理
方法において、１つの映像信号に対応する画像データを
前記画像メモリに書き込んで一時的に記憶するステップ
と、前記画像メモリより各画素単位または各走査線単位
で断続的に画像データを読み出すステップと、前記画像
メモリより読み出された画像データを前記ディジタル信
号処理部に入力して、前記画像メモリの断続的読み出し
時にスキップした位置の画素または走査線について画像
データを補間するステップとを有する。

【０２７０】請求項１７に記載の発明は、請求項１に記
載の画像処理装置により画像データを処理する画像処理
方法において、互いに同期していない２つの映像信号に
それぞれ対応する第１および第２の画像データを前記入
力部に取り込むステップと、前記入力部より出力された
第１の画像データを前記画像メモリに書き込んで一時的
に記憶するステップと、前記入力部より出力された第２
の画像データを前記ディジタル信号処理部に入力すると
同時に、この第２の画像データに同期して前記画像メモ
リより第１の画像データを読み出して前記ディジタル信
号処理部に入力するステップと、前記ディジタル信号処
理部で互いに同期して入力された第１および第２の画像
データについて所定の処理を行うステップとを有する。

【０２８０】請求項１８に記載の発明は、請求項１に記
載の画像処理装置により画像データを処理する画像処理
方法において、互いに同期していない２つの映像信号に
それぞれ対応する第１および第２の画像データを前記入
力部に取り込むステップと、前記入力部より出力された
第１の画像データを前記ディジタル信号処理部に入力し
て所定の処理を行うステップと、前記ディジタル信号処
理部より出力された第１の画像データを前記画像メモリ
に入力すると同時に、前記入力部より出力された第２の
画像データを前記画像メモリに入力するステップと、第
１および第２の画像データに係る同期信号以外の同期信
号に同期して前記画像メモリより第１および第２の画像
データを読み出すステップとを有する。

【０２９０】請求項１９に記載の発明は、請求項１に記
載の画像処理装置により画像データを処理する画像処理
方法において、１つの映像信号に対応する画像データを
前記入力部に取り込むステップと、前記入力部より出力
された画像データの前半部を第１の期間で前記ディジタ
ル信号処理部に入力するステップと、前記入力部より出
力された画像データを前記画像メモリに書き込んで、一
定の遅延時間後に読み出すステップと、前記画像メモリ
より読み出された画像データの後半部を第２の期間で前
記ディジタル信号処理部に入力するステップとを有す
る。

【０３００】請求項２０に記載の発明は、請求項１９に
記載の画像処理方法において、前記ディジタル信号処理
部より出力された画像データの前半部を前記画像メモリ
に書き込んで所定の遅延時間後に読み出すステップと、
前記画像メモリより読み出された画像データの前半部を
前記出力部より外部へ出力するステップと、前記ディジ
タル信号処理部より画像データの後半部を出力するステ
ップと、前記ディジタル信号処理部より出力された画像
データの後半部を前記画像データの前半部に繋げて前記
出力部より外部へ出力するステップとを有する。

【０３１０】請求項２１に記載の発明は、請求項２０に
記載の画像処理方法において、前記第１の期間中に前記
ディジタル信号処理部に入力される画像データの前半部
の後端部に、所定の画素数分だけ後半部の前端部とオー
バーラップする第１のオーバーラップ部分を付加するス
テップと、前記第２の期間中に前記ディジタル信号処理
部に入力される画像データの後半部の前端部に、所定の
画素数分だけ前半部の後端部とオーバーラップする第２
のオーバーラップ部分を付加するステップと、前記出力
部より画像データを外部へ出力する段階で前記第１およ
び第２のオーバーラップ部分を除去するステップとを有
する。

【０３２０】請求項２２に記載の発明は、請求項１に記
載の画像処理装置によって画像データを処理する画像処
理方法において、１つの映像信号に対応する画像データ
を前記入力部に取り込み、前記入力部でローパスフィル
タリング処理を行うステップと、前記入力部より出力さ
れた画像データを前記ディジタル信号処理部または前記
画像メモリに入力して前記画像データを情報圧縮するた
めの間引き処理を行うステップとを有する。

【０３３０】

【発明の実施の形態】以下、図１〜図１９を参照して本
発明の実施例を説明する。

【０３４０】図１に、本発明の一実施例による画像処理
プロセッサの回路構成を示す。

【０３４５】この画像処理プロセッサは、処理されるべ
き画像データとしてディジタルの映像信号を外部より取
り込む入力部４０と、画像データを走査線単位で入力、
処理および出力するＳＶＰ(Scan-line Video Processo
r）１４と、画像データを走査線単位で書き込みおよび
読み出す画像メモリ５０と、処理後の画像データを外部
に出力する出力部７０と、これら入力部４０、ＳＶＰ１
４、画像メモリ５０および出力部７０を相互に接続する
データ・パス７２とを有している。

【０３５０】また、この画像処理プロセッサには、ＳＶ
Ｐ１４をＳＩＭＤ (Single-Instruction Multiple-Dat
a)型のディジタル信号処理部として動作させるため、Ｓ
ＶＰ１４用のプログラムを保持するＲＡＭからなるプロ
グラムメモリ１０と、このプログラムメモリ１０より命
令を１つずつ取り出してこの命令に対応したマイクロ命
令等の制御信号をＳＶＰ１４に与える命令発生回路（Ｉ
Ｇ）１２とが設けられている。

【０３６０】さらに、この画像処理プロセッサには、入
力部４０、ＳＶＰ１４、画像メモリ５０、出力部７０お
よびＩＧ１２に所要のタイミング制御信号を供給するタ
イミング制御ユニット（ＴＣＵ）７４も設けられてい
る。

【０３７０】そして、この画像処理プロセッサ内の各部
つまり入力部４０、ＳＩＭＤ型ディジタル信号処理部
（１０，１２，１４）、画像メモリ５０、出力部７０お
よびＩＧ１２に分散配置されているプログラムデータ保
持部（メモリ、レジスタ等）に内部バス８０を介して外
部からのプログラムデータを分配するためのＲＯＭロー
ダ７６およびＩ² Ｃバス（Inter IC−BUS)インタフェー
ス回路７８も含まれている。また、図示しないが、プロ
セッサ内の各部に所要のクロックを供給するためのたと
えばＰＬＬ回路からなるクロック回路も含まれている。

【０３８０】ここで、ＳＩＭＤ型ディジタル信号処理部
のプログラムデータ保持部はプログラムメモリ１０であ
る。また、Ｉ² Ｃバス・インタフェース回路７８は、外
部のコントローラ（図示せず）にＩ² Ｃバス規格で接続
されており、該コントローラよりたとえばシリアル伝送
でプログラムデータを受信し、この受信したデータをパ
ラレルデータに変換したうえで、指定された行先（プロ
グラム保持部）にその分のプログラムデータ部分を転送
する。

【０３９０】ＲＯＭローダ７６は、外部のＲＯＭ（図示
せず）に接続されており、Ｉ² Ｃバス・インタフェース
回路７８を介して外部のコントローラより所望のプログ
ラム番号を受け取ると、このプログラム番号を割り付け
られた所定のアプリケーション用のプログラムのデータ
をその外部ＲＯＭより読み出して各部のプログラムデー
タ保持部にロードする。ＲＯＭローダ７６は、外部ＲＯ
Ｍを伴うが、外部コントローラによりＩ² Ｃバス・イン
タフェース回路７８を介して各部にプログラムデータを
分配する方法よりも格段に短い所要時間でプログラムデ
ータの分配を行えるという利点がある。

【０４００】図２に、この画像処理プロセッサにおける
データパスの具体的構成例を示す。図示のように、ＳＶ
Ｐ１４、画像メモリ５０および出力部７０の各入力端子
の手前にマルチプレクサ８２，８４，８６が配置されて
いる。

【０４１０】この例において、入力部４０は、外部より
たとえば１６ビットのディジタル映像信号をこのプロセ
ッサで処理すべき画像データＳＶとして最大２系統まで
同時に取り込めるようになっている。ＳＶＰ１４は、最
大３つまでのディジタル映像信号（以下画像データと称
する。）を同時に入力するための入力ポートと、最大３
つまでの画像データを同時に出力するための出力ポート
とを有している。画像メモリ５０は、最大３つまでの画
像データを同時に入力するための３つの入力ポートおよ
び入力バッファＳＤＩA ，ＳＤＩB ，ＳＤＩC と、最大
３つまでの画像データを同時に出力するための３つの出
力ポートおよび出力バッファＳＤＯA ，ＳＤＯB ，ＳＤ
ＯC とを有している。

【０４２０】入力部４０の２チャンネル分の出力ポート
は、第１のマルチプレクサ８２の入力端子に接続される
とともに、第２のマルチプレクサ８４の入力端子に接続
されている。ＳＶＰ１４の３チャンネル分の出力ポート
のうち第１および第２の出力ポートが第２のマルチプレ
クサ８４の入力端子に接続されるとともに、第１および
第３の出力端子が第３のマルチプレクサ８６の入力端子
に接続されている。画像メモリ５０の３チャンネル分の
出力ポートのうち、第１〜第３の出力ポートがマルチプ
レクサ８２の入力端子に接続されるとともに、第１およ
び第２の出力ポートがマルチプレクサ８６の入力端子に
接続されている。

【０４３０】マルチプレクサ８２の出力からは、３チャ
ンネル分の出力端子がＳＶＰ１４の入力ポートに接続さ
れている。マルチプレクサ８４の出力からは、３チャン
ネル分の出力端子が画像メモリ５０の入力端子に接続さ
れている。マルチプレクサ８６の出力側では、２チャン
ネル分の出力端子が出力部７０の入力ポートに接続され
ている。

【０４４０】このデータパス構造において、ＳＶＰ１４
と画像メモリ５０とは、マルチプレクサ８２，８４を介
して互いに襷掛けの関係でそれぞれの入力ポートと出力
ポートが接続されている。各マルチプレクサ８２，８
４，８６の切換は、ＴＣＵ７４からのタイミング制御信
号によって制御される。

【０４５０】図３に、入力部４０の回路構成例を示す。
この例では、２系統分の入力映像信号の輝度信号
（Ｙ）、色信号（Ｃ）に対応して４つの入力部４０Ａ，
４０Ｂ，４０Ｃ，４０Ｄが設けられている。各入力部に
は、バッファ４２、フィルタ４４、マルチプレクサ４６
および設定値レジスタ４８が設けられている。入力画像
データは、バッファ４２にいったん取り込まれてから、
マルチプレクサ４６の切換位置にしたがって、直接マル
チプレクサ４６を通って出力されるか、あるいはフィル
タ４４でたとえば帯域制限のためのローパス・フィルタ
リング処理を受けてからマルチプレクサ４６を通って出
力される。

【０４６０】このようなマルチプレクサ４６の切換およ
びフィルタ４４のフィルタリング処理は、上記したよう
にＲＯＭローダ７６またはＩ² Ｃバス・インタフェース
回路７８より内部バス８０を経由してこの入力部の設定
値レジスタ４８に設定入力（ロード）される設定値つま
りプログラムデータＰＤとＴＣＵ７４からのタイミング
制御信号ＴＣとによって制御される。

【０４７０】図１および図２において、ＳＶＰ１４はデ
ータ入力レジスタ（ＤＩＲ）１６、プロセッシング・エ
レメント部（処理部）１８およびデータ出力レジスタ
（ＤＯＲ）２０の３層構造からなっている。

【０４８０】図４に、ＳＶＰ１４の内部の構成例を示
す。

【０４９０】ＤＩＲ１６は、ＴＣＵ７４からのタイミン
グ制御信号とクロック回路からのクロックとＩＧ１２か
らのアドレス（ADDRESS)とにしたがって動作し、最大３
チャンネル分（たとえば４８ビット）までの画像データ
Ｄ1 〜ＤN を走査線単位で繰り返し入力する。

【０５００】処理部１８は、１水平走査線上の画素数Ｎ
に等しい数（たとえば８６４個）のプロセッシングエレ
メントＰＥ1 〜ＰＥN を並列配置（接続）してなる。こ
れらのプロセッシングエレメントＰＥ1 ，ＰＥ2 ，…Ｐ
ＥN は、ＩＧ１２からのアドレス（ADDRESS)およびマイ
クロ命令（MICROINSTRUCTION）とクロック回路からのク
ロックとにしたがって並列動作し、各々対応する画素デ
ータＤ1 ，Ｄ2 ，…ＤN について同一の画像処理演算を
１水平走査期間内に実行する。

【０５１０】ＤＯＲ２０は、ＴＣＵ７４からの制御信号
とクロック回路からのクロックとＩＧ１２からのアドレ
ス（ADDRESS)とにしたがって動作し、１水平走査期間毎
にプロセッシングエレメントＰＥ1 〜ＰＥN からの演算
処理結果のデータを最大３チャンネル分までの水平走査
線１本の画像データＤ1'〜ＤN'に揃えて出力する。

【０５２０】ＤＩＲ１６、処理部１８およびＤＯＲ２０
にそれぞれ供給されるクロックは互いに非同期であって
よい。また、ＤＩＲ１６から処理部１８へのデータ転
送、および処理部１８からＤＯＲ２０へのデータ転送
は、それぞれ水平ブランキング期間内に行われる。

【０５３０】このように、ＤＩＲ１６、処理部１８およ
びＤＯＲ２０によりそれぞれ１水平走査線分のデータ入
力、並列演算処理およびデータ出力がパイプライン方式
で非同期かつ並列的に実行され、リアルタイムな画像処
理が行われる。

【０５４０】ここで、図４につきＳＶＰ１４の内部の作
用を概略的に説明する。ＳＶＰ１４内の各部の動作は、
上記したようにＩＧ１２からのアドレス（ADDRESS)およ
びマイクロ命令（MICROINSTRUCTION）やＴＣＵ７４から
のタイミング制御信号、クロック回路からのクロック等
によって制御される。

【０５５０】図４において、ＤＩＲ１６は、１ライン分
の入力画像データＶＳ（Ｄ1 〜ＤN）を最大３チャンネ
ル分まで取り込める記憶容量を有し、画素単位でブロッ
ク化されている。入力画像データＤ1 〜ＤN がＤＩＲ１
６内を転送される途中、各画素データ…，ＤK-2,ＤK-1,
ＤK,ＤK+1,ＤK+2,…は１個ずつ次々と引き落とされるよ
うにしてＤＩＲ１６の各ブロック…，Ｋ−２，Ｋ−１，
Ｋ，Ｋ＋１，Ｋ＋２，…のレジスタ群に取り込まれる。

【０５６０】処理部１８の各プロセッシングエレメント
ＰＥK は、各々が所定の容量（たとえば１７６ビット）
を有する一対のレジスタ・ファイルＲＦ0,ＲＦ1 と、１
個の１ビット演算論理ユニット（ＡＬＵ）２４と、複数
個（たとえば４個）のワーキング・レジスタＷＲｓ
（Ｍ，Ａ，Ｂ，Ｃ）２６と、左右隣の複数個（たとえば
左右各４個）のプロセッシングエレメント（ＰＥK-4,Ｐ
ＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,ＰＥK+3,Ｐ
ＥK+4 ）とデータをやりとりするＬ／Ｒ（左右）通信部
（ＬＲＣＯＭ）２８とを有している。

【０５７０】一方のレジスタ・ファイルＲＦ0 はＤＩＲ
１６の対応するブロックのレジスタ群に接続され、他方
のレジスタ・ファイルＲＦ1 はＤＯＲ２０の対応するブ
ロックのレジスタ群に接続されている。レジスタ・ファ
イルＲＦ0,ＲＦ1 の片方または双方から読み出された１
ビットのデータは、ワーキング・レジスタ（Ｍ，Ａ，
Ｂ，Ｃ）のいずれかに与えられるとともに、Ｌ／Ｒ通信
部２８のマルチプレクサ３０およびラッチ回路３２を介
して隣接する左右各４個のプロセッサ・エレメント（Ｐ
ＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥK+1,ＰＥK+2,Ｐ
ＥK+3,ＰＥK+4 ）へ送られる。

【０５８０】これと同時に、それら隣の各プロセッサ・
エレメント（ＰＥK-4,ＰＥK-3,ＰＥK-2,ＰＥK-1 ，ＰＥ
K+1,ＰＥK+2,ＰＥK+3,ＰＥK+4 ）からのデータも当該プ
ロセッサ・エレメントＰＥK のＬ／Ｒ通信部２８のマル
チプレクサ３４，３６に送られてきて、それらのデータ
の中のいずれか１つが選択されてワーキング・レジスタ
（Ｍ，Ａ，Ｂ，Ｃ）のいずれかに入力される。図４で
は、左隣のプロセッサ・エレメント（ＰＥK-4,ＰＥK-3,
ＰＥK-2,ＰＥK-1 ）からのデータの中のいずれか１つが
選択され、ワーキング・レジスタ（Ａ）に入力されたこ
とを示している。

【０５９０】ＡＬＵ２４は、ワーキング・レジスタ
（Ｍ，Ａ，Ｂ，Ｃ）より与えられるデータについて所要
の演算を実行し、その演算結果を出力する。ＡＬＵ２４
の演算結果のデータは、レジスタ・ファイルＲＦ0,ＲＦ
1 のいずれかに書き込まれる。概して、各水平走査期間
における最後の演算結果のデータは最終演算処理結果の
画素データＤK'として出力側のレジスタ・ファイルＲＦ
に書き込まれ、直後の水平ブランキング期間中にこのレ
ジスタ・ファイルＲＦからＤＯＲ２０の対応するブロッ
クのレジスタに移される。

【０６００】ＤＯＲ２０は、出力画像データＤ1'〜ＤN'
のチャンネル数、ビット数および画素数に等しい容量を
有し、画素単位でブロック化されている。各ブロック毎
に処理部１８よりＤＯＲ２０に送られてきた演算処理結
果の画素データＶＳ’（Ｄ1'〜ＤN'）は１水平走査期間
をかけて左端の画素データＤ1'を先頭に後続の画素デー
タＤ2', Ｄ3', …が数珠繋ぎに続くように順にＤＯＲ２
０の各ブロックから送出される。

【０６１０】なお、処理部１８は、レジスタ・ファイル
ＲＦ0,ＲＦ1 に１ないし２ライン分の画像データを蓄積
することが可能であり、これによってラインメモリの機
能も実現可能となっている。また、処理部１８は、１水
平走査期間中に複数チャンネルの画像データについて時
分割的に各個別の処理を実行することも可能である。

【０６２０】図５に、画像メモリ５０の具体的構成例を
示す。この画像メモリ５０は、画像データを一時的に記
憶する高速メモリとしてたとえばＳＤＲＡＭ（Synchron
ousDynamic Random Access Memory) ５２を用いる。こ
のＳＤＲＡＭ５２は、たとえば１６Ｍビット程度の記憶
容量を有し、連続したアドレス空間にメモリ領域がマッ
ピングされている。メモリアクセス時に、このＳＤＲＡ
Ｍ５２にはメモリアドレスおよび制御信号（ＲＡＳ，Ｃ
ＡＳ）に加えて高速クロックＣＫも供給され、ＳＤＲＡ
Ｍ５２はこのクロックＣＫのタイミングでデータのスト
ローブを行うようになっている。

【０６３０】この画像メモリ５０において、ＳＤＲＡＭ
５２以外の部分はインタフェース部（ＳＤＲＡＭインタ
フェース）を構成する。

【０６４０】各々の入力バッファＳＤＩA ，ＳＤＩB ，
ＳＤＩC および各々の出力バッファＳＤＯA ，ＳＤＯB
，ＳＤＯC には、各バッファ内の書き込みアドレス
（位置）を指示するポインティング情報を与えるライト
（Ｗ）ポインタ・レジスタ５４，５８と、バッファ内の
読み出しアドレス（位置）を指示するポインティング情
報を与えるリード（Ｒ）ポインタ・レジスタ５６，６０
とが併設されている。入力側の各リードポインタ・レジ
スタ５６は、ＳＤＲＡＭアクセス用の書き込みアドレス
発生機能も備える。出力側の各ライトポインタ・レジス
タ５８は、ＳＤＲＡＭアクセス用の読み出しアドレス発
生機能も備える。

【０６５０】各入力バッファＳＤＩA ，ＳＤＩB ，ＳＤ
ＩC の出力端子は、ＳＤＲＡＭ５２のデータ入力端子に
接続されている。入力側の各リードポインタ・レジスタ
５６で発生されたＳＤＲＡＭアドレスは、マルチプレク
サ６２を介してＳＤＲＡＭ５２のアドレス端子に与えら
れる。出力側の各ライトポインタ・レジスタ５８で発生
されたＳＤＲＡＭアドレスは、マルチプレクサ６４，６
２を介してＳＤＲＡＭ５２のアドレス端子に与えられ
る。

【０６６０】制御部６６は、この画像メモリ５０の動作
モードを規定するプログラムデータをＲＯＭローダ７６
よりまたは外部コントローラよりＩ² Ｃインタフェース
回路７８を介して受け取って保持する設定値レジスタを
含んでいる。制御部６６は、このレジスタに設定入力さ
れたプログラムデータとＴＣＵ７４からの各種タイミン
グ制御信号とにしたがって入力および出力側の各バッフ
ァおよびポインタ・レジスタの動作、マルチプレクサ６
２，６４の切換およびＳＤＲＡＭ５２に対するメモリア
クセスを制御する。

【０６７０】この画像メモリ５０において、各入力バッ
ファＳＤＩA ，ＳＤＩB ，ＳＤＩCは、たとえば１画素
分の画像データを１６ビットとして画素１２８個分の記
憶容量を有し、この記憶容量を第１および第２の入力バ
ッファ部に２分割している。

【０６８０】図６につき、各入力バッファＳＤＩA ，Ｓ
ＤＩB ，ＳＤＩC における書き込み／読み出しの動作を
説明する。先ず、第１（左側）の入力バッファ部に先頭
アドレスから順に書き込む（図６の(A) ）。ライトポイ
ンタＰW は入力画像データＶＳに同期したクロックにし
たがってインクリメントする。

【０６９０】第１の入力バッファ部が入力画像データで
満たされると、ライトポインタＰWは空になっている第
２（右側）の入力バッファ部の先頭アドレスを指し、こ
の第２の入力バッファ部への入力画像データの書き込み
が開始されると同時に、リードポインタＰR が第１の入
力バッファ部の先頭アドレスを指し、第１の入力バッフ
ァ部からの入力画像データの読み出しが開始される（図
６の(B) ）。

【０７００】入力バッファより読み出された画像データ
は、ＳＤＲＡＭのデータ入力端子に供給される。一方、
リードポインタ・レジスタ５６のアドレス発生機能によ
り発生されるメモリアドレスは、ＳＤＲＡＭのデータ端
子への画像データの出力と同時にマルチプレクサ６２を
介してＳＤＲＡＭ５２のアドレス端子に供給されるとと
もに、リードポインタＰR のインクリメントと一緒にア
ドレス値をインクリメントする。制御部６６は、各入力
バッファＳＤＩA ，ＳＤＩB ，ＳＤＩC の読み出し動作
をアービトレーション機能によって選択的にアクティブ
にする。

【０７１０】リードポインタＰR は、ＳＤＲＡＭ５２用
のデータ書き込みクロックに同期している。通常の画像
データの伝送速度は１０ＭＨｚであるのに対し、ＳＤＲ
ＡＭの動作クロックＣＫはその数倍以上たとえば８０Ｍ
Ｈｚである。したがって、各入力バッファにおいては、
リードポインタＰR がライトポインタＰW の数倍以上の
速度でインクリメントし、読み出しは書き込みの数倍以
上のデータレートで行われる（図６の(C) ）。

【０７２０】したがって、第２の入力バッファ部への書
き込みが終了する以前に、第１の入力バッファ部からの
書き込みが終了し、リードポインタＰR は境界位置でそ
のまま待機する（図６の(D) ）。そして、第２の入力バ
ッファ部への書き込みが終了したなら（図６の(E) ）、
リードポインタＰR は第２の入力バッファ部の先頭アド
レスを指示し、第２の入力バッファ部からの読み出しを
開始する。一方、ライトポインタＰW は空の状態（画像
データが全部読み出された状態）になっている第１の入
力バッファ部の先頭位置に戻り、第１の入力バッファ部
への書き込みを再開する。以後、上記の動作を繰り返
す。

【０７３０】なお、リードポインタＰR はデータで満た
された入力バッファのデータを全て読み出せればよく、
読み出し順はライトポインタＰW と必ずしも同じでなく
てもよい。この場合、後述する出力バッファにおけるラ
イトポイントＰW の書き込み順は、入力バッファにおけ
るリードポインタＰR の読み出し順にしたがう。

【０７４０】この画像メモリ５０では、各出力バッファ
ＳＤＯA ，ＳＤＯB ，ＳＤＯC も、たとえば画素１２８
個分の記憶容量を有し、この記憶容量を第１および第２
の出力バッファ部に２分割している。

【０７５０】図７につき、各出力バッファＳＤＯA ，Ｓ
ＤＯB ，ＳＤＯC における書き込み／読み出しの動作を
説明する。出力バッファの動作も、基本的には上記した
入力バッファの動作と同じである。

【０７６０】先ず、第１（左側）の出力バッファ部に先
頭アドレスから順に書き込む（図７の(A) ）。ここで、
書き込まれるデータはＳＤＲＡＭ５２より読み出された
画像データであり、ライトポインタＰW はＳＤＲＡＭ５
２用の高速クロックＣＫに同期してインクリメントす
る。

【０７７０】また、ライトポインタ・レジスタ５８のア
ドレス発生機能により発生されるメモリアドレスは、Ｓ
ＤＲＡＭ５２の読み出しクロックに同期してマルチプレ
クサ６４，６２を介してＳＤＲＡＭ５２のアドレス端子
に供給されると同時にそのアドレス値をインクリメント
する。

【０７８０】制御部６６は、各出力バッファＳＤＯA ，
ＳＤＯB ，ＳＤＯC の書き込み動作をアービトレーショ
ン機能によって選択的にアクティブにする。また、制御
部６６は、これら出力バッファＳＤＯA ，ＳＤＯB ，Ｓ
ＤＯC の書き込み動作と上記したような各入力バッファ
ＳＤＩA ，ＳＤＩB ，ＳＤＩC の読み出し動作との間で
もアービトレーションを行う。

【０７９０】第１の出力バッファ部が出力画像データで
満たされると、ライトポインタＰWは終端位置でそのま
ま待機する。出力バッファの読み出しが開始されると、
先ずリードポインタＰR が第１の出力バッファ部の先頭
アドレスを指し、第１の出力バッファ部からの出力画像
データの読み出しが行われる（図７の(B) ）。また、こ
れと同時に、第２の出力バッファ部への出力画像データ
の書き込みが開始される。リードポインタＰR は、制御
部６６で設定または選択された画像データの伝送レート
に対応したクロックに同期してインクリメントする。も
っとも、ライトポインタＰW よりは遅い。

【０８００】したがって、第１の出力バッファ部からの
読み出しが終了する以前に、第２の出力バッファ部への
書き込みが終了し、ライトポイントＰW は終端位置でそ
のまま待機する（図７の(C),(D) ）。

【０８１０】そして、第１の出力バッファ部からの読み
出しが終了すると（図７の(E) ）、リードポインタＰR
は第２の出力バッファ部の先頭アドレスを指示し、第２
の出力バッファ部からの読み出しを開始する。一方、ラ
イトポインタＰW はこの時点で第１の出力バッファ部の
先頭位置に戻り、第１の出力バッファ部への書き込みを
再開する。以後、上記の動作を繰り返す。

【０８２０】上記したように、本実施例の画像メモリ５
０では、複数のチャンネル分の画像データがそれぞれ複
数の入力ポートないし入力バッファＳＤＩA ，ＳＤＩB
，ＳＤＩC に同期または非同期で並列的に入力可能で
あり、複数のチャンネル分の画像データがそれぞれ複数
の出力ポートないし出力バッファＳＤＯA ，ＳＤＯB ，
ＳＤＯC より同期または非同期で並列的に出力可能であ
る。

【０８３０】メモリ５０内では、単一のインタフェース
部、特に制御部６６により、共通のＳＤＲＡＭ５２と各
入力バッファＳＤＩA ，ＳＤＩB ，ＳＤＩC および各出
力バッファＳＤＯA ，ＳＤＯB ，ＳＤＯC との間での画
像データのやりとりを高速クロックＣＫに同期して一元
管理で効率的に制御することができる。

【０８４０】また、この画像処理プロセッサは１個の半
導体チップ上に構築可能であり、ＳＤＲＡＭ５２を外付
けする場合でも、端子ピンの本数が少なくて済み、デバ
イスの小型化をはかれる。

【０８５０】そして、複数の入出力ポートと相まって、
複数のライトポインタおよびリードポインタを備え、そ
れらポインタ相互間の関係をプログラマブルに設定可能
であり、多種多様なメモリ機能を実現することができ
る。

【０８６０】たとえば、図８に示すように、１チャンネ
ル分の画像データを１つの入力バッファたとえばＳＤＩ
A を介してＳＤＲＡＭ５２に書き込んでいき、このＳＤ
ＲＡＭ５２に書き込んだ画像データを所定の遅延量だけ
時間をずらして第１および第２の出力バッファＳＤＯA
，ＳＤＯB を介して並列的に読み出すことで、たとえ
ば１フィールド遅れの画像データと２フィールド遅れの
画像データとを同時に得ることが可能である。

【０８７０】図８において、ＳＤＲＡＭ５２に対するラ
イトアドレス（ポインタ）ＡＷは入力バッファにおける
リードポインタＰR に対応し、２個のリードアドレス
（ポインタ）ＡＲa ，ＡＲb は出力バッファＳＤＯA ，
ＳＤＯB におけるライトポインタＰW に対応する。

【０８８０】本実施例では画像メモリ５０にＳＤＲＡＭ
５２を使用するが、これと同等のメモリ機能を有するも
のであれば他のメモリでもよく、たとえばランバス社仕
様のランバスメモリも使用可能である。また、画像メモ
リ５０を複数個のメモリチップで構成することも可能で
ある。

【０８９０】図９に、ＴＣＵ７４の具体的構成例を示
す。このＴＣＵ７４は、主制御部（ＭＣ）、垂直タイミ
ング発生部（ＶＴＧ）および水平タイミング発生部（Ｈ
ＴＧ）を有し、入力部４０に入力される映像信号（画像
データＶＳ）より抽出された垂直同期信号、水平同期信
号および画素クロックに応動して装置内の各部つまり入
力部４０、ＳＩＭＤ型ディジタル信号処理部（１０，１
２，１４）、画像メモリ５０、出力部７０およびデータ
パス７２（マルチプレクサ８２，８４，８６）等に所要
のタイミング制御信号ＴＣを供給する。

【０９００】主制御部ＭＣは、プログラムカウンタ、プ
ログラムメモリ、制御ロジック等からなり、垂直同期信
号に応動してフレームベースのタイミング制御信号ＴＣ
MCを生成するとともに、内部の垂直タイミング発生部Ｖ
ＴＧおよび水平タイミング発生部ＨＴＧを制御する。垂
直タイミング発生部ＶＴＧは、シーケンスメモリＶＳＭ
およびループメモリＶＬＭ等を有し、水平同期信号に応
動してラインベースのタイミング制御信号ＴＣVTG およ
び内部制御信号を生成する。水平タイミング発生部ＨＴ
Ｇは、シーケンスメモリＨＳＭおよびループメモリＨＬ
Ｍ等を有し、画素クロックに応動して画素ベースのタイ
ミング制御信号ＴＣHTG を生成する。

【０９１０】主制御部ＭＣ、垂直タイミング発生部ＶＴ
Ｇおよび水平タイミング発生部ＨＴＧのプログラムメモ
リ、シーケンスメモリ等の各種メモリには、ＲＯＭロー
ダ７６またはＩ² Ｃインタフェース回路７８より内部バ
スを介して与えられる各種プログラムデータが格納され
る。

【０９２０】出力部７０は、出力バッファと、出力画像
データにブランキング信号を挿入する回路等から構成さ
れている。この出力部７０の機能も、ＲＯＭローダ７６
またはＩ² Ｃインタフェース回路７８より内部バスを介
して与えられるプログラムデータとＴＣＵ７４からのタ
イミング制御信号ＴＣとにしたがって制御される。

【０９３０】次に、本実施例の画像処理プロセッサの全
体の作用を説明する。

【０９４０】図１０に、一例として、この画像処理プロ
セッサにより動画像リアルタイム処理を行う場合の機能
ブロックを示す。

【０９５０】この動画像リアルタイム処理システムにお
いて、入力段の２つのフィールドメモリ９０，９２は１
つのフレームメモリを構成する。減算器９４で入力画像
データＶＳとフィールドメモリ９２より出力される画像
データとの差分△をとり、この差分△を絶対値回路（Ａ
ＢＳ）９６および非線形化回路９８に通すことで、各画
素について現在の画面と１フレーム前の画面との間の変
化の度合いを表す信号△Ｓが得られる。

【０９６０】次に、この信号△Ｓをラインメモリ１００
と加算器１０２とからなる二次元方向の平均化回路およ
びフィールドメモリ１０４と加算器１０８とからなる時
間軸方向の平均化回路に通すことにより、３次元のロー
バス・フィルタリングをかけて、ノイズを除去し、動き
検出信号Ｋ（０≦Ｋ≦１）を得る。

【０９７０】一方、入力画像データＶＳをラインメモリ
１１０と加算器１１２とからなる垂直方向の平均化回路
に通すことにより動画処理を行う。この動画処理部１１
４の後段には、乗算器１１６，１１８、係数変換器１２
０、加算器１２２からなる動き補償用の混合回路１２４
が設けられている。

【０９８０】動き検出信号Ｋが１のときは動き検出量が
最大であり、動画処理部１１４からの画像データがその
まま乗算器１１６および加算器１２２を抜けて出力され
る。この時、フィールドメモリ９０からの１フィールド
遅れの画像データは乗算器１１８で阻止される。

【０９９０】反対に、動き検出信号Ｋが０のときは、動
き検出量が最小であり、動画処理部１１４からの画像デ
ータは乗算器１１６で阻止され、フィールドメモリ９０
からの１フィールド遅れの画像データが静画処理を受け
た画像データとして乗算器１１８および加算器１２２を
抜けて出力される。

【１０００】動き検出信号Ｋが０と１の間の値のとき
は、その値に応じた重み付けで動画処理部１１４からの
画像データとフィールドメモリ９０からの１フィールド
遅れの画像データとが混合され、平均化された画像デー
タが出力される。

【１０１０】上記のような動画像リアルタイム処理シス
テムを実現するために、この画像処理プロセッサでは各
部で以下のような処理または動作が行われる。

【１０２０】先ず、入力段のフィールドメモリ９０，９
２の機能は、上記したような図８に示す制御により画像
メモリ５０において実現される。ここで、フィールドメ
モリ９０への入力は、たとえば第１の入力バッファＳＤ
ＩA を介して行い、フィールドメモリ９０，９２からの
出力は第１および第２の出力バッファＳＤＯA ，ＳＤＯ
B を介して行う。

【１０３０】減算器９４，絶対値回路９６および非線形
化回路９８の各処理は、ＳＭＩＤ型ディジタル信号処理
部（１０，１２，１４）によって実行される。この場
合、ＳＶＰ１４は、入力部４０からの入力画像データに
画像メモリ５０（フレームメモリ９２）からの１フレー
ム遅れの画像データを同期させて両画像データを１ライ
ン単位で同時にＤＩＲ１６に取り込む。ここで、入力部
４０からの入力画像データに画像メモリ５０からの１フ
レーム遅れの画像データを同期させるには、画像メモリ
５０における出力バッファＳＤＯの読み出しのタイミン
グを入力画像データに合わせればよい。

【１０４０】ＳＶＰ１４は、１ライン分の画像データを
ＤＩＲ１６に取り込んだ後、次の水平走査期間中に上記
各部（９４，９６，９８，１００，１０２，１０８）の
処理を全部実行し、次の水平走査期間で処理結果のデー
タつまり動き検出信号ＫのデータをいったんＤＯＲ２０
の１つの出力ポートより出力する。

【１０５０】３次元ローパス・フィルタ部では、フィー
ルドメモリ１０４が画像メモリ５０によって実現され
る。したがって、上記のようにしてＳＶＰ１４より出力
された動き検出信号Ｋのデータを、画像メモリ５０の第
３の入力バッファＳＤＩC を介してＳＤＲＡＭ５２に書
き込み、１フィールド遅れでＳＤＲＡＭ５２より第３の
出力バッファＳＤＯC を介して読み出し、ＳＶＰ１４の
ＤＩＲ１６に入力する。

【１０６０】一方、動画処理部１１４および混合回路１
２４内の各部の処理も、上記ローパス・フィルタ部の処
理と同じ水平走査期間内でＳＶＰ１４により実行され
る。この場合、ＳＶＰ１４は、画像メモリ５０の第１の
出力ポートからの１フィールド遅れの画像データをＤＩ
Ｒ１６の第３の入力ポートに受け取る。そして、処理結
果の画像データＶＳ’をＤＯＲ２０の他の１つの出力ポ
ートより出力して出力部７０側に送出する。

【１０７０】このように、この画像処理プロセッサで
は、主にＳＶＰ１４と画像メモリ５０との間で１つまた
は複数チャンネル分の画像データその他の中間データを
データパス７２を介して何度か受け渡しながら、ＳＶＰ
１４がプロクラムメモリ１０内のプログラムにしたがっ
て所要の処理を行うことで、動画像リアルタイム処理シ
ステムを実現することができる。

【１０８０】なお、画像メモリ５０の入力ポート（入力
バッファ）および出力ポート（出力バッファ）の個数を
増やすことで、フィールドメモリまたはフレームメモリ
機能の数を増やすことができる。したがって、たとえば
上記動画像リアルタイム処理システムにおいて、混合回
路１２４より出力された画像データをフィールドメモリ
からなるローパス・フィルタに通すことで、ノイズリダ
クション処理を付加することもできる。

【１０９０】あるいは、ＳＶＰ１４と画像メモリ５０に
おける入力／出力のデータレートを高速化し、１単位期
間（たとえば水平走査期間）内に１個のポートで複数系
統または複数チャンネル分の画像データまたは中間デー
タを時分割方式で入力／出力させることも可能である。

【１１００】上記した動画像リアルタイム処理は一例に
すぎず、この画像処理プロセッサは外部より設定入力さ
れるプログラムに応じて種々多様な画像処理を実現する
ことができる。以下に、幾つかの例を説明する。

【１１１０】図１１は、画面を左右に２分割して異なる
系統またはチャンネルの画像を同時に表示するための画
像メモリ５０内のポインティング制御を示す。この例で
は、ＳＤＲＡＭ５２に第１のライトポインタＡＷa を用
いて第１のチャンネルの画像データを各ラインの左半分
に圧縮して書き込むと同時に、第２のライトポインタＡ
Ｗb を用いて第２のチャンネルの画像データを各ライン
の右半分に圧縮して書き込む。両画像データの書き込み
は非同期に行われてよいが、各フィールドの先頭書き込
み位置を一致させる。

【１１２０】一方、そのようにしてＳＤＲＡＭ５２に書
き込んだ画像データを所定の時間遅れでたとえば第１の
リードポインタＡＲa を用いて１ライン単位で読み出
す。この読み出した画像データをディスプレイに送って
画面表示を行うと、画面の左半分に第１のチャンネルの
画像が、画面の右半分に第２のチャンネルの画像がそれ
ぞれ映し出される。親子画面も同様の要領で実現でき
る。

【１１３０】なお、図１１に示すように、上記のような
２画面表示処理と並行して、画像メモリ５０の他のポー
トおよびメモリ領域を利用し、他の１組のライト・リー
ドポインタ（ＡＷc ，ＡＲc ）を用いて、任意のメモリ
機能たとえばフィールドまたはフレームメモリ機能を奏
することも可能である。

【１１４０】画像メモリ５０において、上記のような１
組または複数組のポインティング操作を行う場合、各組
毎に所定量のメモリ領域を割り当て、その領域内でルー
プに状に各ポインタを回してよい。これにより、ＳＤＲ
ＡＭ５２のメモリ領域に多数の独立したメモリ領域を設
定することができる。

【１１５０】別の応用として、画像メモリ５０に画像デ
ータを書き込む場合、一部の画素または走査線について
のみ選択的に書き込むことにより、画像の画素数および
走査線数を削減することができる。この場合、画像メモ
リ５０より読み出される画像データのデータレートと書
き込み時のデータレートとを同じ値に選ぶ条件で、図１
２に示すように縮小画面を作成することができる。

【１１６０】このような間引き処理を行う場合は、画像
データを先ずＳＶＰ１４に入力し、そこでローパス・フ
ィルタリング処理を施してから、画像メモリ５０に上記
の方法で書き込むほうが、画像の絵柄の再現性を維持す
る点で好ましい。

【１１７０】あるいは、画像メモリ５０より画像データ
を読み出す場合、図１３に示すように各画素または各走
査線につき読み出しクロックＣＬに対して断続的に読み
出すことにより、図１４に示すように各画素または各走
査線間の間隔を拡げることができる。この場合、画像メ
モリ５０より読み出された画像データをＳＶＰ１４に入
力し、そこで水平および垂直補間処理を行って、上記断
続的読み出しでスキップした位置の画素または走査線に
ついて図１４の点線部分で示すように画像データを追加
または挿入してもよい。

【１１８０】図１５に示すように、互いに同期していな
い２系統の画像データＶＳ1 ，ＶＳ2 をそれぞれＳＶＰ
１４および画像メモリ５０に入力し、両画像データＶＳ
1 ，ＶＳ2 の同期信号以外の同期信号たとえば表示装置
１３０側の同期信号に同期させて画像メモリ５０より両
画像データＶＳ1 ，ＶＳ2 を読み出すことが可能であ
る。この場合、両画像データＶＳ1 ，ＶＳ2 を図１１に
示すような２画面合成の画像データとして読み出しても
よい。

【１１９０】また、この画像処理プロセッサにおいて、
入力画像データＶＳの１ライン分の画素数ｎがＳＶＰ１
４内で一時に処理できる１ライン分の画像数つまりプロ
セッシング・エレメントＰＥの個数Ｎ（８６４）よりも
はるかに多い場合（たとえばｎ＝１６００の場合）は、
図１６および図１７に示すような方法によって対処する
ことができる。

【１２００】概念的には、図１６に示すように、入力画
像データＶＳを前半部ＶＳi と後半部ＶＳj に２分割し
てその間に適当な（たとえば１００画素分の）時間的隙
間ｔd を空け、前半部ＶＳi および後半部ＶＳj の画像
データをそれぞれ１ライン当たりｎ／２個（８００個）
の画素を有する画像データとしてＳＶＰ１４のＤＩＲ１
６に順次入力する。

【１２１０】ＳＶＰ１４内の処理部１８は、前半部ＶＳ
i および後半部ＶＳj の画像データにそれぞれ別個の処
理期間を割り当てて同じ処理を繰り返し実行する。ＤＯ
Ｒ２０は、処理の済んだものを逐次出力する。

【１２２０】ここで、前半部ＶＳi の画像データは上記
隙間に相当する時間だけ遅延させ、後半部ＶＳj の画像
データはそのまま（遅延無しで）出力部７０の同一ポー
トより出力する。これにより、前半部ＶＳi の画像デー
タの後端に後半部ＶＳj の画像データの前端が接続し、
元の入力画像データＶＳと同じ１ライン当たりの画像数
ｎ（１６００個）を有する処理済みの画像データが得ら
れることになる。

【１２３０】このように、１ライン分の画素数ｎが非常
に多い高精細な画像データについては１ラインを２分割
することで対処できる。

【１２４０】上記の一連の処理の中で、入力画像データ
ＶＳを前半部ＶＳi と後半部ＶＳjとに２分割してその
間に時間的な隙間ｔd を空ける処理には、図１７に示す
ように遅延線としての画像メモリ５０とマルチプレクサ
８２とが用いられる。

【１２５０】すなわち、入力部４０からの入力画像デー
タＶＳは、マルチプレクサ８２の第１の入力端子に直接
与えるとともに、画像メモリ５０に入力される。そし
て、画像メモリ５０の１つの出力ポートより入力画像デ
ータＶＳに対して一定時間ｔdに相当する時間だけ遅れ
た遅延画像データＶＳｄが出力されて、マルチプレクサ
８２の第２の入力端子に与えられる。

【１２６０】マルチプレクサ８２は、ＴＣＵ７４からの
タイミング制御ＴＣM にしたがい、入力画像データＶＳ
の先端のタイミングより一定時間だけ第１の入力端子側
に切り換わり、その後一定の遮断時間を挟んで第２の入
力端子側に切り換わる。これにより、入力画像データＶ
Ｓは所定の時間的隙間ｔd を挟んで前半部ＶＳi と後半
部ＶＳj とに２分割されてＳＶＰ１４に入力される。

【１２７０】なお、前半部ＶＳi と後半部ＶＳj との間
に適当な時間的隙間ｔd を空けることで、ＳＶＰ１４内
で前半部ＶＳi の後端部分と後半部ＶＳj の前端部分と
の干渉または衝突を避け、データの破壊を防止すること
ができる。

【１２８０】この隙間ｔd を適当な長さに確保したうえ
で、図１７に示すように、前半部ＶＳi の後端部に所定
の画素数（たとえば１０画素分）だけ後半部ＶＳj の前
端部とオーバーラップする部分δを付加するとともに、
後半部ＶＳj の前端部に所定の画素数（たとえば１０画
素分）だけ前半部ＶＳi の後端部とオーバーラップする
部分δを付加するのが好ましい。このようなオーバーラ
ップ部分もＳＶＰ１４に入力されることで、ＳＶＰ１４
内の処理部１８は前半部ＶＳi の後端部および後端部Ｖ
Ｓj の前端部についても中間部と同様に高精度な処理を
施すことが可能となる。

【１２９０】なお、最後の出力処理で、前半部ＶＳi の
後端に後半部ＶＳj の前端を接続させる処理には、図１
７に示すものと同様に遅延線としての画像メモリ５０と
マルチプレサ８６とが用いられる。

【１３００】また、本実施例の画像処理プロセッサで
は、上記したようなＳＶＰ１４または画像メモリ５０に
おける間引き機能を用いて画像データを情報圧縮するこ
とができる。この場合、先ず入力部４０で入力画像デー
タにローパスフィルタリング処理を施してからＳＶＰ１
４または画像メモリ５０に入力することで、情報圧縮に
起因する折り返し歪み等の画質劣化を避けることができ
る。

【１３１０】図１８は、本実施例による画像処理プロセ
ッサを適用したテレビジョン受像機内の要部の回路構成
例を示す。

【１３２０】この受像機は、本実施例の画像処理プロセ
ッサを内蔵することで、パソコンからのモニタ出力信号
ＰＣ、ＶＴＲ等からのベースバンド信号ＢＢ、ハイビジ
ョン信号ＭＵＳＥ、ＮＴＳＣ信号等の種々の映像信号に
対応することができる。たとえば、ＮＴＳＣ信号を画面
に表示すると同時に他の任意の映像信号をＶＴＲ等に記
録するモード、ハイビジョン信号ＭＵＳＥとＮＴＳＣ信
号を合成して画面に表示するモード等の様々なモードを
設定しておき、各モードが選択された時に上記のような
ダウンロード方法で所定のプロクラムデータを本プロセ
ッサ内の各部にロードすればよい。

【１３３０】図１９は、本実施例による画像処理プロセ
ッサを適用した別のテレビジョン受像機内の要部の回路
構成例を示す。

【１３４０】この受像機は、米国規格のＡＴＶ（アドパ
ンスドＴＶ）デコーダを内蔵しており、このＡＴＶデコ
ーダでたとえば１８種類のディスプレイフォーマット
（４８０ライン×６４０画素、６００ライン×８００画
素、７６８ライン×１０２４画素、……）のいずれかで
送信されてくる入力映像信号をデコードすることができ
る。

【１３５０】ただし、このＡＴＶデコーダより１８種類
のディスプレイフォーマットのいずれかで再生映像信号
が出力されても、この受像機に備え付けの表示装置（た
とえばＣＲＴ、ＬＣＤ、プラズマディスプレイ等）は１
種類のフォーマット（たとえば７６８ライン×１０２４
画素）でしか画像データを画面表示することができな
い。

【１３６０】ここで、本実施例による画像処理プロセッ
サは、ＡＴＶデコーダからの再生映像信号を表示装置側
のディスプレイフォーマットに変換したうえで表示装置
に与えることができる。

【１３７０】

【発明の効果】以上説明したように、本発明の画像処理
装置によれば、ＳＩＭＤ型のディジタル信号処理部と書
き込み動作と読み出し動作とを並列的かつ独立的に実行
できる画像メモリとをデータパスを介して相互に接続
し、装置内の各部をプログラマブルに動作させるように
したので、小規模な回路構成で多種多様なアプリケーシ
ョンに対応できる。また、装置内の資源を有効利用し、
高度な画像処理を効率よく行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例による画像処理プロセッサの
全体の回路構成を示すブロック図である。

【図２】実施例の画像処理プロセッサにおけるデータパ
スの構成例を示すブロック図である。

【図３】実施例の画像処理プロセッサにおける入力部の
回路構成例を示すブロック図である。

【図４】実施例の画像処理プロセッサにおけるＳＶＰの
構成例を模式的に示すブロック図である。

【図５】実施例の画像処理プロセッサにおける画像メモ
リの構成例を模式的に示すブロック図である。

【図６】実施例の画像メモリにおける入力バッファの書
き込み／読み出し動作の仕組みを説明するための図であ
る。

【図７】実施例の画像メモリにおける出力バッファの書
き込み／読み出し動作の仕組みを説明するための図であ
る。

【図８】実施例の画像メモリにおけるポインタ制御の一
例を示す図である。

【図９】実施例の画像処理プロセッサにおけるタイミン
グ制御ユニットの構成例を示すブロック図である。

【図１０】実施例の画像処理プロセッサで実現可能な動
画像リアルタイム処理システムの機能的構成を示すブロ
ック図である。

【図１１】実施例の画像メモリにおけるポインタ制御の
別の例を示す図である。

【図１２】実施例の画像処理プロセッサにおける１つの
画像処理方法によって得られる画素バターンの一例を示
す図である。

【図１３】実施例の画像処理プロセッサにおける別の画
像処理方法を説明するためのタイミング図である。

【図１４】図１３の方法によって得られる画素パターン
の一例を示す図である。

【図１５】実施例の画像処理プロセッサにおける１つの
応用例を示すブロック図である。

【図１６】実施例の画像処理プロセッサにおける他の画
像処理方法を説明するためのタイミング図である。

【図１７】図１６の方法を実現するための手段および作
用を示す図である。

【図１８】実施例の画像処理プロセッサを適用したテレ
ビジョン受像機の要部の構成を示すブロック図である。

【図１９】実施例の画像処理プロセッサを適用した別の
テレビジョン受像機の要部の構成を示すブロック図であ
る。

【図２０】従来の画像処理装置の構成例を示すブロック
図である。

【符号の説明】

１０プログラムメモリ１２命令発生回路（ＩＧ）１４ＳＶＰ１６データ入力レジスタ（ＤＩＲ）１８プロセッシング・エレメント部（処理部）２０データ出力レジスタ（ＤＩＲ）４０入力部５０画像メモリ５２ＳＤＲＡＭ６２，６４マルチプレクサ６６制御部７０出力部７２データパス７４タイミング制御ユニット（ＴＣＵ）７６ＲＯＭローダ７８Ｉ² Ｃバス・インタフェース回路８０内部バス８２，８４，８６マルチプレクサ

フロントページの続き (72)発明者矢口雄二東京都港区北青山３丁目６番12号青山富士ビル日本テキサス・インスツルメンツ株式会社内 (72)発明者秋山強東京都港区北青山３丁目６番12号青山富士ビル日本テキサス・インスツルメンツ株式会社内 (72)発明者二宮和貴大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者三木陽一郎大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者徳永尚哉大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者谷匡弘大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者寒川賢太大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】処理されるべき画像データを外部より取
り込む入力部と、走査線上の画素に１対１の対応関係で割り当てられ、か
つ共通の命令にしたがって同一の動作を行う複数個のプ
ロセッシングエレメントを有し、画像データを走査線単
位で入力、処理および出力するディジタル信号処理部
と、一定のメモリ領域を有し、書き込み動作と読み出し動作
が並列的かつ独立的に実行可能であり、画像データを走
査線単位で入力および出力する画像メモリと、処理後の画像データを外部に出力する出力部と、前記入力部、前記ディジタル信号処理部、前記画像メモ
リおよび前記出力部を相互に接続するデータ・パス手段
と、前記入力部、前記ディジタル信号処理部、前記画像メモ
リ、前記出力部および前記データ・パスを所望のプログ
ラムデータにしたがって制御する制御手段とを有する画
像処理装置。
【請求項２】前記ディジタル信号処理部は、１つまた
は複数の映像信号に対応する１つまたは複数の画像デー
タを並列的に走査線単位で入力するデータ入力部と、前
記プロセッシングエレメントで走査線単位で処理された
１つまたは複数の画像データを並列的に走査線単位で出
力するデータ出力部とを有し、前記データ入力部における走査線単位のデータ入力動作
と、前記プロセッシングエレメントにおける走査線単位
の処理動作と、前記データ出力部における走査線単位の
データ出力動作とがパイプライン方式で実行される請求
項１に記載の映像処理装置。
【請求項３】前記画像メモリは、入力した画像データ
を前記メモリ領域に連続したアドレスで順次書き込むデ
ータ書き込み手段と、出力すべき画像データを前記メモ
リ領域より連続したアドレスで順次読み出すデータ読み
出し手段と、前記メモリ領域に対する書き込みアドレス
および読み出しアドレスをそれぞれ指示する書き込みポ
インタおよび読み出しポインタを前記プログラムデータ
にしたがって制御するポインタ制御手段とを有する請求
項１に記載の画像処理装置。
【請求項４】前記画像メモリは、所定の記憶容量を有
する少なくとも２つの入力バッファ部を含む複数の入力
バッファを有し、各々の前記入力バッファにおいて、第１の入力バッファ
部が画像データで満たされると、第２の入力バッファ部
への入力画像データの書き込みが開始されるとともに、
第１の入力バッファ部より画像データが読み出されて前
記メモリ領域に書き込まれ、第２の入力バッファ部が画像データで満たされると、第
１の入力バッファ部への入力画像データの書き込みが開
始されるとともに、第２の入力バッファ部より画像デー
タが読み出されて前記メモリ領域に書き込まれる請求項
３に記載の画像処理装置。
【請求項５】各々の前記入力バッファから前記メモリ
領域に画像データが書き込まれるデータレートは、各々
の前記入力バッファに画像データが書き込まれるデータ
レートとは異なる速度に選ばれる請求項４に記載の画像
処理装置。
【請求項６】前記画像メモリは、所定の記憶容量を有
する少なくとも２つの出力バッファ部を含む複数の出力
バッファを有し、各々の前記出力バッファにおいて、第１の出力バッファ
部の画像データが空になると、第２の出力バッファ部か
らの画像データの読み出しが開始されるとともに、前記
メモリ領域より読み出された画像データが第１の出力バ
ッファ部に書き込まれ、第２の出力バッファ部の画像データが空になると、第１
の出力バッファ部からの画像データの読み出しが開始さ
れるとともに、前記メモリ領域より読み出された画像デ
ータが第２の出力バッファ部に書き込まれる請求項３に
記載の画像処理装置。
【請求項７】前記メモリ領域より各々の前記出力バッ
ファへ画像データが書き込まれるデータレートは、各々
の前記出力バッファより画像データが読み出されるデー
タレートとは異なる速度に選ばれる請求項６に記載の画
像処理装置。
【請求項８】前記データパス手段は、前記入力部のデ
ータ出力端子と前記ディジタル信号処理部のデータ入力
端子とを電気的に接続するための第１のデータパス部
と、前記入力部のデータ出力端子と前記画像メモリのデ
ータ入力端子とを電気的に接続するための第２のデータ
パス部と、前記ディジタル信号処理部のデータ出力端子
と前記画像メモリのデータ入力端子とを電気的に接続す
るための第３のデータパス部と、前記画像メモリのデー
タ出力端子と前記ディジタル信号処理部のデータ入力端
子とを電気的に接続するための第４のデータパス部と、
前記入力部のデータ出力端子と前記出力部のデータ入力
端子とを電気的に接続するための第５のデータパス部
と、前記ディジタル信号処理部のデータ出力端子と前記
出力部のデータ入力端子とを電気的に接続するための第
６のデータパス部と、前記画像メモリのデータ出力端子
と前記出力部のデータ入力端子とを電気的に接続するた
めの第７のデータパス部とを含む請求項１に記載の画像
処理装置。
【請求項９】前記第１ないし第７のデータパス部の全
部が同一の半導体チップ上に形成される請求項８に記載
の画像処理装置。
【請求項１０】前記制御手段は、前記入力部、前記デ
ィジタル信号処理部、前記画像メモリ、前記出力部およ
び前記データ・パス手段のそれぞれの動作モードを規定
するプログラムデータを保持するために各部に分散配置
されたプログラムデータ保持手段と、所望のプログラム
データを外部より取り込んで各部の前記プログラムデー
タ保持手段に分配するプログラムデータ分配手段とを含
む請求項１に記載の画像処理装置。
【請求項１１】請求項１に記載の画像処理装置によっ
て画像データを処理する画像処理方法において、１つの映像信号に対応する画像データを前記入力部に取
り込むステップと、前記入力部より出力された画像データを前記ディジタル
信号処理部に入力して第１の処理を行うステップと、前記第１の処理後に前記ディジタル信号処理部より出力
された画像データを前記画像メモリに書き込んで一時的
に記憶するステップと、前記画像メモリより読み出された画像データを再び前記
ディジタル信号処理部に入力して第２の処理を行うステ
ップとを有する画像処理方法。
【請求項１２】前記第２の処理後に前記ディジタル信
号処理部より出力された画像データを前記画像メモリに
書き込んで一時的に記憶するステップと、前記画像メモリより読み出された画像データを再び前記
ディジタル信号処理部に入力して第３の処理を行うステ
ップとを有する請求項１１に記載の画像処理方法。
【請求項１３】請求項１に記載の画像処理装置によっ
て画像データを処理する画像処理方法において、１つの映像信号に対応する画像データを前記入力部に取
り込むステップと、前記入力部より出力された画像デー
タを前記画像メモリに書き込んで一時的に記憶するステ
ップと、前記入力部からの画像データと前記画像メモリより読み
出された画像データとを並列的に前記ディジタル信号処
理部に入力し、それらの画像データとの間で所定の処理
を行うステップとを有する画像処理方法。
【請求項１４】前記画像メモリの２つの出力ポートよ
りそれぞれ画像データを所望の遅延量だけ時間をずらし
て読み出して並列的に前記ディジタル信号処理部に入力
し、前記ディジタル信号処理部で前記画像メモリからの
２つの画像データと前記入力部からの画像データとの間
で前記所定の処理を行う請求項１２に記載の画像処理方
法。
【請求項１５】請求項１に記載の画像処理装置によっ
て画像データを処理する画像処理方法において、１つの映像信号に対応する画像データを各走査線上で一
部の画素だけおよび／または各フィールド上で一部の走
査線だけ前記画像メモリに書き込んで一時的に記憶する
ステップと、前記画像メモリより書き込んだ画素および走査線の順に
画像データを読み出すステップとを有する画像処理方
法。
【請求項１６】請求項１に記載の画像処理装置によっ
て画像データを処理する画像処理方法において、１つの映像信号に対応する画像データを前記画像メモリ
に書き込んで一時的に記憶するステップと、前記画像メモリより各画素単位または各走査線単位で断
続的に画像データを読み出すステップと、前記画像メモリより読み出された画像データを前記ディ
ジタル信号処理部に入力して、前記画像メモリの断続的
読み出し時にスキップした位置の画素または走査線につ
いて画像データを補間するステップとを有する画像処理
方法。
【請求項１７】請求項１に記載の画像処理装置によっ
て画像データを処理する画像処理方法において、互いに同期していない２つの映像信号にそれぞれ対応す
る第１および第２の画像データを前記入力部に取り込む
ステップと、前記入力部より出力された第１の画像データを前記画像
メモリに書き込んで一時的に記憶するステップと、前記入力部より出力された第２の画像データを前記ディ
ジタル信号処理部に入力すると同時に、この第２の画像
データに同期して前記画像メモリより第１の画像デタを
読み出して前記ディジタル信号処理部に入力するステッ
プと、前記ディジタル信号処理部で互いに同期して入力された
第１および第２の画像データについて所定の処理を行う
ステップとを有する画像処理方法。
【請求項１８】請求項１に記載の画像処理装置によっ
て画像データを処理する画像処理方法において、互いに同期していない２つの映像信号にそれぞれ対応す
る第１および第２の画像データを前記入力部に取り込む
ステップと、前記入力部より出力された第１の画像データを前記ディ
ジタル信号処理部に入力して所定の処理を行うステップ
と、前記ディジタル信号処理部より出力された第１の画像デ
ータを前記画像メモリに入力すると同時に、前記入力部
より出力された第２の画像データを前記画像メモリに入
力するステップと、第１および第２の画像データに係る同期信号以外の同期
信号に同期して前記画像メモリより第１および第２の画
像データを読み出すステップとを有する画像処理方法。
【請求項１９】請求項１に記載の画像処理装置によっ
て画像データを処理する画像処理方法において、１つの映像信号に対応する画像データを前記入力部に取
り込むステップと、前記入力部より出力された画像データの前半部を第１の
期間で前記ディジタル信号処理部に入力するステップ
と、前記入力部より出力された画像データを前記画像メモリ
に書き込んで、一定の遅延時間後に読み出すステップ
と、前記画像メモリより読み出された画像データの後半部を
第２の期間で前記ディジタル信号処理部に入力するステ
ップとを有する画像処理方法。
【請求項２０】前記ディジタル信号処理部より出力さ
れた画像データの前半部を前記画像メモリに書き込んで
所定の遅延時間後に読み出すステップと、前記画像メモリより読み出された画像データの前半部を
前記出力部より外部へ出力するステップと、前記ディジタル信号処理部より画像データの後半部を出
力するステップと、前記ディジタル信号処理部より出力された画像データの
後半部を前記画像データの前半部に繋げて前記出力部よ
り外部へ出力するステップとを有する請求項１９に記載
の画像処理方法。
【請求項２１】前記第１の期間中に前記ディジタル信
号処理部に入力される画像データの前半部の後端部に、
所定の画素数分だけ後半部の前端部とオーバーラップす
る第１のオーバーラップ部分を付加するステップと、前記第２の期間中に前記ディジタル信号処理部に入力さ
れる画像データの後半部の前端部に、所定の画素数分だ
け前半部の後端部とオーバーラップする第２のオーバー
ラップ部分を付加するステップと、前記出力部より画像データを外部へ出力する段階で前記
第１および第２のオーバーラップ部分を除去するステッ
プとを有する請求項２０に記載の画像処理方法。
【請求項２２】請求項１に記載の画像処理装置によっ
て画像データを処理する画像処理方法において、１つの映像信号に対応する画像データを前記入力部に取
り込み、前記入力部でローパスフィルタリング処理を行
うステップと、前記入力部より出力された画像データを前記ディジタル
信号処理部または前記画像メモリに入力して前記画像デ
ータを情報圧縮するための間引き処理を行うステップと
を有する画像処理方法。